TWI506396B - 用於處理資料的資料處理電路系統、同步電路與資料處理裝置，以及偵測潛在時序錯誤的方法 - Google Patents

Description

用於處理資料的資料處理電路系統、同步電路與資料處理裝置，以及偵測 潛在時序錯誤的方法

本發明之領域係關於用於預測何處可能發生時序錯誤之電路及方法。

隨著半導體之持續按比例縮小(諸如CMOS、元件尺寸)，此等元件現在正接近其實體極限及可靠性極限。如此已導致精確製造之設計歸因於諸如負偏壓溫度不穩定(或NBT1)及閘極氧化層崩潰的機制，隨著時間的推移而磨損且變得不可靠。

此等元件之老化效應可使得起初運作良好的設計隨著時間的推移而發生時序錯誤。

在一些設計中，藉由基於在元件之使用壽命期間預測之元件可遭受的最嚴重惡化提高設計的裕度，來解決上述問題。然而，此方法使得設計之效能降低，因此不適於高效能元件。

Ernst等人在「Razor:a low-power pipeline based on circuit-level timing speculation」中描述之剃刀(Razor)設計，藉由取樣具有延遲時脈之資料並在偵測到錯誤的地方實施恢復期來校正該等錯誤，來解決上述問題。此方法之一缺點在於：其僅在錯誤產生後才偵測到錯誤且其隨後需要恢復期，且因此一旦錯誤發生即存在顯著效能負擔。

Agarwal等人在「Circuit failure prediction and its application to transistor aging」中描述解決該問題之另一方式。在此技術中，使用正反器設計，其可在時序錯誤發生之前預測到該等時序錯誤。使用反相延遲時脈以取樣資料且若在轉變發生之前在視窗中偵測到該轉變，則產生錯誤訊號。此技術之缺點在於實施延遲時脈及穩定核對器時，將存在顯著之面積成本。

期望能夠在時序錯誤發生之前偵測到系統中之時序錯誤，而不過度地提高設計面積。

本發明之第一態樣提供一種用於處理資料之資料處理電路，該資料處理電路包含：一資料輸入端、一資料輸出端及配置在該資料輸入端與該資料輸出端之間的至少一個處理路徑，該至少一個處理路徑包含：複數個同步電路，其用於回應於一時脈訊號而捕獲且傳輸該資料；及複數個組合電路，其係配置在該等同步電路之間用於處理該資料；該資料處理電路進一步包含：複數個保持電路，其用於在低功率模式下儲存資料，該複數個保持電路經配置而與該至少一個處理路徑平行；及至少一個潛在錯誤偵測電路，其用於執行以下步驟：在處理該資料期間判定擱置在該複數個同步電路之一者的一輸入端處的該資料訊號是否在捕獲該資料之前的一預定時間期間為穩定的、及若判定該資料輸入在該預定時間期間不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測電路包含：一潛在錯誤偵測路徑，其用於將擱置在該複數個同步電路之該一者的該輸入端處之該資料訊號傳輸至該等保持電路之一者，該潛在錯誤偵測路徑包含用於延遲該資料訊號之延遲電路以使得該資料訊號在其到達該同步電路該預定時間後到達該保持電路；比較電路，其用於將該等同步電路之該一者捕獲之該資料訊號的值與該等保持電路之一相對應者捕獲之該資料訊號的值相比較，該比較電路經組態以回應於偵測到該等經捕獲之資料值的差異而發送一潛在錯誤訊號。

本發明認知到在許多低功率電路中，存在保持電路，其係配置在整個電路之各種位置中用於在電路切換到低功率模式時保持資料值。如此使得電路在不活動時能夠部份地被斷電而不會失去資料。本發明亦認知到：儘管在低功率模式下需要該等保持電路，但是在正常操作模式期間，其為不活動的。本發明使用該等可用但不活動的保持電路以在操作模式期間儲存資料訊號的延遲版本，且隨後將訊號的此延遲版本與訊號的非延遲版本相比較來判定訊號在延遲時間段期間是否有轉變。當此延遲時間段緊接在同步單元捕獲資料訊號之前時，此時間視窗中之訊號轉變指示：電路接近於故障，因為若其稍微晚些轉變則將捕獲不到。若電路含有隨壽命而退化的元件，則此種轉變偵測可暗示：除非採取一些措施(諸如，提高操作電壓或降低操作時脈頻率)，否則電路將很快出現故障。

藉由以此方式再利用保持電路，僅添加延遲電路及比較電路即可偵測潛在時序錯誤。因此，可預測錯誤並採取措施避免其實際發生，而無需較大的電路負擔。

在一些實施例中，該資料處理電路進一步包含：一控制訊號輸入端，其用於接收一低功率模式賦能訊號；該複數個保持電路各自經組態以回應於確立(assert)該低功率模式賦能訊號而執行以下步驟：捕獲該等同步電路之一相對應者當前捕獲的一資料值；及在該低功率模式期間保持該資料值。

儘管保持電路可具有若干形式，但是在一些實施例中其經配置以回應於一低功率賦能訊號而捕獲一相應同步電路所捕獲之一資料值。

在一些實施例中，該資料處理電路進一步包含複數個切換電路，其係配置在該複數個保持電路與相應複數個同步電路之間，該複數個切換電路回應於確立該低功率模式賦能訊號而將該等保持電路連接至該等相應同步電路，且回應於不確立該低功率模式賦能訊號而使該等保持電路與該等相應同步電路隔離。

該等保持電路可經由切換電路連接至該同步電路，該等切換電路回應於低功率模式賦能訊號而執行以下步驟：將該保持電路連接至該等同步電路以將儲存在該同步電路中之值儲存在該保持電路中，或者使該兩者彼此隔離以使得該等保持電路不接收來自該等同步電路之值。此配置意謂：在正常操作模式期間，該等保持電路通常不接收儲存在該等同步電路中之值，且因此可用於其他目的。

在一些實施例中，該資料處理電路進一步包含：一控制訊號輸入端，其用於接收一時序錯誤偵測模式賦能訊號，確立該時序錯誤偵測模式賦能訊號指示將進入偵測潛在時序錯誤之操作模式；切換電路，其係配置在該潛在錯誤偵測路徑上，該切換電路回應於確立該時序錯誤偵測模式賦能訊號而將該保持電路連接至該同步電路之該輸入端，且回應於不確立該時序錯誤偵測模式賦能訊號而將該保持電路與該同步電路之該輸入端隔離。

在該等保持電路亦用於時序錯誤偵測的情況下，可將切換電路配置在潛在錯誤偵測路徑上以執行以下步驟：在錯誤偵測模式下將該保持電路連接至該同步電路之輸入端，且當該兩者不處於此模式下時將其與此路徑隔離。以此方式，該等保持電路可在低功率模式下連接至該等同步電路來儲存該等同步電路保持之值，並且可在錯誤偵測模式下連接至同步電路之輸入端來經由延遲電路接收該輸入訊號。因此，視處理電路之操作模式而定，該保持電路可具有雙用途且提高了該設計的面積效率。

在一些實施例中，該複數個同步電路包含鎖存器，其回應於該時脈週期之一相位來接收且傳輸輸入資料，且回應於該時脈週期之一相反相位來捕獲該輸入資料且輸出該捕獲之資料，相鄰鎖存器回應於相反時脈相位來接收且傳輸該資料。

儘管該等同步電路可具有若干形式，但是在一些實施例中其包含鎖存器。本發明之實施例適於基於鎖存器之設計且可用以使用該保持電路來偵測時序錯誤，該保持電路存在於低功率操作模式下。

在一些實施例中，該複數個同步電路包含鎖存器，其係配置為主從正反器，以使得回應於該時脈訊號之該等邊緣中之一邊緣而輸出接收之資料，該保持電路經組態以回應於確立該低功率模式賦能訊號而接收該從鎖存器捕獲之資料，並經組態以回應於不確定該低功率模式賦能訊號而捕獲經該延遲電路延遲的在該主鎖存器之一輸入端處的資料訊號。

或者，該等同步電路可呈主從正反器的形式。

在其他實施例中，該複數個同步電路中之至少一些電路包含保持正反器，該等保持正反器各自包含該複數個保持電路之一者。

主從正反器可具有保持正反器之形式，其中在該正反器內部存在一保持鎖存器，其經組態以回應於一低功率模式賦能訊號而保持儲存在該正反器中之值。若該形式為同步電路的形式，則在本發明之實施例中，正反器內部之保持鎖存器可用以在操作模式期間保持經延遲之訊號，以偵測潛在時序錯誤。可能並非所有主從正反器皆具有此能力，因為可知：潛在時序錯誤可能僅在電路中之關鍵路徑上的特定點處發生。因此，可能僅向一些正反器添加額外延遲電路及比較電路來偵測潛在錯誤。

應注意，在一些設計中，電路內部之所有同步電路皆為保持正反器，因為全程使用相同種類之同步電路來設計系統可能更簡單。在此狀況下，在一些實施例中，可能使用所有同步電路來偵測潛在時序錯誤，而在其他實施例中可能僅有一些同步電路如此設計。

在其他實施例中，只有一些同步電路為保持正反器而其他同步電路不是保持正反器。一些設計可認知到，在低功率模式下僅需要保持一些儲存在同步電路中的值，因此僅將該等同步電路實施為保持正反器。保持正反器具有比無保持鎖存器的主從正反器大之面積，因此減少保持正反器的數目可節省面積。再次提醒，該等保持正反器中僅一些保持正反器可用以偵測潛在時序錯誤。

在一些實施例中，該比較電路由該錯誤偵測模式賦能訊號及該時脈閘控，以使得回應於不確立該錯誤偵測模式賦能訊號及該時脈不具有觸發捕獲該資料的值中之至少一種狀況，而不輸出潛在錯誤訊號。

為了控制經預測之錯誤訊號的輸出，比較電路可由錯誤偵測模式賦能訊號閘控，以使得僅在潛在錯誤偵測模式期間根據時脈輸出經預測之錯誤訊號。儲存在同步電路及保持電路中的值在不同時間改變，因為其中一個值為經延遲之值。重點在於：該值在同步單元捕獲資料值之時脈週期中的該點處為相同的。因此，比較電路之輸出端亦可由此時脈訊號閘控，以使得僅當此時脈訊號具有觸發捕獲同步電路中之資料的值時，才自潛在錯誤偵測電路輸出一訊號。此舉抑制了訊號中能產生假錯誤訊號的任何短時脈衝波形干擾(glitch)。

在一些實施例中，該資料處理電路進一步包含控制電路，其回應於該等潛在錯誤偵測電路中之至少一者發送潛在錯誤訊號以提高該資料處理電路之至少一部份的操作電壓。

當一潛在錯誤已被偵測到時，此標誌：處理電路正接近於故障極限而運作，且若元件隨時間退化則其可能很快出現故障。因此，在一些實施例中，資料處理電路具有控制電路，此控制電路回應於此訊號以提高資料處理電路之操作電壓，且因此提高了電路之效能並有助於防止錯誤發生。在許多實施例中，回應於偵測到之潛在錯誤以提高整個資料處理電路的電壓。在其他實施例中，可能僅提高資料處理電路中偵測到潛在錯誤的部份的電壓位準。儘管，在後者狀況下，改良了電路之功率消耗，但是以此方式提供不同電壓位元準可能極其複雜且節約的功率並不值得提高電路複雜性。

在一些實施例中，該控制電路包含用於將複數個該等潛在錯誤偵測電路之輸出組合的電路，且該電路經組態以回應於該複數個潛在錯誤偵測電路中之任一者偵測到一錯誤而產生一全域錯誤訊號，該控制電路回應於該全域錯誤訊號來提高該操作電壓。

可存在許多潛在錯誤偵測電路，其係配置於整個資料處理電路中，所有潛在錯誤偵測電路皆產生特定輸出訊號。因此，組合該等輸出訊號中之至少一些輸出訊號以產生作為控制電路之輸入的一全域錯誤訊號可能極其方便。

在其他實施例中，該資料處理電路進一步包含控制電路，其回應於該潛在錯誤偵測電路中之至少一者發送一潛在錯誤訊號以降低該資料處理電路之至少一部份的時脈頻率。

在一些實施例中，控制電路可降低資料處理電路之時脈頻率而非提高操作電壓。應注意，提升操作電壓將提高設備之效能且因此使得元件更快速運作且處於所期望之時脈極限中。或者，若不期望提升操作電壓，則可降低時脈頻率以使得僅在設定極限內運作的元件現在可在該等極限內更容易運作。

在一些實施例中，該資料處理電路包含複數個潛在錯誤偵測電路，該複數個潛在錯誤偵測電路經組態以偵測在複數個同步電路之一輸入端處的該資料訊號的穩定性，該等同步電路係配置在該資料處理電路中之關鍵時序路徑上。

複數個潛在錯誤偵測電路可經配置以偵測在同步電路之一輸入端處的資料訊號的穩定性，該等同步電路係配置在該資料處理電路中之關鍵時序路徑上。時序錯誤將通常在關鍵時序路徑上發生，因此若已知該等關鍵時序路徑，則在此等位置處提供潛在錯誤偵測電路為有利的，因為處理電路將首先在此等位置處出現故障。

在一些實施例中，該複數個潛在錯誤偵測電路中之每一者包含延遲電路，其經組態以延遲該資料訊號達一預定時間，視以下諸者而定為該複數個潛在錯誤偵測電路中之每一電路選擇該預定時間：強健性及效能準則、及正由該潛在錯誤偵測電路監視之該關鍵時序路徑離一裝設時間多遠。

延遲電路提供延遲資料訊號之預定時間，且因此判定距離系統多遠來偵測故障錯誤。因此，若使用大的時間視窗，則將偵測出發生在捕獲點後一些時間處的不穩定性，且若調整系統之參數以使任何不穩定性脫離該等時序視窗，則系統對於任何發生之錯誤將極其強健。然而，若時間視窗較小，則系統之效能將增加，因為將不會減緩時脈或提升電壓直至系統較接近故障，且因此系統將具有較好效能。

可判定延遲電路之所期望延遲的另一點為正在經偵測之關鍵路徑。若關鍵路徑為沿其之時序接近於設計裝設時間的路徑，則錯誤視窗應大於不接近於設計裝設時間的關鍵路徑。如此是因為接近於設計裝設時間之關鍵路徑為其上將可能首先發生故障之路徑，且因此偵測在此等路徑上發生的任何遲轉變極其重要。

本發明之第二態樣提供一種同步電路，其包含一資料輸入端、一資料輸出端及至少一個鎖存器，該至少一個鎖存器位於該資料輸入端與該資料輸出端之間的一處理路徑上，以用於在該資料輸出端處之輸出之前捕獲在該資料輸入端處的一資料值輸入，該同步電路進一步包含：一保持鎖存器，其經配置與該處理路徑平行且與該至少一個鎖存器耦接以在一低功率模式下儲存由該至少一個鎖存器捕獲之資料值；及至少一個潛在錯誤偵測電路，其用於執行以下步驟：在處理該資料期間判定擱置在該至少一個鎖存器之一輸入端處的該資料訊號是否在捕獲該資料之前的一預定時間期間為穩定的；及若判定該資料輸入在該預定時間期間不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測電路包含：一潛在錯誤偵測路徑，其用於將擱置在該至少一個鎖存器之該輸入端處的該資料訊號傳輸至該保持鎖存器，該潛在錯誤偵測路徑包含用於延遲該資料訊號的延遲電路，以使得該資料訊號在其到達該至少一個鎖存器之該預定時間後到達該保持鎖存器；比較電路，其用於將該至少一個鎖存器捕獲之該資料訊號的一值與該保持鎖存器捕獲之該資料訊號的一值相比較，該比較電路經組態以回應於偵測到該等經捕獲資料值的差異而發送一潛在錯誤訊號。

其中同步電路亦具有一保持功能，以使得其具有：在一處理路徑上之至少一個鎖存器及經配置以在一低功率模式期間儲存資料值的一保持鎖存器，已認知到，為達成此目的，可修正此電路以使用該保持鎖存器來執行錯誤預測。該保持鎖存器用於低功率模式下以保持當前資料值且其通常不用於操作模式下。因此，藉由僅添加延遲電路及比較電路，產生一同步電路，此同步電路可用於在處理模式下傳輸並保持資料且預測潛在時序錯誤，更且可在低功率模式下用以保持資料。

本發明之第三態樣提供一種在資料處理電路中偵測潛在時序錯誤的方法，該方法包含以下步驟：在一輸入端處接收一資料訊號且經由至少一個處理路徑將該資料訊號傳輸至一輸出端，該至少一個處理路徑包含：複數個同步電路，其用於回應於一時脈訊號而捕獲且傳輸該資料；及複數個組合電路，其係配置在該等同步電路之間以用於處理該資料，該等同步電路中之至少一些電路具有一保持電路，其經平行配置用於在低功率模式下儲存資料；經由用於延遲該資料訊號之延遲電路將擱置在該同步電路之一個電路的一輸入端處的該資料訊號傳輸至一保持電路，以使得該資料訊號在其到達該等同步電路中之該一個電路之該預定時間後到達該保持電路；將該同步電路捕獲之該資料訊號的值與該保持電路捕獲之該資料訊號的值相比較；回應於偵測到該等經捕獲之資料值的差異而發送一潛在錯誤訊號。

本發明之第四態樣提供用於處理資料之資料處理構件，該資料處理構件包含：用於接收輸入資料之一資料輸入構件、用於輸出資料之一資料輸出構件及經配置在該資料輸入構件與該資料輸出構件之間的至少一個處理路徑，該至少一個處理路徑包含：複數個同步構件，其用於回應於一時脈訊號而捕獲且傳輸該資料；及複數個組合構件，其係配置在該等同步構件之間用於處理該資料；該資料處理構件進一步包含：複數個保持構件，其用於在低功率模式下儲存資料，該複數個保持構件經配置與該至少一個處理路徑平行；及至少一個潛在錯誤偵測構件，其用於執行以下步驟：在處理該資料期間判定擱置在該複數個同步構件中之一個構件的一輸入端處之該資料訊號是否在捕獲該資料之前的一預定時間期間為穩定的；及若判定該資料輸入在該預定時間期間不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測構件包含：一潛在錯誤偵測路徑，其用於將擱置在該複數個同步構件中之該一個構件的該輸入端處的該資料訊號傳輸至該等保持構件中之一個構件，該潛在錯誤偵測路徑包含用於延遲該資料訊號之延遲構件以使得該資料訊號在其到達該同步構件之該預定時間後到達該保持構件；比較構件，其用於將該等同步構件中之該一個構件捕獲的該資料訊號之值與該等保持構件之一相應構件捕獲的該資料訊號的值相比較，該比較構件經組態以回應於偵測到該等經捕獲之資料值的差異而發送一潛在錯誤訊號。

結合隨附圖式閱讀以下說明性實施例之【實施方式】，可更加明白以上所述，以及本發明的其他目標、特徵及優點。

第1圖圖示根據本發明之一實施例的保持正反器，該保持正反器基於具有額外電路來提供錯誤預測能力之傳統單一控制氣球暫存器。因此，正反器5包含主鎖存器10、從鎖存器12及保持鎖存器14。保持鎖存器14回應於保持控制訊號RET而執行以下步驟：捕獲當前儲存在從鎖存器中之資料；及當由資料輸入D延伸至資料輸出Q之處理路徑上的組件被斷電時保持此資料。因此，即使是在低功率模式下，該切換設備，在此實施例中為三態反相器15，以及該保持鎖存器14為永久被供電。第1圖中永久被供電之組件具有虛線圍繞以示之。

當不確立保持控制訊號RET時，正反器在操作模式下運作且在輸入端D處接收之資料被送入(is clocked into)主鎖存器10且隨後經由主鎖存器10至從鎖存器12並在輸出端Q處輸出。

此正反器與習知保持正反器之不同處在於添加了錯誤預測能力。此涉及額外組件20、組件22、組件24、組件28及組件30。組件20、組件22及組件24提供了一路徑，正反器之輸入通過該路徑而進入保持鎖存器14。該路徑具有延遲單元20、三態反相器22及三態反相器24，延遲單元20用於產生預定延遲，該等三態反相器充當切換設備以隔離或連接保持鎖存器與資料輸入端。三態反相器22由時脈訊號控制，該時脈訊號以與控制處理路徑上之三態反相器11及三態反相器13類似的方式控制元件之時序，而三態反相器24由錯誤預測賦能訊號TE控制。當不需要錯誤預測能力時，三態反相器24使保持鎖存器14與自D至Q之處理路徑隔離。類似地，在低功率模式下，此等單元被斷電，且因此在此模式下亦將保持鎖存器與處理路徑隔離。

選擇延遲單元20以使得輸入訊號之延遲為所需之長度。所需之延遲長度視以下諸者而定：電路之強健性及效能準則；及正反器單元在電路中之位置。若正反器元件在接近電路之裝設時間的關鍵時序路徑上，則接近時脈邊緣之任何轉變需要被偵測為一錯誤，因為當組件之老化將進一步降低其效能時，錯誤很有可能隨時間的推移而發生。因此，在此種狀況下，延遲電路應提供適當大小之延遲，以使得在時脈邊緣前的此時間段中的任何轉變可被偵測，並可採取措施以防止該等轉變變成錯誤。

若元件在較不關鍵路徑上則可設計產生較小延遲的延遲電路，因為僅需偵測極其接近邊緣的轉變。或者，若設計之健全性極其重要，則此等延遲元件亦應產生較長延遲，而若效能比強健性更重要則延遲應較小。大體而言，較長之延遲單元將偵測到更多離捕獲點較遠的轉變，且因此將較早地產生經預測之錯誤訊號並將較早地降低效能但將產生更強健的電路。

若保持在保持鎖存器14中之資料與保持在主鎖存器10中之資料不同，則產生預測錯誤。若在由延遲單元之大小決定的預定時間內存在資料的轉變，則發生上述狀況。藉由使用互斥反或閘28偵測此潛在錯誤，當儲存在從鎖存器12中之值與儲存在保持鎖存器中之值不同時，互斥反或閘28發送潛在錯誤訊號。此訊號經由及閘30輸出。將及閘30置於此處以閘控錯誤訊號，以使錯誤訊號僅在錯誤預測模式下被輸出，亦即當確立錯誤預測模式賦能訊號TE且由時脈控制，以確保防止錯誤訊號之短時脈衝波形干擾被輸出，若在時脈訊號轉變之前儲存在鎖存器12及鎖存器14中之值存在差異，則可能出現該等短時脈衝波形干擾。此過程容待後討，並將參考第6圖及第7圖之時序圖。

第2圖圖示具有資料輸入端32及資料輸出端34的資料處理裝置30。該裝置包含：複數個同步電路40、同步電路42及同步電路44，及組合電路50、組合電路52，在此實施例中該等同步電路為鎖存器，該等組合電路存在於該等同步電路之間並用於處理資料。該等鎖存器42中之一者具有保持能力，其中保持鎖存器60經配置與其平行。此保持鎖存器60經組態以回應於低功率模式賦能訊號而接收儲存在鎖存器42中之值且在低功率模式期間保持此值。保持鎖存器60亦經組態以在操作模式下經由延遲電路20來接收鎖存器42之輸入。隨後，比較電路28將儲存在保持鎖存器60中之值與儲存在鎖存器42中之值相比較，且若存在差異則產生錯誤訊號。控制電路70接收此錯誤訊號，並回應於經預測之錯誤而控制電壓調節器80以調整對處理電路供電之電壓。以此方式，將偵測到接近於鎖存器42捕獲到資料的時序點之任何轉變，且該等轉變將導致電壓調節器提高處理電路之電壓，以使得轉變較早發生，且電路之任何進一步的惡化將不會產生錯誤。

第3圖圖示根據本發明之另一實施例之處理電路30。如在第2圖中所示，該電路包含資料輸入端32且在此狀況下該電路包含複數個資料輸出端34。在此實施例中，存在不具有保持能力之複數個鎖存器40及具有保持能力之複數個鎖存器42。已設計此等保持鎖存器42’之一子集來提供錯誤預測能力，且根據本發明之一實施例，該子集為鎖存器。具有此錯誤預測能力之鎖存器42’為處理電路之關鍵時序路徑上的鎖存器，其中發現在時脈時段後期發生的任何轉變極其重要。關鍵時序點可能位在組合電路50花費比其他組合電路更長的時間來執行其處理操作的時序點。

在此實施例中，存在兩個控制輸入端82及控制輸入端84，其經組態以分別接收低功率模式賦能訊號LP1及錯誤預測賦能訊號TE1。使用此等訊號來控制將保持鎖存器60連接至同步電路42的開關。因此，回應於確立低功率模式賦能訊號LP1，關閉開關92且將儲存在鎖存器42中之資料轉移至保持鎖存器60。回應於不確立低功率模式賦能訊號LP1，開啟開關92且將保持鎖存器60與鎖存器42隔離。

回應於確立錯誤預測賦能訊號TE1，隨後關閉開關94且鎖存器42’之訊號輸入通過延遲元件20並由保持鎖存器60'捕獲。隨後將保持鎖存器60'捕獲之值與鎖存器42'捕獲之值相比較，且若存在差異則輸出錯誤訊號。

在此實施例中，使用或閘100將輸出之錯誤訊號組合，並將該等錯誤訊號輸入時脈頻率控制電路110，時脈控制電路110控制處理電路30之時脈頻率。因此，若偵測到在該等鎖存器42'中之任何一者中存在朝向時脈週期結束之轉變，則時脈頻率控制電路110減緩處理電路30之時脈頻率，藉此提供安全裕度以使得轉變不在鎖存器之捕獲週期結束後發生。因此，若電路歸因於老化效應而減緩，則其將仍處在所需之極限內且將不會產生錯誤。

第4圖圖示根據本發明之一實施例之資料處理裝置30的替代性實施例。在此實施例中，所有同步電路皆為保持正反器。此等保持正反器大於不具有保持能力但確實使裝置能夠在低功率模式下保持資料的正反器。此外，儘管可能不需要每一同步電路在低功率模式下保持其資料，但是通常設計具有相同類型之組件的電路比設計具有不同種類之同步元件的電路更實際。因此，在此實施例中，存在複數個保持正反器120，其間具有組合電路50。該等保持正反器中之一些保持正反器已具有錯誤預測能力，且因此將延遲元件20及比較構件28添加至該等保持正反器。因此，在錯誤預測模式下，將正反器120之輸入訊號輸入處理路徑上的儲存鎖存器，並亦經由延遲電路將其輸入與處理路徑平行的保持鎖存器。比較電路28將儲存在每一鎖存器中之值相比較，且若該等值不同則輸入資料訊號在觸發資料捕獲之時脈轉變之前的延遲時段期間已經轉變，且產生經預測之錯誤訊號來指示此遲轉變。

第5圖圖示第1圖中圖示之正反器的替代性正反器。該正反器為基於先前技術之雙控制氣球暫存器。在此實施例中，存在兩個訊號SAVE及NRESTORE以分別保存且復原狀態。如在第1圖中所示，將虛線框中之設備連接至永遠開啟之電源。該實施例為第1圖中所示之實施性的變體，但運作模式相同。

第6圖圖示第1圖之正反器的時序圖，其中轉變發生在延遲時段外，且因此預測不到錯誤。在此狀況下，資料在時脈轉變之前達到其值且延遲資料delayed_D亦在時脈轉變之前達到此值。因此，在此狀況下，節點Q與「預測」(Predict)在時脈之取樣邊緣處具有相同值，節點Q為處理路徑上之正反器的輸出端，「預測」為保持正反器之輸出端。因此，預測不到錯誤。錯誤訊號由具有TE訊號及CK訊號之及閘30閘控。如此確保當不處於錯誤預測模式下時不給出輸出，且亦確保錯誤在當時脈轉變至其取樣邊緣時被取樣，以使得在此之前發生的delayed_D與D之任何差異不產生錯誤訊號。

第7圖圖示第1圖之電路的時序圖，其中資料訊號在延遲電路20判定之預定時段後期達到其值，且因此預測到錯誤。在此狀況下，資料D轉變較遲但仍足夠早以滿足電路之裝置約束。然而，延遲資料delayed_D違反裝置約束並在時脈邊緣後轉變。此舉指示：若電路持續惡化則資料D本身亦可能很快轉變，該轉變足夠遲以違反裝置約束。在第7圖中，用虛線圖示了D及delayed_D之轉變的移位，該移位歸因於第6圖之時序圖與第7圖之時序圖之間的組件的惡化。因此，此等虛線圖示了該電路相較於第6圖中取樣之電路之老化程度及此等資料轉變如何因此較遲發生。因此，在此狀況下，節點Q及時轉變使得鎖存器捕獲新值，但經延遲之資料未及時轉變，且因此捕獲到舊值，以使得預測節點保持此舊值且因此閘28將確立錯誤訊號1且當時脈變高時，來自閘28之錯誤將出現在錯誤訊號輸出上。

第8圖圖示用於系統層級處理老化錯誤的裝置，其中使用或閘將不同錯誤預測電路產生之錯誤訊號組合以產生全域錯誤，隨後控制電路使用該全域錯誤來控制處理電路之參數。因此，自該等偵測電路中之任何一個電路所偵測到的潛在錯誤將足以產生全域錯誤，該全域錯誤用以觸發處理電路之運作參數的改變。此等改變可包括：提升操作電壓位準或降低時脈頻率。

第9圖圖示說明根據本發明之一實施例之預測處理電路中之時序錯誤的方法的流程圖。在此方法中，在輸入端處接收資料訊號，並經由包含同步電路及組合電路之處理路徑將此資料訊號傳輸至輸出端。處理電路亦包含用於在低功率模式期間保持資料值的保持電路。

該方法包括以下步驟：經由延遲電路，將擱置在同步電路之輸入端處的資料訊號傳輸至保持電路。隨後比較同步電路捕獲之資料訊號的值與保持電路捕獲之資料訊號的值。回應於偵測到此等經捕獲值的差異而發送潛在錯誤訊號。此錯誤訊號指示資料訊號在時脈時段後期轉變，且因此若不採取措施，則以後當電路之設備惡化時錯誤可能發生。

儘管已在本文中參閱隨附圖式詳細地描述本發明之說明性實施例，但熟習此項技術者應理解，本發明不限於彼等精確實施例，且在不脫離由附加申請專利範圍界定之本發明之範疇及精神的情況下，可在其中實現各種變化及修改。舉例而言，在不脫離本發明之範疇的情況下，以下附屬申請專利範圍之特徵結構之各種組合可具有獨立申請專利範圍之特徵結構。

5．．．正反器

10．．．主鎖存器

11/13/15/22/24．．．三態反相器

12．．．從鎖存器

14．．．保持鎖存器

20．．．延遲單元/延遲電路

28．．．互斥反或閘/比較電路/比較構件

30．．．及閘/資料處理裝置

32．．．資料輸入端

34．．．資料輸出端

40．．．同步電路/鎖存器

42．．．同步電路/鎖存器

42'/60'．．．保持鎖存器

44．．．同步電路

50/52．．．組合電路

60．．．保持電路/保持鎖存器

70．．．控制電路

80．．．電壓調節器

82/84．．．控制輸入端

92/94．．．開關

100．．．或閘

110．．．時脈頻率控制電路

120．．．保持正反器

第1圖圖示根據本發明之一實施例之具有錯誤預測能力的保持正反器；

第2圖概要地圖示根據本發明之一實施例之資料處理裝置，該裝置包含具有錯誤預測能力及電壓控制的同步電路；

第3圖圖示包含錯誤預測電路及控制電路之資料處理電路，該控制電路用於回應於錯誤預測而控制時脈頻率；

第4圖概要地圖示資料處理電路，其中該等同步電路為保持正反器，該等保持正反器中之一些保持正反器具有錯誤預測能力；

第5圖圖示具有錯誤偵測能力之保持正反器的一替代性實施例；

第6圖圖示一時序圖，該時序圖圖示了第1圖的正反器不存在遲轉變時的轉變時序；

第7圖圖示第1圖之時序圖，其中存在一產生潛在錯誤預測的遲轉變；

第8圖圖示用於組合經預測之錯誤以產生全域錯誤之電路，該電路可用以控制計日處理電路之操作參數；及

第9圖圖示說明根據本發明之一實施例之方法的流程圖。

5．．．正反器

10．．．主鎖存器

11/13/15/22/24．．．三態反相器

12．．．從鎖存器

14．．．保持鎖存器

20．．．延遲單元/延遲電路

28．．．互斥反或閘/比較電路/比較構件

30．．．及閘/資料處理裝置

Claims (20)

1. 一種用於處理資料的資料處理電路系統，該資料處理電路系統包含：一資料輸入端、一資料輸出端及至少一個處理路徑，該至少一個處理路徑係配置在該資料輸入端與該資料輸出端之間，該至少一個處理路徑包含：複數個同步電路，該複數個同步電路用於回應於一時脈訊號以捕獲且傳輸資料；及複數個組合電路，該複數個組合電路係配置在該等同步電路之間以用於處理該資料；複數個保持電路，該複數個保持電路用於在一低功率模式下儲存資料，該複數個保持電路經配置與該至少一個處理路徑平行；及至少一個潛在錯誤偵測電路，該至少一個潛在錯誤偵測電路藉由以下來偵測潛在錯誤：在處理該資料期間判定擱置在該複數個同步電路中之一者的一輸入端處的一資料訊號是否在捕獲該資料之前的一預定時間內為穩定的；及若判定該資料訊號在該預定時間內不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測電路包含：一潛在錯誤偵測路徑，該潛在錯誤偵測路徑用於將擱置在該複數個同步電路中之該一者的該輸入端處之該資料訊號傳輸到該等保持電路中之一者，該潛在錯誤偵測路徑包含用於延遲該資料訊號之延 遲電路系統，以使得該資料訊號在到達該同步電路的該預定時間後到達該保持電路；比較電路系統，該比較電路系統用於將該等同步電路中之該一者捕獲的該資料訊號之值與該等保持電路中之一相對應者捕獲的該資料訊號之值相比較，該比較電路系統經組態以回應於偵測到該等經捕獲之資料值中之一差異而發送該潛在錯誤訊號；以及一控制訊號輸入端，該控制訊號輸入端用於接收一低功率模式賦能訊號；該複數個保持電路之每一者經組態以回應於該低功率模式賦能訊號的確立(assert)，而捕獲該等同步電路中之一相對應者當前捕獲之一資料值，並在該低功率模式中保持該資料值，其中在該低功率模式中該等同步電路中之該相對應者被斷電。
2. 如申請專利範圍第1項所述之資料處理電路系統，該資料處理電路系統進一步包含：複數個切換電路，該複數個切換電路係配置在該複數個保持電路與相應複數個同步電路之間，該複數個切換電路回應於該低功率模式賦能訊號的確立而將該等保持電路連接至該等相應同步電路，且回應於該低功率模式賦能訊號的不確立而使該等保持電路與該等相應同步電路隔離。
3. 如申請專利範圍第1項所述之資料處理電路系統，該資料處理電路系統進一步包含：一控制訊號輸入端，該控制訊號輸入端用於接收一時序錯誤偵測模式賦能訊號，該時序錯誤偵測模式賦能訊號的確立，指示將進入一操作模式，在該操作模式中潛在時序錯誤被偵測；切換電路系統，該切換電路系統係配置在該潛在錯誤偵測路徑上，該切換電路系統回應於該時序錯誤偵測模式賦能訊號的確立而將該保持電路連接至該同步電路之該輸入端，且回應於該時序錯誤偵測模式賦能訊號的不確立而將該保持電路與該同步電路之該輸入端隔離。
4. 如申請專利範圍第1項所述之資料處理電路系統，其中該複數個同步電路包含鎖存器，該等鎖存器回應於該時脈訊號的時脈週期之一相位而接收且傳輸一輸入資料，且回應於該時脈訊號的時脈週期之一相反相位而捕獲該輸入資料且輸出該經捕獲之資料，相鄰鎖存器回應於相反時脈相位以接收且傳輸該資料。
5. 如申請專利範圍第1項所述之資料處理電路，其中該複數個同步電路包含鎖存器，該等鎖存器係配置為主從正反器，以使得所接收之資料被回應於該時脈訊號之邊緣中之一個邊緣而輸出，該保持電路經組態以回應於該 低功率模式賦能訊號的確立而接收一從鎖存器捕獲之資料，並經組態以回應於該低功率賦能訊號的不確立而捕獲該延遲電路系統延遲的在一主鎖存器之輸入端處的一延遲資料訊號。
6. 如申請專利範圍第1項所述之資料處理電路系統，其中該複數個同步電路中之至少一些電路包含保持正反器，該等保持正反器之每一者包含該複數個保持電路中之一個電路。
7. 如申請專利範圍第3項所述之資料處理電路系統，其中該比較電路系統由該時序錯誤偵測模式賦能訊號及該時脈訊號閘控，以使得回應於該時序錯誤偵測模式賦能訊號的不確立及該時脈訊號不具有觸發捕獲該資料之值中之至少一種狀況，而不輸出錯誤訊號。
8. 如申請專利範圍第1項所述之資料處理電路系統，該資料處理電路系統進一步包含控制電路系統，該控制電路系統回應於該等潛在錯誤偵測電路中之至少一者發送該潛在錯誤訊號，而提升該資料處理電路系統之至少一部份的一操作電壓。
9. 如申請專利範圍第8項所述之資料處理電路系統，該控制電路系統包含用於組合複數個該等潛在錯誤偵測電 路之的各別輸出的電路系統，且該電路系統經組態以回應於該複數個潛在錯誤偵測電路中之任何電路偵測到一錯誤，而產生一全域錯誤訊號，該控制電路系統回應於該全域錯誤訊號而提升該操作電壓。
10. 如申請專利範圍第1項所述之資料處理電路系統，該資料處理電路系統進一步包含控制電路系統，該控制電路系統回應於該等潛在錯誤偵測電路中之至少一者發送該潛在錯誤訊號，而降低該資料處理電路之至少一部份的一時脈頻率。
11. 如申請專利範圍第10項所述之資料處理電路系統，該控制電路系統包含用於組合複數個該等潛在錯誤偵測電路之一輸出的電路系統，且該電路系統經組態以回應於該複數個潛在錯誤偵測電路中之任何電路偵測到一錯誤，而產生一全域錯誤訊號，該控制電路系統回應於該全域錯誤訊號而降低該時脈頻率。
12. 如申請專利範圍第1項所述之資料處理電路系統，該資料處理電路系統包含複數個潛在錯誤偵測電路，該複數個潛在錯誤偵測電路經組態以偵測在複數個同步電路之輸入端處的該資料訊號之一穩定性，該複數個同步電路係配置在該資料處理電路系統中之關鍵時序路徑上。
13. 如申請專利範圍第11項所述之資料處理電路系統，其中該複數個潛在錯誤偵測電路中之每一者包含延遲電路系統，該延遲電路系統經組態以延遲該資料訊號達一預定時間，視以下諸者而定為該複數個潛在錯誤偵測電路中之每一電路選擇該預定時間：強健性及效能準則；及正由該潛在錯誤偵測電路監視之該關鍵時序路徑離一裝設時間多遠。
14. 一種用於處理資料的同步電路，該同步電路包含一資料輸入端、一資料輸出端及至少一個鎖存器，該至少一個鎖存器位於該資料輸入端與該資料輸出端之間的一處理路徑上，以用於在輸出於該資料輸出端處之前捕獲在該資料輸入端處的一資料值輸入，該同步電路進一步包含：一保持鎖存器，該保持鎖存器經配置與該處理路徑平行且與該至少一個鎖存器耦接，以在一低功率模式下儲存由該至少一個鎖存器捕獲之該資料值；及至少一個潛在錯誤偵測電路，該至少一個潛在錯誤偵測電路藉由以下來偵測潛在錯誤：在處理該資料值期間判定擱置在該至少一個鎖存器的輸入端處的一資料訊號是否在捕獲該資料值之前的一預定時間內為穩定的；及若判定該資料訊號在該預定時間內不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測電路包含：一潛在錯誤偵測路徑，該潛在錯誤偵測路徑用 於將擱置在該至少一個鎖存器之該輸入端處的該資料訊號傳輸至該保持鎖存器，該潛在錯誤偵測路徑包含用於延遲該資料訊號的延遲電路系統，以使得該資料訊號在到達該至少一個鎖存器之該預定時間後到達該保持鎖存器；比較電路系統，該比較電路系統用於將該至少一個鎖存器捕獲之該資料訊號的值與該保持鎖存器捕獲之該資料訊號的值相比較，該比較電路經組態以回應於偵測到該等經捕獲之資料值的一差異而發送該潛在錯誤訊號；以及一控制訊號輸入端，該控制訊號輸入端用於接收一低功率模式賦能訊號；其中該保持電路經組態以回應於該低功率模式賦能訊號的確立(assert)，而捕獲當前由該至少一個鎖存器捕獲之一資料值，並在該低功率模式中保持該資料值，其中在該低功率模式中該至少一個鎖存器被斷電。
15. 一種在資料處理電路系統中偵測潛在時序錯誤的方法，該方法包含以下步驟：在一輸入端處接收一資料訊號且經由至少一個處理路徑將該資料訊號傳輸至一輸出端，該至少一個處理路徑包含複數個同步電路與複數個組合電路，該複數個同步電路用於回應於一時脈訊號而捕獲且傳輸資料，該複數個組合電路係配置在該等同步電路之間以用於處理該 資料，該等同步電路中之至少一些電路具有一保持電路，該保持電路經平行配置用於在一低功率模式下儲存資料；經由用於延遲該資料訊號之延遲電路系統，將擱置在該等同步電路中之一同步電路的輸入處的該資料訊號傳輸至該保持電路，以使得該資料訊號在到達該等同步電路中之該同步電路之一預定時間後到達該保持電路；將該同步電路捕獲之該資料訊號的值與該保持電路捕獲之該資料訊號的值相比較；回應於偵測到該等經捕獲之資料值中的一差異而發送一潛在錯誤訊號；接收一低功率模式賦能訊號；回應於該低功率模式賦能訊號的確立(assert)，而捕獲並保持該等同步電路當前捕獲之資料值；及將該等同步電路之該等對應者斷電。
16. 如申請專利範圍第15項所述之方法，該方法包含一第一步驟：接收一時序錯誤偵測模式賦能訊號，及回應於該時序錯誤偵測模式賦能訊號的確立而將該保持電路連接至該同步電路之輸入，及回應於該時序錯誤偵測模式賦能訊號的不確立而將該保持電路與該同步電路之輸入隔離。
17. 如申請專利範圍第15項所述之方法，該方法包含另 一步驟：回應於該發送該潛在錯誤訊號之步驟而提升該資料處理電路系統之至少一部份的一運作電壓。
18. 如申請專利範圍第15項所述之方法，該方法包含另一步驟：回應於該發送該潛在錯誤訊號之步驟而降低該資料處理電路系統之至少一部份的一時脈頻率。
19. 如申請專利範圍第15項所述之方法，該方法包含以下步驟：經由用於延遲該資料訊號之複數個延遲電路系統，將擱置在複數個該同步電路之輸入處的該資料訊號傳輸至相應之複數個該等保持電路，以使得該資料訊號在到達該複數個該等同步電路之該預定時間後到達該等相應保持電路；將該等同步電路中之每一電路捕獲之該資料訊號的值與該相應保持電路捕獲之該資料訊號的值相比較；回應於偵測到該等經捕獲之資料值中之任何一個值的一差異而發送該潛在錯誤訊號。
20. 一種用於處理資料之資料處理裝置，該資料處理裝置包含：資料輸入構件，用於接收輸入資料；資料輸出構件，用於輸出資料；及至少一個處理路徑，該至少一個處理路徑係配置在該資料輸入構件與該資料輸出構件之間，該至少一個處理路徑包含： 複數個同步構件，用於回應於一時脈訊號而捕獲且傳輸資料；及複數個組合構件，配置在該等同步構件之間用於處理該資料；複數個保持構件，用於在一低功率模式下儲存資料，該複數個保持構件經配置與該至少一個處理路徑平行；及至少一個潛在錯誤偵測構件，用於藉由以下來偵測潛在錯誤：在處理該資料期間判定擱置在該複數個同步構件中之一個構件的一輸入端處一資料訊號是否在捕獲該資料之前的一預定時間內為穩定的；及若判定該資料輸入在該預定時間內不穩定則發送一潛在錯誤訊號，該至少一個潛在錯誤偵測構件包含：一潛在錯誤偵測路徑，用於將擱置在該複數個同步構件中之該一個構件的該輸入端處的該資料訊號傳輸至該等保持構件中之一個構件，該潛在錯誤偵測路徑包含用於延遲該資料訊號之延遲構件，以使得該資料訊號在到達該同步構件之該預定時間後到達該保持構件；比較構件，用於將該等同步構件中之該一個構件捕獲的該資料訊號的值與該等保持構件之一相應之構件捕獲的該資料訊號的值相比較，該比較構件經組態以回應於偵測到該等經捕獲之資料值中的一差異而發送該潛在錯誤訊號；以及 一控制訊號輸入構件，用於接收一低功率模式賦能訊號；該複數個保持構件之每一者經組態以回應於該低功率模式賦能訊號的確立(assert)，而捕獲該等同步構件中之一相對應者當前捕獲之一資料值，並在該低功率模式中保持該資料值，其中在該低功率模式中該等同步構件中之相對應者被斷電。