CN107612540B - 可扫描数据同步器 - Google Patents

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Abstract

一种可扫描数据同步器，包括：输入电路、第一传输门和第二传输门、第一反相器和第二反相器以及门控器。输入电路将数据节点驱动至相反的逻辑状态，作为在正常模式下对异步输入数据信号的响应以及作为在扫描测试模式下对扫描数据的响应。每个传输门耦合在其中一个数据节点和一个相应的采集节点之间，且每个传输门具有至少一个控制端子。反相器交叉耦合在第二采集节点之间。门控器能够在所述采集节点处于亚稳态期间保持所述传输门至少部分打开，以及当所述采集节点都稳定至相反的逻辑状态时关闭所述传输门。在扫描测试模式下，扫描数据用来测试可扫描数据同步器的锁存或寄存功能。

Description

可扫描数据同步器
相关申请的交叉引用
本申请与下列美国专利申请相关，该美国专利申请在此同时提交并且出于所有的意图和目的通过引用整体地结合于本申请。
Figure GDA0002461226630000011
技术领域
本发明大体涉及扫描测试锁存器或寄存器，尤其涉及一种可扫描数据同步器，该可扫描数据同步器能够在正常运行期间成功地将与被寄存的时钟信号有关的异步数据信号锁存至由时钟信号控制的时钟域中，且可以出于测试目的进行扫描。
背景技术
在数字系统中，亚稳态是一种非理想状态，在该状态下，数字信号或者二进制信号临时呈现出一种可能导致机器故障或电路故障的错误或无效状态。数字系统中的二进制信号具有一个无效状态，此时它的信号强度(电压或电流)不高不低，而是在一个中间的电压范围而致使它的逻辑状态不确定。当存在时钟偏移或者每当建立时间和保持时间发生冲突时，亚稳态就有可能产生。一个触发器可以用于将数据信号寄存至时钟域内。如果数据信号是从一个不同的时钟域产生的或者是一个异步信号，那么这个数据信号有可能改变违反触发器的建立时间和持续时间的状态，例如处在或邻近一个驱动触发器的时钟信号的有效边界。在上述时序冲突的情况下，触发器可能进入一个亚稳态，此时，在进入正确状态之前，触发器临时进入一个错误甚至无效的状态。
一个传统的解决方案是将数据信号传输通过两个串联耦合的寄存器，此时，第二寄存器提供用于从第一寄存器中清除该信号。然而，系统运行的越快，第二寄存器最终失败或寄存一个错误值的可能性就越高。另一个传统方法是简单向串联的寄存器中增加另外的寄存器，用于进一步减小失败的可能性。在许多数字电路中这个方法可能不理想，因为它会增加显著的延迟进而降低性能。
另一个传统解决方案依赖于调节单个晶体管的驱动能力的相关大小或比例的能力来检测亚稳定性。更新的科技，例如量化的FinFET技术，以降低调节单个晶体管大小和驱动能力为代价，来达到更高水平的扩展和表现水平。传统解决方案中所采用的技术，运用任何种类的技术包括最新FinFET技术或类似技术，并不能在所有运行条件下都保证适当的运行表现。
除了该解决方案以外，还希望该解决方案出于测试目的是可扫描的，此时可以在处于扫描测试模式期间利用锁存或寄存功能。
发明内容
根据一实施例的可扫描数据同步器，包括输入电路、第一传输门和第二传输门、第一反相器和第二反相器以及门控器。所述输入电路将数据节点驱动至相反的逻辑状态，作为在正常模式下对异步输入数据信号的响应以及作为在扫描测试模式下对扫描数据输入的响应。每个传输门耦合在其中一个数据节点与一个相应的采集节点之间，且每个传输门具有至少一个控制端。所述反相器交叉耦合在所述第二采集节点之间。所述门控器能够在所述采集节点处于亚稳态期间保持所述传输门至少部分打开，以及当采集节点都稳定至相反的逻辑状态时关闭所述传输门。在扫描测试模式下，扫描数据用于测试所述可扫描数据同步器的锁存或寄存功能。
每个传输门可以包括一个与N沟道装置并联耦合的P沟道装置，其中每个具有一个单独的控制输入。所述门控制器可以包括一个用于控制P沟道装置的与或非门以及一个用于控制N沟道装置的或与非门。每个具有耦合至采集节点和与时钟信号相应的时钟输入的输入，其中，一个时钟可以相对于另外一个被反相。
所述门控器能够当其中一个采集节点处于逻辑高电压范围而另一个节点处于所述逻辑高电压范围和逻辑低电压范围之间的中间电压范围时，保持所述P沟道装置至少部分开启。所述门控器还能够当所述采集节点的平均电压至少为全逻辑电压范围的中间电压水平且所述采集节点的电压都不处于所述逻辑低电压范围时，保持所述P沟道装置至少部分开启。所述门控器能够当所述采集节点中一个节点处于逻辑低电压范围而另一个节点处于中间电压范围时，保持所述N沟道装置至少部分开启。所述门控器能够当所述采集节点的平均电压不超过全逻辑电压范围的中间电压水平且所述采集节点的电压都不处于所述逻辑高电压范围时，保持所述N沟道装置至少部分开启。
所述输入电路可以包括一个扫描使能输入、一个扫描数据输入和一个用来接收所述异步输入数据信号的正常数据输入。当所述扫描使能输入标示所述扫描测试模式时，所述扫描数据输入控制所述数据节点，当所述扫描使能输入标示所述正常模式时，所述异步输入数据信号控制所述数据节点。所述输入电路可以包括逻辑门和多工器的结合，以在正常模式和扫描模式之间进行切换以及对数据节点的转换进行同步作为对输入的转换的响应。
所述可扫描数据同步器可以包括用于向所述第一采集节点和第二采集节点提供基本平衡的负载的缓冲逻辑。所述可扫描数据同步器可以包括用于对至少一个采集节点(或者其缓冲版本)进行寄存的寄存器以提供寄存数据输出作为对时钟信号的响应。
所述可扫描数据同步器可以提供在被配置用来执行扫描测试功能的电子电路上。所述电子电路包括一个扫描使能输入和一个扫描数据输入。所述输入电路将所述数据节点驱动至相反的逻辑状态，作为当所述扫描使能输入标示正常模式时对异步输入数据信号的响应以及作为当所述扫描使能输入标示扫描测试模式时对通过扫描数据输入提供的扫描数据的响应。通常，所述可扫描数据同步器被置于锁存器和/或寄存器的串行配置中，且在扫描测试模式期间扫描数据通过装置的串行链而提供。
附图说明
基于下列描述并且结合以下附图，本发明的好处、特点和优势将会更好理解：
图1为根据本发明一实施例实现的包含数据同步器的电子设备的简要的方框图；
图2是根据本发明一实施例实现的图1中的数据同步器的示意图，用于同步数据输入信号DIN以提供与CLK同步的DS数据信号；
图3是根据另一实施例的可以用来代替图2中输入电路的一个输入电路的示意图；
图4是根据本发明一实施例显示的图1的数据同步器的运行的时序图；
图5是根据本发明一实施例提供PPASS的图2的高逻辑门的示意图；
图6是根据本发明一实施例提供NPASS的图2的低逻辑门的示意图；
图7是根据本发明一实施例实现的可扫描数据同步器的示意和方块图；
图8是包括图7中的可扫描数据同步器的电子电路的方块图，其中，所述电子电路被配置为在运行的正常模式下执行正常功能以及在运行的扫描测试模式下执行扫描测试。
具体实施方式
本发明人已经认识到需要一个更可靠的锁存与时钟信号相关的异步数据信号并将数据信号寄存至时钟域的方法。他因此开发了一种数据同步器，在亚稳态存在时，同步器延迟锁存数据信号，而当亚稳态结束时，同步器锁存数据信号，以使数据信号能够被成功寄存进时钟域。该数据信号可以从不同的时钟域提供或者可能是一个真正的异步信号。一个门控器检测亚稳态并保持传输电路至少部分开启直至亚稳态结束，此时，数据信号被锁存，以使数据信号能够被成功寄存进时钟域。如本文描述的数据同步器的一个显著的好处是，它可以通过采用任何一种类型的制造技术而实现，包括更新的量化FinFET制造技术。如本文描述的数据同步器不依赖于用于检测亚稳态的单个晶体管调整相对大小或驱动力的能力。
图1是根据本发明一实施例实现的包含数据同步器104的电子设备100的简要的方框图。电子设备100包括一个电子电路102，该电子电路102进一步包括使用时钟信号CLK、运行在时钟域上的数字电路，这意味着任何二进制或者电子电路102的数字信号是和CLK大致同步的。电子电路102包括，比如，一个接收CLK并在CLK时钟域中运行的功能电路106。数据输入信号DIN被提供至数据同步器104，数据同步器提供在电子电路102中，电子电路102还接收CLK并且将DIN信号转换为与CLK同步的数据信号DS。DS被提供至功能电路106，以使功能电路106能够成功并正确地通过DS信号检测DIN的状态和状态转换。
DIN信号可以由多种来源的任何一个所提供。电子设备100可以具有运行在时钟域中的额外电路(未显示)，该时钟域不同于CLK时钟域，在该时钟域中，DIN可以来源于运行在至少一个不同的时钟域中的任何这样的电路。另外，DIN可以是由位于电子设备100上的另一个电路产生的异步信号(未显示)，或者是由电子设备100外的外部来源产生的。这里的术语“异步”指的是和CLK时钟域不同步，包括不同的和不兼容的时钟域和/或真正异步的来源。从这方面来看，DIN信号和CLK时钟域是异步相关的，以致如果直接的将DIN信号不同步地提供给功能电路106，DIN信号的转换最终违反接收电路的建立时间和保持时间，造成功能电路106中的至少一个信号处于亚稳态。
数字系统中的亚稳态是一个非理想状态，此时，数字信号会临时地呈现不正确的或者无效的状态。例如，一个数字信号可以有两种基于其电压电平的正常的逻辑状态，其中，第一逻辑状态为在信号电压处于或低于逻辑低电压阈值时所确定，第二逻辑状态为在信号电压处于或高于逻辑高电压阈值时所确定。逻辑高电压范围被定义为信号电压处于或高于逻辑高电压阈值，逻辑低电压范围被定义为信号电压处于或低于逻辑低电压阈值。当信号电压处于逻辑低电压阈值和逻辑高电压阈值之间时，逻辑状态可以是不确定的。即使信号电压可以最终稳定到正确的电压水平，它也可能在特定的时间段内未达到正确的电压水平，从而导致不正确的结果。功能电路106的数字电路中的亚稳态是不被期望的，它可能导致功能电路106的故障或甚至损坏，同样也可能导致电子设备100本身发生类似的故障或甚至损坏。数据同步器104被提供为使DIN与CLK同步，以避免亚稳态。
电子设备100可以是集成电路(IC)，被制造用于执行一个或多个期望的功能或操作。在一实施例中，电子设备100是“处理器”或“处理设备”等，这是指任何类型的处理单元，包括微处理器、中央处理单元(CPU)、处理核、微控制器等。术语“处理器”及其相关说法也可以指任何类型的处理器配置，例如集成在芯片上的处理单元或集成电路(IC)，包括那些包含在片上系统(SOC)等中的。另外，电子设备100可以是一种系统设备，它包括任何类型的包含数字电路的电子电路。例如，电子设备100可以是任何类型的计算机或计算设备，诸如计算机系统(例如，笔记本电脑、台式计算机、上网本计算机等)，媒体平板设备(例如，苹果公司的iPad、亚马逊公司的Kindle等)，通信设备(例如，蜂窝电话、智能手机等)，在其他类型的电子设备(例如，媒体播放器、记录设备等)之内。在系统配置中，电子电路102可以是任何类型的集成或离散的子系统模块，包括任何类型的外部设备或处理系统。一般来说，数据同步器104被用于成功采集外部数据信号以便在时钟域内运行中的数字电路中使用，例如CLK时钟域。
电子设备100，或者至少电子电路102和/或数据同步器104，可以使用包括CMOS技术及其演变的任何类型的技术来实现。CMOS技术演变包括常规平面技术和最新的非平面技术，例如FinFET器件。在一实施例中，数据同步器104使用16纳米(nm)的FinFET来实现。FinFET器件提供更好的扩展性，同时保持晶体管强度，减少漏电，并提供对电子场(电场)的改进的耐受性。FinFET器件小得多，使得它们消耗更少的面积，但同时它们也具有优于或等同于前一代技术的强度，比如平面技术。与平面技术相比，FinFET能够在相对高的电压下运行且具有更高可靠性和更低的漏电。平面技术会产生巨大的电流泄露问题以及随着体积减小而产生的可靠性问题。
用常规平面技术实现的单个晶体管的尺寸可以根据需要调整(通过长度和/或宽度)以提供稍微大一些的驱动强度灵活性。另一方面，一般FinFET都是通过单一的尺寸和量化的驱动强度实现的。每个FinFET具有相同的尺寸，使得通过调节并联耦合的FinFET的数量来调节驱动强度，而不是调整大小和/或驱动器强度。例如，如果一个FinFET不够强韧，则并联耦合另外一个FinFET以使强度加倍。以这种方式，如果所需的强度是单个器件的1.5倍，那么两个器件实现两倍的强度是唯一的选择，因为没有中间尺寸。为同步一些依赖尺寸调节的数据的常规解决方案不能保证在所有运行条件和技术下的正确运行，包括FinFET技术。
图2是根据本发明一实施例实现的图1中的数据同步器的示意图，用于同步DIN以提供与CLK同步的DS数据信号。DIN被提供给输入电路202，其将DIN转换为节点203上的缓冲数据信号DD、以及在节点205上的缓冲且反相数据信号DB。DD是DIN的缓冲版本，此时，DD通过输入电路202在稍微延迟之后跟随DIN的状态，而DB是DIN的缓冲和反相版本，此时，DB通过输入电路202在稍微延迟之后跟随DIN的相反的状态(或反相状态)。为响应DIN的转换，输入电路202基本上同时操作以转换为DD和DB，正如本文在这进一步描述的那样。
DD通过传输门204提供到第一采集节点206，从而形成信号S，并且DB通过第二传输门208提供到第二采集节点210，从而产生信号SB。一对交叉耦合的反相器212和214被耦合在节点206和210之间。特别地，反相器212使其输入耦合到节点210，使其输出耦合到节点206，并且反相器214使其输入耦合到节点206，使其输出耦合到节点210。另一反相器216使其输入耦合到节点206，并且使其输出耦合到产生反相同步输出信号SYNCOUTB的节点220。节点220上的SYNCOUTB被提供给寄存器222的输入，使其输出提供DS信号。寄存器222可以位于电路中的任何位置，不管远或近，只要反相器216提供足够的驱动能力以在给定CLK的频率下驱动寄存器222的输入。寄存器222被配置为主从式，包括用示出为CLKB的CLK的反相版本进行接收和运行的主锁存器221，以及用时钟信号CLK进行接收和运行的从锁存器223。寄存器222使其输出反相，使得DS是SYNCOUTB的寄存和反相版本。另一个反相器218使其输入耦合到节点210，并且使其输出产生信号SBB。
在一实施例中，反相器216和218分别提供S和SB的基本平衡的电容性负载以提供SYNCHOUTB和SBB。尽管在所示的配置中未使用SBB信号，但SBB信号可以被替代寄存或者作为备选。反相器216和218可以用任何其他类型的缓冲器、缓冲设备或缓冲逻辑配置来替代，它们也可以提供S和SB基本平衡的负载。SYNCOUTB、SBB或两者都可用于为寄存器提供锁存输出，例如寄存器222。例如，可以用到非反相缓冲设备，或者缓冲逻辑可以在各种配置中具有一个或多个同步逻辑输入。在节点206和210之间的负载平衡特别有利于促进S和SB之间的同步操作。
传输门204包括与N沟道装置N1并联耦合的P沟道装置P1。特别地，P1和N1均具有耦合到节点203的第一电流端子和耦合到节点206的第二电流端子。P1具有一个接收传输控制信号PPASS的控制端子，N1具有一个接收传输控制信号NPASS的控制端子。以类似的方式，传输门208包括与N沟道装置N2并联耦合的P沟道装置P2。如图所示，P2和N2均具有耦合到节点205的第一电流端子和耦合到节点210的第二电流端子。P2具有一个接收传输控制信号PPASS的控制端子，N2具有一个接收传输控制信号NPASS的控制端子。因此，PPASS控制P1和P2，NPASS控制N1和N2。装置P1、N1、P2和N2可以是实现为包括FinFET器件的FET或MOS型晶体管器件，其中电流端子可以是源极端和漏极端，并且控制端可以是栅极端。
第一门控器224被用于提供PPASS信号以控制传输门204和208的P沟道装置P1和P2的激活，第二门控器230被用于提供NPASS信号以控制传输门204和208的N沟道装置N1和N2的激活。尽管显示的是两个单独的门控制器224和230，但它们可以一起被看作为单个门控器，其监视采集节点206和210的亚稳态(分别产生S和SB)，并且其响应于CLK以控制传输门204和208的激活状态。门控器224被示为配置为3-输入与或非门(AOI)，该3-输入与或非门在其相应的输入接收信号S、SB以及时钟信号PH1D，并在其输出提供PPASS信号。与或非门与2-输入与门226和2输入或非门228是逻辑等效的，其中与门226的输入接收S和SB，与门226的输出提供给或非门228的一个输入，或非门228的另一个输入接收PH1D，或非门228的输出提供PPASS信号。与或非门和较少晶体管(例如，图5中仅6个晶体管)执行相同的逻辑功能，并且仅有单个门延迟。
类似地，门控器230显示为被配置为3输入或与非门(OAI)，该3输入或与非门在其相应的输入接收信号S、SB和时钟信号PH1DB，并在其输出提供NPASS信号。或与非门与2输入或门232、2输入与非门234是逻辑等效的，其中或门232的输入接收S和SB，输出提供给与非门234的一个输入，与非门234的另一个输入接收PH1DB，与非门234的输出提供NPASS信号。同样地，或与非门也和较少的晶体管(例如，图6中仅6个晶体管)执行相同的逻辑功能，并且仅有单个门延迟。
时钟电路240被用于产生基于CLK的时钟信号，用于控制数据同步器104。时钟电路240包括一个第一反相器242，该第一反相器242具有接收CLK的输入，以及提供反相时钟信号CLKB的输出。CLKB提供给第二反相器244的输入，该第二反相器244具有提供时钟信号PH1D的输出，该时钟信号PH1D被提供给门控器224。PH1D被提供至第三反相器246的输入，该第三反相器246具有提供反相时钟信号PH1DB的输出，该反相时钟信号PH1DB被提供至时钟控制器230。
输入电路202包括反相器250和两个2输入反相输出多工器(MUX)252和254。DIN被提供给每一个多工器252和254的反相器250的输入以及非反相选择输入SL。反相器250的输出耦合至多工器252和254的反相选择输入SLB。多工器252具有接收参考电源电压VSS的第一输入引脚1以及接收电源电压VDD的第二输入引脚0。VSS具有适合于逻辑低或“0”电平的参考电压电平，VDD具有适用于逻辑高或“1”电平的电源电压电平。多工器254以相反的方式耦合，具有接收VDD的第一输入引脚1和接收VSS的第二输入引脚0。多工器252和254的输出是逻辑反相的，以致所选择的输入被逻辑反相以提供输出。输入电路202被配置为同时响应于DIN的转换而转换DD和DB中每一个。所示的输入电路202仅是示例性的，并且可以由任何其他类型的转换同步逻辑代替。如下面与图3相关进一步描述的，转换同步逻辑不是必需的，也可以使用更简单的逻辑。
在数据同步器104的运行中，当DIN为高时，多工器252和254都选择它们的引脚1输入来驱动DD和DB。多工器252选择VSS，其被反相以驱动DD为高，多工器254选择VDD，其被反相以驱动DB为低。当DIN为低时，多工器252选择VDD并将其输出反相以驱动DD为低，多工器254选择VSS并反相其输出以驱动DB为高。当DIN从一个状态转换到另一个状态时(例如，从低到高或从高到低)，则通过输入电路202在延迟之后，DD和DB在大约同时转换到相反状态。注意，这取决于DIN的转换方向，当DIN处于或接近亚稳态点时，DD和DB之一(也就是S和SB之一)可以比另一个更快地转换到其正确的状态。例如，当DIN在亚稳态或接近亚稳态时从低转换到高，DB可以从高转换为低快于DD从低转换到高的，当DIN在亚稳态或接近亚稳态时从高转换到低时，DD可以从高转换到低快于DB从低转换到高。
当CLK为高时，PH1D为高且PH1DB为低，这将会打开(或激活)两个传输门204和208。当传输门204和208完全打开时，节点203和206电耦合在一起，使得S被驱动到与DD相同的电压电平，节点205和210彼此电耦合，使得SB被驱动到与DB相同的电压电平。如果在CLK为高时，DIN有足够的时间进行转换使S和SB到达相反状态，则当CLK接着变为低时，PH1D变为低且PH1DB变为高，这将关闭(或去激活)两个传输门204和208，从而将DIN的值正确地锁存到反相节点220上作为SYNCOUTB信号。在这种情况下，S和SB转换到“稳定”状态，这定义为当S和SB处于相反的逻辑状态并且两者都不在中间电压范围(即，一个信号显然在高状态电压范围，而另一个信号显然在低状态电压范围)。当CLK为低(且CLKB为高)时，主锁存器221是透明的，使得SYNCOUTB信号被传递到从锁存器223的输入。当CLK接着变为高状态时，主锁存器221锁存SYNCOUTB的值，而从锁存器223变为透明，使得SYNCOUTB信号的值被锁存器222有效地寄存(且反相)为同步输出信号DS。
当DIN从一个状态转换到另一个状态时，DD和DB均会转换到相反状态。若试图将DD和DB分别锁存为S和SB，转换时可能会导致亚稳态结果，这样S和SB被锁存为相同的逻辑状态、或者S和SB信号中至少一个处于中间电压范围以致其逻辑状态无效或未定义。而数据同步器104，将会运行来检测亚稳态并完全延迟关闭传输门204和208，直到S和SB信号进入正确的逻辑状态。特别地，当CLK变低而S和SB处于相同的状态或S和SB中至少一个处于中间状态时，门控器224和230中的至少一个检测到亚稳态情况并保持传输门204和208至少部分打开，并且交叉耦合的反相器212和214将会将S和SB推至相反的逻辑状态。当传输门204和208打开或至少部分打开时，来自DD和DB的泄露电流将会驱动S和SB至正确的状态。当S和SB最终都进入相反状态从而结束亚稳态后，PPASS和NPASS都完全转换以最终关闭两个传输门204和208，从而采集正确的逻辑值作为S和SB信号。可以理解的是，亚稳态是一个动态的情况，由于S和SB信号可以朝着任一方向转换。尽管如此，考虑多种不同的静止状态的每一个以及数据同步器104的最终响应以使亚稳态进入正确的稳定状态来实现期望的结果是很有用的。
在亚稳态期间，如果S和SB都处于逻辑高状态，则门控器224保持P1和P2开启，而逻辑电路208关闭N1和N2。尽管N1和N2关闭，但是由于P1和P2是开启的，所以传输门204和208至少都是充分打开或开启的，使得DD和DB继续驱动S和SB至适当的状态。类似地，如果S和SB中的一个为高而另一个在中间电压范围但接近高电压阈值，则P1和P2仍然“大部分”开启，以致传输门204和208都仍然至少充分打开，使得S和SB仍然被相对快地驱动到适当的状态。如果S和SB中的一个为高而另一个处于或接近中间电压范围的中间(例如，VDD/2)，则P1和P2仍然“部分”开启，使得S和SB继续被驱动到适当的状态。如果S和SB的其中一个为高，而另一个处于中间电压范围但接近低电压阈值，则即使P1和P2大部分关闭或者甚至完全关闭，交叉耦合的反相器212和214也会使S和SB处于相反的逻辑状态。
可以理解的是，取决于特定的转换，S和SB信号中的一个可以比另一个更快地转换到其正确的逻辑状态。因此，当S和SB均为高时，一个确实为高，而另一个必须从高转换为低。传输门204和208最初充分打开，使得DD和DB信号的影响足够强以启动转换。当传输门204和208继续关闭时使得DD和DB信号的影响减弱，交叉耦合的反相器212和214的影响将会增加以完成转换到正确的逻辑状态。
门控器230以类似的方式运行。在亚稳态期间，如果S和SB都处于逻辑低状态，则门控器224关闭P1和P2，而逻辑电路208保持N1和N2开启。尽管P1和P2关闭，由于N1和N2开启，传输门204和208都至少充分打开或开启，使得DD和DB继续将S和SB驱动到适当的状态。同样，如果S和SB中的其中一个为低，另一个处于中间电压范围但接近低电压阈值，则N1和N2仍然“大部分”开启，使得传输门204和208两者仍然至少充分打开，使得S和SB仍然被相对快地驱动到适当的状态。如果S和SB中的一个为低而另一个处于或接近中间电压范围的中间(例如，VDD/2)，则N1和N2仍“部分”开启，导致S和SB继续被驱动到适当的状态。如果S和SB中的一个为低，而另一个处于中间电压范围但接近高电压阈值，则即使N1和N2大部分关闭或者甚至完全关闭，交叉耦合的反相器212和214将会促使S和SB转换到相反的逻辑状态。另外，由于S和SB信号中的其中一个确实为低而另一个必须从低转换为高，传输门204和208最初充分打开，使得DD和DB信号的影响足够强以启动转换。当传输门204和208继续关闭时，DD和DB信号的影响减弱，交叉耦合的反相器212和214的影响将会增加以完成到正确逻辑状态的转换。
当S和SB都处于中间电压范围时，运行是类似的，使得两者都处于不确定状态。如果两者都接近高电压阈值，则门控器224使P1和P2大部分开启，使得DD和DB开始驱动S和SB中的一个为高且另一个为低。如果两者都接近低电压阈值，则门控器230使N1和N2大部分开启，使得DD和DB开始驱动S和SB中的一个为低且另一个为高。如果S和SB都在VDD/2(即，在全电压范围的中间)，使得两个信号同样不确定，因此这可能被认为是一个不用必须被交叉耦合的反相器212和214解决的稳定状态。在这种情况下，门控器224和230都是至少部分开启，使得传输门204和208的P沟道装置和N沟道装置至少部分开启。在这种情况下，有足够的来自DD和DB的泄露电流通过传输门204和208的器件，以驱动S和SB至正确的相反状态，从而关闭了传输门204和208。还有，当S和SB分离，交叉耦合的反相器212和214的影响会增强使得S和SB到适当的状态。
在一般情况下，当采集节点206和210处于高逻辑状态时或者其中至少一个处于中间电压范围且没有一个处于低电压范围时，门控器224保持P1和P2至少部分开启。当采集节点206和210的平均电压至少为VDD/2并且都不处于低逻辑状态时，门控器224保持P1和P2至少部分开启。以类似的方式，当采集节点206和210处于低逻辑状态或者至少其中一个处于中间范围电压且没有一个处于高逻辑状态时，门控器230保持N1和N2至少部分开启。当采集节点206和210的平均电压不超过VDD/2且没有一个是高逻辑状态时，门控器230保持N1和N2部分开启。
当CLK在亚稳态期间最初变为低时，此时SYNCOUTB的值可能是无效或不正确的，主锁存器221是透明的，使得SYNCOUTB被提供给从锁存器223的输入。亚稳态正好在CLK的下一个上升沿之前终止。因此，S和SB具有足够的时间来稳定到正确的值，并且传输门204和208则完全闭合以有效地采集S和SYNCOUTB的正确值。当CLK下一次上升时，主锁存器221关闭，从锁存器223打开并且SYNCOUTB的正确值被寄存(且反相)至输出作为同步数据信号DS。
在可选的配置中，SBB可以被耦合到寄存器222的输入而不是SYNCOUTB，在该情况下，DS是DIN的反相且同步版本。另外，SYNCOUTB和SBB都可以被寄存。进一步地，在寄存器222的输出的反相可以被去除或者进一步再被反相以去除逻辑反相。
图3是根据另一实施例的可以用来代替图2中输入电路202的输入电路300的示意图。输入电路图300显示了非常简单的替换，包括将DIN反相以提供DB的第一反相器302，以及将DB反相以提供DD的第二反相器304。与输入电路202相比，输入电路300的优点是降低了成本和尺寸。输入电路300确实在DB和DD之间插入了最小延迟，这在大多数实际配置中无关紧要。输入电路202或任何其他同步电路的转换，可被用于任何配置中，此时，需要DB和DD同时或者至少更接近地进行转换。
图4是根据本发明一实施例显示的数据同步器104的运行的时序图。信号CLK、DIN、SB、S、PPASS、NPASS和DS相对于时间进行绘制。在时序图中，信号CLK和DIN彼此重叠，信号SB和S彼此重叠，信号PPASS和NPASS彼此重叠。CLK、SB和PPASS信号(以及DS信号)使用实线绘制，DIN、S和NPASS信号用虚线绘制以区分信号的状态和转换。CLK和DIN信号包括偏移和转换延迟，尽管这样的延迟在图中不容易辨别。
DIN信号被示为基本上与CLK信号同时转换，除了异相180度之外。采用这种方式，至少在所示的时间段里，当该时钟信号变为低时，DIN信号变高，反之亦然。DIN每个周期的时间以相对于恒频CLK信号非常小的量而逐渐增加，以便引起亚稳态。如图4中的时序图所示，CLK在时间t0、t2、t4、t6、t8等从高转换到低，并且在中间时间t1、t3、t5、t7、t9等转换回高。DIN信号大约在相同时间转换到相反状态，此时DIN大约在时间t0、t2、t4、t6和t8从低转换到高，在时间t1、t3、t5、t7和t9转换回低。
在时间t0，DIN恰在CLK变低之前变为高，尽管两种转换彼此之间接近。放大处402更清楚地显示了两种转换之间的间隔。再次到达时间t2，DIN恰在CLK变低之前变为高。相比于放大处402，放大处404显示出两种转换彼此之间稍微更接近，因为DIN的周期已经逐渐地增加了。在时间t4，当CLK变低时，DIN变为高，此时，放大处406示出CLK和DIN之间的相对转换几乎是同时的。在时间t6，放大处408示出，DIN现在在CLK变低之后变为高。在时间t8，放大处410示出，DIN在CLK变低之后变为高，此时，时间的间隔变得更加明显。
我们注意到，因为DIN相对于CLK的时间段的相对增加被明显放大和加速，因此，图4中所显示的图示被简化了。在用于引起亚稳态的实际配置中，连续周期中的DIN时间段的增加量是极其微小的(例如，大约10-21秒)，这比图中所示的小得多。显示随时间的确切调节的绘图将需要成千上万个周期，以此来准确指出最糟糕情况的亚稳态。图4显示的DIN的调节被显著扩大和加速，以更清楚地显示和描述所采用的概念和实际运行的结果。
DS在时间t0之前最初显示为高。如在402处更清楚地显示，DIN在CLK在时间t0变低之前变为高。当CLK在时间t0转换为低时，为响应DIN，S和SB进行如在411处所示的转换，使得NPASS和PPASS也进行如在412处所示的转换。在转换期间和亚稳态期间，传输门204和208保持至少部分打开，直到S和SB稳定，使得NPASS和PPASS在时刻t1之前稳定以关闭传输门204和208，此时CLK转换回高(且DIN转换回低)。因此，S和SB在时间t1之前被锁存在它们的新值，使得SYNCOUTB在时间t1被寄存为DS以反映S的锁存值。由于在时间t1检测到S锁存为高，因此SYNCOUTB为低，并且寄存器222在时间t1之后将DS寄存为高。在这种情况下，DS保持为高直到下一个周期。
对于CLK接下来的2个周期，运行基本上类似。如在404处更清楚地显示，就在CLK在时间t2变为低之前，DIN变为高，尽管考虑到DIN周期的逐渐增加，两种转换越来越接近。当CLK在时间t2转换为低时，S和SB正在进行如在413所示的转换，使得NPASS和PPASS进行如在414所示的转换。在转换期间和亚稳态期间，传输门204和208保持至少部分打开，直到S和SB稳定，使得NPASS和PPASS在时间t3之前稳定以关闭传输门204和208，此时CLK转换回高(且DIN转换回低)。如在406处更清楚地显示，在时间t4，DIN几乎在CLK转换为低的同时变高。当CLK在时间t4转换为低时，S和SB正进行如在415处所示的转换，使得NPASS和PPASS也进行在416所示的转换。再次，在转换期间和亚稳态期间，传输门204和208保持至少部分开启，直到S和SB稳定，使得NPASS和PPASS在时间t5之前稳定以关闭传输门204和208，此时CLK转换回高(且DIN转换回低)。在这两个周期中的任意一个中，S被锁存为高，SB被锁存为低，使得DS的寄存值保持为高。
在随后的周期中，如在408更清楚地显示，DIN在CLK在时间t6转换为低之后变为高。当CLK在时间t6转换为低时，S和SB正进行如在417所示的转换，使得NPASS和PPASS还进行如在418处所示的转换。再次，传输门204和208在转换期间和亚稳态期间保持至少部分打开，直到S和SB稳定，使得NPASS和PPASS在时间t7之前稳定下来以关闭传输门204和208，此时CLK转换回高(且DIN转换回低)。然而，在这种情况下，SB开始转换为低，但返回高，而S开始转换为高，但返回低。因此，当传输门204并且208最终闭合，S被锁存为低，而SB被锁存为高。在这种情况下，当CLK在时间t7转换回高时，DS被寄存为低，这清楚地反映了S在时间t7之前被锁存为低的事实。门控器224和230在S和SB的亚稳态期间为了保持传输门204和208至少部分打开所进行的操作，使得能检测和锁存S和SB的正确值，以便DS被正确锁存以反映DIN的值。
随着DIN的周期继续逐渐增加使得DIN在稍微长一点的延迟之后转换为高，此时如随后的时间t8的410处更清楚地显示CLK转换为低，DS保持寄存为低。当CLK在时间t8转换为低时，如在419所示，S和SB开始进行转换，而如在420所示，NPASS和PPASS也进行转换。随着DIN的转换与CLK的转换在时间上进一步拉开，S和SB以及NPASS和PPASS的转换在亚稳态缓解的情况下变得越来越不明显。
总之，当DIN从低转换到高非常接近CLK的下降沿而导致S和SB的亚稳态时，门控器224和230检测到亚稳态并保持传输门204和208至少部分打开，直到S和SB稳定到它们正确的逻辑状态。在S和SB稳定之后，门控器224和230关闭传输门204和208以锁存S和SYNCOUTB的状态，这将寄存为同步输出的DS。虽然没有明确显示，但是当DIN在相反方向上从高到低转换至非常接近下CLK的下降沿而导致S和SB的亚稳态时，运行基本相似。一般来说，门控器224和230中的至少一个在时钟的运行边沿检测亚稳态并保持传输门204和208至少部分地打开直到亚稳态结束，此时传输门204和208被关闭以锁存正确的逻辑状态。
图5是根据一实施例的门控器224的示意图。门控器224包括P沟道装置MP1、MP2和MP3以及N沟道装置MN1、MN2和MN3。装置MP1-MP3和MN1-MN3可以实现为包括FinFET器件的FET或MOS型晶体管器件，其中电流端子可以是源极和漏极端子，而控制端子可以是栅极端子。SB被提供给MN1和MP1的控制端子(例如栅极)，S被提供给MN2和MP2的控制端子(例如，栅级)，并且PH1D被提供给MP3和MN3的控制端子(例如，栅级)。MP1和MP2中的每一个的第一电流端子(例如，源极)耦合到VDD，以及MP1和MP2的第二电流端子(例如，漏极)耦合在一起并耦合到MP3的第一电流端子(例如，源极)。MP3的第二电流端子(例如，漏极)耦合到提供PPASS的输出节点502。节点502进一步耦合到MN1和MN3中的每一个的第一电流端子(例如，漏极)。MN1的第二电流端子(例如，源极)耦合到MN2的第一端子(例如，漏极)，MN2和MN3的第二电流端子(例如，源极)耦合到VSS。
如上所述，PH1D在通过反相器242和244的小延迟之后会跟随CLK。当PH1D为高时，MN3将PPASS拉低，打开传输门204和208的P1和P2。当PH1D变低时，MN3关闭而MP3开启。如果在PH1D变为低时S和SB都为高，PPASS通过MN1和MN2保持为被拉低。如果在PH1D变为低时S或SB为低，则MN1和MN2中的至少一个关闭，MP1和MP2中的至少一个开启以拉高PPASS，这样就关闭了传输门204和208的P1和P2。如果S和SB中的一个为高而另一个为中间状态(既不高也不低)，则存在趋于将PPASS拉低的通过MN1和MN2的电流通路，尽管通过MP3的另一电流通路趋于拉高PPASS。此外，如果S和SB都处于它们的中间状态，则P沟道装置与N沟道装置竞争，使得PPASS没有被完全拉高。PPASS的实际电平取决于处于中间状态的装置的相对电平，但只要PPASS没有被完全拉高，P1和P2就能保持至少部分开启以允许电流分别从DD和DB流到S和SB。
作为示例，假设SB为高并且S不确定但接近高逻辑电压阈值。在这种情况下，MP1关闭，MN1打开，而MP2大部分关闭且MN2大部分开启，使得PPASS被大部分拉低，P1和P2大部分开启，使得传输门204和208至少部分地打开。随着S的电压下降，MP2开启更多，MN2关闭更多，使得PPASS的电压升高，以致P1和P2开始关闭更多。随着S和SB之间的电压差增大，传输门204和208被关闭更多；但是交叉耦合的反相器212和214的影响增加以迫使S和SB进入其正确的逻辑状态。甚至当S和SB都处于它们的中间状态时，例如每个大约为VDD/2，则PPASS不被完全拉高，P1和P2保持部分开启，使得通过传输门204和208的电流继续影响S和SB以转换到它们的正确逻辑状态。
图6是根据一实施例的门控器230的示意图。门控器230包括P沟道装置MP4、MP5和MP6以及N沟道装置MN4、MN5和MN6。装置MP4-MP6和MN4-MN6可以实现为包括FinFET器件的FET或MOS型晶体管器件，其中电流端子可以是源极和漏极端子以及控制端子可以是栅极端子。SB提供给MP4和MN5的控制端子(例如，栅极)，S被提供给MN4和MP5的控制端子(例如，栅级)，并且PH1DB被提供给MN6和MP6的控制端子(例如，栅级)。MP4和MP6中的每一个的第一电流端子(例如，源极)耦合到VDD，MN4和MN5中的每一个的第一电流端子(例如，源极)耦合到VSS。MP4的第二电流端子(例如，漏极)耦合到MP5的第一电流端子(例如，源极)。MP5和MP6中的每一个的第二电流端子(例如，漏极)在提供NPASS的输出节点602耦合在一起。MN6的第一电流端子(例如，漏极)耦合到节点602。MN6的第二电流端子(例如，源极)耦合到MN4和MN5的第二电流端子(例如，漏极)。
如上所述，PH1DB是在通过反相器246的小延迟之后的PH1D的反相版本。当PH1DB为低时，MP6将NPASS拉高，开启传输门204和208的N1和N2。当PH1DB变为高时，MP6关闭但MN6开启。如果当PH1DB变为高时S和SB都为低，则NPASS通过MP4和MP5保持拉高。如果当PH1DB变高时S和SB其中之一为高，则MN4和MN5中的至少一个开启，MP4和MP5中的至少一个关闭，以拉低NPASS，从而关闭传输门204和208的N1和N2。如果S和SB中的一个为低而另一个处于中间状态(既不高也不低)，则通过MP4和MP5存在的电流通路趋向于将NPASS拉高，尽管存在通过MN6的另一电流通路趋向于拉低NPASS。此外，如果S和SB都处于它们的中间状态，则P沟道装置与N沟道装置互相竞争，使得NPASS可以不被完全拉低。NPASS的实际电平取决于处于中间状态的装置的相对电平，但只要NPASS不被完全拉低，N1和N2保持至少部分开启以允许电流分别从DD、DB流向S和SB。
作为示例，假设SB为低，并且S不确定但接近逻辑低电压阈值。在这种情况下，MN5关闭，MP4开启，而MN4大部分关闭且MP5大部分开启，使NPASS被大部分拉高且N1和N2大部分开启，使得传输门204和208至少部分地打开。随着S的电压上升，MN4打开更多，MP5关闭更多，使得NPASS的电压下降，使得N1和N2都开始关闭更多。随着S和SB之间的电压差增大，传输门204和208被关闭更多；但是，交叉耦合的反相器212和214的影响增加以迫使S和SB进入它们的正确逻辑状态。即使当S和SB都处于它们的中间状态时，例如每个大约为VDD/2，则NPASS不被完全拉低，并且N1和N2保持部分开启，使得通过传输门204和208的电流继续影响S和SB以转换为它们正确的逻辑状态。
图7是根据本发明一实施例实现的可扫描数据同步器700的示意和方块图。可扫描数据同步器700包括耦合至数据同步器704的输入电路702。数据同步器704实质上与数据同步器104相同，包括传输门204和208、门控器224和230、反相器212、214、216和218(以及反相器242、244和246)以及寄存器222，除了输入电路202被输入电路702替代以便在扫描测试模式下增加扫描测试功能。输入电路702驱动DD和DB至相反状态作为在正常模式下对DIN的响应或者作为在扫描测试模式下对扫描数据的响应。
输入电路702包括反相器706和708、2输入逻辑与非门710和712、2输入逻辑或非门714、反相器250以及多工器252和254。反相器706具有一个接收扫描使能输入(SE)的输入端和用来提供反相扫描使能SEB的输出端。反相器708具有一个用于接收扫描数据输入(SI)的输入端和一个用于提供反相扫描数据值SIB的输出端。与非门710在其输入端接收SI和SE并在其输出端提供第一逻辑信号L1。与非门712在其输入端接收DIN和SEB并在其输出端提供第二逻辑信号L2。或非门714在其输入端接收SIB和SEB并在其输出端提供第三逻辑信号L3。反相器250在其输入端接收L2并在其输出端提供第四逻辑信号L4。L1提供给多工器252的引脚0，VSS提供给多工器252的引脚1，VDD提供给多工器254的引脚1，L3提供给多工器254的引脚0。多工器252的非反相选择输入SL接收L4，多工器252的反相选择输入SLB接收L2。多工器252的输出端耦合至提供DD的节点203，多工器254的输出端耦合至提供DB的节点205。数据同步器704接收DD、DB和CLK并以与上面所描述相似的方式提供DS。
在可扫描数据同步器700的运行中，当SE对于运行的正常模式是否定或者无效低状态时，SI和SIB被避开或者忽视，L1相较于VDD为有效高，L2是DIN的反相版本，L3相较于VSS为有效低，L4在通过与非门712和反相器250的小延迟之后跟随DIN的状态。在正常模式下，运行与对于数据同步器104所描述的基本相同，此时，DD相对于与DIN相同的逻辑状态有效，DB相对于与DIN相反的逻辑状态有效。由于与非门对DIN的状态进行反相，多工器252和254的选择输入SL和SLB被反转用来实现相同的逻辑功能。像之前描述的那样，数据同步器704运行以成功地将DIN的状态进行锁存和寄存以提供与CLK同步的DS。
当SE对于扫描测试模式下处于有效高时，则L1是SI的反相版本，L2相较于VDD为有效高，L4相较于VSS为有效低，DIN被避开或者忽视，L3是SIB的反相版本。多工器252在其引脚0选择L1并对其输出进行反相以提供DD，多工器254在其引脚0选择L3并对其输出进行反相以提供DB。在这种方式下，DD跟随SI的状态，DB跟随SIB的状态。由于SIB是SI的反相版本，则在扫描测试模式下，DD和DB的状态由SI的状态控制。在这种情况下，SI和SIB与CLK同步以避免亚稳态。因此，数据同步器704意在将SI的状态进行成功锁存和寄存以提供与CLK同步的DS。扫描测试的目的不是为了测试亚稳态，而是为了保证数据同步器704的锁存和寄存功能的正常运行。如果数据同步器704发生故障以致其锁存或寄存功能具有“停留在1”的错误或“停留在0”的错误等等，则扫描测试使能故障的检测。
图8是包括可扫描数据同步器(SDS)700的电子电路802的方块图，其中，所述电子电路802被配置为在运行的正常模式下执行正常功能以及在运行的扫描测试模式下执行扫描测试。电子电路802可以替换图1的电子设备100中的电子电路102。除了SDS 700，电子电路802包括多个寄存器，表示为R1和R2。为了简化的目的，图中仅示出两个额外的寄存器，其中可以理解的是，电子电路802可以包括许多更多的寄存器，例如几百、几千，或者更多。电子电路802包括一个外部扫描输入ESI、一个外部扫描使能(ESE)、一个外部扫描输出(ESO)以及用来接收提供给SDS 700的异步数据输入DIN的另一个输入端。每个可以在合适的输入/输出(I/O)接口上提供，例如集成电路(IC)引脚等。ESE提供给每个寄存器的扫描使能输入，包括R1和R2，以及SDS 700的扫描使能输入。寄存器也存在于CLK时钟域中，使得CLK也提供给每个寄存器的时钟输入，包括R1、R2和SDS 700。
当ESE处于否定的或者无效低时，则电子电路802处于其正常模式，此时SDS 700和寄存器，包括寄存器R1和R2，在正常模式下运行。每个寄存器，包括R1、R2和SDS 700，具有一个在正常模式下使用的各自的数据输入，此时，SDS 700显示为接收DIN的各自的输入(显示为由源片外芯片提供)。类似地，每个寄存器的输出端，包括R1、R2和SDS 700，与电子电路802的其他位置耦合。运行的详细正常模式不再进一步描述。
然而，当ESE为有效高时，则电子电路802被置于扫描测试模式，此时多个寄存器，包括R1、R2和SDS 700，被组织或者对齐到串行扫描链804中。需要注意的是，串行扫描链804可以包括电子电路802的所有寄存器，或者可以包括一个选定子集，在该选定子集中，剩余的寄存器在额外的扫描链被提供(图中未示出)。在串行扫描链804中，ESI提供给串行扫描链804中的第一寄存器的输入端，其输出提供给第二寄存器的扫描输入，其输出提供给第三寄存器的扫描输入端，依次类推，串行扫描链804中最后一个寄存器的输出提供给ESO。如图所示，ESI通过串行扫描链804中任意数量(0或更多)的优先寄存器提供给R1的扫描输入端，其中，R1的输出端提供给SDS 700的SI输入端，输出DS提供给R2的扫描输入端，其输出提供给串行扫描链804(图中未示出)的其他寄存器的扫描输入端，或者提供给ESO(任意数量的寄存器，0或者更多，可以在SDS 700之后提供)。在扫描测试模式时，一个测试系统(图中未示出)提供一个二进制值的扫描样式(pattern)给ESI，以使扫描样式可以连续地扫描进串行扫描链804中的各个寄存器中，并最终移出给ESO并提供给测试系统。然后，测试系统出于测试的目的可以对输出样式和输入样式进行对比评价。具体的测试细节超出本发明公开的范畴，因此没有提供。
可以理解的是，输入电路702出于扫描模式测试的目的，对将要被置于串行扫描链804中的可扫描数据同步器或SDS 700进行使能。
前面的描述已经被呈现来使本领域的普通技术人员使用和运用如在特定应用和需求的上下文所提供的本发明。尽管已经关于其中的某些优选版本以大量的细节描述了本发明，但是，其它版本和变形也是有可能和可以考虑的。优选实施例的各种改进对本领域技术人员来说是显而易见的，且这里定义的一般原则可以被应用到其它实施例中。例如，这里描述的电路可以以任意适合的方式来实现，包括逻辑器件、电路等等。
本领域技术人员应当理解，他们能够容易地使用所公开的构想和特定实施例作为基础来设计或修改其他的构造以实施本发明的相同目的，而不违背本发明的精神和范围。因此，本发明并非意图被限定在所示的特定的实施例及相关描述，而是用于与这里所公开的原理和新特征一致的最宽的范围相一致。

Claims (20)

1.一种可扫描数据同步器，其特征在于，包括：
输入电路，用于将第一数据节点和第二数据节点驱动至相反的逻辑状态，作为在正常模式下对异步输入数据信号的响应以及作为在扫描测试模式下对扫描数据输入的响应；
第一传输门，所述第一传输门耦合在所述第一数据节点和第一采集节点之间，且具有至少一个控制端子；以及第二传输门，所述第二传输门耦合在所述第二数据节点和第二采集节点之间，且具有至少一个控制端子；
第一反相器和第二反相器，交叉耦合在所述第一采集节点和第二采集节点之间；以及
门控器，用于对时钟信号进行响应，具有：与所述第一采集节点和第二采集节点耦合且与所述第一传输门和第二传输门的所述控制端子耦合的输入；其中所述门控器能够在所述第一采集节点和第二采集节点处于亚稳态期间保持所述第一传输门和第二传输门至少部分打开，并且当所述第一采集节点和所述第二采集节点都稳定至相反的逻辑状态时关闭所述第一传输门和所述第二传输门。
2.根据权利要求1所述的可扫描数据同步器，其特征在于，所述第一传输门包括：
第一P沟道装置，所述第一P沟道装置具有耦合在所述第一数据节点和所述第一采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
第一N沟道装置，所述第一N沟道装置具有耦合在所述第一数据节点和所述第一采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
所述第二传输门包括：
第二P沟道装置，所述第二P沟道装置具有耦合在所述第二数据节点和所述第二采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
第二N沟道装置，所述第二N沟道装置具有耦合在所述第二数据节点和所述第二采集节点之间的电流端子和一个与所述门控器耦合的控制端子。
3.根据权利要求2所述的可扫描数据同步器，其特征在于，所述门控器包括：
一个与或非门，所述与或非门具有一个与所述第一采集节点耦合的第一输入端、一个与所述第二采集节点耦合的第二输入端、一个与时钟信号对应的第三输入端和一个与所述第一P沟道装置和第二P沟道装置所述控制端子耦合的输出端；以及
一个或与非门，所述或与非门具有一个与所述第一采集节点耦合的第一输入端、一个与所述第二采集节点耦合的第二输入端、一个与时钟信号对应的第三输入端和一个与所述第一N沟道装置和第二N沟道装置的控制端子耦合的输出端。
4.根据权利要求3所述的可扫描数据同步器，其特征在于，还包括一个时钟电路，所述时钟电路包括：
第一反相器，具有一个用来接收所述时钟信号的输入端和一个用来提供反相时钟信号的输出端；
第二反相器，具有一个用来接收所述反相时钟信号的输入端和一个耦合至所述与或非门的所述第三输入端的输出端：以及
第三反相器，具有一个与所述第二反相器的所述输出端耦合的输入端和一个与所述或与非门的所述第三输入端耦合的输出端。
5.根据权利要求2所述的可扫描数据同步器，其特征在于，所述门控器能够当所述第一采集节点和第二采集节点中的一个节点处于逻辑高电压范围而另一个节点处于所述逻辑高电压范围和逻辑低电压范围之间的中间电压范围时，保持所述第一P沟道装置和所述第二P沟道装置至少部分开启；以及
所述门控器能够当所述第一采集节点和第二采集节点的平均电压至少为全逻辑电压范围的中间电压水平且所述第一采集节点和第二采集节点的电压都不处于所述逻辑低电压范围时，保持所述第一P沟道装置和所述第二P沟道装置至少部分开启。
6.根据权利要求2所述的可扫描数据同步器，其特征在于，所述门控器能够当所述第一采集节点和第二采集节点中一个节点处于逻辑低电压范围而另一个节点处于逻辑高电压范围和逻辑低电压范围之间的中间电压范围时，保持所述第一N沟道装置和所述第二N沟道装置至少部分开启；以及
所述门控器能够当所述第一采集节点和第二采集节点的平均电压不超过全逻辑电压范围的中间电压水平且所述第一采集节点和第二采集节点的电压都不处于所述逻辑高电压范围时，保持所述第一N沟道装置和所述第二N沟道装置至少部分开启。
7.根据权利要求1所述的可扫描数据同步器，其特征在于，所述输入电路包括一个扫描使能输入、一个扫描数据输入和一个用来接收所述异步输入数据信号的正常数据输入，其中，当所述扫描使能输入标示所述扫描测试模式时，所述扫描数据输入控制所述第一数据节点和第二数据节点，当所述扫描使能输入标示所述正常模式时所述异步输入数据信号控制所述第一数据节点和第二数据节点。
8.根据权利要求1所述的可扫描数据同步器，其特征在于，所述输入电路包括：
第一逻辑门，所述第一逻辑门具有一个耦合至所述扫描数据输入的第一输入端、一个耦合至扫描使能输入的第二输入端和一个用于提供第一逻辑信号的输出端；
第二逻辑门，所述第二逻辑门具有一个用于接收所述异步输入数据信号的第一输入端、一个用于接收所述扫描使能输入的反相版本的第二输入端和一个用于提供第二逻辑信号的输出端；
第三逻辑门，所述第三逻辑门具有一个用于接收所述扫描数据输入的反相版本的第一输入端、一个用于接收所述扫描使能输入的反相版本的第二输入端和一个用于提供第三逻辑信号的输出端；
反相器，所述反相器具有一个用于接收所述第二逻辑信号的输入端和一个用于提供第四逻辑信号的输出端；
第一多工器，所述第一多工器具有一个用来接收所述第四逻辑信号的非反相选择输入端、一个用来接收所述第二逻辑信号的反相选择输入端、一个用来接收所述第一逻辑信号的引脚0输入端、一个用来接收低电源电压的引脚1输入端和一个耦合至所述第一数据节点的输出端；以及
第二多工器，所述第二多工器具有一个用来接收所述第四逻辑信号的非反相选择输入端、一个用来接收所述第二逻辑信号的反相选择输入端、一个用来接收高电源电压的引脚1输入端、一个用来接收所述第三逻辑信号的引脚0输入端和一个耦合至所述第二数据节点的输出端。
9.根据权利要求8所述的可扫描数据同步器，其特征在于，所述第一逻辑门和第二逻辑门各包括一个与非门，所述第三逻辑门包括一个或非门，所述第一多工器和第二多工器具有反相输出端。
10.根据权利要求1所述的可扫描数据同步器，其特征在于，还包括给所述第一采集节点和第二采集节点提供基本平衡的负载的缓冲逻辑。
11.根据权利要求1所述的可扫描数据同步器，其特征在于，还包括：一个将所述第一采集节点和第二采集节点中的至少一个进行寄存以提供一个寄存数据输出作为对所述时钟信号的响应的寄存器。
12.一种电子电路，其特征在于，所述电子电路包括：
扫描使能输入；
扫描数据输入端；以及
可扫描数据同步器，所述可扫描数据同步器包括：
输入电路，用于将第一数据节点和第二数据节点驱动至相反的逻辑状态，作为当所述扫描使能输入标示正常模式时对异步输入数据信号的响应以及作为当所述扫描使能输入标示扫描测试模式时对扫描数据输入端提供的扫描数据的响应；
第一传输门，所述第一传输门耦合在所述第一数据节点和第一采集节点之间，且具有至少一个控制端子；以及第二传输门，所述第二传输门耦合在所述第二数据节点和第二采集节点之间，且具有至少一个控制端子；
第一反相器和第二反相器，交叉耦合在所述第一采集节点和第二采集节点之间；以及
门控器，用于对时钟信号进行响应，具有：与所述第一采集节点和第二采集节点耦合且与所述第一传输门和第二传输门的所述控制端子耦合的输入；其中所述门控器能够在所述第一采集节点和第二采集节点处于亚稳态期间保持所述第一传输门和第二传输门至少部分打开，并且当所述第一采集节点和所述第二采集节点都稳定至相反的逻辑状态时关闭所述第一传输门和所述第二传输门。
13.根据权利要求12所述的电子电路，其特征在于，所述第一传输门包括：
第一P沟道装置，所述第一P沟道装置具有耦合在所述第一数据节点和所述第一采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
第一N沟道装置，所述第一N沟道装置具有耦合在所述第一数据节点和所述第一采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
所述第二传输门包括：
第二P沟道装置，所述第二P沟道装置具有耦合在所述第二数据节点和所述第二采集节点之间的电流端子和一个与所述门控器耦合的控制端子；以及
第二N沟道装置，所述第二N沟道装置具有耦合在所述第二数据节点和所述第二采集节点之间的电流端子和一个与所述门控器耦合的控制端子。
14.根据权利要求13所述的电子电路，其特征在于，所述门控器包括：
一个与或非门，所述与或非门具有一个与所述第一采集节点耦合的第一输入端、一个与所述第二采集节点耦合的第二输入端、一个与时钟信号对应的第三输入端和一个与所述第一P沟道装置和第二P沟道装置所述控制端子耦合的输出端；以及
一个或与非门，所述或与非门具有一个与所述第一采集节点耦合的第一输入端、一个与所述第二采集节点耦合的第二输入端、一个与时钟信号对应的第三输入端和一个与所述第一N沟道装置和第二N沟道装置的控制端子耦合的输出端。
15.根据权利要求14所述的电子电路，其特征在于，还包括一个时钟电路，所述时钟电路包括：
第一反相器，具有一个用来接收所述时钟信号的输入端和一个用来提供反相时钟信号的输出端；
第二反相器，具有一个用来接收所述反相时钟信号的输入端和一个耦合至所述与或非门的所述第三输入端的输出端：以及
第三反相器，具有一个与所述第二反相器的所述输出端耦合的输入端和一个与所述或与非门的所述第三输入端耦合的输出端。
16.根据权利要求13所述的电子电路，其特征在于，所述门控器能够当所述第一采集节点和第二采集节点中的一个节点处于逻辑高电压范围而另一个节点处于所述逻辑高电压范围和逻辑低电压范围之间的中间电压范围时，保持所述第一P沟道装置和所述第二P沟道装置至少部分开启；以及
所述门控器能够当所述第一采集节点和第二采集节点的平均电压至少为全逻辑电压范围的中间电压水平且所述第一采集节点和第二采集节点的电压都不处于所述逻辑低电压范围时，保持所述第一P沟道装置和所述第二P沟道装置至少部分开启。
17.根据权利要求13所述的电子电路，其特征在于，所述门控器能够当所述第一采集节点和第二采集节点中一个节点处于逻辑低电压范围而另一个节点处于逻辑高电压范围和逻辑低电压范围之间的中间电压范围时，保持所述第一N沟道装置和所述第二N沟道装置至少部分开启；以及
所述门控器能够当所述第一采集节点和第二采集节点的平均电压不超过全逻辑电压范围的中间电压水平且所述第一采集节点和第二采集节点的电压都不处于所述逻辑高电压范围时，保持所述第一N沟道装置和所述第二N沟道装置至少部分开启。
18.根据权利要求12所述的电子电路，其特征在于，所述输入电路包括：
第一逻辑门，所述第一逻辑门具有一个用于接收扫描数据的第一输入端、一个耦合至所述扫描使能输入的第二输入端和一个用于提供第一逻辑信号的输出端；
第二逻辑门，所述第二逻辑门具有一个用于接收所述异步输入数据信号的第一输入端、一个用于接收所述扫描使能输入的反相版本的第二输入端和一个用于提供第二逻辑信号的输出端；
第三逻辑门，所述第三逻辑门具有一个用于接收扫描数据输入的反相版本的第一输入端、一个用于接收所述扫描使能输入的反相版本的第二输入端和一个用于提供第三逻辑信号的输出端；
反相器，所述反相器具有一个用于接收所述第二逻辑信号的输入端和一个用于提供第四逻辑信号的输出端；
第一多工器，所述第一多工器具有一个用来接收所述第四逻辑信号的非反相选择输入端、一个用来接收所述第二逻辑信号的反相选择输入端、一个用来接收所述第一逻辑信号的引脚0输入端、一个用来接收低电源电压的引脚1输入端和一个耦合至所述第一数据节点的输出端；以及
第二多工器，所述第二多工器具有一个用来接收所述第四逻辑信号的非反相选择输入端、一个用来接收所述第二逻辑信号的反相选择输入端、一个用来接收高电源电压的引脚1输入端、一个用来接收所述第三逻辑信号的引脚0输入端和一个耦合至所述第二数据节点的输出端。
19.根据权利要求18所述的电子电路，其特征在于，所述第一逻辑门和第二逻辑门各包括一个与非门，所述第三逻辑门包括一个或非门，所述第一多工器和第二多工器具有反相输出端。
20.根据权利要求12所述的电子电路，其特征在于，所述电子电路还包括：
缓冲逻辑，用于给所述第一采集节点和第二采集节点提供基本平衡的负载并提供一个缓冲节点；以及
寄存器，用于将所述缓冲节点进行寄存以提供一个寄存数据输出作为对所述时钟信号的响应。
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