TWI828629B - 具有旁路控制之位準位移器 - Google Patents

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Abstract

本文中描述之各項實施方案係關於一種積體電路。該積體電路可包含用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之位準位移電路。該積體電路可包含用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路之輸入邏輯電路。該積體電路可包含用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路之旁路切換電路。

Description

具有旁路控制之位準位移器
此段落意欲提供與理解本文中所描述之各種技術有關之資訊。如該段落之標題所暗示，此係相關技術之一論述，其絕不應暗示該相關技術係先前技術。一般而言，相關技術可或不可被視為先前技術。因此應理解，此段落中之任何陳述應從此角度來閱讀，而不是承認先前技術。
在現代電路設計中，記憶體及相關機構支援用於位元單元核心(VDDCE)及周邊電路(VDDPE)之雙電壓軌。VDDCE降低受位元單元保持電壓限制且相較於VDDPE保持於較高電壓。然而，VDDPE降低通常受內部電路限制。通常，VDDPE可潛在地限制晶片上之電力節省。大範圍位準位移可需要將記憶體內部之所有輸入自低VDDPE位準位移至較高VDDCE域，此可使VDDPE低於VDDCE。然而，一缺點在於，此實施方案可引起通過記憶體內部之位準位移器之所有信號之延遲損失(penalty)，此可導致時序降級，諸如記憶體存取時間及輸入接針設置時間。
使用位準位移器可引入輸入信號及輸出信號之額外延遲，此增加輸入設置時間及記憶體之存取時間。此外，在初始通電期間及在浮動輸入之情況下，位準位移器拓撲可易於出現DC路徑問題。因為輸入係在另一電力域中，所以一些操作模式容許該等輸入在位準位移器通電時浮 動，此導致通過位準位移器之一DC路徑。有時，在初始通電期間，位準位移器可緩慢地解析為一差分狀態，且位準位移器可能無法在輸出上維持一強低電壓位準，此係因為位準位移器之一下拉路徑可藉由另一電力域加以控制。此導致用於下一級閘極之一DC路徑，以及通電故障。
100:記憶體電路
102:輸入電路
104:解碼器電路
106:記憶體核心陣列
200A:位準位移電路/電路/位準位移器電路
200B:位準位移器電路/電路/位準位移電路
202:旁路切換電路
204:NOR2閘極/輸入邏輯電路/NOR閘極
300:方法
310:方塊
320:方塊
330:方塊
A:輸入信號/節點/反相輸入信號
A0:位址信號輸入/信號輸入/第一位址信號
A1:位址信號輸入/信號輸入/第二位址信號
CLK:時脈信號
D1:解碼器
LS_0:位準位移電路
LS_1:位準位移電路
LS_2:位準位移電路
LS_3:位準位移電路
M0:掃描多工器/第一掃描多工器
M1:掃描多工器/第二掃描多工器
Mn:掃描多工器
N0:電晶體/N型金屬氧化物半導體(NMOS)電晶體
N1:電晶體/N型金屬氧化物半導體(NMOS)電晶體
N2:交叉耦合電晶體/N型金屬氧化物半導體(NMOS)電晶體/交叉耦合N型金屬氧化物半導體(NMOS)電晶體
N3:電晶體/N型金屬氧化物半導體(NMOS)電晶體/輸出控制電晶體/交叉耦合電晶體/交叉耦合N型金屬氧化物半導體(NMOS)電晶體
N_1:第一節點
N_2:第二節點
N_3:第三節點/輸出節點
N_5:第五節點
N_6:第六節點
N_7:第七節點
N_8:第八節點
NA:輸入信號
NBYP:旁路信號/旁路控制信號
OD:輸出驅動器
OUT:輸出信號
P0:電晶體/P型金屬氧化物半導體(PMOS)電晶體
P1:電晶體/P型金屬氧化物半導體(PMOS)電晶體
P2:電晶體/P型金屬氧化物半導體(PMOS)電晶體
P3:電晶體/P型金屬氧化物半導體(PMOS)電晶體
P4:旁路電晶體
P5:輔助電晶體
ph1_0:鎖存器
ph1_1:鎖存器
ph2_0:鎖存器
ph2_1:鎖存器
Q:DFF之輸出
RET:輸入信號
SI:信號輸入
Vdd:第一供應電壓/第一電壓供應
Vss:第二電壓供應
X:輸入節點
Y:輸出信號/節點/輸出節點
本文中參考附圖描述各種技術之實施方案。然而，應理解，附圖僅繪示本文中所描述之各項實施方案且並不意欲限制本文中所描述之各種技術之實施例。
圖1繪示根據本文中所描述之實施方案之利用具有旁路之位準位移電路之記憶體電路的一圖式。
圖2A繪示根據本文中所描述之實施方案之具有旁路控制之位準位移電路之一示意圖。
圖2B繪示根據本文中所描述之實施方案之具有交叉耦合電晶體之位準位移電路的一示意圖。
圖3繪示根據本文中所描述之實施方案之用於製作具有旁路控制之位準位移電路之一方法的一程序圖。
本文中所描述之各項實施方案係指且係關於用於實施具有旁路控制之位準位移電路之方案及技術。例如，本文中所描述之各項實施方案提供與利用位準位移電路、輸入邏輯電路及旁路切換電路之積體電路相關聯之方案及技術。該位準位移電路可經實施以用於將來自一第一電壓域之一輸入信號轉換為用於不同於該第一電壓域之一第二電壓域之一輸出 信號。該輸入邏輯電路可經實施以用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路。此外，該旁路切換電路可經實施以用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路。在一些案例中，本文中所描述之方案及技術可提供具有可程式化旁路控制之一高速位準位移器。在其他案例中，本文中所描述之方案及技術可提供具有電力閘控隔離之一高速、高密度大範圍位準位移器。本文中所描述之各項實施方案之優點包含提供藉由實施用於高速應用之一可程式化旁路選項而容許記憶體電路中之大範圍位準位移之可靠電路。
現將參考圖1至圖3描述用於提供具有旁路控制之位準位移電路之各項實施方案。
圖1繪示根據本文中所描述之各項實施方案之使用具有旁路控制功能性之位準位移電路(LS)之記憶體電路100的一方塊圖。如所展示，記憶體電路100可包含相關聯電路，舉例而言，諸如輸入電路102、解碼器電路104，及來自可在各種類型之記憶體應用(舉例而言，諸如隨機存取記憶體(RAM)，及/或包含任何類型之揮發性記憶體及非揮發性記憶體之任何其他類型之記憶體)中實施為一積體電路(IC)之一記憶體核心陣列106之輸出。在一些情況中，記憶體電路100可實施為具有一單軌或雙軌記憶體架構之一IC。在其他情況中，記憶體電路100可與各種類型之運算電路及/或各種相關組件整合於一單晶片上。此外，記憶體電路100可實施於一嵌入式系統中以用於各種電子及行動應用。
如圖1中所展示，輸入電路102可接收一信號輸入(SI)及一或多個位址信號輸入(A0、A1、…、An)。輸入電路102可包含可接收對 應信號輸入(SI、A0、A1等)且提供一經位準位移之輸出或一旁路信號輸出之位準位移電路(LS_0、LS_1、LS_2)。位準位移電路(LS_0、LS_1、LS_2)可經組態以將來自一第一電壓域之該等輸入信號(SI、A0、A1等)轉換為用於一第二電壓域之一輸出信號，且另外，位準位移電路(LS_0、LS_1、LS_2)可包含用於基於一旁路控制信號啟動及撤銷啟動位準位移電路(LS_0、LS_1、LS_2)之旁路切換電路。位準位移電路(LS_0、LS_1、LS_2)係在下文參考圖2A進一步描述。該第二電壓域可不同於該第一電壓域。例如，在一些實施方案中，第一電壓域可自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出，且第二電壓域可自一核心電壓供應(VDDCE)或在一些情況中一周邊電壓供應(VDDPE)導出。
如圖1中所展示，輸入電路102可在一第一電壓域(舉例而言，諸如用於輸入SOC之VDDSOC)中操作，且解碼器電路104可在第二電壓域(舉例而言，諸如用於核心之VDDCE)中操作。此外，來自記憶體核心陣列106之輸出亦可在第一電壓域(舉例而言，諸如用於輸出SOC之VDDSOC)中操作。
記憶體電路100可進一步包含用於一單埠之一記憶體巨集，該記憶體巨集具有經配置以接收信號輸入(SI、A0、A1等)之一或多個掃描多工器M0、M1、一或多個鎖存器ph1、ph2及一解碼器D1。第一掃描多工器M0可接收信號輸入(SI)及第一位址信號(A0)作為經位準位移之信號。第一掃描多工器M0可將第一位址信號(A0)或信號輸入(SI)提供至鎖存器ph2_0，且鎖存器ph2_0可接收第一位址信號(A0)或信號輸入(SI)且基於一時脈信號(CLK)將第一位址信號(A0)或信號輸入(SI)提供至鎖存器ph1_0及解碼器D1。鎖存器ph1_0可接收第一位址信號(A0)或信號輸入 (SI)且基於該時脈信號(CLK)將第一位址信號(A0)或信號輸入(SI)提供至第二掃描多工器M1。
第二掃描多工器M1可接收第二位址信號(A1)且接著基於時脈信號(CLK)將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)提供至另一鎖存器ph2_1。鎖存器ph2_1可接收第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)且基於時脈信號(CLK)將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)提供至另一鎖存器ph1_1及解碼器D1。此外，如所展示，鎖存器ph1_1可接收第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)且基於時脈信號(CLK)將第一位址信號(A0)、信號輸入(SI)或第二位址信號(A1)作為輸出提供至另一掃描多工器Mn(未展示)。
來自記憶體核心陣列106之輸出可包含位準位移電路(LS_3)及一輸出驅動器(OD)。如所展示，自鎖存器ph1_0、ph1_1接收之一或多個信號(SI、A0、A1等)可藉由解碼器D1接收，且解碼器D1可將一經解碼信號提供至位準位移電路(LS_3)。位準位移電路(LS_3)可經組態以將輸入信號(SI、A0、A1等)在第一電壓域與第二電壓域之間轉換，且位準位移電路(LS_3)可包含用於基於一旁路控制信號啟動及撤銷啟動位準位移電路(LS_3)之旁路切換電路，如下文參考圖2所描述。此外，如所展示，來自記憶體核心陣列106之輸出之輸出驅動器(OD)可自位準位移電路(LS_3)接收一經位準位移之信號且提供可包含一最後經位準位移之輸出之一輸出信號(OUT)。
在一些實施方案中，解碼器電路104可包括具有一或多個D正反器(DFF)之一掃描單元。一般而言，DFF係一正邊緣(posedge)觸發之 儲存裝置。在內部，一些DFF可具備一ph2 D鎖存器(例如，鎖存器在時脈低時開啟)及一ph1 D鎖存器(例如，鎖存器在時脈高時開啟)。DFF之輸出Q可用作一掃描輸出(SO)信號。如圖1中所展示，解碼器D1可經組態為具有一或多個多工器(MUX)、ph2 D鎖存器及ph1 D鎖存器之一MUX-DFF類型掃描單元。
關於在RAM類型巨集中擷取及定址輸入，可藉由用一時脈之各上升邊緣處理一單個交易而描述一記憶體。例如，為在基於掃描之測試期間擷取一位址輸入，可將ph1鎖存器添加至現有資料路徑，如圖1中所展示。ph2鎖存器可為在處理現有資料路徑中之位元單元時保持一位址值(即，在時脈高時起始記憶體位元單元交易)之一功能鎖存器。ph1鎖存器可提供用於定址之一有效掃描DFF，且在此例項中，圖1中之解碼器D1可被稱為一RAM位址觀察單元。
圖2A繪示根據本文中所描述之實施方案之具有旁路電晶體P4之位準位移電路200A的一示意圖。圖2A提供運用用於高速應用之一可程式化旁路選項容許一大範圍之位準位移之位準位移器電路200A。此外，圖2A提供具有輸入/輸出接針之位準位移器電路200A之一示意圖，例如，包含輸入信號NA(VDDSOC域)、作為一輸入控制信號之輸入信號RET(VDDSOC域)、作為一反相輸入之輸入信號A(VDDSOC域)、作為開啟或關閉旁路特徵之一輸入之旁路信號NBYP(VDDCE域)及作為用於NA之一經位準位移之輸出信號之輸出信號Y(VDDCE域)。在一些例項中，該RET信號可實施為可用於在輸入信號浮動時將節點A、Y箝位至VSSE(例如，接地信號GND)之一控制信號。此外，在一些例項中，旁路特徵在VDDCE>VDDSOC時開啟，且旁路特徵在VDDCE<+VDDSOC 時關閉。然而，其他操作實施方案亦可行。
電路200A可在用於各種類型之記憶體應用中時實施為一積體電路(IC)，舉例而言，諸如用於隨機存取記憶體(RAM)及/或包含任何類型之揮發性記憶體及非揮發性記憶體之任何其他類型之記憶體之一掃描單元。電路200A可實施為具有單軌或雙軌記憶體架構(舉例而言，諸如單埠或雙埠記憶體架構)之一IC。電路200A可與各種類型之運算電路及/或各種相關組件整合於一單晶片上。電路200A可實施於一嵌入式系統中以用於各種電子及行動應用。作為一積體電路(IC)之電路200A可經組態以用於支援大範圍位準位移以在多個電壓域中實現動態電壓頻率縮放之記憶體應用。
此外，作為一積體電路(IC)之電路200A可經組態以容許記憶體應用中之大範圍位準位移，其旨在在不需要位準位移時最小化延遲系統固載且在初始通電期間及在浮動輸入之情況下抑制(或防止)與DC路徑有關之潛在問題。電路200A解決一習知位準位移器之DC路徑問題。例如，電路200A使用NOR2閘極204運用輸入信號RET及NA產生信號A。RET信號在通電期間及在其中輸入可浮動之保持模式或斷電模式中時將信號A箝位至VSSE(或VSS)。RET信號亦將輸出節點Y箝位至VSSE(或VSS)，使得位準位移電路200A將在Y=0及X=VDDCE之一已知狀態中解析。
圖2A展示用於將來自一第一電壓域之一輸入信號(NA)轉換為用於一第二電壓域之一輸出信號(Y)之位準位移電路200A。如所展示，位準位移電路200A亦可實施用於接收多個輸入信號(NA、RET)且基於該多個輸入信號(NA、RET)將一反相輸入信號(A)提供至位準位移電路 200A之輸入邏輯電路204。此外，位準位移電路200A可實施用於基於一旁路控制信號(NBYP)及多個輸入信號之至少一者(舉例而言，諸如NA)啟動及撤銷啟動位準位移電路200A之旁路切換電路202。第二電壓域可不同於第一電壓域。例如，第一電壓域可自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出，且第二電壓域可自一核心電壓供應(VDDCE)或在一些情況中一周邊電壓供應(VDDPE)導出。
在一些實施方案中，輸入邏輯電路204可包含接收多個輸入信號(NA、RET)且基於多個輸入信號(NA、RET)將反相輸入信號(A)提供至位準位移電路200A之一NOR閘極。在其他案例中，可使用各種其他類型之輸入邏輯電路及/或閘極。
在一些實施方案中，位準位移電路200A可包含經配置以自第一電壓域接收反相輸入信號(A)且將反相輸入信號(A)轉換為用於第二電壓域之輸出信號(Y)之複數個電晶體(P0、P1、P2、P3、N0、N1、N3)。如所展示，複數個電晶體(P0、P1、P2、P3、N0、N1、N3)可包含可經配置以自第一電壓域接收反相輸入信號(A)且將反相輸入信號(A)轉換為用於第二電壓域之輸出信號(Y)之多個p型金屬氧化物半導體(PMOS)電晶體(P0、P1、P2、P3)及多個n型MOS(NMOS)電晶體(N0、N1、N3)。
如圖2A中所展示，電晶體P0、P2、N0可在一第一供應電壓(Vdd)與一第二電壓供應(Vss或Gnd)之間串聯耦合(即，堆疊)，且電晶體P1、P3、N1可在第一供應電壓(Vdd)與第二電壓供應(Vss或Gnd)之間串聯耦合(即，堆疊)。電晶體N3可與電晶體N1並聯耦合。電晶體P2、N0可經由其閘極接收反相輸入信號(A)，且一第一節點(N_1)或輸入節點(X)可安置於電晶體P2與電晶體N0之間。電晶體P3、N1可經由其閘極接收輸 入信號(NA)，且一第二節點(N_2)可安置於電晶體P3與電晶體N1之間。電晶體N1、N3可耦合於第二節點(N_2)與第二電壓供應(Vss)之間，且電晶體N3可經由其之一閘極接收輸入信號(RET)。電晶體P0、P1可經由第一節點(N_1)及第二節點(N_2)交叉耦合。輸出信號(Y)可經由可被稱為一輸出節點(Y)之第二節點(N_2)提供為輸出。
旁路切換電路202可包含耦合至位準位移電路200A之至少一旁路電晶體P4。如所展示，旁路電晶體P4可運用一PMOS電晶體實施。然而，在其他實施方案中，旁路電晶體P4可運用一NMOS電晶體實施。旁路電晶體P4可作為用於基於旁路控制信號(NBYP)啟動及撤銷啟動位準位移電路200A之一切換器而操作。如圖2A中所展示，旁路電晶體P4可安置於第一電壓供應(Vdd)與一第三節點(node_3)之間，該第三節點(node_3)安置於電晶體N1與P3之間。
旁路切換電路202可包含耦合至旁路電晶體P4之一輔助電晶體P5，且輔助電晶體P5可基於多個輸入信號之至少一者(舉例而言，諸如NA)啟動。如圖2A中所展示，輔助電晶體P5可安置於旁路電晶體P4與一第三節點或輸出節點(N_3)之間，該第三節點或輸出節點(N_3)安置於電晶體N1與P3之間。如所展示，輸出節點(N_3)可耦合至第二節點(N_2)，該第二節點(N_2)與安置於電晶體P3、N1與N3之間的節點相同。因此，第二節點(N_2)及第三節點(N_3)可被稱為輸出節點。
此外，複數個電晶體可包含電晶體N3，該電晶體N3可被稱為耦合至位準位移電路200A之一輸出節點(N_3)之一輸出控制電晶體，且輸出控制電晶體N3可基於多個輸入信號之至少一者(例如，RET)啟動。輸出控制電晶體N3可運用耦合於第二節點(N_2)與第二電壓供應(Vss)之 間的一NMOS電晶體實施。然而，在一些其他案例中，輸出控制電晶體N3可運用一PMOS電晶體實施。此外，如所展示，輸出節點(N_3)可耦合至相同之第二節點(N_2)，該第二節點(N_2)安置於電晶體P3、N1與N3之間。因此，第二節點(N_2)及第三節點(N_3)可被稱為輸出節點。
本文中所描述之各項實施方案提供藉由在不需要位準位移時最小化延遲系統固載及藉由在通電期間及在浮動輸入時可靠地操作而容許大範圍之位準位移之位準位移器電路。在一些例項中，本文中所描述之位準位移方案及技術實施約0.5V至1.0V之一位準位移範圍。參考圖2A，差分輸入(A、NA)控制下拉裝置以使接通上拉路徑之內部節點放電，其中一額外上拉路徑係藉由NBYP信號加以控制。若旁路特徵開啟，則此額外路徑與一單級閘極一樣快地上拉節點Y。位準位移電路200A使用NOR閘極204運用輸入信號RET及NA產生輸入信號A。輸入信號RET在通電期間及在其中輸入可浮動之保持模式或斷電模式中時將信號A箝位至VSSE(即，Vss或Gnd)。輸入信號RET可用於將輸出節點Y箝位至VSSE，使得位準位移電路200A在Y=0及X=VDDCE之一已知狀態中解析。
在一些案例中，運用旁路切換電路202撤銷啟動位準位移電路200A藉由提供使輸入信號(NA)傳播通過積體電路之一較快(或更快)路徑而增加積體電路之速度效能。在其他案例中，運用旁路切換電路202撤銷啟動位準位移電路200A藉由容許輸入信號(NA)繞開位準位移電路200A而減少積體電路之時序延遲。在一些其他案例中，運用旁路切換電路202啟動位準位移電路200A藉由使輸入信號(NA)通過位準位移電路200A而增加積體電路之時序延遲。此外，作為一積體電路(IC)之位準位移電路200A可經組態以用於藉由在不需要位準位移時減少延遲系統固載 及在通電期間及在多個輸入信號浮動時可靠地操作而支援大範圍位準位移之記憶體應用。又，作為一積體電路(IC)之位準位移電路200A可經組態以用於藉由在初始通電期間及在浮動輸入之情況下抑制與DC路徑有關之可能問題而支援大範圍位準位移之記憶體應用。
位準位移器電路200A之一優點在於，在SOC並不使用DVFS(動態電壓及頻率縮放)之時間期間，其中VDDSOC=VDDCE，且其中記憶體PPA(電力、效能及面積)可為重要的，接針可程式化選項可用於開啟旁路電晶體。在此例項中，電晶體閘極可耦合至可藉由SOC加以控制之NBYP接針輸入。此外，在一些例項中，開啟旁路電晶體可提供使輸入信號傳播通過電路之一較快路徑，藉此減少其透過不具有旁路選項之一習知位準位移器可能花費之時序延遲。
此外，參考圖1，在旁路模式開啟期間，位準位移電路(LS)可具有一單級延遲損失，且在旁路模式關閉期間，位準位移電路(LS)可具有一多級延遲(例如，2級或3級延遲損失)。總體上，從一記憶體時序角度來看，在PPA角處，可開啟旁路選項以藉此減少與輸入電路102處之設置時間及輸出OUT處之記憶體存取時間(CLK至Q)有關之時序延遲損失。
在不具有旁路切換電路之情況下，一習知位準位移器可具有一或多個DC路徑問題。例如，在初始通電期間，若A/NA(在尚未通電之VDDSOC中)及所有內部節點係VSSE，則該習知位準位移器將根據主要介於PMOS上拉裝置之間的隨機失配而在一隨機狀態中解析。先前矽實施方案已展示歸因於在此緩慢解析時間期間之極端DC電流而導致VDDCE斜升失敗。又，即使在解析至一邏輯0狀態中之後，輸出節點Y仍無法保 持低，此係因為其不具有至VSSE之一路徑(兩個NMOS裝置皆因為A/NA未通電而關閉)。
因為，為克服習知位準位移器之此以上缺點，本文中所描述之旁路切換電路202可如下操作。RET信號係在VDDCE域中，且RET信號隨著VDDCE通電而斜升。RET信號在通電期間將A箝位至VSSE，且RET信號將輸出節點Y箝位至VSSE，使得位準位移器電路200A將在Y=0及X=VDDCE之一已知狀態中解析。運用此方案，解析時間可快得多，使得最小化在初始通電期間之DC路徑。又，在一些例項中，輸出節點Y可在箝位至VSSE之前僅提升(bump-up)至(例如)15mV，且輸出節點Y可保持於VSSE處。因此，可抑制或防止靜態DC路徑用於將Y用作輸入之下一閘極。又，在一些例項中，抑制或防止靜態DC路徑亦可消除無法使VDDCE通電之可能性。
此外，在一些其他例項中，當在一記憶體操作模式(諸如保持)中時，VDDSOC可在VDDCE開啟時浮動。因為VDDSOC中之輸入可浮動，所以此浮動態樣可引起一DC路徑通過不具有旁路切換電路之習知位準位移器。因此，為克服習知位準位移器之此缺點，本文中所描述之具有旁路切換電路202之位準位移器電路200A可如下操作。本文中所描述之位準位移器電路200A可在內部節點浮動時藉由箝位該等內部節點及強制一特定狀態而解決各種DC路徑問題。例如，RET信號可在其中輸入可浮動之保持模式期間/該保持模式中時將A箝位至VSSE，且RET信號可將輸出節點Y箝位至VSSE，使得位準位移器電路200A將保持於Y=0及X=VDDCE之一已知狀態中。
圖2B繪示根據本文中所描述之各項實施方案之具有交叉耦 合電晶體N2、N3之位準位移電路200B的一示意圖。圖2B提供具有輸入/輸出接針之位準位移器電路200B之一示意圖，例如，包含信號A(VDDSOC域)及作為用於A之一經位準位移之輸出信號之輸出信號Y(VDDCE域)。提供於圖2B之電路200B中之一些組件(舉例而言，諸如電晶體(P0、P1、P2、P3、N0、N1、N3))在範疇及功能上類似於圖2A之電路200A中。
電路200B在用於各種類型之記憶體應用中時可實施為一積體電路(IC)，舉例而言，諸如用於隨機存取記憶體(RAM)及/或包含任何類型之揮發性記憶體及非揮發性記憶體之任何其他類型之記憶體之一掃描單元。電路200B可實施為具有單軌或雙軌記憶體架構(舉例而言，諸如單埠或雙埠記憶體架構)之一IC。電路200B可與各種類型之運算電路及/或各種相關組件整合於一單晶片上。電路200B可實施於一嵌入式系統中以用於各種電子及行動應用。作為一積體電路(IC)之電路200B可經組態以用於支援大範圍位準位移以在多個電壓域中實現動態電壓頻率縮放之記憶體應用。
圖2B展示用於將來自一第一電壓域之一輸入信號(A)轉換為用於可不同於該第一電壓域之一第二電壓域之一輸出信號(Y)之位準位移電路200B。例如，該第一電壓域可自VDDSOC域導出，且該第二電壓域可自VDDCE域或在一些情況中自VDDPE域導出。
在一些實施方案中，位準位移電路200B可包含經配置以自第一電壓域接收輸入信號(A)且將輸入信號(A)轉換為用於第二電壓域之輸出信號(Y)之多個電晶體(P0、P1、P2、P3、N0、N1、N3)。如所展示，複數個電晶體(P0、P1、P2、P3、N0、N1、N3)可包含可經配置以自第一 電壓域接收輸入信號(A)且將輸入信號(A)轉換為用於第二電壓域之輸出信號(Y)之多個PMOS電晶體(P0、P1、P2、P3)及多個NMOS電晶體(N0、N1、N3)。該多個電晶體可進一步包含與NMOS電晶體N0並聯耦合之NMOS電晶體N2，且NMOS電晶體N2可耦合於一第五節點(N_5)與第二電壓供應(Vss)之間。第一節點(N_1)可被稱為輸入節點(X)，且第一節點(N_1)可耦合至第五節點(N_5)。
如圖2B中所展示，電晶體P0、P2、N0可在第一供應電壓(Vdd)與第二電壓供應(Vss或Gnd)之間串聯耦合(即，堆疊)，且電晶體N2可與電晶體N0並聯耦合。此外，電晶體P1、P3、N1可在第一供應電壓(Vdd)與第二電壓供應(Vss)之間串聯耦合(即，堆疊)，且電晶體N3可與電晶體N1並聯耦合。電晶體P2、N0可經由其閘極接收輸入信號(A)，且第一節點(N_1)可安置於電晶體P2與電晶體N0之間。電晶體P0、P1可經由第一節點(N_1)及第二節點(N_2)交叉耦合，且輸出信號(Y)可經由第二節點(N_2)提供為輸出。第五節點(N_5)可耦合至可被稱為輸入節點(X)之第一節點(N_1)。電晶體N0、N2可耦合於第一節點(N_1)與第二電壓供應(Vss)之間，且電晶體N2可在一第八節點(N_8)處與電晶體N3交叉耦合。電晶體P3、N1可經由其閘極接收輸入信號(NA)，且第二節點(N_2)可安置於電晶體P3與電晶體N1之間。如所展示，一第六節點(N_6)可耦合至可被稱為輸出節點(Y)之第二節點(N_2)。電晶體N1、N3可耦合於第二節點(N_2)與第二電壓供應(Vss)之間，且電晶體N3可在一第七節點(N_7)處與電晶體N2交叉耦合。
位準位移電路200B可藉由使用交叉耦合NMOS電晶體N2、N3以幫助電路200B更快解析及針對節點X及Y提供至VSSE之一路徑 而解決初始通電DC路徑問題。然而，在一些例項中，DC路徑問題在輸入節點浮動時可能未被解決。在一些案例中，位準位移電路200B旨在藉由引入交叉耦合NMOS電晶體N2、N3以幫助電路200B更快解析及針對節點X及Y提供至VSSE(或VSS)之一路徑而解決一初始通電DC路徑問題。然而，有時，位準位移電路200B在輸入節點浮動時可能未解決DC路徑問題。
圖3繪示根據本文中所描述之各項實施方案之用於製造、製作及/或生產具有旁路控制之位準位移電路之一方法300的一程序流程圖。
應理解，即使方法300可指示操作執行之一特定順序，然操作之各種特定部分可依一不同順序且在不同系統上執行。在一些情況中，可添加額外操作及/或步驟至方法300及/或自方法300省略額外操作及/或步驟。此外，方法300可實施於硬體及/或軟體中。若實施於硬體中，則方法300可運用各種電路組件實施，如上文參考圖1至圖2B所描述。若實施於軟體中，則方法300可實施為(例如)可經組態以用於實施如上文所描述之具有旁路控制之位準位移電路之一程式或軟體指令程序。此外，若實施於軟體中，則與實施方法300有關之各種指令可儲存或記錄於各種類型之記憶體中。例如，一電腦、一伺服器或具有一處理器及記憶體之各種其他類型之運算裝置可經組態以執行及實行方法300。
參考圖3之程序圖，方法300可用於製造用於實施具有旁路控制之位準位移電路之一積體電路。該積體電路可經組態以用於藉由在通電期間不需要位準位移時減少延遲系統固載及在多個輸入信號浮動時可靠地操作而支援大範圍位準位移之記憶體應用。此外，積體電路可經組態以 用於藉由在初始通電期間及在浮動輸入之情況下抑制與DC路徑有關之可能問題而支援大範圍位準位移之記憶體應用。
在一些實施方案中，在方塊310，方法300可製作具有經配置以用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之複數個電晶體之位準位移電路。該第二電壓域不同於該第一電壓域。第一電壓域係自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出，且第二電壓域係自一核心電壓供應(VDDCE)導出。
位準位移電路可包含經配置以用於將來自第一電壓域之輸入信號轉換為用於第二電壓域之輸出信號之複數個電晶體。在一些例項中，該複數個電晶體可包含經配置以用於將來自第一電壓域之輸入信號轉換為用於第二電壓域之輸出信號之一或多個PMOS電晶體及一或多個NMOS電晶體。該複數個電晶體可包含耦合至位準位移電路之一輸出節點之一輸出控制電晶體，且該輸出控制電晶體可基於多個輸入信號之至少一者啟動。
在方塊320，方法300可製作用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至位準位移電路之輸入邏輯電路。該輸入邏輯電路可包含接收多個輸入信號且基於該多個輸入信號將該反相輸入信號提供至位準位移電路之一NOR閘極。
在方塊330，方法300可製作具有作為用於基於一旁路控制信號及多個輸入信號之至少一者啟動及撤銷啟動位準位移電路之切換器而操作之一旁路電晶體及一輔助電晶體之旁路切換電路。該旁路切換電路可包含耦合至位準位移電路之一旁路電晶體，且該旁路電晶體可作為用於基於該旁路控制信號啟動及撤銷啟動位準位移電路之一切換器而操作。旁路 切換電路可包含耦合至旁路電晶體之一輔助電晶體，且該輔助電晶體可基於多個輸入信號之至少一者啟動。
在一些例項中，運用旁路切換電路啟動位準位移電路可藉由使輸入信號通過位準位移電路而增加積體電路之時序延遲。在其他例項中，運用旁路切換電路撤銷啟動位準位移電路可藉由提供使輸入信號傳播通過積體電路之一較快路徑而增加積體電路之速度效能。在一些其他例項中，運用旁路切換電路撤銷啟動位準位移電路可藉由容許輸入信號繞開位準位移電路而減少積體電路之時序延遲。
本文中描述一積體電路之各項實施方案。該積體電路可包含用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之位準位移電路。該積體電路可包含用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路之輸入邏輯電路。該積體電路可包含用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路之旁路切換電路。
本文中描述一積體電路之各項實施方案。該積體電路可包含具有經配置以將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之複數個電晶體之位準位移電路。該積體電路可包含接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路之輸入邏輯電路。該積體電路可包含旁路切換電路，該旁路切換電路具有作為用以基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動位準位移電路之切換器而操作之一旁路電晶體及一輔助電晶體。
本文中描述用於製造一積體電路之一方法之各項實施方案。該方法可包含製作具有經配置以將來自一第一電壓域之一輸入信號轉 換為用於一第二電壓域之一輸出信號之複數個電晶體之位準位移電路。該方法可包含製作用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路之輸入邏輯電路。該方法可包含製作旁路切換電路，該旁路切換電路具有作為用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動位準位移電路之切換器而操作之一旁路電晶體及一輔助電晶體。
發明申請專利範圍之標的不應意欲限於本文中所提供之實施方案及圖解說明，而應包含根據發明申請專利範圍之該等實施方案之修改形式(包含實施方案之部分及不同實施方案之元件之組合)。應瞭解，在任何此實施方案之開發中(如在任何工程或設計項目中)，應進行數個實施方案特定決策以實現開發者之可在實施方案間改變之特定目標(諸如遵守系統相關及業務相關限制)。此外，應瞭解，此一開發努力可為複雜及耗時的，但對於受益於本發明之一般技術者而言仍為設計、製作及製造之一常規任務。
已詳細參考各項實施方案，其實例係在隨附圖式及圖中進行繪示。在以下詳細描述中，闡述許多特定細節以提供對本文中所提供之本發明之透徹理解。然而，可在無此等特定細節之情況下實踐本文中所提供之本發明。在一些其他例項中，未詳細描述熟知方法、程序、組件、電路及網路以免不必要地模糊實施例之細節。
亦應理解，儘管術語第一、第二等在本文中可用於描述各種元件，然此等元件不應藉由此等術語限制。此等術語僅用於區分一元件與另一元件。例如，一第一元件可被稱為一第二元件，且類似地，一第二元件可被稱為一第一元件。該第一元件及該第二元件兩者分別為元件，但 其不應被視為相同元件。
本文中所提供之本發明之描述中所使用之術語係出於描述特定實施方案之目的且並不意欲限制本文中所提供之本發明。如本文中所提供之本發明及隨附發明申請專利範圍之描述中所使用，除非上下文另有清楚指示，否者單數形式「一」、「一個」及「該」意欲亦包含複數形式。本文中所使用之術語「及/或」係指且涵蓋相關聯列舉項之一或多者之任何及所有可能組合。術語「包含(includes、including)」及/或「包括(comprises、comprising)」在本說明書中使用時指定存在所陳述特徵、整數、步驟、操作、元件及/或組件，但並不排除存在或增加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
如本文中所使用，取決於背景內容，術語「若」可解釋為意謂「在…時」或「在…之後」或「回應於判定」或「回應於偵測」。類似地，取決於背景內容，片語「若判定」或「若偵測到[一所陳述條件或事件]」可解釋為意謂「在判定之後」或「回應於判定」或「在偵測到[該所陳述條件或事件]之後」或「回應於偵測[該所陳述條件或事件]」。術語「上」及「下」；「上部」及「下部」；「向上」及「向下」；「下方」及「上方」；及指示在一給定點或元件上方或下方之相對位置之其他類似術語可結合本文中所描述之各種技術之一些實施方案一起使用。
雖然前文係關於本文中所描述之各種技術之實施方案，然可根據可藉由以下發明申請專利範圍判定之本發明設計其他及進一步實施方案。
儘管已用特定於結構特徵及/或方法動作之語言描述標的，然應理解，隨附發明申請專利範圍中所定義之標的並不一定限於上文所描 述之特定特徵或動作。實情係，上文所描述之特定特徵及動作經揭示為實施發明申請專利範圍之實例性形式。
200A‧‧‧位準位移電路/電路/位準位移器電路
202‧‧‧旁路切換電路
204‧‧‧NOR2閘極/輸入邏輯電路/NOR閘極
A‧‧‧輸入信號/節點/反相輸入信號
N0‧‧‧電晶體/N型金屬氧化物半導體(NMOS)電晶體
N1‧‧‧電晶體/N型金屬氧化物半導體(NMOS)電晶體
N3‧‧‧電晶體/N型金屬氧化物半導體(NMOS)電晶體/輸出控制電晶體
N_1‧‧‧第一節點
N_2‧‧‧第二節點
N_3‧‧‧第三節點/輸出節點
NA‧‧‧輸入信號
NBYP‧‧‧旁路信號/旁路控制信號
P0‧‧‧電晶體/P型金屬氧化物半導體(PMOS)電晶體
P1‧‧‧電晶體/P型金屬氧化物半導體(PMOS)電晶體
P2‧‧‧電晶體/P型金屬氧化物半導體(PMOS)電晶體
P3‧‧‧電晶體/P型金屬氧化物半導體(PMOS)電晶體
P4‧‧‧旁路電晶體
P5‧‧‧輔助電晶體
RET‧‧‧輸入信號
Vdd‧‧‧第一供應電壓/第一電壓供應
Vss‧‧‧第二電壓供應
X‧‧‧輸入節點
Y‧‧‧輸出信號/節點/輸出節點

Claims (19)

  1. 一種積體電路，其包括：位準位移電路，其用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號；輸入邏輯電路，其用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路；及旁路切換電路，其用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路，其中運用該旁路切換電路啟動該位準位移電路藉由使該輸入信號通過該位準位移電路而增加該積體電路之時序延遲。
  2. 如請求項1之積體電路，其中該第二電壓域不同於該第一電壓域。
  3. 如請求項1之積體電路，其中該第一電壓域係自一系統單晶片(SOC)邏輯電壓供應(VDDSOC)導出，且其中該第二電壓域係自一核心電壓供應(VDDCE)導出。
  4. 如請求項1之積體電路，其中該輸入邏輯電路包括接收該多個輸入信號且基於該多個輸入信號將該反相輸入信號提供至該位準位移電路之一NOR閘極。
  5. 如請求項1之積體電路，其中該位準位移電路包括經配置以用於將來 自該第一電壓域之該輸入信號轉換為用於該第二電壓域之該輸出信號之複數個電晶體。
  6. 如請求項5之積體電路，其中該複數個電晶體包含經配置以用於將來自該第一電壓域之該輸入信號轉換為用於該第二電壓域之該輸出信號之P型金屬氧化物半導體(PMOS)電晶體及N型MOS(NMOS)電晶體。
  7. 如請求項1之積體電路，其中該旁路切換電路包括耦合至該位準位移電路之一旁路電晶體，且其中該旁路電晶體作為用於基於該旁路控制信號啟動及撤銷啟動該位準位移電路之一切換器而操作。
  8. 如請求項7之積體電路，其中該旁路切換電路包括耦合至該旁路電晶體之一輔助電晶體，且其中該輔助電晶體係基於該多個輸入信號之至少一者啟動。
  9. 如請求項1之積體電路，其中該積體電路經組態以用於在內部節點浮動時藉由箝位該等內部節點及強制一特定狀態而解決DC路徑問題。
  10. 如請求項1之積體電路，其中該積體電路經組態以用於藉由在不需要位準位移時減少延遲系統固載(overload)及藉由在初始通電期間及在浮動輸入之情況下抑制與DC路徑有關之可能問題而支援大範圍位準位移之記憶體應用。
  11. 一種積體電路，其包括：位準位移電路，其用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號；輸入邏輯電路，其用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路；及旁路切換電路，其用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路，其中該位準位移電路包括經配置以用於將來自該第一電壓域之該輸入信號轉換為用於該第二電壓域之該輸出信號之複數個電晶體，其中該複數個電晶體包含耦合至該位準位移電路之一輸出節點之一輸出控制電晶體，且其中該輸出控制電晶體係基於該多個輸入信號之至少一者啟動。
  12. 一種積體電路，其包括：位準位移電路，其用於將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號；輸入邏輯電路，其用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路；及旁路切換電路，其用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路，其中運用該旁路切換電路撤銷啟動該位準位移電路藉由提供使該輸入信號傳播通過該積體電路之一較快路徑而增加該積體電路之速度效能，且 其中運用該旁路切換電路撤銷啟動該位準位移電路藉由容許該輸入信號繞開該位準位移電路而減少該積體電路之時序延遲。
  13. 如請求項12之積體電路，其中運用該旁路切換電路啟動該位準位移電路藉由使該輸入信號通過該位準位移電路而增加該積體電路之時序延遲。
  14. 一種積體電路，其包括：位準位移電路，其具有經配置以將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之複數個電晶體；輸入邏輯電路，其接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路；及旁路切換電路，其具有作為用以基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路之切換器而操作之一旁路電晶體及一輔助電晶體，其中該積體電路經組態以用於藉由在不需要位準位移時減少延遲系統固載(overhead)及藉由在初始通電期間及在浮動輸入之情況下抑制與DC路徑有關之可能問題而支援大範圍位準位移之記憶體應用。
  15. 如請求項14之積體電路，其中該輸入邏輯電路包括接收該多個輸入信號且基於該多個輸入信號將該反相輸入信號提供至該位準位移電路之一NOR閘極。
  16. 如請求項14之積體電路，其中該複數個電晶體包含耦合至該位準位移電路之一輸出節點之一輸出控制電晶體，且其中該輸出控制電晶體係基於該多個輸入信號之至少一者啟動。
  17. 如請求項14之積體電路，其中該旁路電晶體作為用於基於該旁路控制信號啟動及撤銷啟動該位準位移電路之一切換器而操作，且其中該輔助電晶體耦合至該旁路電晶體，且其中該輔助電晶體係基於該多個輸入信號之至少一者啟動。
  18. 如請求項14之積體電路，其中該積體電路經組態以用於在內部節點浮動時藉由箝位該等內部節點及強制一特定狀態而解決DC路徑問題。
  19. 一種用於製造一積體電路之方法，該方法包括：製作具有經配置以將來自一第一電壓域之一輸入信號轉換為用於一第二電壓域之一輸出信號之複數個電晶體之位準位移電路；製作用於接收多個輸入信號且基於該多個輸入信號將一反相輸入信號提供至該位準位移電路之輸入邏輯電路；及製作旁路切換電路，該旁路切換電路具有作為用於基於一旁路控制信號及該多個輸入信號之至少一者啟動及撤銷啟動該位準位移電路之切換器而操作之一旁路電晶體及一輔助電晶體，其中該積體電路經組態以用於在內部節點浮動時藉由箝位該等內部節點及強制一特定狀態而解決DC路徑問題。
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