JP2005341427A - ダイナミック回路 - Google Patents

Abstract

【課題】回路規模の増大や設計の複雑化を招来することなく、高速動作と電荷保持動作とを両立させること。
【解決手段】キーパー回路２は、外部から入力する二値レベルの制御信号であるｅｎａｂｌｅ信号のレベル状態に応じて保持動作の実行と停止とを行う構成となっている。したがって、ｅｎａｂｌｅ信号の一方のレベルを高速動作に対応させてキーパー回路２を停止状態にし、他方のレベルを低速動作に対応させてキーパー回路２に保持動作を実行させることができるので、回路規模の増大や設計の複雑化を招来することなく、高速動作と電荷保持動作とを両立させることができる。
【選択図】 図１

Description

この発明は、デジタルデータの出力に用いるダイナミック回路に関するものである。

半導体集積回路におけるロジック回路では、より高速化が求まられる場合には、ダイナミック回路を用いてデジタルデータを出力する場合が多い（例えば非特許文献１）。このダイナミック回路は、ロジック回路の段間や出力段に用いられているが、以下、この発明の理解を容易にするため、図８、図９を参照して、従来のダイナミック回路について簡単に説明する。

図８は、一般的な２入力ＮＡＮＤダイナミック回路の構成例を示す回路図である。図８に示すダイナミック回路は、クロック信号ＣＬＫおよび２系統のデータＡ，Ｂが入力し１種類のデータビットを出力する出力回路５０と、この出力回路５０が出力するデータビットが所定の論理状態であるときその論理状態を保持する保持回路（以降「キーパー回路」と記す）６０とを備えている。

図８に示す出力回路５０では、電源５１にソース電極が接続されるＰＭＯＳトランジスタ５２と、このＰＭＯＳトランジスタ５２のドレイン電極と接地（グランド）との間に直列に配置されたＮＭＯＳトランジスタ５３，５４，５５とを備え、ＰＭＯＳトランジスタ５２のドレイン電極とＮＭＯＳトランジスタ５３のドレイン電極との接続端（以降「ノードＮ１」と記す）は次段インバータ５６の入力端が接続されている。

そして、ＰＭＯＳトランジスタ５２のゲート電極とＮＭＯＳトランジスタ５５のゲート電極とにはクロック信号ＣＬＫが印加される。また、ＮＭＯＳトランジスタ５３のゲート電極にはデータＡが入力され、ＮＭＯＳトランジスタ５４のゲート電極にはデータＢが入力される。

この出力回路５０に対してキーパー回路６０は、ＰＭＯＳトランジスタ６２とインバータ６３とで構成されている。ＰＭＯＳトランジスタ６２のソース電極は電源６１に接続され、ドレイン電極はノードＮ１に接続されている。また、インバータ６３の入力端はノードＮ１に接続され、出力端はＰＭＯＳトランジスタ６２のゲート電極に接続されている。

次に、以上のように構成されるダイナミック回路の動作について説明する。このダイナミック回路では、高レベル（以降「Ｈｉ状態」と記す）と低レベル（以降「Ｌｏ状態」と記す）とを交互に繰り返すクロック信号ＣＬＫにおいて、そのＨｉ状態の期間をエバリエーション期間と称し、そのＬｏ状態の期間をプリチャージ期間と称し、それぞれの期間においてデータ出力が行われる。

クロック信号ＣＬＫがＬｏ状態であるプリチャージ期間では、ＰＭＯＳトランジスタ５２がオン動作を行い、ＮＭＯＳトランジスタ５５がオフ動作を行う。その結果、ノードＮ１は、入力データＡ，Ｂの論理状態と無関係にＨｉ状態になるので、次段インバータ５６の出力はＬｏ状態となる。

このとき、キーパー回路６０では、ＰＭＯＳトランジスタ６２がオン動作を行いノードＮ１が電源６１に接続されるので、ノードＮ１は、プリチャージ期間内Ｈｉ状態に維持される。次段インバータ５６は出力をＬｏ状態に維持する。

次にクロック信号ＣＬＫがＨｉ状態であるエバリエーション期間になると、ＰＭＯＳトランジスタ５２がオフ動作を行い、ＮＭＯＳトランジスタ５５がオン動作を行う。この場合には、ノードＮ１は、入力データＡ，Ｂの論理状態に応じて、Ｈｉ状態とＬｏ状態の何れかの状態となる。

すなわち、入力データＡ，Ｂの論理状態が共にＨｉ状態であるときは、ＮＭＯＳトランジスタ５３，５４が共にオン動作を行うので、ノードＮ１では、前回のプリチャージ期間において蓄積された電荷の引き抜きが行われてＬｏ状態となる。これによって、次段インバータ５６の出力はＨｉ状態となる。

一方、入力データＡ，Ｂの論理状態が共にＨｉ状態でないときは、ＮＭＯＳトランジスタ５３，５４の一方はオン動作を行わないで、ノードＮ１は、前回のプリチャージ期間において蓄積された電荷によってＨｉ状態となる。そして、キーパー回路６０によってそのＨｉ状態がバリエーション期間内保持される。

ここで、ダイナミック回路では、高速動作を目的とするので、この高速動作を阻害する要因について検討する。図８に示すダイナミック回路おいて一番速度が遅くなるケースはエバリエーション期間において入力データＡ，Ｂの論理状態が共にＨｉ状態であるときである。すなわち、このときには、ＮＭＯＳトランジスタ５３，５４，５５がノードＮ１から電荷を引き抜く動作とキーパー回路６０がノードＮ１の状態を維持しようとする動作との衝突が起こるので、ノードＮ１から電荷を引き抜き最終的に正規のＬｏ状態になるまでに時間が掛かるからである。このように、ダイナミック回路では、キーパー回路との衝突が動作速度を低下させる最大の原因となる。

この場合、キーパー回路との衝突の影響を抑えるために、キーパー回路のサイズを小さくして弱いキーパー回路にすることが考えられるが、キーパー回路のサイズを小さくし過ぎると、エバリエーション期間にノードＮ１をＨｉ状態に維持しようとしたときに、ＮＭＯＳトランジスタに生ずるリーク電流によって、キーパー回路はノードＮ１のＨｉ状態を長時間維持できなくなるという問題が起こる。このため、ダイナミック回路の設計では、キーパー回路のサイズと電荷を引き抜くＮＭＯＳトランジスタのサイズとのバランスを採ることが重要なポイントとなっている。

非特許文献１では、このような問題を解決して高速動作と電荷の維持とを両立させたダイナミック回路の構成例（図９）が紹介されている。図９は、図８に示す２入力ＮＡＮＤダイナミック回路に高速動作と電荷の維持とを両立させる措置を施した改良例を示す回路図である。

図９に示すダイナミック回路では、図８に示した構成においてキーパー回路６０に代えて、遅延回路７０と強いキーパー回路８０と弱いキーパー回路９０とが設けられている。遅延回路７０は、複数のインバータ（図９では２個のインバータ７１，７２を示す）を多段に接続して構成される。初段のインバータ７１の入力端には、クロック信号ＣＬＫが印加される。最終段のインバータ７２の出力端であるノードＮ２は強いキーパー回路８０の入力端に接続されている。

強いキーパー回路８０は、遅延回路７０の出力を一方の入力とし、ノードＮ１を他方の入力とするＮＡＮＤゲート８１と、このＮＡＮＤゲート８１の出力がゲート電極に印加され電源８２とノードＮ１との間に配置されるＰＭＯＳトランジスタ８３とで構成されている。強いキーパー回路８０では、ノードＮ１がＨｉ状態となっても直ぐには保持動作を行わず、ノードＮ２がＨｉ状態となったときに初めて保持動作を行う。この強いキーパー回路８０の保持力は、図８に示すキーパー回路６０と同等である。

弱いキーパー回路９０は、電源とノードＮ１との間に配置されるＰＭＯＳトランジスタ９１と、ノードＮ１を入力とし、出力をＰＭＯＳトランジスタ９１のゲート電極に与えるインバータ９２とで構成されている。この構成は図８に示すキーパー回路６０と同様であるが、弱いキーパー回路９０ではサイズが小さく、非常に弱い保持力を有するものとなっている。

次に、動作について説明する。プリチャージ期間では、図８に示したダイナミック回路と同様の動作が行われる。エバリエーション期間で、かつ入力データＡ，Ｂの論理状態が共にＨｉ状態であるときは、クロック信号ＣＬＫがＨｉ状態に変化した瞬間ではノードＮ２は未だＬｏ状態であるので、強いキーパー回路８０は保持動作を開始しない。したがって、電荷の引き抜きと保持動作との衝突は保持力を小さくしてある弱いキーパー回路９０との間で行われるので、ノードＮ１は、図８に示したダイナミック回路に比べて早くＬｏ状態になる。その後、ノードＮ２がＨｉ状態になると強いキーパー回路８０が保持動作を開始するが、電荷引き抜き動作に与える影響は小さい。

また、エバリエーション期間で、かつ入力データＡ，Ｂの論理状態が共にＨｉ状態でないときは、クロック信号ＣＬＫがＨｉ状態に変化した瞬間からの短期間内は弱いキーパー回路９０のみによってノードＮ１の電荷保持動作が行われ、その後、ノードＮ２がＨｉ状態になることによって強いキーパー回路８０が保持動作に参入する。これによって、長時間の保持動作が安定的に行われる。

このように、保持力の小さいキーパー回路と保持力の大きいキーパー回路とを時間差を持って動作させることで、高速動作と電荷保持動作とを両立させている。なお、遅延回路７０の遅延値によっては、弱いキーパー回路９０を不要とすることができるので、その場合には更なる高速化が可能となる。

IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.37,NO.5,MAY 2002"A Sub-130nm Conditional Keeper Technique"

しかしながら、上記した方法では、遅延回路をダイナミック回路毎に挿入するので、多数のダイナミック回路を用いる半導体集積回路では回路規模が増大する。それを回避するため、一つの遅延回路から複数のダイナミック回路に遅延クロックを分配することが考えられる。この方法だと回路規模の増大は回避できるが、各ダイナミック回路に均等にクロックを分配しなければならないので、設計が複雑化するという問題がある。

この発明は、上記に鑑みてなされたものであり、常時高速動作が要求される訳ではない点に着目し、回路規模の増大や設計の複雑化を招来するこなく、高速動作と電荷保持動作とを両立させることのできるダイナミック回路を得ることを目的とする。

上述した目的を達成するために、この発明は、クロック信号のプリチャージ期間では入力するデータビットの論理値とは無関係に出力状態を所定の論理状態にし、クロック信号のエバリエーション期間では入力するデータビットの論理値に応じた論理状態を出力する出力回路と、外部から入力する二値レベルの制御信号のレベル状態に応じて、前記出力回路の出力状態を保持する動作と保持しない動作とを行う保持回路とを備えることを特徴とする。

この発明によれば、制御信号の一方のレベルを高速動作に対応させて保持回路を停止状態にし、他方のレベルを低速動作に対応させて保持回路に保持動作を実行させることができるので、回路規模の増大や設計の複雑化を招来するこなく、高速動作と電荷保持動作とを両立させることができる。

この発明によれば、回路規模の増大や設計の複雑化を招来するこなく、高速動作と電荷保持動作とを両立させることができるという効果を奏する。

以下に図面を参照して、この発明にかかるダイナミック回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるダイナミック回路の構成を示す回路図である。図１では、２入力ＮＡＮＤダイナミック回路への適用例が示されている。図１に示すダイナミック回路は、クロック信号ＣＬＫおよび２系統のデータＡ，Ｂが入力し１種類のデータビットを出力する出力回路１と、外部から入力する二値レベルの制御信号であるｅｎａｂｌｅ信号を受けてこの出力回路１が出力するデータビットの論理状態を保持する動作と保持しない動作を行う保持回路（以降「キーパー回路」と記す）２とを備えている。

図１に示す出力回路１では、電源１１にソース電極が接続されるＰＭＯＳトランジスタ１２と、このＰＭＯＳトランジスタ１２のドレイン電極と接地（グランド）との間に直列に配置されたＮＭＯＳトランジスタ１３，１４，１５とを備えている。なお、ＰＭＯＳトランジスタ１２のドレイン電極とＮＭＯＳトランジスタ１３のドレイン電極との接続端（以降「ノードＮ」と記す）には、次段のインバータ１６が接続されている。

そして、ＰＭＯＳトランジスタ１２のゲート電極とＮＭＯＳトランジスタ１５のゲート電極とにはクロック信号ＣＬＫが印加される。また、ＮＭＯＳトランジスタ１３のゲート電極にはデータＡが入力され、ＮＭＯＳトランジスタ１４のゲート電極にはデータＢが入力される。

この構成に対してキーパー回路２は、ＰＭＯＳトランジスタ２２とＮＡＮＤゲート２３とを備えている。ＰＭＯＳトランジスタ２２のソース電極は電源２１に接続され、ドレイン電極はノードＮに接続されている。ＮＡＮＤゲート２３の一方の入力端にはｅｎａｂｌｅ信号が印加され、他方の入力端はノードＮに接続され、出力端がＰＭＯＳトランジスタ２２のゲート電極に接続されている。

次に、以上のように構成されるダイナミック回路の動作について説明する。まず、ｅｎａｂｌｅ信号について説明する。ｅｎａｂｌｅ信号は、二値レベルによって高速動作時と低速動作時とを指定する信号である。図１の構成例で言えば、高速動作時にはＬｏ状態となり、低速動作時にはＨｉ状態となるようになっている。

具体的には、例えば、通常動作時では高速のクロック信号を用い、省電力動作時では低速のクロック信号を用いている場合に、供給するクロック信号を切り替えるクロックギアの制御信号に応じて、高速動作時にはＬｏ状態となり、低速動作時にはＨｉ状態となる。

また、その他の例として、動作モードに、高速動作を行う通常動作モードと、テスト時やバーンイン時などデータの長時間保持が必要とある非通常動作モードとがある場合に、その動作モードの指定が、通常動作モードであればｅｎａｂｌｅ信号はＬｏ状態となり、非通常動作モードであればｅｎａｂｌｅ信号はＨｉ状態となる。

そこで、高速動作時には次のような動作が行われる。すなわち、クロック信号ＣＬＫがＬｏ状態であるプリチャージ期間では、ＰＭＯＳトランジスタ１２がオン動作を行い、ＮＭＯＳトランジスタ１５がオフ動作を行う。その結果、ノードＮ１は、入力データＡ，Ｂの論理状態と無関係にＨｉ状態になるので、インバータ１６の出力は、Ｌｏ状態となる。

このとき、キーパー回路２では、ｅｎａｂｌｅ信号がＬｏ状態であるので、ＮＡＮＤゲート２３の出力状態はＨｉ状態になりＰＭＯＳトランジスタ２２はオフ動作を行う。つまり、キーパー回路２は、ノードＮ１をプリチャージ期間内Ｈｉ状態に維持する動作を行わない。

次にクロック信号ＣＬＫがＨｉ状態であるエバリエーション期間になると、ＰＭＯＳトランジスタ１２がオフ動作を行い、ＮＭＯＳトランジスタ１５がオン動作を行う。この場合には、ノードＮは、入力データＡ，Ｂの論理状態に応じて、Ｈｉ状態とＬｏ状態の何れかの状態となる。

すなわち、入力データＡ，Ｂの論理状態が共にＨｉ状態であるときは、ＮＭＯＳトランジスタ１３，１４が共にオン動作を行うので、ノードＮでは、前回のプリチャージ期間において蓄積された電荷の引き抜きがオン動作を行っているＮＭＯＳトランジスタ１３，１４，１５を介して行われる。

このとき、キーパー回路２では、ｅｎａｂｌｅ信号がＬｏ状態であり、上記のようにノードＮの状態を保持する動作を行わないので、電荷の引き抜き動作との衝突は起こらず、ＮＭＯＳトランジスタ１３，１４，１５を介した電荷の引き抜き動作のみが行われ、ノードＮは比較的速やかに正規のＬｏ状態となる。これによって、インバータ１６の出力は、Ｈｉ状態となる。

一方、入力データＡ，Ｂの論理状態が共にＨｉ状態でないときは、ＮＭＯＳトランジスタ１３，１４の一方はオン動作を行わないので、ノードＮは前回のプリチャージ期間において蓄積された電荷によりＨｉ状態となり、インバータ１６の出力はＬｏ状態となる。しかし、キーパー回路２はノードＮのＨｉ状態を保持することはしない。したがって、この場合には、ＮＭＯＳトランジスタ１３，１４，１５の直列回路に生ずるリーク電流によって徐々に電荷引き抜きが行われ、ノードＮの状態が次段のインバータ１６の論理閾値を下回ることが起こる。

しかしながら、昨今行われている数百ＭＨｚ〜ＧＨｚ域での高速動作時では、上記のように電荷の引き抜きが行われても、次段のインバータ１６の論理閾値を下回る前にプリチャージ期間が開始するので、データが失われることはない。

次に、低速動作時には次のような動作が行われる。出力回路１の動作は同様であるので説明を省略する。すなわち、プリチャージ期間では、ノードＮはＨｉ状態になるが、キーパー回路２では、ｅｎａｂｌｅ信号がＨｉ状態であるので、ＮＡＮＤゲート２３が出力状態をＬｏ状態にし、ＰＭＯＳトランジスタ２２がオン動作を行いノードＮ１が電源１１に接続される。つまり、ノードＮ１は、プリチャージ期間内Ｈｉ状態に維持される。

一方、プリチャージ期間で、かつ入力データＡ，Ｂの論理状態が共にＨｉ状態であるときは、ノードＮ１をＬｏ状態にすべく、前回のプリチャージ期間において蓄積された電荷の引き抜きが行われるが、同時にキーパー回路２では、保持動作を行うので、動作の衝突が起こり、電荷の引き抜きに時間が掛かる。しかし、低速動作時であるので、特に問題は起こらない。

また、プリチャージ期間で、かつ入力データＡ，Ｂの論理状態が共にＨｉ状態でないときは、ノードＮ１はＨｉ状態となり、そのＨｉ状態がキーパー回路２によって長時間に渡り保持される。

このように、実施の形態１によれば、常時、高速動作が要求される訳ではない点に着目し、高速動作時は保持動作を行わず、低速動作時に保持動作を行うキーパー回路を設けたので、回路規模の増大や設計の複雑化を招来するこなく、高速動作と電荷保持動作とを両立させることのできるダイナミック回路が得られる。

実施の形態２．
図２は、この発明の実施の形態２によるダイナミック回路の構成を示す回路図である。この実施の形態２では、図１（実施の形態１）に示した構成においてキーパー回路の他の構成例（その１）が示されている。

すなわち、図２に示すように、実施の形態２によるダイナミック回路では、図１（実施の形態１）に示した構成において、キーパー回路２代えてキーパー回路３が設けられている。このキーパー回路３は、ＰＭＯＳトランジスタ２２，２６とインバータ２５とを備えている。

ＰＭＯＳトランジスタ２２のソース電極は電源２１に接続され、ドレイン電極はＰＭＯＳトランジスタ２６のソース電極に接続されている。ＰＭＯＳトランジスタ２６のドレイン電極はノードＮに接続されている。インバータ２５の入力端はノードＮに接続され、出力端はＰＭＯＳトランジスタ２２のゲート電極に接続されている。そして、ＰＭＯＳトランジスタ２６のゲート電極には、ｅｎａｂｌｅ信号が印加される。

この構成によれば、図１（実施の形態１）に示したキーパー回路２におけるＮＡＮＤゲートに比べてより少ないトランジスタ数で同様の機能を実現することができる。

実施の形態３．
図３は、この発明の実施の形態３によるダイナミック回路の構成を示す回路図である。この実施の形態３では、図１（実施の形態１）に示した構成においてキーパー回路の他の構成例（その２）が示されている。

すなわち、図３に示すように、実施の形態３によるダイナミック回路では、図１（実施の形態１）に示した構成において、キーパー回路２代えてキーパー回路４が設けられている。このキーパー回路４は、ＰＭＯＳトランジスタ２２，２７とインバータ２５とを備えている。

ＰＭＯＳトランジスタ２７のソース電極は電源２１に接続され、ドレイン電極はＰＭＯＳトランジスタ２２のソース電極に接続されている。ＰＭＯＳトランジスタ２２のドレイン電極はノードＮに接続されている。インバータ２５の入力端はノードＮに接続され、出力端はＰＭＯＳトランジスタ２２のゲート電極に接続されている。そして、ＰＭＯＳトランジスタ２７のゲート電極には、ｅｎａｂｌｅ信号が印加される。

この構成によれば、図１（実施の形態１）に示したキーパー回路２におけるＮＡＮＤゲートに比べてより少ないトランジスタ数で同様の機能を実現することができる。

実施の形態４．
図４は、この発明の実施の形態４によるダイナミック回路の構成を示す回路図である。この実施の形態４では、図１（実施の形態１）に示した構成においてキーパー回路の他の構成例（その３）が示されている。

すなわち、図４に示すように、実施の形態４によるダイナミック回路では、キーパー回路２に対しキーパー回路５が追加されている。キーパー回路５は、ＰＭＯＳトランジスタ２８とインバータ２９とを備えている。

キーパー回路５では、ＰＭＯＳトランジスタ２８のソース電極は電源３０に接続され、ドレイン電極はノードＮに接続されている。また、インバータ２９の入力端はノードＮに接続され、出力端はＰＭＯＳトランジスタ２８のゲート電極に接続されている。

このキーパー回路５は、ノードＮがＨｉ状態であるとき保持動作を行い、Ｌｏ状態であるときは保持動作を行わない。そして、その保持動作時の保持力は、キーパー回路２の保持力よりも弱い保持力となっている。

この構成によれば、エバリエーション期間で、かつ入力データが全てＨｉ状態であるとき、電荷引き抜き動作とキーパー回路５の保持動作とが衝突するが、キーパー回路５の保持力は弱いので、その影響は小さい。

この実施の形態４によれば、制御信号と無関係に、出力回路の出力状態がＨｉ状態であるときにそれを弱い保持力で保持するキーパー回路を追加したので、耐ノイズ特性が向上し、また制御信号に基づき動作する強い保持力のキーパー回路が保持動作を行わないときのデータ保持特性が向上するという効果が得られる。

なお、この実施の形態４では、実施の形態１への適用例を示したが、実施の形態２，３にも同様に適用できることは言うまでもない。

実施の形態５．
図５は、この発明の実施の形態５によるダイナミック回路の構成を示す回路図である。図５に示すように、実施の形態５では、図１（実施の形態１）に示した構成において、外部から入力する制御信号がダミー回路６の出力である場合の構成例が示されている。

ダミー回路６は、後述するように、図１（実施の形態１）に示したダイナミック回路の構成を模擬して構成されが、入力データとしては、最小構成として入力データＡ’，Ｂ’の２つが示されている。入力データＡ’，Ｂ’は共に固定値であり、一般に異なる論理値に設定されている。入力データが３以上ある場合も異なる論理値のものが混在するようになっている。そして、クロック信号ＣＬＫのプリチャージ期間とエバリエーション期間とで、入力データＡ’，Ｂ’の論理状態に応じて図１（実施の形態１）に示したダイナミック回路と同様の動作を行うが、ダミー回路６におけるデータ保持力は、キーパー回路２のそれよりも弱いものとなっている。

この実施の形態５では、このようなダミー回路６の出力信号を、外部から入力する二値レベルの制御信号（ｅｎａｂｌｅ信号）として用いる構成となっている。すなわち、この実施の形態５では、ダミー回路６の出力状態を監視し、ダミー回路６が正常にデータビットを保持している場合は、キーパー回路２の保持動作を停止し、ダミー回路６の出力状態が反転した場合は、キーパー回路２に保持動作を実行させるようにしている。

この構成によれば、キーパー回路２は、ダミー回路６が持つデータ保持力よりも強い保持力を有しているので、問題となるエバリエーション期間において、ダミー回路６が正常にデータ保持を行っているときは、ノードＮはＨｉ状態にあり、ダミー回路６がデータ保持を停止した直後からキーパー回路２がノードＮをＨｉ状態に保持するので、ダミー回路６がデータを正常に保持する場合は必ず必要期間内のデータ保持が行える。

次に、図６を参照してダミー回路６の構成方法について説明する。なお、図６は、図５に示すダミー回路６の構成概念を説明する図である。ダミー回路６は、図１（実施の形態１）に示したダイナミック回路において、データ保持に影響を与えるリーク電流の発生個所であるリークノード（図６参照）を考慮して構成されている。

すなわち、クロック信号ＣＬＫがＨｉ状態であるエバリエーション期間において、データ保持が最も厳しい状況は、ｅｎａｂｌｅ信号がＬｏ状態で、入力データの一つを除いて全てがＨｉ状態の場合である。図１（実施の形態１）に示したダイナミック回路で言えば入力データは２つであるので、一方はＬｏ状態で、他方がＨｉ状態の場合である。

このような状況で支配的なリークノードは、図６に示すように、クロック信号ＣＬＫが入力するＰＭＯＳトランジスタ１２でのリーク電流（リークノード１）と、キーパー回路２におけるＰＭＯＳトランジスタ２２でのリーク電流（リークノード２）と、データが入力するＮＭＯＳトランジスタ１３，１４およびクロック信号ＣＬＫが入力するＮＭＯＳトランジスタ１５の直列回路でのリーク電流（リークノード３）との３つである。

その中で、リークノード１とリークノード２は、ノードＮの電荷を保持する方向に作用し、リークノード３は、ノードＮの電荷を引き抜くのでデータを反転させる方向に作用する。そこで、図１（実施の形態１）に示したダイナミック回路の模擬回路であるダミー回路６は、より早くデータ反転を起こさせる、つまり弱い保持力を持つように構成する。

これには、（１）リークノード１，リークノード２でのリーク量を小さくする。（２）リークノード３でのリーク量を大きくする。（３）次段インバータ１６の論理閾値を下げる。（４）入力するクロック信号を遅くする。（５）以上の（１）〜（４）を任意に組み合わせるなどの方法がある。以下、具体的な構成例を説明する。

図７−１は、図５に示すダミー回路６の構成例（その１）を示す回路図である。図７−１では、上記の（１）におけるリークノード１でのリーク量を少なくする構成例が示されている。図７−１に示すダミー回路は、出力回路を構成するＰＭＯＳトランジスタ３２，３３、ＮＭＯＳトランジスタ３４，３５，３６と、出力用インバータ３７と、キーパー回路を構成するＰＭＯＳトランジスタ３９およびＮＡＮＤゲート４０とを備えている。

図７−１に示す出力回路では、ＰＭＯＳトランジスタ３２のソース電極は電源３１にソース電極が接続され、ドレイン電極はＰＭＯＳトランジスタ３３のソース電極に接続されている。このＰＭＯＳトランジスタ３３のドレイン電極と接地（グランド）との間に、ＮＭＯＳトランジスタ３４，３５，３６が直列に配置されている。

そして、ＰＭＯＳトランジスタ３２，３３のゲート電極とＮＭＯＳトランジスタ３６のゲート電極とにはクロック信号ＣＬＫが印加される。また、ＮＭＯＳトランジスタ３４のゲート電極にはデータＡが入力され、ＮＭＯＳトランジスタ３５のゲート電極にはデータＢが入力される。

ＰＭＯＳトランジスタ３３のドレイン電極とＮＭＯＳトランジスタ３４のドレイン電極との接続端であるノードＮ０には、出力用のインバータ３７が接続されている。このインバータ３７の出力がキーパー回路２への制御信号（ｅｎａｂｌｅ信号）となる。

また、図７−１に示すキーパー回路は、ＰＭＯＳトランジスタ３９のソース電極は電源３９に接続され、ドレイン電極はノードＮ０に接続されている。ＮＡＮＤゲート４０の一方の入力端には図１（実施の形態１）にて説明したｅｎａｂｌｅ信号が印加され、他方の入力端はノードＮ０に接続され、出力端がＰＭＯＳトランジスタ３９のゲート電極に接続されている。

このように、図７−１に示すダミー回路では、図１（実施の形態１）に示したダイナミック回路と比較して、出力回路においては、電源側に配置するＰＭＯＳトランジスタ１２が直列接続した２つのＰＭＯＳトランジスタ３２，３３に置き換わっている。この２つのＰＭＯＳトランジスタ３２，３３はＰＭＯＳトランジスタ１２よりもサイズが小さく、かつ閾値電圧Ｖｔｈが大きいものである。これによって、図６に示したリークノード１でのリーク量を少なくすることができる。

また、図７−１に示すキーパー回路は、図１（実施の形態１）に示したダイナミック回路でのキーパー回路２と同様の構成であるが、図７−１に示すキーパー回路でのＰＭＯＳトランジスタ３９は、キーパー回路２でのＰＭＯＳトランジスタ２２よりもサイズが小さく、弱い保持力となっている。また、ＮＭＯＳトランジスタ３４〜３５は、サイズが小さく、簡単にリークノード４が形成されるので、異なる固定論理値の入力データＡ’、Ｂ’を与えてノードＮ０がＨｉ状態になっても比較的短期間にＬｏ状態になってしまう構成である。

次に、図７−２は、図５に示すダミー回路の構成例（その２）を示す回路図である。図７−２では、上記の（１）におけるリークノード２でのリーク量を少なくする構成例が示されている。図７−２に示すダミー回路は、出力回路を構成するＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３４，３５，３６と、出力用インバータ３７とを備えている。

各要素の接続関係の説明は省略するが、図７−２に示すダミー回路は、出力回路を図１（実施の形態１）に示したダイナミック回路と同様の構成とし、キーパー回路２を省略した構成となっている。勿論、キーパー回路２において、ＰＭＯＳトランジスタ２２を、サイズが小さく、かつ閾値電圧Ｖｔｈが大きい２個のＰＭＯＳトランジスタの直列回路で置き換えたキーパー回路を設けても良い。これによって、図６に示したリークノード２でのリーク量を少なくすることができる。

次に、図７−３は、図５に示すダミー回路の構成例（その３）を示す回路図である。図７−３では、上記の（２）におけるリークノード３でのリーク量を大きくする構成例が示されている。図７−３に示すダミー回路は、出力回路を構成するＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３４，３５と、出力用インバータ３７と、キーパー回路を構成するＰＭＯＳトランジスタ３９およびＮＡＮＤゲート４０とを備えている。

各要素の接続関係の説明は省略するが、図７−３に示すダミー回路は、図１（実施の形態１）に示したダイナミック回路と比較して、キーパー回路は同様の構成であるが、出力回路はクロック信号ＣＬＫが入力するＮＭＯＳトランジスタ１５を省略した構成となっている。直列接続するＮＭＯＳトランジスタの個数を減らすことで、リーク量を大きくすることができる。なお、その他の構成例として、ＮＭＯＳトランジスタの接続段数は同じにしてサイズを大きくする方法でも良い。

次に、図７−４は、図５に示すダミー回路の構成例（その４）を示す回路図である。図７−４では、上記の（３）における次段インバータの倫理閾値を下げる場合の構成例が示されている。ここで言う次段インバータとは、ダミー回路での出力用インバータである。図７−３に示すダミー回路は、出力回路を構成するＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ３４，３５と、出力用インバータを構成するＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２とを備えている。

図７−３に示すダミー回路における出力回路は、図１（実施の形態１）に示したダイナミック回路における出力回路１と同様の構成である。但し、キーパー回路２に相当するキーパー回路は設けられていない。そして、インバータ１６に代えて、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２の直列回路が設けられている。

ＰＭＯＳトランジスタ３３のゲート電極はＰＭＯＳトランジスタ３３のドレイン電極とＮＭＯＳトランジスタ３４のドレイン電極との接続端であるノードＮ０に接続され、ソース電極は電源３８に接続され、ドレイン電極はＮＭＯＳトランジスタ４２のドレイン電極に接続されている。ＮＭＯＳトランジスタ４２のソース電極は接地（グランド）に接続されている。このＮＭＯＳトランジスタ４２のゲート電極には、クロック信号ＣＬＫを反転したクロック信号／ＣＬＫが入力される。この構成によれば、出力用インバータの論理閾値を下げることができる。

また、上記の（４）における入力するクロック信号を遅くする構成では、図１（実施の形態１）に示したダイナミック回路と同様構成のダミー回路とし、クロック信号を図１（実施の形態１）に示したダイナミック回路で用いるクロック信号ＣＬＫよりも低速とすれば良い。

ところで、図７−１にて説明したように、ＮＭＯＳトランジスタ３４〜３５が形成するリークノード４によって、ノードＮ０のＨｉ状態は短期間にＬｏ状態になるので、データ反転が頻繁に起こることが考えられる。その場合には、出力ノードでの消費電流が増加する。これを回避する場合には、ダミー回路の出力をフリップフロップにラッチし、ダミー回路の出力とフリップフロップのラッチ出力との論理和を取って出力するようにするとよい。このようにすれば、データ反転が連続する場合、出力がＨｉ状態になるので、キーパー回路２ではｅｎａｂｌｅとなる。また、ダミー回路では、出力ノードでの消費電流を小さく抑えることができる。さらに、論理和を取って出力することにより、本来のダイナミック回路でデータ反転が起きている場合に正しく対応することができるようになる。

以上説明したダミー回路は、半導体集積回路チップ上の全ダイナミック回路に対して１つ設けるようにしても良いが、一般に、閾値電圧Ｖｔｈに対するリーク電流の変化態様はダイナミック回路間で非常に大きく異なるので、多数存在するダイナミック回路間のばらつき方によっては、最悪の場合、本来使用するダイナミック回路の方が先にデータ反転を起こす可能性もある。

そこで、以上説明したダミー回路を、多数のダイナミック回路を搭載する半導体集積回路チップの数カ所に配置し、それらかの出力の論理和をｅｎａｂｌｅ信号として全ダイナミック回路に分配する構成を採ると良い。この構成によれば、いずれかのダミー回路においてデータ反転が起こるとキーパー回路２に保持動作を行わせることができるので、半導体集積回路チップのばらつきによる影響を小さくすることができる。

なお、この実施の形態５では、実施の形態１への適用例を示したが、実施の形態４にも同様に適用することができることは言うまでもない。

以上のように、この発明にかかるダイナミック回路は、回路規模の増大や設計の複雑化を招来するこなく、高速動作と電荷保持動作とを両立させるのに有用であり、特に高速動作と低速動作とを併用する用途でのダイナミック回路として好適である。

この発明の実施の形態１によるダイナミック回路の構成を示す回路図である。 この発明の実施の形態２によるダイナミック回路の構成を示す回路図である。 この発明の実施の形態３によるダイナミック回路の構成を示す回路図である。 この発明の実施の形態４によるダイナミック回路の構成を示す回路図である。 この発明の実施の形態５によるダイナミック回路の構成を示す回路図である。 図５に示すダミー回路の構成概念を説明する図である。 図５に示すダミー回路の構成例（その１）を示す回路図である。 図５に示すダミー回路の構成例（その２）を示す回路図である。 図５に示すダミー回路の構成例（その３）を示す回路図である。 図５に示すダミー回路の構成例（その４）を示す回路図である。 一般的な２入力ＮＡＮＤダイナミック回路の構成例を示す回路図である。 図８に示す２入力ＮＡＮＤダイナミック回路に高速動作と電荷維持動作とを両立させる措置を施した改良例を示す回路図である。

符号の説明

１ 出力回路
２，３，４，５ 保持回路（キーパー回路）
６ ダミー回路
１２，２２，２６，２７，２８，３２，３３，３９，４１ ＰＭＯＳトランジスタ
１３，１４，１５，３４，３５，３６，４２ ＮＭＯＳトランジスタ
１６ 次段用のインバータ
２３，４０ ＮＡＮＤゲート
２５ インバータ
３７ 出力用インバータ

Claims (9)

1. クロック信号のプリチャージ期間では入力するデータビットの論理値とは無関係に出力状態を所定の論理状態にし、クロック信号のエバリエーション期間では入力するデータビットの論理値に応じた論理状態を出力する出力回路と、
   外部から入力する二値レベルの制御信号のレベル状態に応じて、前記出力回路の出力状態を保持する動作と保持しない動作とを行う保持回路と、
   を備えることを特徴とするダイナミック回路。
2. 前記出力回路の出力状態に応じて保持動作の実行と停止とを行う第２の保持回路であって、前記保持回路の保持力よりも弱い保持力で前記出力回路の出力状態が所定の論理状態であるときその論理状態を保持する第２の保持回路、
   を備えることを特徴とする請求項１に記載のダイナミック回路。
3. 前記制御信号は、高速動作時と低速動作時とで使用するクロック信号を切り替える信号であることを特徴とする請求項１または２に記載のダイナミック回路。
4. 前記制御信号は、高速動作モードと低速動作モードとを指定する信号であることを特徴とする請求項１または２に記載のダイナミック回路。
5. 前記制御信号は、回路構成を請求項１または２に記載のダイナミック回路に模擬して構成され請求項１または２に記載のダイナミック回路が有する前記保持回路の保持力よりも弱い保持力でデータ保持動作を行うダミー回路の出力信号であることを特徴とする請求項１または２に記載のダイナミック回路。
6. 前記保持回路は、
   前記出力回路の出力状態と前記制御信号のレベル状態との一致不一致を検出する検出回路と、
   この検出回路が一致を検出したときにオン動作を行い前記出力回路の出力状態を維持するトランジスタと、
   を備えることを特徴とする請求項１または２に記載のダイナミック回路。
7. 前記保持回路では、
   前記出力回路の出力端と電源または接地との間に、前記出力回路の出力状態に応じてオン動作とオフ動作を行う第１トランジスタと、前記制御信号のレベル状態に応じてオン動作とオフ動作とを行う第２トランジスタとが直列に配置され、
   第１トランジスタと第２トランジスタとが共にオン動作をしたときに前記出力回路の出力状態を保持するようになっている、
   ことを特徴とする請求項１または２に記載のダイナミック回路。
8. 前記ダミー回路は、
   当該ダミー回路の出力信号をクロック信号に従って取り込むフリップフロップと、
   当該ダミー回路の出力信号と前記フリップフロップの出力信号との論理和を取り当該ダミー回路の出力信号として出力する論理和回路と、
   を備えることを特徴とする請求項５に記載のダイナミック回路。
9. 前記ダミー回路は、請求項１または２に記載のダイナミック回路を搭載する半導体集積回路チップの数カ所に配置され、それらの出力の論理和が前記制御信号として各ダイナミック回路に分配されることを特徴とする請求項５または８に記載のダイナミック回路。

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