CN108702152A - 一种侦测时序错误的电路、触发器和锁存器 - Google Patents

Abstract

一种侦测时序错误的电路、触发器和锁存器，涉及电子技术领域，能更准确且快速地侦测芯片的时序错误。该电路包括第一控制模块(11)、第二控制模块(12)、第三控制模块(13)和侦测模块(14)。第一控制模块(11)的输入端(111)连接电源电压(VDD)，输出端(112)连接第三控制模块(13)的输入端(131)和侦测模块(14)的第一输入端(141)；第二控制模块(12)的输入端(121)接地(GND)，输出端(122)连接第三控制模块(13)的输出端(132)和侦测模块(14)的第二输入端(142)。第一控制模块(11)根据输入其控制端(113)的电压，控制其输出端(112)与其输入端(111)连接或断开；第二控制模块(12)根据输入其控制端(123)的电压，控制其输出端(122)与其输入端(121)断开或连接；第三控制模块(13)在输入其控制端(133)的时钟信号(CLK)为高电平或低电平时，控制其输出端(132)与其输入端(131)断开；侦测模块(14)对第一控制模块(11)和第二控制模块(12)的输出端输出的电压运算，生成指示该电路所在的芯片是否出现时序错误的侦测信号。

Description

一种侦测时序错误的电路、触发器和锁存器 技术领域

本发明实施例涉及电子技术领域，尤其涉及一种侦测时序错误的电路、触发器和锁存器。

背景技术

随着半导体技术的发展，芯片的集成度越来越高，且芯片的功耗也越来越大。

通常，可以通过降低芯片的供电电压来降低芯片的功耗，但是当芯片的供电电压降低到一定程度时，芯片可能会出现时序错误，使得芯片无法正常工作。为了保证芯片能够正常工作，可以在芯片中设置侦测时序错误的正边沿触发器(即时钟信号由低电平变为高电平时，输出信号等于输入信号的触发器)，并在时钟信号为高电平的时间段内，通过侦测该正边沿触发器的输入信号是否发生变化(例如该输入信号由低电平变为高电平，或者由高电平变为低电平)，来侦测芯片是否出现时序错误。示例性的，如图1所示，在时钟信号CLK为高电平的时间段内，晶体管T1与晶体管T4截止，并且在该正边沿触发器的输入信号D发生变化的过程中，由于晶体管T2和晶体管T3会出现同时导通的情况，因此VVDD点和VVSS点的电压将趋近于相等(即VVDD点和VVSS点均为低电平或者均为高电平)，此时该正边沿触发器输出的侦测信号(图1中表示为error)为高电平，即表示芯片出现时序错误。

但是，在图1所示的正边沿触发器中，由于在CLK为高电平的时间段内，晶体管T1和晶体管T4截止，因此在晶体管T2和晶体管T3同时导通的情况下，VVDD点和VVSS点的电压不可能为VDD(理想的高电平)或者GND(理想的低电平)，即VVDD点和VVSS点的电压无法达到理想的高电平或者理想的低电平，如此会使得该正边沿触发器侦测时序错误时的速度较慢，且有可能导致侦测结果 出错。

发明内容

本申请提供一种侦测时序错误的电路、触发器和锁存器，能够更加准确且快速地侦测芯片出现的时序错误。

为达到上述目的，本申请采用如下技术方案：

第一方面，提供一种侦测时序错误的电路，该侦测时序错误的电路可以包括：第一控制模块、第二控制模块、第三控制模块和侦测模块。其中，第一控制模块的输入端连接电源电压，第一控制模块的输出端连接第三控制模块的输入端和侦测模块的第一输入端，第二控制模块的输入端接地，第二控制模块的输出端连接第三控制模块的输出端和侦测模块的第二输入端。上述第一控制模块用于根据输入第一控制模块的控制端的输入电压，控制第一控制模块的输出端与第一控制模块的输入端连接或者断开；第二控制模块用于根据输入第二控制模块的控制端的输入电压，控制第二控制模块的输出端与第二控制模块的输入端断开或者连接；第三控制模块用于在输入所述第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开；侦测模块用于对第一控制模块的输出端输出的电压和第二控制模块的输出端输出的电压进行运算，以生成用于指示上述侦测时序错误的电路是否出现时序错误的侦测信号。

本申请提供的侦测时序错误的电路，由于在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，可以控制第三控制模块的输出端与第三控制模块的输入端断开，并且第一控制模块可以根据输入第一控制模块的控制端的电压，控制第一控制模块的输出端与第一控制模块的输入端(第一控制模块的输入端连接电源电压)连接或者断开，以及第二控制模块可以根据输入第二控制模块的控制端的电压，控制第二控制模块的输出端与第二控制模块的输入端(第二控制模块的输入端接地)断开或者连接。因此能够使得当输入第一控制模块的控制端的电压和输入第二控制模块的控 制端的电压由低电平变为高电平时，第一控制模块的输出端与第一控制模块的输入端由连接变为断开，第二控制模块的输出端与第二控制模块的输入端由断开变为连接，此时第一控制模块的输出端输出的电压为电源电压(即此时第一控制模块的输出端输出的电压为第一控制模块的输出端与第一控制模块的输入端由连接变为断开之前，第一控制模块的输出端输出的电压)，第二控制模块的输出端接地，以保证第一控制模块的输出端输出的电压可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压可以为理想的低电平(接地)；以及能够使得当输入第一控制模块的控制端的电压和输入第二控制模块的控制端的电压由高电平变为低电平时，第一控制模块的输出端与第一控制模块的输入端由断开变为连接，且第二控制模块的输出端与第二控制模块的输入端由连接变为断开，此时第一控制模块的输出端输出的电压为电源电压，第二控制模块的输出端接地(即此时第二控制模块的输出端输出的电压为第二控制模块的输出端与第二控制模块的输入端由连接变为断开之前，第二控制模块的输出端输出的电压)，以保证第一控制模块的输出端输出的电压可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压可以为理想的低电平(接地)。从而本发明实施例提供的侦测时序错误的电路能够更加准确且快速地侦测该电路所在芯片出现的时序错误。

在第一方面的第一种可能的实现方式中，本申请提供的侦测时序错误的电路中的第一控制模块可以包括第一晶体管，第一晶体管的栅极为第一控制模块的控制端，第一晶体管的第一极为第一控制模块的输入端，第一晶体管的第二极为第一控制模块的输出端。

本申请中，由于第一控制模块可以通过第一晶体管实现，因此可以通过根据输入第一晶体管的栅极的电压，控制第一晶体管导通或者截止的方法，来实现根据第一控制模块的控制端的电压，控制上述第一控制模块的输出端与上述第一控制模块的输入端连接或者断开。

可选的，本申请中，上述第一晶体管可以为P沟道的MOS管。具体的，在输入第一晶体管的栅极的电压为低电平时，可以控制第一晶体管导通；在输入第一晶体的栅极的电压为高电平时，可以控制第一晶体管截止。

在第一方面的第二种可能的实现方式中，本申请提供的侦测时序错误的电路中的第二控制模块可以包括第二晶体管，第二晶体管的栅极为第二控制模块的控制端，第二晶体管的第一极为第二控制模块的输入端，第二晶体管的第二极为第二控制模块的输出端。

本申请中，由于第二控制模块可以通过第二晶体管实现，因此可以通过根据输入第二晶体管的栅极的电压，控制第二晶体管导通或者截止的方法，来实现根据第二控制模块的控制端的电压，控制上述第二控制模块的输出端与上述第二控制模块的输入端连接或者断开。

可选的，本申请中，上述第二晶体管可以为N沟道的MOS管。具体的，在输入第二晶体管的栅极的电压为高电平时，可以控制第二晶体管导通；在输入第二晶体的栅极的电压为低电平时，可以控制第二晶体管截止。

在第一方面的第三种可能的实现方式中，本申请提供的侦测时序错误的电路中的侦测模块可以包括第一反向器和或非门，第一反向器的输入端为侦测模块的第一输入端，第一反向器的输出端连接或非门的第一输入端；或非门的第二输入端为侦测模块的第二输入端，或非门的输出端为侦测模块的输出端。

本申请中，由于第一控制模块的输出端连接第一反向器的输入端，因此第一控制模块的输出端输出的电压可以输入第一反向器的输入端，在经过第一反向器运算后可以输入到或非门的第一输入端，并且由于第二控制模块的输出端连接或非门的第二输入端，因此第二控制模块的输出端输出的电压可以输入或非门的第二输入端，从而或非门可以对输入或非门的第一输入端的电压和输入或非门的第二输入端的电压进行逻辑运算，以生成侦测信号，从而可以侦测上 述侦测时序错误的电路所在的芯片出现的时序错误。

在第一方面的第四种可能的实现方式中，本申请提供的侦测时序错误的电路中的侦测模块可以包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管和第二反向器，第三晶体管的栅极连接控制信号，第三晶体管的第一极连接电源电压，第三晶体管的第二极连接第四晶体管的第二极和第二反向器的输入端；第四晶体管的栅极为侦测模块的第一输入端，第四晶体管的第一极连接第五晶体管的第一极；第五晶体管的栅极为侦测模块的第二输入端，第五晶体管的第二极连接第六晶体管的第二极；第六晶体管的栅极连接控制信号，第六晶体管的第一极接地；第二反向器的输出端为侦测模块的输出端。

可选的，本发明实施例中，上述第三晶体管和第五晶体管可以为P沟道的MOS管，上述第四晶体管和第六晶体管可以为N沟道的MOS管。

其中，当上述侦测时序错误的电路在侦测窗口内(即上述控制信号为高电平)时，第三晶体管截止，第六晶体管导通，此时若第一控制模块的输出端输出的电压为高电平(即第四晶体管的栅极为高电平)，第二控制模块的输出端输出的电压为低电平(即第五晶体管的栅极为低电平)，则第四晶体管和第五晶体管导通，由于第四晶体管、第五晶体管和第六晶体管均导通，且第六晶体管的第一极接地，因此第四晶体管的第二极的电压等于第六晶体管的第一极的电压(接地)，即为低电平(即第四晶体管的第二极的电压的逻辑值为0)，因此输入第二反向器的输入端的逻辑值为0，第二反向器的输出端输出的逻辑值为1(即输出侦测信号error＝1)，从而表示上述侦测时序错误的电路所在的芯片出现时序错误。

在第一方面的第五种可能的实现方式中，本申请提供的侦测时序错误的电路中的第三控制模块可以包括第七晶体管，第七晶体管的栅极为第三控制模块的控制端，第七晶体管的第一极为第三控制模块的输入端，第七晶体管的第二极为第三控制模块的输出端。

本申请中，由于第三控制模块可以通过第七晶体管实现，因此可以通过根据在输入第七晶体管的栅极的时钟信号为高电平或者低电平的情况下，控制第七晶体管截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。

可选的，本申请中，上述第七晶体管可以为P沟道的MOS管，也可以为N沟道的MOS管。具体的，当上述第七晶体管为P沟道的MOS管时，在输入第七晶体管的栅极的时钟信号为高电平的情况下，可以控制第七晶体管截止，在输入第七晶体管的栅极的时钟信号为低电平的情况下，可以控制第七晶体管导通。当上述第七晶体管为N沟道的MOS管时，在输入第七晶体管的栅极的时钟信号为低电平的情况下，可以控制第七晶体管截止，在输入第七晶体管的栅极的时钟信号为高电平的情况下，可以控制第七晶体管导通。

在第一方面的第六种可能的实现方式中，本申请提供的侦测时序错误的电路中的第三控制模块可以包括第八晶体管、第九晶体管和第三反向器；第八晶体管的栅极为第三控制模块的控制端，第八晶体管的第一极为第三控制模块的输入端，第八晶体管的第二极连接第九晶体管的第二极；第三反向器的输入端连接第八晶体管的栅极，第三反相器的输出端连接第九晶体管的栅极；第九晶体管的第一极为第三控制模块的输出端，其中，在输入第三控制模块的控制端的时钟信号为高电平的情况下，第三控制模块控制第三控制模块的输出端与第三控制模块的输入端断开；或者，第九晶体管的栅极为第三控制模块的控制端，第九晶体管的第一极为第三控制模块的输出端，第九晶体管的第二极连接第八晶体管的第二极；第三反向器的输入端连接第九晶体管的栅极，第三反相器的输出端连接第八晶体管的栅极；第八晶体管的第一极为第三控制模块的输入端；其中，在输入第三控制模块的控制端的时钟信号为低电平的情况下，第三控制模块控制第三控制模块的输出端与第三控制模块的输入端断开。

可选的，可以将上述第三控制模块的两种不同的结构中的第一种(即第八晶体管的栅极为第三控制模块的控制端，第八晶体管的第一极为第三控制模块的输入端，第八晶体管的第二极连接第九晶体管的第二极；第三反向器的输入端连接第八晶体管的栅极，第三反相器的输出端连接第九晶体管的栅极；第九晶体管的第一极为第三控制模块的输出端)称为第一结构，可以将上述第三控制模块的两种不同的结构中的第二种(即第九晶体管的栅极为第三控制模块的控制端，第九晶体管的第一极为第三控制模块的输出端，第九晶体管的第二极连接第八晶体管的第二极；第三反向器的输入端连接第九晶体管的栅极，第三反相器的输出端连接第八晶体管的栅极；第八晶体管的第一极为第三控制模块的输入端)称为第二结构。

可选的，上述第一结构，还可以通过另一种结构来实现。具体的，该第三控制模块包括第八晶体管和第九晶体管，并且第八晶体管的栅极为第三控制模块的控制端，第八晶体管的第一极为第三控制模块的输入端，第八晶体管的第二极连接第九晶体管的第二极；第九晶体管的栅极连接与第三控制模块的控制端的时钟信号周期相等相位相反的时钟信号；第九晶体管的第一极为第三控制模块的输出端。

可选的，上述第二结构，也可以通过另一种结构来实现。具体的，该第三控制模块包括第八晶体管和第九晶体管，并且第九晶体管的栅极为第三控制模块的控制端，第九晶体管的第一极为第三控制模块的输出端，第九晶体管的第二极连接第八晶体管的第二极；第八晶体管的栅极连接与第三控制模块的控制端的时钟信号周期相等相位相反的时钟信号；第八晶体管的第一极为第三控制模块的输入端。

本申请中，在第三控制模块的结构为上述第一结构时，可以通过根据在输入第八晶体管的栅极的时钟信号为高电平的情况下，控制第八晶体管和第九晶体管均截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三 控制模块的输出端与第三控制模块的输入端断开；在第三控制模块的结构为上述第二结构时，可以通过根据在输入第九晶体管的栅极的时钟信号为低电平的情况下，控制第八晶体管和第九晶体管均截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。

可选的，本发明实施例中，上述第八晶体管可以为P沟道的MOS管，上述第九晶体管可以为N沟道的MOS管。具体的，在第三控制模块的结构为上述第一结构时，在输入第八晶体管的栅极的时钟信号为高电平的情况下，经过第三反向器之后，输入第九晶体管的栅极的时钟信号为低电平，从而可以在时钟信号为高电平的情况下，控制第八晶体管和第九晶体管均截止。在第三控制模块的结构为上述第二结构时，在输入第九晶体管的栅极的时钟信号为低电平的情况下，经过第三反向器之后，输入第八晶体管的栅极的时钟信号为高电平，从而可以在时钟信号为低电平的情况下，控制第八晶体管和第九晶体管均截止。

第二方面，提供一种触发器，该触发器包括上述第一方面或第一方面的第一种可能的实现方式至第一方面的第五种可能的实现方式中的任意一种可能的实现方式所述的侦测时序错误的电路和第一触发模块，上述电路中的第一控制模块的控制端为触发器的输入端，第一触发模块的控制端连接上述电路中的第二控制模块的输出端或者连接上述电路中的第一控制模块的输出端，第一触发模块的第一输入端连接电源电压，第一触发模块的第二输入端接地，第一触发模块的输出端为触发器的输出端。

可选的，一种可能的实现方式中，在上述第一方面的第五种可能的实现方式中所述的侦测时序错误的电路中的第七晶体管M7为P沟道的MOS管时，本申请提供的包括第一方面的第五种可能的实现方式所述的电路和第一触发模块(该第一触发模块的控制端连接第二控制模块的输出端)的触发器可以为正边沿触发器。

另一种可能的实现方式中，在上述第一方面的第五种可能的实现方式中所述的侦测时序错误的电路中的第七晶体管M7为N沟道的MOS管时，本申请提供的包括第一方面的第五种可能的实现方式所述的电路和第一触发模块(该第一触发模块的控制端连接第一控制模块的输出端)的触发器可以为负边沿触发器。

本申请中，由于上述触发器中包括本申请中的侦测时序错误的电路，因此上述触发器除了可以用于实现传统的正边沿触发器或者传统的负边沿触发器的功能之外，还可以用于侦测该触发器所在的芯片是否出现时序错误。并且，相比于现有技术中可以侦测时序错误的正边沿触发器，可以更加准确且快速地侦测出上述触发器所在的芯片出现的时序错误。

可选的，由于上述触发器可以为单相时钟触发器，因此相比于现有技术中可以侦测时序错误的正边沿触发器为双相时钟触发器来说，本申请的触发器的延迟和功耗较小，且电路结构简单。

第三方面，提供一种触发器，该触发器包括上述第一方面的第六种可能的实现方式所述的侦测时序错误的电路和第二触发模块，上述电路中的第一控制模块的控制端为触发器的输入端，第二触发模块的输入端连接上述电路中的第八晶体管的第二极，第二触发模块的输出端为触发器的输出端。

可选的，一种可能的实现方式中，在上述第一方面的第六种可能的实现方式所述的侦测时序错误的电路中的第三控制模块的结构为上述第一方面的第六种可能的实现方式中所述的第一结构时，本申请提供的包括第一方面的第六种可能的实现方式所述的电路和第二触发模块的触发器可以为正边沿触发器。

另一种可能的实现方式中，在上述第一方面的第六种可能的实现方式所述的侦测时序错误的电路中的第三控制模块的结构为上述第一方面的第六种可能的实现方式中所述的第二结构时，本申请提供的包括第一方面的第六种可能的实现方式所述的电路和第二触发模块的触发器可以为负边沿触发器。

第四方面，提供一种锁存器，该锁存器包括上述第一方面的第六种可能的实现方式所述侦测时序错误的电路和锁存模块，锁存模块的控制端为锁存器的输入端，锁存模块的第一输入端连接电源电压，锁存模块的第二输入端接地，锁存模块的第一输出端连接上述电路中的第一控制模块的控制端和第二控制模块的控制端，锁存模块的第二输出端连接上述电路中的第八晶体管的第二极，锁存模块的第三输出端为锁存器的输出端。

本申请中，上述第三方面和第四方面的技术效果，可以参见对于上述第一方面及其各种可能的实现方式和第二方面的技术效果的描述，此处不再赘述。

附图说明

图1为现有技术提供的一种触发器的示意图；

图2为本发明实施例提供的一种侦测时序错误的电路的示意图一；

图3为本发明实施例提供的一种侦测时序错误的电路的示意图二；

图4为本发明实施例提供的一种侦测时序错误的电路的示意图三；

图5为本发明实施例提供的一种侦测时序错误的电路的示意图四；

图6为本发明实施例提供的一种侦测时序错误的电路的示意图五；

图7为本发明实施例提供的一种侦测时序错误的电路的示意图六；

图8为本发明实施例提供的一种侦测时序错误的电路的示意图七；

图9为本发明实施例提供的一种侦测时序错误的电路的示意图八；

图10为本发明实施例提供的一种侦测时序错误的电路的示意 图九；

图11为本发明实施例提供的一种触发器的示意图一；

图12为本发明实施例提供的一种触发器的示意图二；

图13为本发明实施例提供的一种触发器的示意图三；

图14为本发明实施例提供的一种触发器的示意图四；

图15为本发明实施例提供的一种触发器的示意图五；

图16为本发明实施例提供的一种触发器的示意图六；

图17为本发明实施例提供的一种锁存器的示意图一；

图18为本发明实施例提供的一种锁存器的示意图二。

具体实施方式

本发明实施例中的术语“第一”、“第二”和“第三”等是用于区别不同对象，而不是用于描述特定顺序。例如，第一晶体管、第二晶体管和第三晶体管等是用于区别不同晶体管，而不是用于描述晶体管的特定顺序。

在本发明实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。

本发明实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。并且根据晶体管在电路中的作用，本发明实施例中采用的所有晶体管的作用主要为开关作用，即本发明实施例中采用的所有晶体管也可以称为开关晶体管。

由于本发明实施例中采用的晶体管的源极和漏极在电路中是对称的，因此晶体管的源极和漏极在电路中是可以互换的。示例性的，在本发明实施例中，为了区分晶体管除栅极之外的两个极，例如为了区分晶体管除栅极之外的源极和漏极，可以用第一极表示源极，第二极表示漏极；或者用第一极表示漏极，第二极表示源极。

此外，本发明实施例所采用的晶体管可以包括P沟道的金属氧 化物半导体(metal oxide semiconductor，MOS)管和N沟道的MOS管两种；其中，P沟道的MOS管在栅极为低电平时导通，在栅极为高电平时截止，N沟道的MOS管在栅极为高电平时导通，在栅极为低电平时截止。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行详细地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。

目前，通常通过降低芯片的供电电压来降低芯片的功耗，但是当芯片的供电电压降低到一定程度时，芯片可能会出现时序错误，使得芯片无法正常工作。为了保证芯片能够正常工作，可以在芯片中设置侦测时序错误的正边沿触发器，并在时钟信号为高电平的时间段内，通过侦测该正边沿触发器的输入信号是否发生变化(例如该输入信号由低电平变为高电平，或者由高电平变为低电平)，来侦测芯片是否出现时序错误，以及在侦测到时序错误后，通过调整芯片的供电电压以消除该时序错误。但是，现有技术中在采用上述方法侦测芯片出现的时序错误时速度较慢，且有可能导致侦测结果出错。

为了解决上述问题，本发明实施例提供一种侦测时序错误的电路、触发器和锁存器(触发器和锁存器中包括侦测时序错误的电路)，在侦测时序错误的电路中的第三控制模块的输出端与第三控制模块的输入端断开的情况下，当侦测时序错误的电路中输入第一控制模块的控制端的电压和输入第二控制模块的控制端的电压发生变化(例如由低电平变为高电平，或者由高电平变为低电平)时，能够保证该电路中的第一控制模块的输出端输出的电压可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压可以为理想的低电平(接地)，从而该侦测时序错误的电路能够更加准确且快速地侦测芯片出现的时序错误。具体的，本发明实施例提供的侦测时序错误的电路、触发器和锁存器将在下述实施例中分别进行详细地描述。

本发明实施例提供的侦测时序错误的电路、触发器和锁存器可以应用于各种芯片(也称为集成电路)。示例性的，本发明实施例提供的侦测时序错误的电路、触发器和锁存器可以应用于小规模集成电路(small scale integration，SSI)、中规模集成电路(medium scale integration，MSI)、大规模集成电路(large scale integration，LSI)和超大规模集成电路(very large scale integration，VLSI)等。并且在应用了本发明实施例提供的侦测时序错误的电路、触发器和锁存器的芯片中，当采用降低芯片的供电电压的方法降低芯片的功耗时，在将芯片的供电电压降低到一定程度，导致芯片出现时序错误的情况下，可以准确且快速地侦测芯片出现的时序错误，从而能够快速的调整芯片的供电电压消除该时序错误，进而能够保证芯片的正常工作。

示例性的，本发明实施例中，上述芯片可以为中央处理器(Central Processing Unit，CPU)等各类数字逻辑芯片。

如图2所示，本发明实施例提供一种侦测时序错误的电路，该电路可以包括：第一控制模块11、第二控制模块12、第三控制模块13和侦测模块14。

其中，第一控制模块11的输入端111连接电源电压(图2中表示为VDD)，第一控制模块的输出端112连接第三控制模块13的输入端131和侦测模块14的第一输入端141；第二控制模块12的输入端121接地(图2中表示为GND)，第二控制模块12的输出端122连接第三控制模块13的输出端132和侦测模块14的第二输入端142。

本发明实施例中，上述第一控制模块11，可以用于根据输入第一控制模块11的控制端113的电压(图2中表示为D)，控制第一控制模块11的输出端112与第一控制模块11的输入端111连接或者断开。

上述第二控制模块12，可以用于根据输入第二控制模块12的控制端123的电压(图2中表示为D)，控制第二控制模块12的输出端122与第二控制模块12的输入端121断开或者连接。

上述第三控制模块13，可以用于在输入第三控制模块13的控制端133的时钟信号(图2中表示为CLK)为高电平或者低电平的情况下，控制第三控制模块13的输出端132与第三控制模块13的输入端131断开。

上述侦测模块14，可以用于对第一控制模块11的输出端112输出的电压(即侦测模块14的第一输入端141输入的电压)和第二控制模块12的输出端122输出的电压(即侦测模块14的第二输入端142输入的电压)进行运算，以生成侦测信号，并将该侦测信号(图2中表示为error)通过侦测模块14的输出端143输出，该侦测信号可以用于指示上述侦测时序错误的电路所在的芯片是否出现时序错误。

可选的，上述第一控制模块11的控制端113和上述第二控制模块12的控制端123均可以为上述侦测时序错误的电路的输入端，且上述输入第一控制模块11的控制端113的电压和输入第二控制模块12的控制端123的电压均可以为输入该电路的输入端的电压(图2中表示为D)，即该电路的输入电压。

可选的，在如图2所示的侦测时序错误的电路中，上述侦测模块14可以对第一控制模块11的输出端112输出的电压和第二控制模块12的输出端122输出的电压进行逻辑运算，并根据逻辑运算的结果在侦测模块14的输出端143输出侦测信号。示例性的，假设第一控制模块11的输出端112输出的电压为n0，第二控制模块12的输出端122输出的电压为n1，则侦测模块14的输出端143输出的侦测信号error可以等于n0与n1的非的乘积(即)。

可选的，在如图2所示的侦测时序错误的电路中，在第三控制模块的输出端与第三控制模块的输入端断开的情况下，通过侦测D是否发生变化，来侦测上述侦测时序错误的电路所在的芯片是否出现时序错误。示例性的，假设将高电平的逻辑值设置为1，将低电平的逻辑值设置为0，第一控制模块11的输出端112输出的电压为n0，第二控制模块12的输出端122输出的电压为n1。

本发明实施例提供的侦测时序错误的电路，可以在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。具体的，当该侦测时序错误的电路应用于正边沿触发器时，在输入第三控制模块的控制端的时钟信号为高电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。当该侦测时序错误的电路应用于负边沿触发器时，在输入第三控制模块的控制端的时钟信号为低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。下面以本发明实施例提供的侦测时序错误的电路应用于正边沿触发器时，即在输入第三控制模块的控制端的时钟信号为高电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开为例，对本发明实施例提供的侦测时序错误的电路的工作原理进行说明。

具体的，在第三控制模块的输出端与第三控制模块的输入端断开时，上述侦测时序错误的电路的输入电压D存在以下四种可能，下面分别对这四种可能的情况进行详细说明：

第一种可能：D由0变为1(具体是D的逻辑值由0变为1)，第一控制模块的输出端与第一控制模块的输入端由连接变为断开，且第二控制模块的输出端与第二控制模块的输入端由断开变为连接，此时，n0＝1(n0的电压为D由0变为1之前，第一控制模块的输出端输出的电压，由于在D由0变为1之前，第一控制模块的输出端连接电源电压，因此n0＝1)，n1＝0(n1的电压为D由0变为1之后，第二控制模块的输出端输出的电压，由于在D由0变为1之后，第二控制模块的输出端接地，因此n1＝0)，侦测模块输出的侦测信号error等于1与0的非的乘积，error＝1，即表示上述侦测时序错误的电路所在的芯片出现时序错误。

第二种可能：D由1变为0(D的逻辑值由1变为0)，第一控制模块的输出端与第一控制模块的输入端由断开变为连接，且第二控制模块的输出端与第二控制模块的输入端由连接变为断开，此时， n0＝1(n0的电压为D由1变为0之后，第一控制模块的输出端输出的电压，由于在D由0变为1之后，第一控制模块的输出端连接电源电压，因此n0＝1)，n1＝0(n1的电压为D由1变为0之前，第二控制模块的输出端输出的电压，由于在D由1变为0之前，第二控制模块的输出端接地，因此n1＝0)，侦测模块输出的侦测信号error等于1与0的非的乘积，error＝1，即表示上述侦测时序错误的电路所在的芯片出现时序错误。

第三种可能：D不变(D＝0)，第一控制模块的输出端与第一控制模块的输入端始终连接(即第一控制模块的输出端连接电源电压)，且第二控制模块的输出端与第二控制模块的输入端始终断开，此时，n0＝n1＝1(n0与n1的电压为在CLK由0变为1之前，即CLK＝0的情况下，第一控制模块的输出端输出的电压和第二控制模块的输出端输出的电压，由于在CLK＝0的情况下，第三控制模块的输出端与第三控制模块的输入端连接，因此第一控制模块的输出端和第二控制模块的输出端均连接电源电压，所以n0＝n1＝1)，侦测模块输出的侦测信号error等于1与1的非的乘积，error＝0，即表示上述侦测时序错误的电路所在的芯片无时序错误。

第四种可能：D不变(D＝1)，第一控制模块的输出端与第一控制模块的输入端始终断开，且第二控制模块的输出端与第二控制模块的输入端始终连接(即第二控制模块的输出端接地)，此时，n0＝n1＝0(n0与n1的电压为在CLK由0变为1之前，即CLK＝0的情况下，第一控制模块的输出端输出的电压和第二控制模块的输出端输出的电压，由于在CLK＝0的情况下，第三控制模块的输出端与第三控制模块的输入端连接，因此第一控制模块的输出端和第二控制模块的输出端均接地，所以n0＝n1＝0)，侦测模块输出的侦测信号error等于1与1的非的乘积，error＝0，即表示上述侦测时序错误的电路所在的芯片无时序错误。

需要说明的是，一方面，由于通常的正边沿触发器，在CLK＝1(即时钟信号为高电平)的情况下接收到的输入信号D不会发生变 化，因此在CLK＝1的情况下，如果侦测到输入信号D发生变化，则说明正边沿触发器所在的芯片出现了时序错误。另一方面，在电路正常工作时，由于通常的正边沿触发器，在CLK＝0(即时钟信号为低电平)的情况下接收到的输入信号D本身就会也可发生变化，因此在CLK＝0的情况下，即使侦测到输入信号D发生变化，也无法说明正边沿触发器所在的芯片出现了时序错误。因此，当上述侦测时序错误的电路应用于正边沿触发器时，在CLK＝0的情况下，采用该侦测时序错误的电路侦测芯片中是否存在时序错误时，输出侦测信号应表示上述侦测时序错误的电路所在的芯片无时序错误(即error＝0)。

示例性的，在CLK＝0(即时钟信号为低电平)的情况下，由于第三控制模块的输出端与第三控制模块的输入端始终连接(即第一控制模块的输出端和第二控制模块的输出端始终连接)，因此无论D的逻辑值如何变化，n0与n1始终相等，即n0＝n1(具体的，n0＝n1＝1，或者n0＝n1＝0)，这种情况下，侦测模块输出的侦测信号error等于即在CLK＝0的情况下，侦测信号error始终等于0。也就是说，在CLK＝0的情况下，采用上述侦测时序错误的电路侦测芯片中是否存在时序错误时，输出侦测信号表示上述侦测时序错误的电路所在的芯片无时序错误(即error＝0)。

需要说明的是，本发明实施例提供的侦测时序错误的电路中，上述仅以在输入第三控制模块的控制端的时钟信号为高电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开时，该侦测时序错误的电路的工作原理为例进行示例性的说明，在输入第三控制模块的控制端的时钟信号为低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开时，该侦测时序错误的电路的工作原理与上述在输入第三控制模块的控制端的时钟信号为高电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开时，该侦测时序错误的电路的工作原理类似，此处不再赘述。

本发明实施例提供的侦测时序错误的电路，由于在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，可以控制第三控制模块的输出端与第三控制模块的输入端断开，并且第一控制模块可以根据输入第一控制模块的控制端的电压，控制第一控制模块的输出端与第一控制模块的输入端(第一控制模块的输入端连接电源电压)连接或者断开，以及第二控制模块可以根据输入第二控制模块的控制端的电压，控制第二控制模块的输出端与第二控制模块的输入端(第二控制模块的输入端接地)断开或者连接。如此能够使得当输入第一控制模块的控制端的电压和输入第二控制模块的控制端的电压由低电平变为高电平时，第一控制模块的输出端与第一控制模块的输入端由连接变为断开，第二控制模块的输出端与第二控制模块的输入端由断开变为连接，此时第一控制模块的输出端输出的电压为电源电压，第二控制模块的输出端接地(即上述的第一种可能)，以保证第一控制模块的输出端输出的电压可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压可以为理想的低电平(接地)；以及能够使得当输入第一控制模块的控制端的电压和输入第二控制模块的控制端的电压由高电平变为低电平时，第一控制模块的输出端与第一控制模块的输入端由断开变为连接，且第二控制模块的输出端与第二控制模块的输入端由连接变为断开，此时第一控制模块的输出端输出的电压为电源电压，第二控制模块的输出端接地(即上述的第二种可能)，以保证第一控制模块的输出端输出的电压可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压可以为理想的低电平(接地)。从而本发明实施例提供的侦测时序错误的电路能够更加准确且快速地侦测该电路所在芯片出现的时序错误。

可选的，结合图2，如图3所示，本发明实施例提供的侦测时序错误的电路中的上述第一控制模块11包括第一晶体管M1。

其中，第一晶体管M1的栅极为上述第一控制模块11的控制端113，第一晶体管M1的第一极为上述第一控制模块11的输入端111， 第一晶体管M1的第二极为上述第一控制模块11的输出端112。

本发明实施例中，由于第一晶体管的栅极为第一控制模块的控制端，第一晶体管的第一极为第一控制模块的输入端，第一晶体管的第二极为第一控制模块的输出端，因此可以通过根据输入第一晶体管的栅极的电压，控制第一晶体管导通或者截止的方法，来实现根据第一控制模块的控制端的电压，控制上述第一控制模块的输出端与上述第一控制模块的输入端连接或者断开。

可选的，本发明实施例中，上述第一晶体管可以为P沟道的MOS管。具体的，在输入第一晶体管的栅极的电压为低电平时，可以控制第一晶体管导通；在输入第一晶体的栅极的电压为高电平时，可以控制第一晶体管截止。

如图3所示，本发明实施例提供的侦测时序错误的电路中，当输入第一晶体管M1的栅极的电压由低电平变为高电平(即D由0变为1)时，第一晶体管M1由导通变为截止，此时第一晶体管M1的第二极输出的电压为D由0变为1之前第一晶体管M1的第二极输出的电压，由于在D由0变为1之前，第一晶体管M1的第二极连接电源电压(即第一晶体管M1导通)，因此，第一晶体管M1的第二极输出的电压为电源电压，即上述第一控制模块11的输出端112输出的电压为电源电压；当输入第一晶体管M1的栅极的电压由高电平变为低电平(D由1变为0)时，第一晶体管M1由截止变为导通，此时第一晶体管M1的第二极输出的电压为D由1变为0之后第一晶体管M1的第二极输出的电压，由于在D由1变为0之后，第一晶体管M1的第二极连接电源电压(即第一晶体管M1导通)，因此，第一晶体管M1的第二极输出的电压为电源电压，即上述第一控制模块11的输出端112输出的电压为电源电压。

可选的，结合图3，如图4所示，本发明实施例提供的侦测时序错误的电路中的上述第二控制模块12包括第二晶体管M2。

其中，第二晶体管M2的栅极为第二控制模块12的控制端123，第二晶体管M2的第一极为第二控制模块12的输入端121，第二晶 体管M2的第二极为第二控制模块12的输出端122。

本发明实施例中，由于第二晶体管的栅极为第二控制模块的控制端，第二晶体管的第一极为第二控制模块的输入端，第二晶体管的第二极为第二控制模块的输出端，因此可以通过根据输入第二晶体管的栅极的电压，控制第二晶体管导通或者截止的方法，来实现根据第二控制模块的控制端的电压，控制上述第二控制模块的输出端与上述第二控制模块的输入端连接或者断开。

可选的，本发明实施例中，上述第二晶体管可以为N沟道的MOS管。具体的，在输入第二晶体管的栅极的电压为高电平时，可以控制第二晶体管导通；在输入第二晶体的栅极的电压为低电平时，可以控制第二晶体管截止。

如图4所示，本发明实施例提供的侦测时序错误的电路中，当输入第二晶体管M2的栅极的电压由低电平变为高电平(即D由0变为1)时，第二晶体管M2由截止变为导通，此时第二晶体管M2的第二极输出的电压为D由0变为1之后第二晶体管M2的第二极输出的电压，由于在D由0变为1之后，第二晶体管M2的第二极接地(即第二晶体管M2导通)，因此，第二晶体管M2的第二极接地，即上述第二控制模块12的输出端122接地；当输入第二晶体管M2的栅极的电压由低电平变为高电平(即D由1变为0)时，第二晶体管M2由导通变为截止，此时第二晶体管M2的第二极输出的电压为D由1变为0之前第二晶体管M2的第二极输出的电压，由于在D由1变为0之前，第二晶体管M2的第二极接地(即第二晶体管M2导通)，因此，第二晶体管M2的第二极接地，即上述第二控制模块12的输出端122接地。

可选的，结合图4，如图5所示，本发明实施例提供的侦测时序错误的电路中的上述侦测模块14包括第一反向器144和或非门145。

其中，第一反向器144的输入端1441为侦测模块14的第一输入端141，第一反向器144的输出端1442连接或非门145的第一输 入端1451；或非门145的第二输入端1452为侦测模块14的第二输入端142，或非门145的输出端1453为侦测模块14的输出端143。

可选的，本发明实施例中，由于第一控制模块的输出端连接第一反向器的输入端，因此第一控制模块的输出端输出的电压(例如记为n0)可以输入第一反向器的输入端，在经过第一反向器运算后可以输入到或非门的第一输入端，并且由于第二控制模块的输出端连接或非门的第二输入端，因此，第二控制模块的输出端输出的电压(例如记为n1)可以输入或非门的第二输入端，从而或非门可以对输入或非门的第一输入端的电压和输入或非门的第二输入端的电压进行逻辑运算，以生成侦测信号。示例性的，假设将高电平的逻辑值设置为1，将低电平的逻辑值设置为0，当n0＝1，n1＝0时，n0经过反向器后逻辑值变为0，此时输入或非门的第一输入端的逻辑值和输入或非门的第二输入端的逻辑值均为0，因此或非门输出的逻辑值为1，也即侦测信号error＝1，如此可以表示上述侦测时序错误的电路所在的芯片出现时序错误。

可选的，本发明实施例提供的侦测时序错误的电路中的侦测模块可以采用上述第一反向器和或非门组成的逻辑电路来实现，也可以采用其他形式的逻辑电路来实现，本发明实施例不限定上述侦测模块中采用的逻辑电路的具体形式，以该逻辑电路的输出端(例如上述或非门的输出端)输出的逻辑值等于输入逻辑电路的第一输入端(例如上述第一反向器的输入端)的逻辑值与输入逻辑电路的第二输入端(例如上述或非门的第二输入端)的逻辑值的非的乘积为准。

可选的，结合图4，如图6所示，本发明实施例提供的侦测时序错误的电路中的上述侦测模块14包括第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6和第二反向器146。

其中，第三晶体管M3的栅极连接控制信号(图6中表示为Ctrl)，第三晶体管M3的第一极连接电源电压，第三晶体管M3的第二极连接第四晶体管M4的第二极和第二反向器146的输入端1461；第四 晶体管M4的栅极为侦测模块14的第一输入端141，第四晶体管M4的第一极连接第五晶体管M5的第一极；第五晶体管M5的栅极为侦测模块14的第二输入端142，第五晶体管M5的第二极连接第六晶体管M6的第二极；和第六晶体管M6的栅极连接控制信号(图6中表示为Ctrl)，第六晶体管M6的第一极接地；第二反向器146的输出端1462为侦测模块14的输出端143。

本发明实施例中，上述控制信号用于确定侦测窗口(即例如侦测时序错误的时间段)。示例性的，当控制信号为高电平(例如控制信号的逻辑值为1)时侦测，当控制信号为低电平(例如逻辑值为0)时停止侦测。

可选的，本发明实施例中，上述第三晶体管和第五晶体管可以为P沟道的MOS管，上述第四晶体管和第六晶体管可以为N沟道的MOS管。具体的，当上述侦测时序错误的电路在侦测窗口内(即Ctrl＝1)时，第三晶体管截止，第六晶体管导通，此时若n0＝1，n1＝0，则第四晶体管和第五晶体管导通，由于第四晶体管、第五晶体管和第六晶体管均导通，且第六晶体管的第一极接地，因此第四晶体管的第二极的电压等于第六晶体管的第一极的电压(接地)为低电平(即第四晶体管的第二极的电压的逻辑值为0)，因此输入第二反向器的输入端的逻辑值为0，第二反向器的输出端输出的逻辑值为1(即输出侦测信号error＝1)，即表示上述侦测时序错误的电路所在的芯片出现时序错误。

可选的，结合图5，如图7所示，或者结合图6，如图8所示，本发明实施例提供的侦测时序错误的电路中的上述第三控制模块13包括第七晶体管M7。

其中，第七晶体管M7的栅极为第三控制模块13的控制端133，第七晶体管M7的第一极为第三控制模块13的输入端131，第七晶体管M7的第二极为第三控制模块13的输出端132。

可选的，本发明实施例中，由于第七晶体管的栅极为第三控制模块的控制端，第七晶体管的第一极为第三控制模块的输入端，第 七晶体管的第二极为第三控制模块的输出端，因此可以输入第七晶体管的栅极的时钟信号为高电平或者低电平的情况下，控制第七晶体管截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。

可选的，本发明实施例中，上述第七晶体管可以为P沟道的MOS管，也可以为N沟道的MOS管。具体的，当上述第七晶体管为P沟道的MOS管时，在输入第七晶体管的栅极的时钟信号为高电平的情况下，可以控制第七晶体管截止，在输入第七晶体管的栅极的时钟信号为低电平的情况下，可以控制第七晶体管导通；当上述第七晶体管为N沟道的MOS管时，在输入第七晶体管的栅极的时钟信号为低电平的情况下，可以控制第七晶体管截止，在输入第七晶体管的栅极的时钟信号为高电平的情况下，可以控制第七晶体管导通。

需要说明的是，本发明实施例中图7和图8所示的侦测时序错误的电路中是以第七晶体管为P沟道的MOS管为例进行示例性的说明的。

本发明实施例提供的如图7和图8所示的侦测时序错误的电路，在输入第七晶体管M7的栅极的时钟信号为高电平(即CLK为高电平)的情况下，当输入第一晶体管M1的栅极和第二晶体管M2的栅极的电压(D)由低电平变为高电平时，第一晶体管M1由导通变为截止，第二晶体管M2由截止变为导通，使得第一晶体管M1的第二极的电压为电源电压(即此时第一晶体管M1第二极的电压为第一晶体管由导通变为截止之前，第一晶体管M1第二极的电压)，第二晶体管M2的第二极接地，以保证第一控制模块的输出端输出的电压(即第一晶体管M1的第二极的电压)可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压(第二晶体管M2的第二极的电压)可以为理想的低电平(接地)；当输入第一晶体管M1的栅极和第二晶体管M2的栅极的电压(D)由高电平变为低电平时， 第一晶体管M1由截止变为导通，第二晶体管M2由导通变为截止，使得第一晶体管M1的第二极的电压为电源电压，第二晶体管M2的第二极接地(即此时第二晶体管M2第二极的电压为第二晶体管M2由导通变为截止之前，第二晶体管M2第二极的电压)，以保证第一控制模块的输出端输出的电压(即第一晶体管M1的第二极的电压)可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压(第二晶体管M2的第二极的电压)可以为理想的低电平(接地)。从而本发明实施例提供的侦测时序错误的电路能够更加准确且快速地侦测该电路所在芯片出现的时序错误。

可选的，结合图5，如图9所示，或者结合图6，如图10所示，本发明实施例提供的侦测时序错误的电路中的上述第三控制模块13包括第八晶体管M8、第九晶体管M9和第三反向器134。

第八晶体管M8的栅极为第三控制模块13的控制端133，第八晶体管M8的第一极为第三控制模块13的输入端131，第八晶体管M8的第二极连接第九晶体管M9的第二极；第三反向器134的输入端1341连接第八晶体管M8的栅极，第三反相器134的输出端1342连接第九晶体管M9的栅极；第九晶体管M9的第一极为第三控制模块13的输出端132，其中，在输入第三控制模块13的控制端133的时钟信号为高电平的情况下，第三控制模块13控制所述第三控制模块13的输出端132与第三控制模块13的输入端131断开。

在本发明实施例提供的侦测时序错误的电路应用于正边沿触发器时，第三控制模块可以为图9或图10中所示的第三控制模块13的结构(以下称为第一结构)。在本发明实施例提供的侦测时序错误的电路应用于负边沿触发器时，图9或图10中所示的第三控制模块13的结构可以被替换为第二结构。第二结构具体可以为：图9或图10中的第九晶体管M9的栅极为第三控制模块13的控制端133，第九晶体管M9的第一极为第三控制模块13的输出端132，第九晶体管M9的第二极连接第八晶体管M8的第二极；第三反向器134的输入端1341连接第九晶体管M9的栅极，第三反相器134的输出端1342 连接第八晶体管M8的栅极；第八晶体管M8的第一极为第三控制模块13的输入端131；其中，在输入第三控制模块13的控制端133的时钟信号为低电平的情况下，第三控制模块13控制第三控制模块13的输出端132与第三控制模块13的输入端131断开。

可选的，上述第一结构，还可以通过另一种结构来实现。具体的，该第三控制模块包括第八晶体管和第九晶体管，并且第八晶体管的栅极为第三控制模块的控制端，第八晶体管的第一极为第三控制模块的输入端，第八晶体管的第二极连接第九晶体管的第二极；第九晶体管的栅极连接与第三控制模块的控制端的时钟信号周期相等相位相反的时钟信号；第九晶体管的第一极为第三控制模块的输出端。

可选的，上述第二结构，也可以通过另一种结构来实现。具体的，该第三控制模块包括第八晶体管和第九晶体管，并且第九晶体管的栅极为第三控制模块的控制端，第九晶体管的第一极为第三控制模块的输出端，第九晶体管的第二极连接第八晶体管的第二极；第八晶体管的栅极连接与第三控制模块的控制端的时钟信号周期相等相位相反的时钟信号；第八晶体管的第一极为第三控制模块的输入端。

本发明实施例中，在第三控制模块的结构为上述第一结构时，可以通过根据在输入第八晶体管的栅极的时钟信号为高电平的情况下，控制第八晶体管和第九晶体管均截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开；在第三控制模块的结构为上述第二结构时，可以通过根据在输入第九晶体管的栅极的时钟信号为低电平的情况下，控制第八晶体管和第九晶体管均截止的方法，来实现在输入第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制第三控制模块的输出端与第三控制模块的输入端断开。

可选的，本发明实施例中，上述第八晶体管可以为P沟道的 MOS管，上述第九晶体管可以为N沟道的MOS管。具体的，在第三控制模块的结构为上述第一结构时，在输入第八晶体管的栅极的时钟信号为高电平的情况下，经过第三反向器之后，输入第九晶体管的删极的时钟信号为低电平，从而可以在时钟信号为高电平的情况下，控制第八晶体管和第九晶体管均截止。在第三控制模块的结构为上述第二结构时，在输入第九晶体管的栅极的时钟信号为低电平的情况下，经过第三反向器之后，输入第八晶体管的栅极的时钟信号为高电平，从而可以在时钟信号为低电平的情况下，控制第八晶体管和第九晶体管均截止。

可选的，本发明实施例提供的如图9和图10所示的侦测时序错误的电路，在输入第八晶体管M8的栅极的时钟信号为高电平(即CLK为高电平)的情况下，当输入第一晶体管M1的栅极和第二晶体管M2的栅极的电压(D)由低电平变为高电平时，第一晶体管M1由导通变为截止，第二晶体管M2由截止变为导通，使得第一晶体管M1的第二极的电压为电源电压，第二晶体管M2的第二极接地，以保证第一控制模块的输出端输出的电压(即第一晶体管M1的第二极的电压)可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压(第二晶体管M2的第二极的电压)可以为理想的低电平(接地)；当输入第一晶体管M1的栅极和第二晶体管M2的栅极的电压(D)由高电平变为低电平时，第一晶体管M1由截止变为导通，第二晶体管M2由导通变为截止，使得第一晶体管M1的第二极的电压为电源电压，第二晶体管M2的第二极接地，以保证第一控制模块的输出端输出的电压(即第一晶体管M1的第二极的电压)可以为理想的高电平(电源电压)，第二控制模块的输出端输出的电压(第二晶体管M2的第二极的电压)可以为理想的低电平(接地)。从而本发明实施例提供的侦测时序错误的电路能够更加准确且快速地侦测该电路所在芯片出现的时序错误。

本发明实施例提供一种触发器，该触发器可以包括图2至图8 所示的任意一种侦测时序错误的电路和第一触发模块。示例性的，图11和图12以该触发器包括图2所示的侦测时序错误的电路和第一触发模块15为例进行说明。其中，上述侦测时序错误的电路中的第一控制模块11的控制端113为所述触发器的输入端，第一触发模块15的控制端151连接第二控制模块12的输出端122(如图11所示)，或者第一触发模块15的控制端151连接第一控制模块11的输出端112(如图12所示)，第一触发模块15的第一输入端152连接电源电压，第一触发模块15的第二输入端153接地，第一触发模块15的输出端154为该触发器的输出端。

需要说明的是，由于本发明实施例中图7和图8所示的侦测时序错误的电路中是以第七晶体管M7为P沟道的MOS管为例进行示例性的说明的，因此本发明实施例提供的包括如图7或图8所示的侦测时序错误的电路和第一触发模块(该第一触发模块的控制端连接第二控制模块的输出端)的触发器可以为正边沿触发器。

可以理解的是，图7和图8中的第七晶体管M7还可以为N沟道的MOS管，当图7和图8中的第七晶体管M7为N沟道的MOS管时，本发明实施例提供的包括如图7或图8所示的侦测时序错误的电路和第一触发模块(该第一触发模块的控制端连接第一控制模块的输出端)的触发器可以为负边沿触发器。

可选的，结合图11，如图13所示，本发明实施例提供的触发器的第一触发模块15可以包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第四反向器155。其中，第十晶体管M10的栅极连接第一时钟信号(在图13中表示为CLK)，第十晶体管M10的第一极为第一触发模块15的第一输入端152，并且第十晶体管M10的第一极连接第十三晶体管M13的第一极，第十晶体管M10的第二极连接第十一晶体管M11的第二极、第十三晶体管M13的栅极和第十五晶体管M15的栅极；第十一晶体管M11的栅极为第一触发模块15的第一控制端151，第十一晶体管M11的第一极连接第十二晶体管 M12的第二极；第十二晶体管M12的栅极连接第一时钟信号(在图13中表示为CLK)，第十二晶体管M12的第一极为第一触发模块15的第二输入端153，并且第十二晶体管M12的第一极连接第十五晶体管的第一极；第十三晶体管M13的第二极连接第十四晶体管M14的第二极和第四反向器155的输入端1551；第十四晶体管的栅极连接第一时钟信号(在图13中表示为CLK)，第十四晶体管M14的第一极连接第十五晶体管M15的第二极；第四反向器155的输出端1552为第一触发模块15的输出端154。

可选的，本发明实施例中，图13中上述第十晶体管M10和第十三晶体管M13可以为P沟道的MOS管，上述第十一晶体管M11、第十二晶体管M12、第十四晶体管M14和第十五晶体管M15可以为N沟道的MOS管。

可选的，结合图12，如图14所示，本发明实施例提供的触发器的第一触发模块15可以包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第四反向器155。其中，第十晶体管M10的栅极连接第一时钟信号(在图12中表示为CLK)，第十晶体管M10的第一极为第一触发模块15的第一输入端152，并且第十晶体管M10的第一极连接第十三晶体管M13的第一极，第十晶体管M10的第二极连接第十一晶体管M11的第二极；第十一晶体管M11的栅极为第一触发模块15的第一控制端151，第十一晶体管M11的第一极连接第十二晶体管M12的第二极、第十三晶体管M13的栅极和第十五晶体管M15的栅极；第十二晶体管M12的栅极连接第一时钟信号(在图12中表示为CLK)，第十二晶体管M12的第一极为第一触发模块15的第二输入端153，并且第十二晶体管M12的第一极连接第十五晶体管的第一极；第十三晶体管M13的第二极连接第十四晶体管M14的第二极；第十四晶体管的栅极连接第一时钟信号(在图12中表示为CLK)，第十四晶体管M14的第一极连接第十五晶体管M15的第二极和第四反向器155的输入端1551；第四反向器155的输出端 1552为第一触发模块15的输出端154。

可选的，本发明实施例中，图14中上述第十晶体管M10、第十一晶体管M11、第十三晶体管M13和第十四晶体管M14可以为P沟道的MOS管，上述第十二晶体管M12和第十五晶体管M15可以为N沟道的MOS管。

在图11和图13所示的触发器中，第一控制模块11、第二控制模块12、第三控制模块13和第一触发模块15，可以用于实现传统的正边沿触发器的功能，即在CLK信号的正边沿(即CLK信号由低电平变为高电平)时，该触发器的输出端(第一触发模块15的输出端155)输出的电压(图11和图13中表示为Q)等于输入该触发器的输入端的电压(图11和图13中表示为D)，在CLK信号的非正边沿时，该触发器的输出端输出的电压等于在CLK信号上一次正边沿时该触发器的输出端输出的电压。

在图12和图14所示的触发器中，第一控制模块11、第二控制模块12、第三控制模块13和第一触发模块15，可以用于实现传统的负边沿触发器的功能，即在CLK信号的负边沿(即CLK信号由高电平变为低电平)时，该触发器的输出端(第一触发模块15的输出端155)输出的电压(图12和图14中表示为Q)等于输入该触发器的输入端的电压(图12和图14中表示为D)，在CLK信号的非负边沿时，该触发器的输出端输出的电压等于在CLK信号上一次负边沿时该触发器的输出端输出的电压。

可选的，在图11至图14所示的触发器中，由于第一控制模块11、第二控制模块12、第三控制模块13和侦测模块14还可以组成侦测时序错误的电路，因此图11至图14所示的触发器除了可以用于实现传统的正边沿触发器或者传统的负边沿触发器的功能之外，还可以用于侦测该触发器所在的芯片是否出现时序错误，并且，相比于图1所示的正边沿触发器，可以更加准确且快速地侦测该触发器所在的芯片出现的时序错误。

本发明实施例提供的包括图2至图8所示的任意一种侦测时序 错误的电路和第一触发模块的触发器，可以为单相时钟触发器，相比于图1所示的双相时钟触发器，延迟和功耗较小，且电路结构简单。

本发明实施例提供一种触发器，该触发器可以包括图9或图10所示的侦测时序错误的电路和第二触发模块。示例性的，图15以该触发器包括图9所示的侦测时序错误的电路和第二触发模块16为例进行说明。其中，上述侦测时序错误的电路中的第一控制模块11的控制端113为所述触发器的输入端，第二触发模块16的输入端161连接第八晶体管M8的第二极，第二触发模块16的输出端162为该触发器的输出端。

需要说明的是，发明实施例提供的包括如图9或10所示的侦测时序错误的电路和第二触发模块的触发器可以为正边沿触发器。

当将图9或图10中的第三控制模块13的结构(即上述第一结构)，替换为上述第二结构时。本发明实施例提供的包括如图9或10所示的侦测时序错误的电路和第二触发模块的触发器可以为负边沿触发器。

可选的，结合图15，如图16所示，本发明实施例提供的第二触发模块16包括第五反向器163、第六反向器164、第十六晶体管M16、第十七晶体管M17、第七反向器165、第八反向器166和第九反向器167。

其中，第五反向器163的输入端1631为第二触发模块16的输入端161，第五反向器163的输入端1631连接第六反向器164的输出端1644，第五反向器163的输出端1632连接第六反向器164的输入端1641、第十六晶体管M16的第一极和第十七晶体管M17的第二极；第六反向器164的第一控制端1642连接第二时钟信号(图16中表示为第二时钟信号为与第一时钟信号周期相等相位相反的时钟信号)，第六反向器164的第二控制端1643连接第一时钟信号(图16中表示为CLK)；第十六晶体管M16的栅极连接第二时 钟信号，第十六晶体管M16的第二极连接第十七晶体管M17的第一极、第七反向器165的输入端1651和第八反向器166的输出端1664；第十七晶体管M17的栅极连接第一时钟信号；第七反向器166的输出端1662连接第八反向器166的输入端1661和第九反向器167的输入端1671；第八反向器166的第一控制端1662连接第一时钟信号，第八反向器166的第二控制端1663连接第二时钟信号；第九反向器167的输出端1672为第二触发模块16的输出端162。

可选的，图16中的第六反向器164和第八反向器166与本发明实施例中涉及到的其他反向器不同，本发明实施例中涉及到的其他反向器，在输入反向器的输入端的电压为高电平时，反向器的输出端的电压为低电平；在输入反向器的输入端的电压为低电平时，反向器的输入端的电压为高电平。图16中的第六反向器164可以在CLK为高电平的情况下，使第六反向器164与本发明实施例涉及到的其他反向器的工作状态相同，在CLK为低电平的情况下，使第六反向器164的输入端1641与第六反向器164的输出端1644之间断开，即无论输入第六反向器164的输入端1641的电压为高电平还是低电平，第六反向器164的输出端1644均无电压输出。图16中的第八反向器166可以在CLK为低电平的情况下，使第八反向器166与本发明实施例涉及到的其他反向器的工作状态相同，在CLK为高电平的情况下，使第八反向器166的输入端1661与第八反向器166的输出端1664之间断开，即无论输入第八反向器164的输入端1641的电压为高电平还是低电平，第八反向器166的输出端1664均无电压输出。

需要说明的是，上述图16所示触发器为正边沿触发器。可选的，本发明实施例中可以将图16所示的第三控制模块13替换为上述的第二结构，并且将第二触发模块16替换为第三结构，得到负边沿触发器。其中，第三结构具体可以为：图16中的第六反向器164的第一控制端1642连接第一时钟信号，第六反向器164的第二控制端1643连接的第二时钟信号；第八反向器166的第一控制端1662连 接第二时钟信号和第八反向器166的第二控制端1663连接第一时钟信号；第十六晶体管M16的栅极连接第一时钟信号，第十七晶体管M17的栅极连接第二时钟信号。

可选的，本发明实施例中，上述第十六晶体管可以为P沟道的MOS管，上述第十七晶体管可以为N沟道的MOS管。

在图15和图16所示的触发器中，第一控制模块11、第二控制模块12、第三控制模块13和第二触发模块16，可以用于实现传统的正边沿触发器的功能，即在CLK信号的正边沿(即CLK信号由低电平变为高电平)时，该触发器的输出端(第二触发模块16的输出端162)输出的电压(图15和图16中表示为Q)等于输入该触发器的输入端的电压(图15和图16中表示为D)，在CLK信号的非正边沿时，该触发器的输出端输出的电压等于在CLK信号上一次正边沿时该触发器的输出端输出的电压。

当将图15和图16所示的第三控制模块13替换为上述的第二结构，并且将第二触发模块16替换为第三结构时，在图15和图16所示的触发器中，第一控制模块11、第二控制模块12、第三控制模块13和第一触发模块15，可以用于实现传统的负边沿触发器的功能，即在CLK信号的负边沿(即CLK信号由高电平变为低电平)时，该触发器的输出端(第二触发模块16的输出端162)输出的电压(图15和图16中表示为Q)等于输入该触发器的输入端的电压(图15和图16中表示为D)，在CLK信号的非负边沿时，该触发器的输出端输出的电压等于在CLK信号上一次负边沿时该触发器的输出端输出的电压。

可选的，在图15和图16所示的触发器中，由于第一控制模块11、第二控制模块12、第三控制模块13和侦测模块14还可以组成侦测时序错误的电路，因此图13和图14所示的触发器除了可以用于实现传统的正边沿触发器的功能之外，还可以用于侦测该触发器所在的芯片是否出现时序错误，并且，相比于图1所示的正边沿触发器，可以更加准确且快速地侦测该触发器所在的芯片出现的时序 错误。

当将图15和图16所示的第三控制模块13替换为上述的第二结构，并且将第二触发模块16替换为第三结构时，图15和图16所示的触发器中，由于第一控制模块11、第二控制模块12、第三控制模块13和侦测模块14还可以组成侦测时序错误的电路，因此图15和图16所示的触发器除了可以用于实现传统的负边沿触发器的功能之外，还可以用于侦测该触发器所在的芯片是否出现时序错误，并且，相比于图1所示的正边沿触发器，可以更加准确且快速地侦测该触发器所在的芯片出现的时序错误。

本发明实施例提供的包括图9或图10所示的任意一种侦测时序错误的电路和第二触发模块的触发器可以为双向相时钟触发器。

本发明实施例提供一种锁存器，该锁存器可以包括图9或图10所示的侦测时序错误的电路和锁存模块。示例性的，图17以该锁存器包括图9所示的侦测时序错误的电路和锁存模块17为例进行说明。

其中，锁存模块17的控制端171为锁存器的输入端，锁存模块17的第一输入端172连接电源电压，锁存模块17的第二输入端173接地，锁存模块17的第一输出端174连接第一控制模块11的控制端113和第二控制模块12的控制端123，锁存模块17的第二输出端175连接第八晶体管M8的第二极，锁存模块17的第三输出端176为锁存器的输出端。

可选的，结合图17、如图18所示，本发明实施例提供的锁存模块17包括第十八晶体管M18、第十九晶体管M19，第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第十反向器177和第十一反向器178。

其中，第十八晶体管M18的栅极为锁存模块17的控制端171，第十八晶体管M18的栅极连接第二十一晶体管M21的栅极，第十八晶体管M18的第一极为锁存模块17的第一输入端172，并且第十八晶体管M18的第一极连接第二十二晶体管M22的第一极，第十八晶 体管M18的第二极连接第十九晶体管M19的第一极；第十九晶体管M19的栅极连接第二时钟信号，第十九晶体管M19的第二极为锁存模块的第二输出端177，第十九晶体管M19的第二极连接第二十晶体管M20的第二极、第二十二晶体管M22的栅极和、第二十三晶体管M23的栅极；第二十晶体管M20的栅极连接第一时钟信号，第二十晶体管M20的第一极连接第二十一晶体管M21的第二极；第二十一晶体管M21的第一极为锁存模块17的第二输入端173，并且第二十一晶体管M21的第一极连接第二十三晶体管M23的第一极接地；第二十二晶体管M22的第二极连接第二十三晶体管M23的第二极和第十反向器177的输入端1771，第十反向器177的输出端1772连接第十一反向器178的输入端1781，第十一反向器178的输出端1782为锁存模块17的第三输出端176。

可选的，本发明实施例中，上述第十八晶体管、第十九晶体管和第二十二晶体管均可以为P沟道的MOS管，上述第二十晶体管、第二十一晶体管和第二十三晶体管均可以为N沟道的MOS管。

可选的，在图17和图18所示的锁存器中，第一控制模块11、第二控制模块12和第三控制模块13和锁存模块17，用于实现传统的锁存器的功能。即在CLK信号为高电平时，该锁存器的输出端输出的电压(即锁存器的输出电压，图17和图18中表示为Q)等于输入该锁存器的输入端的电压(即锁存器的输入电压，图17和图18中标识为D)；在CLK为低电平时，该锁存器锁存(即锁存器的输出端输出的电压始终等于CLK变为低电平之前锁存器的输出端输出的电压)。

可选的，在图17和图18所示的锁存器中，由于第一控制模块11、第二控制模块12、第三控制模块13和侦测模块14还可以组成侦测时序错误的电路，因此图17和图18所示的锁存器除了可以用于实现传统锁存器的功能之外，还可以用于侦测该锁存器所在的芯片是否出现时序错误，并且，相比于图1所示的正边沿触发器，可以更加准确且快速地侦测该锁存器所在的芯片出现的时序错误。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1. 一种侦测时序错误的电路，其特征在于，包括：第一控制模块、第二控制模块、第三控制模块和侦测模块；所述第一控制模块的输入端连接电源电压，所述第一控制模块的输出端连接所述第三控制模块的输入端和所述侦测模块的第一输入端；所述第二控制模块的输入端接地，所述第二控制模块的输出端连接所述第三控制模块的输出端和所述侦测模块的第二输入端；

   所述第一控制模块，用于根据输入所述第一控制模块的控制端的电压，控制所述第一控制模块的输出端与所述第一控制模块的输入端连接或者断开；

   所述第二控制模块，用于根据输入所述第二控制模块的控制端的电压，控制所述第二控制模块的输出端与所述第二控制模块的输入端断开或者连接；

   所述第三控制模块，用于在输入所述第三控制模块的控制端的时钟信号为高电平或者低电平的情况下，控制所述第三控制模块的输出端与所述第三控制模块的输入端断开；

   所述侦测模块，用于对所述第一控制模块的输出端输出的电压和所述第二控制模块的输出端输出的电压进行运算，以生成侦测信号，所述侦测信号用于指示所述电路所在的芯片是否出现时序错误。
2. 根据权利要求1所述的电路，其特征在于，所述第一控制模块包括第一晶体管；其中，

   所述第一晶体管的栅极为所述第一控制模块的控制端，所述第一晶体管的第一极为所述第一控制模块的输入端，所述第一晶体管的第二极为所述第一控制模块的输出端。
3. 根据权利要求1或2所述的电路，其特征在于，所述第二控制模块包括第二晶体管；其中，

   所述第二晶体管的栅极为所述第二控制模块的控制端，所述第二晶体管的第一极为所述第二控制模块的输入端，所述第二晶体管的第二极为所述第二控制模块的输出端。
4. 根据权利要求1至3任意一项所述的电路，其特征在于，所述侦测模块包括第一反向器和或非门；其中，

   所述第一反向器的输入端为所述侦测模块的第一输入端，所述第一反向器的输出端连接所述或非门的第一输入端；所述或非门的第二输入端为所述侦测模块的第二输入端，所述或非门的输出端为所述侦测模块的输出端。
5. 根据权利要求1至3任意一项所述的电路，其特征在于，所述侦测模块包括第三晶体管、第四晶体管、第五晶体管、第六晶体管和第二反向器；其中，

   所述第三晶体管的栅极连接控制信号，所述第三晶体管的第一极连接电源电压，所述第三晶体管的第二极连接所述第四晶体管的第二极和所述第二反向器的输入端；所述第四晶体管的栅极为所述侦测模块的第一输入端，所述第四晶体管的第一极连接所述第五晶体管的第一极；所述第五晶体管的栅极为所述侦测模块的第二输入端，所述第五晶体管的第二极连接所述第六晶体管的第二极；所述第六晶体管的栅极连接所述控制信号，所述第六晶体管的第一极接地；所述第二反向器的输出端为所述侦测模块的输出端。
6. 根据权利要求1至5任意一项所述的电路，其特征在于，所述第三控制模块包括第七晶体管；其中，

   所述第七晶体管的栅极为所述第三控制模块的控制端，所述第七晶体管的第一极为所述第三控制模块的输入端，所述第七晶体管的第二极为所述第三控制模块的输出端。
7. 根据权利要求1至5任意一项所述的电路，其特征在于，所述第三控制模块包括第八晶体管、第九晶体管和第三反向器；

   所述第八晶体管的栅极为所述第三控制模块的控制端，所述第八晶体管的第一极为所述第三控制模块的输入端，所述第八晶体管的第二极连接所述第九晶体管的第二极；所述第三反向器的输入端连接所述第八晶体管的栅极，所述第三反相器的输出端连接所述第九晶体管的栅极；所述第九晶体管的第一极为所述第三控制模块的输出端；其 中，在输入所述第三控制模块的控制端的时钟信号为高电平的情况下，所述第三控制模块控制所述第三控制模块的输出端与所述第三控制模块的输入端断开；

   或者；

   所述第九晶体管的栅极为所述第三控制模块的控制端，所述第九晶体管的第一极为所述第三控制模块的输出端，所述第九晶体管的第二极连接所述第八晶体管的第二极；所述第三反向器的输入端连接所述第九晶体管的栅极，所述第三反相器的输出端连接所述第八晶体管的栅极；所述第八晶体管的第一极为所述第三控制模块的输入端；其中，在输入所述第三控制模块的控制端的时钟信号为低电平的情况下，所述第三控制模块控制所述第三控制模块的输出端与所述第三控制模块的输入端断开。
8. 一种触发器，其特征在于，包括如权利要求1至6任意一项所述的侦测时序错误的电路和第一触发模块；所述电路中的第一控制模块的控制端为所述触发器的输入端，所述第一触发模块的控制端连接所述电路中的第二控制模块的输出端或者连接所述电路中的第一控制模块的输出端，所述第一触发模块的第一输入端连接电源电压，所述第一触发模块的第二输入端接地，所述第一触发模块的输出端为所述触发器的输出端。
9. 一种触发器，其特征在于，包括如权利要求7所述的侦测时序错误的电路和第二触发模块；所述电路中的第一控制模块的控制端为所述触发器的输入端，所述第二触发模块的输入端连接所述电路中的第八晶体管的第二极，所述第二触发模块的输出端为所述触发器的输出端。
10. 一种锁存器，其特征在于，包括如权利要求7所述的侦测时序错误的电路和锁存模块；所述锁存模块的控制端为所述锁存器的输入端，所述锁存模块的第一输入端连接电源电压，所述锁存模块的第二输入端接地，所述锁存模块的第一输出端连接所述电路中的第一控制模块的控制端和所述电路中的第二控制模块的控制端，所述锁存模 块的第二输出端连接所述电路中的第八晶体管的第二极，所述锁存模块的第三输出端为所述锁存器的输出端。