CN105577170A

CN105577170A - 隔离控制电路

Info

Publication number: CN105577170A
Application number: CN201510992995.9A
Authority: CN
Inventors: 曹富强
Original assignee: WUXI HUADA GUOQI TECHNOLOGY CO LTD
Current assignee: WUXI HUADA GUOQI TECHNOLOGY CO LTD
Priority date: 2015-12-25
Filing date: 2015-12-25
Publication date: 2016-05-11
Anticipated expiration: 2035-12-25
Also published as: CN105577170B

Abstract

本发明提供一种与隔离单元和待关断区域集成在同一芯片内，隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端。

Description

隔离控制电路

技术领域

本发明涉及CMOS集成电路设计领域，且特别涉及一种隔离控制电路。

背景技术

现在深亚微米集成电路设计的超大规模集成电路设计中，经常会采用多电压域来控制功耗。一个芯片中通常会有多块电压区域。当不需要某一块区域的电路工作时，即可关断其供电电源VDD，杜绝该处逻辑的漏电以节省功耗。在有低功耗要求的手持设备中，这种降低功耗的手段尤其重要。

在CMOS逻辑电路中，简单地关断供电电源VDD可能会造成高阻态，类似于浮空的状态。因为电源的关断意味着这部分电路失去了驱动，这样输出就将处于不确定的非‘0’非‘1’逻辑值。同时，高阻态也意味着输出极容易受到噪声或者其它电路的干扰，从而使输出产生不受控制的变化。当该区域电路与其它区域连接时，就有可能造成逻辑错误，或者因为逻辑的中间态产生泄露电流引起功耗增加。

Isolationcell(隔离单元)就是为了避免高阻态而设计。图1和图2所示为隔离单元的两种形式，分别为与门和或门。EN、ENB为使能信号，分别为‘0’有效和‘1’有效。当使能信号有效时，A到Y的通路关断，Y输出为固定值。这样，就避免了该隔离单元和后续电路高阻态的不确定性。

在现有的集成电路中，当某一区域的供电电源被关闭时，需要外部逻辑电路产生隔离控制信号至隔离单元的使能端，从而使得隔离单元关闭。这种控制方式大大增加了电路设计的难度同时也增加了集成电路的体积。

发明内容

本发明为了克服现有隔离单元需要外部逻辑电路输出隔离控制信号进行使能从而造成电路设计复杂、电路体积庞大的问题，提供一种能简化逻辑设计，减小电路体积的隔离控制电路。

为了实现上述目的，本发明提供一种与隔离单元和待关断区域集成在同一芯片内，隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端。

于本发明一实施例中，检测级包括由第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管组成的交叉耦合对和第三PMOS管，第三PMOS管的栅极和漏极相连接后与交叉耦合对相连接，第三PMOS管的源极与待关断电源相连接，第一PMOS管的源极与待关断电源相连接，第二PMOS管的源极与常开电源相连接；

当待关断电源打开时为确保交叉耦合对的输出为0，需满足以下条件：

W₅/L₅＞[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]

其中，W₅、L₅分别为第三PMOS管的长和宽，W₂、L₂分别为第一NMOS管的长和宽，k_n为第一NMOS管和第二NMOS管与工艺有关的参数，k_p为第一PMOS管、第二PMOS管和第三PMOS管与工艺有关的参数，V_tp为第一PMOS管、第二PMOS管和第三PMOS管的阈值电压，V_tn为第一NMOS管和第二NMOS管的阈值电压；V_dd为待关断电源和常开电源正常供电时的电压；

当待关断电源关断时为确保交叉耦合对的输出由“0”转换为“1”，需满足以下条件：

0＜V_th＜V_ddth＜V_dd

其中，V_th为交叉耦合对的输出由“0”转换为“1”时第二PMOS管和第二NMOS管的转换阈值，V_ddth＝V_tp+V_th。

于本发明一实施例中，为保证待关断电源在打开时交叉耦合对稳定输出0，将第三PMOS管的尺寸设计如下：

W₅/L₅＞2[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]。

于本发明一实施例中，交叉耦合对的输出由“0”转换为“1”时第二PMOS管和第二NMOS管的漏源电流相等，即

\frac{k_{n}}{2} \frac{W_{4}}{L_{4}} {(V_{t h} - V_{t n})}^{2} = \frac{k_{p}}{2} \frac{W_{3}}{L_{3}} {(V_{d d} - V_{t h} - V_{t p})}^{2}

从上式推出转换阈值电压V_th

V_{t h} = \frac{\sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}} V_{t n} + V_{d d} - V_{t p}}{1 + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}}}

其中，W₃、L₃分别为第二PMOS管的长和宽，W₄、L₄分别为第二NMOS管的长和宽；

相应的，

V_{d d t h} = V_{t p} + V_{t h} = \frac{V_{d d} + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}} (V_{t h} + V_{t p})}{1 + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}}}

于本发明一实施例中，隔离控制电路还包括放大级，放大级电性连接在交叉耦合对的输出端，对检测级输出的信号进行放大。

于本发明一实施例中，放大级为由第四PMOS管和第三NMOS管组成，第四PMOS管的栅极和第三NMOS管的栅极相连接作为放大级的输入端与交叉耦合对的输出相连接，第四PMOS管的漏极和第三NMOS管的漏极相连接作为放大级的输出端。

于本发明一实施例中，隔离控制电路还包括驱动级，驱动级电性连接在放大级的输出端。

于本发明一实施例中，驱动级包括一个或两个反相器，每个反相器均由一个PMOS管和一个NMOS管耦合连接。

综上所述，本发明提供的隔离控制电路与现有技术相比，具有以下优点：

本发明提供的隔离控制电路与隔离单元和待关断区域集成在同一芯片内，隔离控制电路内的检测级检测待关断区域内待关断电源的电压变化，根据待关断电源的电压变化输出关断或打开信号至隔离单元的使能端，使得隔离单元输出稳定的且固定的信号，将待关断区域和其它区域稳定隔离。本发明提供的隔离控制电路可在芯片内部自动产生隔离控制信号至隔离单元的使能端而无需外部逻辑电路提供任何控制信号，大大简化了电路的逻辑设计，大大减小了电路的体积。

此外，通过设置检测级有五个MOS管组成，隔离控制电路的设计可与CMOS逻辑电路的工艺相兼容，不仅大大降低了电路体积，同时也大幅度降低了电路的设计以及制造成本。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1所示为与门形式的隔离单元。

图2所示为或门形式的隔离单元。

图3所示为本发明一实施例提供的隔离控制电路的电路原理图。

图4所示为隔离控制电路的布局应用示意图。

具体实施方式

图1所示为与门形式的隔离单元。图2所示为或门形式的隔离单元。图3所示为本发明一实施例提供的隔离控制电路的电路原理图。图4所示为隔离控制电路的布局应用示意图。请一并参阅图1至图4。

本实施例提供一种隔离控制电路，该隔离控制电路ISOG与隔离单元ISOO和待关断区域集成在同一芯片内。隔离控制电路ISOG电性连接隔离单元ISOO和待关断区域，隔离控制电路包括ISOG与待关断区域相连接的检测级1，检测级1检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元ISOO的使能端。

于本实施例中，检测级1包括由第一PMOS管M1、第一NMOS管M2、第二PMOS管M3和第二NMOS管M4组成的交叉耦合对和第三PMOS管M5。所述交叉耦合对的具体连接方式为：第一PMOS管M1和第一NMOS管M2的栅极相连接，两者的漏极相连接；同样的，第二PMOS管M3和第二NMOS管M4的栅极相连接，两者的漏极相连接；第一PMOS管M1和第一NMOS管M2的栅极与第二PMOS管M3和第二NMOS管M4的漏极相连接，第一PMOS管M1和第一NMOS管M2的漏极与第二PMOS管M3和第二NMOS管M4的栅极相连接，具体如图1所示。第一PMOS管M1的源极与待关断电源VDD相连接，第二PMOS管M3的源极与常开电源VDDG相连接。

第三PMOS管M5的栅极和漏极相连接后与交叉耦合对中第二PMOS管M3和第二NMOS管M4的栅极相连接，第三PMOS管M5的源极与待关断电源相连接。第三PMOS管M5为上拉MOS管，其目的是为了将第三PMOS管的漏端上拉至待关断电源VDD，即第三PMOS管M5的漏端电压随待关断电源VDD变化。为保证第三PMOS管M5能随待关断电源VDD变化，使得当待关断电源VDD打开时确保交叉耦合对的输出为“0”，需满足以下条件：

W₅/L₅＞[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]公式一

其中，W₅、L₅分别为第三PMOS管的长和宽，W₂、L₂分别为第一NMOS管的长和宽，k_n为第一NMOS管和第二NMOS管与工艺有关的参数，k_p为第一PMOS管、第二PMOS管和第三PMOS管与工艺有关的参数，V_tp为第一PMOS管、第二PMOS管和第三PMOS管的阈值电压，V_tn为第一NMOS管和第二NMOS管的阈值电压；V_dd为待关断电源和常开电源正常供电时的电压。

为具有更好的余量，优选的，设置第三PMOS管的长和宽满足以下公式：

W₅/L₅＞2[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]公式二

然而，本发明对此不作任何限定。于其它实施例中，设计者可根据实际的版图面积设计第三PMOS管M5的长和宽位于公式一和公式二之间的其它值。

具体而言，当待关断电源VDD打开，第三PMOS管M5的漏极为高电平“1”，即第二PMOS管M3和第二NMOS管M4的栅极输入高电平“1”，第二PMOS管M3截止，第二NMOS管M4导通，第二PMOS管M3和第二NMOS管M4的漏极输出低电平“0”。

而当待关断电源VDD关断过程中，其电压逐渐降到0，在开始时，检测级1的输出(即第一PMOS管M1和第一NMOS管M2的栅极)仍保持为“0”，第一PMOS管M1和第一NMOS管M2的漏极随待关断电源VDD变化逐渐下降，当待关断电源VDD下降到第二PMOS管M3和第二NMOS管M4切换的阈值时，检测级1的输出开始由“0”向“1”切换。

当第二PMOS管M3和第二NMOS管M4处于转换阈值时两个管子的漏源电压均为阈值电压V_th。当待关断电源VDD关断时为确保交叉耦合对的输出由0转换为1，需满足以下条件：

0＜V_th＜V_ddth＜V_dd公式三

其中，V_ddth＝V_tp+V_th，在待关断电源VDD关断时，第三PMOS管M5随待关断电源VDD变化，即第三PMOS管M5导通，漏源电源即为阈值电压V_tp，此时待关断电源VDD的电压值为V_ddth，V_ddth＝V_tp+V_th。

根据第二PMOS管M3和第二NMOS管M4漏源电流相等，可得：

\frac{k_{n}}{2} \frac{W_{4}}{L_{4}} {(V_{t h} - V_{t n})}^{2} = \frac{k_{p}}{2} \frac{W_{3}}{L_{3}} {(V_{d d} - V_{t h} - V_{t p})}^{2}

公式四

从上式推出转换阈值电压V_th

V_{t h} = \frac{\sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}} V_{t n} + V_{d d} - V_{t p}}{1 + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}}}

公式五

其中，W₃、L₃分别为第二PMOS管M3的长和宽，W₄、L₄分别为第二NMOS管M4的长和宽。

相应的，

V_{d d t h} = V_{t p} + V_{t h} = \frac{V_{d d} + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}} (V_{t h} + V_{t p})}{1 + \sqrt{\frac{k_{n} W_{4} / L_{4}}{k_{p} W_{3} / L_{3}}}}

公式六

根据公式五和公式六来设计第二PMOS管M3的长和宽和第二NMOS管M4的长和宽从而使得检测级能稳定的从“0”转换到“1”。

为能更快的实现输出至隔离单元的逻辑值发生变化，于本实施例中，隔离控制电路ISOG还包括放大级2，放大级2电性连接在交叉耦合对的输出端，对检测级1输出的信号进行放大。于本实施例中，放大级2为由第四PMOS管M6和第三NMOS管M7组成，第四PMOS管M6的栅极和第三NMOS管M7的栅极相连接作为放大级2的输入端与交叉耦合对的输出相连接，第四PMOS管M6的漏极和第三NMOS管M7的漏极相连接作为放大级2的输出端。

于本实施例中，隔离控制电路ISOG还包括驱动级3，驱动级3电性连接在放大级2的输出端，驱动级3可大幅度提高格力控制电路的驱动能力，如图3所示，具有驱动级3的隔离控制电路ISOG可同时驱动多个隔离单元ISOO。于本实施例中，驱动级3由一个反相器组成。该反相器由第五PMOS管M8和第四NMOS管M9耦合而成，此时驱动级3输出的逻辑状态与检测级1的输出的逻辑状态相同。具体而言，第五PMOS管M8的栅极和第四NMOS管M9的栅极相连接作为驱动级3的输入端并与放大级2的输出端相连接，第五PMOS管M8的漏极和第四NMOS管M9的漏极相连接作为驱动级3的输出，即整个隔离控制电路ISOG输出的逻辑状态与检测级1输出的逻辑状态相同。然而，本发明对驱动级3的具体结构不作任何限定。于其它实施例中，当需要驱动级3输出的逻辑状态与检测级1输出的逻辑状态相反时，可设置驱动级3包括两个反相器。

如图3所示，隔离单元ISOO为或门型(低电平使能有效)时，在通常应用中，隔离单元ISOO一般处于该电压区域与相邻区域的边界附近。当待关断电源VDD打开，即从0变化到V_dd时，在V_ddth附近隔离控制电路ISOG从1变为0，与隔离控制电路ISOG单元连接的隔离单元ISOO的使能端也由1变为0，隔离单元ISOO全部打开。当待关断电源VDD关断时，过程则相反，隔离单元ISOO全部关闭，实现待关断区域和其它区域的隔离。

综上所述，本发明提供的隔离控制电路与隔离单元和待关断区域集成在同一芯片内，隔离控制电路内的检测级检测待关断区域内待关断电源的电压变化，根据待关断电源的电压变化输出关断或打开信号至隔离区的使能端，使得隔离区输出稳定的且固定的信号，将待关断区和其它区域稳定隔离。本发明提供的隔离控制电路可在芯片内部自动产生隔离控制信号至隔离单元的使能端而无需外部逻辑电路提供任何控制信号，大大简化了电路的逻辑设计，大大减小了电路的体积。

虽然本发明已由较佳实施例揭露如上，然而并非用以限定本发明，任何熟知此技艺者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所要求保护的范围为准。

Claims

1.一种隔离控制电路，其特征在于，与隔离单元和待关断区域集成在同一芯片内，所述隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端。

2.根据权利要求1所述的隔离控制电路，其特征在于，所述检测级包括由第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管组成的交叉耦合对和第三PMOS管，第三PMOS管的栅极和漏极相连接后与交叉耦合对相连接，第三PMOS管的源极与待关断电源相连接，第一PMOS管的源极与待关断电源相连接，第二PMOS管的源极与常开电源相连接；

W₅/L₅＞[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]

0＜V_th＜V_ddth＜V_dd

3.根据权利要求2所述的隔离控制电路，其特征在于，为保证待关断电源在打开时交叉耦合对稳定输出“0”，将第三PMOS管的尺寸设计如下：

W₅/L₅＞2[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]。

4.根据权利要求2所述的隔离控制电路，其特征在于，交叉耦合对的输出由“0”转换为“1”时第二PMOS管和第二NMOS管的漏源电流相等，即

从上式推出转换阈值电压V_th

相应的，

。

5.根据权利要求1所述的隔离控制电路，其特征在于，所述隔离控制电路还包括放大级，所述放大级电性连接在交叉耦合对的输出端，对检测级输出的信号进行放大。

6.根据权利要求5所述的隔离控制电路，其特征在于，所述放大级为由第四PMOS管和第三NMOS管组成，第四PMOS管的栅极和第三NMOS管的栅极相连接作为放大级的输入端与交叉耦合对的输出相连接，第四PMOS管的漏极和第三NMOS管的漏极相连接作为放大级的输出端。

7.根据权利要求5所述的隔离控制电路，其特征在于，所述隔离控制电路还包括驱动级，所述驱动级电性连接在放大级的输出端。

8.根据权利要求7所述的隔离控制电路，其特征在于，所述驱动级包括一个或两个反相器，每个反相器均由一个PMOS管和一个NMOS管耦合连接。