CN104270145A - 一种多pdn型电流模rm逻辑电路 - Google Patents

Abstract

本发明公开了一种多PDN型电流模RM逻辑电路，通过电压摆幅控制电路和复合逻辑门电路组成RM逻辑电路，该RM逻辑电路实质为一种电流模电路，复合逻辑门电路中第四NMOS管、第五NMOS管和第六NMOS管组成第一下拉网络(PDN)，第九NMOS管、第十NMOS管和第十一NMOS管组成第二下拉网络(PDN)，多PDN型结构适用于实现复杂逻辑功能，由此实现多个逻辑门组成的电流模复合逻辑门电路功能；优点是在不影响电路功能的情况下，采用电流模技术能有效降低电路的功耗，本发明RM逻辑电路相对于现有电流模及传统RM逻辑电路，功耗、延时以及功耗延时积大幅度降低，经试验验证，本发明的RM逻辑电路在SMIC130nm工艺下，具有很好的低功耗效果。

Description

一种多PDN型电流模RM逻辑电路

技术领域

本发明涉及一种RM逻辑电路，尤其是涉及一种多PDN型电流模RM逻辑电路。

背景技术

数字电路可以基于传统布尔逻辑Traditional Boolean(TB)实现，也可以基于“或/异或”“与/同或”等运算集为基础的Reed-Muller(RM)逻辑来实现。研究表明，RM逻辑电路在实现成本、系统可测试性、电路性能改善(例如面积、速度、功耗等)等方面较TB逻辑更具优势。随着集成电路技术的进步，如今关于RM逻辑的研究受到了越来越多的重视，并取得了诸多研究成果，诸如基于与/或算符的逻辑函数与基于与/异或算符的逻辑函数之间的转化、关于逻辑函数的RM展开、RM函数的极性优化、RM函数的逻辑综合理论等。但这些研究大多局限于算法级、逻辑级等方面，在电路级、如基于电路结构的RM逻辑电路的低漏功耗设计技术方面则缺乏研究。如今的集成电路设计更多的是依靠逻辑单元库进行设计，然而传统逻辑单元库是面向TB逻辑的综合和优化而进行设计的，并未包含经过功耗优化的RM逻辑标准单元，更没有RM逻辑复合门逻辑单元

另一方面，由于最近几年，随着VLSI技术的飞速发展，便携式电子产品的功能越来越多，但功耗也随之增大。同传统结构电路相比，电流模电路具有高速、低功耗、抗干扰能力强等特点，特别适合在混合集成电路系统中应用，而且功率与开关频率无关，所以在高频下使用能降低功耗。综合以上信息，对于电流模RM逻辑的研究还属于空白，从实现电路成本、电路性能改善(例如面积、速度、功耗等)等方面考虑，电流模RM逻辑很有研究的意义。

发明内容

本发明所要解决的技术问题是提供一种在保证电路性能的情况下，可以有效减小电路延时、功耗和功耗延时积(PDP)的多PDN型电流模RM逻辑电路。

本发明解决上述技术问题所采用的技术方案为：一种多PDN型电流模RM逻辑电路，包括电压摆幅控制电路和复合逻辑门电路；

所述的电压摆幅控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一运算放大器，所述的第一PMOS管的源极、所述的第一PMOS管的衬底、所述的第二PMOS管的源极、所述的第二PMOS管的衬底、所述的第一NMOS管的栅极均接入电源，所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底和所述的第三NMOS管的源极均接地，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的第一运算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入端，所述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的栅极为所述的电压摆幅控制电路的第二信号输入端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制电路的信号输出端；

所述的复合逻辑门电路包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管N、第十一NMOS管和第十二NMOS管，所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第四PMOS管的源极、所述的第四PMOS管的衬底、所述的第五PMOS管的源极、所述的第五PMOS管的衬底均接入电源，所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底、所述的第七NMOS管的衬底、所述的第八NMOS管的衬底、所述的第九NMOS管的衬底、所述的第十NMOS管的衬底、所述的第十一NMOS管的衬底、所述的第十二NMOS管的衬底和所述的第十二NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第五PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连接，所述的第十二NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第一信号输入端，接入第一输入信号，所述的第五NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输入端，接入第二输入信号，所述的第六NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第三信号输入端，接入第三输入信号，所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的漏极相连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第十NMOS管N10的源极、所述的第十一NMOS管N11的源极与所述的第十二NMOS管的漏极相连接，所述的第七NMOS管的栅极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极与所述的第五PMOS管的漏极相连接，所述的第四PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的RM逻辑电路的第一信号输出端，所述的第三PMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输出端。

所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管、所述的第十NMOS管和所述的第十一NMOS管均为NMOS标准工艺下最小沟道长度的晶体管，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管的宽长比<1，所述的第三NMOS管和所述的第十二NMOS管的宽长比大于1。

所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管的宽长比均为.28/.39u，所述的第三NMOS管和所述的第十二NMOS管的宽长比均为.52/.13u。

与现有技术相比，本发明的优点在于通过电压摆幅控制电路和复合逻辑门电路组成RM逻辑电路，该RM逻辑电路实质为一种电流模电路，复合逻辑门电路中第四NMOS管、第五NMOS管和第六NMOS管组成第一下拉网络(PDN)，第九NMOS管、第十NMOS管和第十一NMOS管组成第二下拉网络(PDN)，多PDN型结构适用于实现复杂逻辑功能，由此实现多个逻辑门组成的电流模复合逻辑门电路功能，在不影响电路功能的情况下，采用电流模技术能有效降低电路的功耗，本发明RM逻辑电路相对于现有电流模及传统RM逻辑电路，功耗、延时以及功耗延时积大幅度降低，经试验验证，本发明的RM逻辑电路在SMIC130nm工艺下，具有很好的低功耗效果；

当第一NMOS管、第二NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和第十一NMOS管均为NMOS标准工艺下最小沟道长度的晶体管，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的宽长比均小于1时，在保证延时和输出波形的情况下，可进一步降低RM逻辑电路的功耗；

当第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的宽长比均为.28/.39u，第三NMOS管和第十二NMOS管的宽长比均为.52/.13u时，RM逻辑电路的功耗明显下降。

附图说明

图1为本发明的多PDN型电流模RM逻辑电路的原理框图；

图2为本发明的多PDN型电流模RM逻辑电路形成或非门和异或门组成的复合门时的电路图；

图3为图2的符号图；

图4为本发明的多PDN型电流模RM逻辑电路形成与非门和异或门组成的复合门时的电路图；

图5为图4的符号图；

图6为基于基本型电流模结构的NOR-XOR(Basic-NX)电路单元结构图；

图7为基于级联型电流模结构的NOR-XOR(Cascaded-NX)电路单元结构图；

图8为基于CMOS互补逻辑结构的NOR-XOR(CCMOS-NX)电路单元结构图；

图9为基于差分串联电压开关逻辑结构的NOR-XOR(DCVSL-NX)电路单元结构图；

图10为基于传输管逻辑结构的NOR-XOR(CPL-NX)电路单元结构图；

图11为基于传输门逻辑结构的NOR-XOR(TG-NX)电路单元结构图；

图12为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路功耗对比图；

图13为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路延时对比图；

图14为本发明的多PDN型电流模RM逻辑电路与现有技术的各种RM电路功耗延时积对比图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1和图2所示，一种多PDN型电流模RM逻辑电路，包括电压摆幅控制电路VSC和复合门逻辑电路，电压摆幅控制电路VSC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第一运算放大器F1，第一PMOS管P1的源极、第一PMOS管P1的衬底、第二PMOS管P2的源极、第二PMOS管P2的衬底、第一NMOS管N1的栅极均与电源V_DD相连接，第一NMOS管N1的衬底、第二NMOS管N2的衬底、第三NMOS管N3的衬底和第三NMOS管N3的源极均与地V_SS相连接，第一PMOS管P1的漏极、第一NMOS管N1的漏极和第一运算放大器F1的同相输入端相连接，第二NMOS管N2的栅极和第一运算放大器F1的反相输入端连接且其连接端为电压摆幅控制电路VSC的第一信号输入端，接入第一电压信号V_L，第二PMOS管P2的漏极与第二NMOS管N2的漏极相连接，第一NMOS管N1的源极、第二NMOS管N2的源极和第三NMOS管N3的漏极相连接，第三NMOS管N3的栅极为电压摆幅控制电路VSC的第二信号输入端，接入第二电压信号V_rfn，第一PMOS管P1的栅极、第二PMOS管P2的栅极和第一运算放大器F1的输出端连接且其连接端为电压摆幅控制电路VSC的信号输出端，输出控制电压信号V_rfp；

复合逻辑门电路包括第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11和第十二NMOS管N12，第三PMOS管P3的源极、第三PMOS管P3的衬底、第四PMOS管P4的源极、第四PMOS管P4的衬底、第五PMOS管P5的源极和第五PMOS管P5的衬底均与电源V_DD相连接，第四NMOS管N4的衬底、第五NMOS管N5的衬底、第六NMOS管N6的衬底、第七NMOS管N7的衬底、第八NMOS管N8的衬底、第九NMOS管N9的衬底、第十NMOS管N10的衬底、第十一NMOS管N11的衬底、第十二NMOS管N12的衬底和第十二NMOS管N12的源极均与地V_SS相连接，第三PMOS管P3的栅极、第四PMOS管P4的栅极、第五PMOS管P5的栅极均与电压摆幅控制电路VSC的信号输出端相连接，接入控制电压信号V_rfp，第十二NMOS管N12的栅极与电压摆幅控制电路VSC的第二信号输入端相连接，接入第二电压信号V_rfn，第四NMOS管N4的栅极和第九NMOS管N9的栅极连接且其连接端为RM逻辑电路的第一信号输入端，接入第一输入逻辑信号A，第五NMOS管N5的栅极和第十NMOS管N10的栅极连接且其连接端为RM逻辑电路的第二信号输入端，接入第二输入逻辑信号B，第六NMOS管N6的栅极和第十一NMOS管N11的栅极连接且其连接端为RM逻辑电路的第三信号输入端，接入第三输入逻辑信号C，第四NMOS管N4的源极、第五NMOS管N5的源极均和第六NMOS管N6的漏极相连接，第六NMOS管N6的源极、第七NMOS管N7的源极、第八NMOS管N8的源极、第九NMOS管N9的源极、第十NMOS管N10的源极、第十一NMOS管N11的源极和第十二NMOS管N12的漏极相连接，第七NMOS管N7的栅极、第九NMOS管N9的漏极、第十NMOS管N10的漏极、第十一NMOS管N11的漏极和第五PMOS管P5的漏极相连接，第四PMOS管P4的漏极和第八NMOS管N8的漏极连接且其连接端为RM逻辑电路的第一输出端，输出第一输出逻辑信号Y，第三PMOS管P3漏极、第四NMOS管N4的漏极、第五NMOS管N5的漏极、第七NMOS管N7的漏极和第八NMOS管N8的栅极连接且其连接端为RM逻辑电路的第二输出端，输出第二输出逻辑信号Yb。

本实施例中，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10和第十一NMOS管N11均为NMOS标准工艺下最小沟道长度的晶体管，第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5的宽长比<1，第三NMOS管N3和第十二NMOS管N12的宽长比大于1。

本实施例中，第一PMOS管P1/第二PMOS管P2、第三PMOS管P3、第四PMOS管P4和第五PMOS管P5的宽长比(W/L)为.28/.39u，其中沟道宽度为0.28u，沟道长度为0.39u，第三NMOS管N3和第十二NMOS管N12的宽长比(W/L)为.52/.13u，其中沟道宽度为0.52u，沟道长度为0.13u。

本实施例的多PDN型电流模RM逻辑电路的结构框图如图1所示，第四NMOS管N4、第五NMOS管N5和第六NMOS管N6组成第一下拉网络PDN1，第九NMOS管N9、第十NMOS管N10和第十一NMOS管N11组成第二下拉网络PDN2，第三PMOS管P3、第四PMOS管P4和第五PMOS管P5作为上拉电阻，第三NMOS管N3作为恒流源。第二电压信号V_rfn和控制电压信号V_rfp是偏置电压，控制电压信号V_rfp使第三PMOS管P3、第四PMOS管P4和第五PMOS管P5进入线性区，从而确定负载值，第一输入电压信号V_rfn控制第三NMOS管N3恒流源电流，第二电压信号V_rfn一般通过简单电流镜的偏置实现。图1所示的多PDN型电流模RM电路的逻辑表达式如下：

$\mathrm{Outb}=\stackrel{\&OverBar;}{\mathrm{PDN}1}\&CenterDot;\mathrm{PDN}2---\left(1\right)$

$\mathrm{Out}=\mathrm{PDN}1+\stackrel{\&OverBar;}{\mathrm{PDN}2}---\left(2\right)$

图2为本发明的多PDN型电流模RM逻辑电路形成或非门和异或门组成的复合门时的电路图，分析该电路可得到：

PDN1＝(A+B)C  (3)

PDN2＝A+B+C  (4)

$Y=\mathrm{PDN}1+\stackrel{\&OverBar;}{\mathrm{PDN}2}=(A+B)\&CenterDot;C+\stackrel{\&OverBar;}{A+B+C}=(A+B)\&CenterDot;C+\stackrel{\&OverBar;}{A+B}\&CenterDot;\stackrel{\&OverBar;}{C}=\stackrel{\&OverBar;}{A+B}\&CirclePlus;C---\left(5\right)$

本实施例的多PDN型电流模RM逻辑电路形成或非门和异或门组成的复合门(NOR-XOR)，其符号图如图3所示，具体工作原理如下所述：

电压摆幅控制电路的接入的电源电压V_DD＝1.2v，电压摆幅控制电路的第一信号输入端接入的第一电压信号V_L＝0.8v，电压摆幅控制电路的第二信号输入端接入的第二电压信号V_rfn＝1.0v，电压摆幅控制电路中第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3均打开，电压摆幅控制电路的正常工作并输出控制电压信号V_rfp，与此同时，复合门逻辑电路中的第三PMOS管P3、第四PMOS管P4、第五PMOS管P5、第十二NMOS管N12均打开；

当第一输入逻辑信号A＝0、第二输入逻辑信号B＝0、第三输入逻辑信号C＝0时，第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11均关闭，第七NMOS管N7被打开，RM逻辑电路的第二输出端放电至低电平，输出为低电平的第二输出逻辑信号Yb，此时第八NMOS管N8关闭，RM逻辑电路的第一输出端充电至高电平，输出为高电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝0、第二输入逻辑信号B＝0、第三输入逻辑信号C＝1时，第四NMOS管N4、第五NMOS管N5、第七NMOS管N7、第九NMOS管N9、第十NMOS管N10均关闭，第六NMOS管N6、第十一NMOS管N11均被打开，RM逻辑电路的第二输出端充电至高电平，输出为高电平的第二输出逻辑信号Yb，此时第八NMOS管N8打开，RM逻辑电路的第一输出端放电至低电平，输出为低电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝0、第二输入逻辑信号B＝1、第三输入逻辑信号C＝1时，第四NMOS管N4、第七NMOS管N7、第九NMOS管N9均关闭，第五NMOS管N5、第六NMOS管N6、第十NMOS管N10、第十一NMOS管N11均被打开，RM逻辑电路的第二输出端放电至低电平，输出为低电平的第二输出逻辑信号Yb，此时第八NMOS管N8关闭，RM逻辑电路的第一输出端充电至高电平，输出为高电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝0、第二输入逻辑信号B＝1、第三输入逻辑信号C＝0时，第四NMOS管N4、第六NMOS管N6、第七NMOS管N7、第九NMOS管N9、第十一NMOS管N11均关闭，第五NMOS管N5、第十NMOS管N10均被打开，RM逻辑电路的第二输出端充电至高电平，输出为高电平的第二输出逻辑信号Yb，此时第八NMOS管N8打开，RM逻辑电路的第一输出端放电至低电平，输出为低电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝1、第二输入逻辑信号B＝0、第三输入逻辑信号C＝0时，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第十NMOS管N10、第十一NMOS管N11均关闭，第四NMOS管N4、第九NMOS管N9均被打开，RM逻辑电路的第二输出端充电至高电平，输出为高电平的第二输出逻辑信号Yb，此时第八NMOS管N8打开，RM逻辑电路的第一输出端放电至低电平，输出为低电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝1、第二输入逻辑信号B＝0、第三输入逻辑信号C＝1时，第五NMOS管N5、第七NMOS管N7、第十NMOS管N10均关闭，第四NMOS管N4、第六NMOS管N6、第九NMOS管N9、第十一NMOS管N11均被打开，RM逻辑电路的第二输出端放电至低电平，输出为低电平的第二输出逻辑信号Yb，此时第八NMOS管N8关闭，RM逻辑电路的第一输出端充电至高电平，输出为高电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝1、第二输入逻辑信号B＝1、第三输入逻辑信号C＝1时，第七NMOS管N7关闭，第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第九NMOS管N9、第十NMOS管N10、第十一NMOS管N11均被打开，RM逻辑电路的第二输出端放电至低电平，输出为低电平的第二输出逻辑信号Yb，此时第八NMOS管N8关闭，RM逻辑电路的第一输出端充电至高电平，输出为高电平的第一输出逻辑信号Y，实现NOR-XOR功能；

当第一输入逻辑信号A＝1、第二输入逻辑信号B＝1、第三输入逻辑信号C＝0时，第六NMOS管N6、第七NMOS管N7、第十一NMOS管N11均关闭，第四NMOS管N4、第五NMOS管N5、第九NMOS管N9、第十NMOS管N10均被打开，RM逻辑电路的第二输出端充电至高电平，输出为高电平的第二输出逻辑信号Yb，此时第八NMOS管N8打开，RM逻辑电路的第一输出端放电至低电平，输出为低电平的第一输出逻辑信号Y，实现NOR-XOR功能。

实施例二：本实施例的电路结构与实施例一完全相同，改变输入RM电路中的第一输入逻辑信号、第二输入逻辑信号和第三输入逻辑信号就可以得到如图4所示的与非门和异或门组成的复合门，其符号图如图5所示。

本实施例中，RM逻辑电路的第一信号输入端接入的第一输入逻辑信号为Ab、RM逻辑电路的第二信号输入端接入的第二输入逻辑信号为Bb、RM逻辑电路的第三信号输入端接入的第三输入逻辑信号为Cb，其中， 为A的反相信号，为B的反相信号，为C的反相信号。

分析本实施例的RM逻辑电路，可得到：

$\mathrm{PDN}1=(\stackrel{\&OverBar;}{A}+\stackrel{\&OverBar;}{B})\stackrel{\&OverBar;}{C}---\left(6\right)$

$\mathrm{PDN}2=\stackrel{\&OverBar;}{A}+\stackrel{\&OverBar;}{B}+\stackrel{\&OverBar;}{C}---\left(7\right)$

或者为：

PDN1＝ABC  (8)

PDN2＝AB+C  (9)

以下比较本发明所提出的多PDN型电流模RM逻辑电路相对于传统的CCMOS-NX电路(如图6所示)、DCVSL-NX电路(如图7所示)、CPL-NX电路(如图8所示)、TG-NX电路(如图9所示)和现有的电流模Basic-NX电路(如图10所示)、Cascaded-NX电路(如图11所示)的性能特点，本发明中采用SMIC130nm标准工艺，其中SMIC130nm工艺标准下PMOS管和NMOS管的最小沟道长度分别为130nm。使用电路仿真工具HSPICE对这些电路结构进行了仿真比较分析。

表1所示为本发明的多PDN型电流模RM逻辑电路(NOR-XOR)与传统的CCMOS-NX电路、DCVSL-NX电路、CPL-NX电路、TG-NX电路及现有的电流模Basic-NX电路、Cascaded-NX电路在SMIC130nm标准工艺下的性能比较，对应的电路仿真中电源电压为1.2V。

表1 SMIC130nm标准工艺下NOR-XOR电路的性能比较

从表1中计算可知，与传统的CCMOS-NX、DCVSL-NX、CPL-NX、TG-NX电路相比，本发明提出的多PDN型电流模RM逻辑电路(NOR-XOR)在SMIC130nm工艺下功耗延时积分别节省了为64.1％、66.7％、30.8％及23.1％。而与现有的电流模Basic-NX电路、Cascaded-NX电路相比，本发明提出的多PDN型电流模RM逻辑电路(NOR-XOR)在SMIC130nm工艺下功耗延时积分别节省了为92.3％、125.6％。

图12、图13和图14给出了本发明的多PDN型电流模RM逻辑电路(NOR-XOR)与现有电流模及传统RM结构的功耗、延时以及功耗延时积对比图，分析图12、图13和图14可知，本发明的多PDN型电流模RM逻辑电路(NOR-XOR)在高频段具有很好的低功耗效果。

Claims (3)

1.一种多PDN型电流模RM逻辑电路，其特征在于包括电压摆幅控制电路和复合逻辑门电路；

所述的电压摆幅控制电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第一运算放大器，所述的第一PMOS管的源极、所述的第一PMOS管的衬底、所述的第二PMOS管的源极、所述的第二PMOS管的衬底、所述的第一NMOS管的栅极均接入电源，所述的第一NMOS管的衬底、所述的第二NMOS管的衬底、所述的第三NMOS管的衬底和所述的第三NMOS管的源极均接地，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第一运算放大器的同相输入端相连接，所述的第二NMOS管的栅极和所述的第一运算放大器的反相输入端连接且其连接端为所述的电压摆幅控制电路的第一信号输入端，所述的第二PMOS管的漏极与所述的第二NMOS管的漏极连接，所述的第一NMOS管的源极、所述的第二NMOS管的源极和所述的第三NMOS管的漏极连接，所述的第三NMOS管的栅极为所述的电压摆幅控制电路的第二信号输入端，所述的第一PMOS管的栅极、所述的第二PMOS管的栅极和所述的第一运算放大器的输出端连接且其连接端为所述的电压摆幅控制电路的信号输出端；

所述的复合逻辑门电路包括第三PMOS管、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管N、第十一NMOS管和第十二NMOS管，所述的第三PMOS管的源极、所述的第三PMOS管的衬底、所述的第四PMOS管的源极、所述的第四PMOS管的衬底、所述的第五PMOS管的源极、所述的第五PMOS管的衬底均接入电源，所述的第四NMOS管的衬底、所述的第五NMOS管的衬底、所述的第六NMOS管的衬底、所述的第七NMOS管的衬底、所述的第八NMOS管的衬底、所述的第九NMOS管的衬底、所述的第十NMOS管的衬底、所述的第十一NMOS管的衬底、所述的第十二NMOS管的衬底和所述的第十二NMOS管的源极均接地，所述的第三PMOS管的栅极、所述的第四PMOS管的栅极和所述的第五PMOS管的栅极均与所述的电压摆幅控制电路的信号输出端相连接，所述的第十二NMOS管的栅极与所述的电压摆幅控制电路的第二信号输入端连接，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第一信号输入端，接入第一输入信号，所述的第五NMOS管的栅极和所述的第十NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输入端，接入第二输入信号，所述的第六NMOS管的栅极和所述的第十一NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第三信号输入端，接入第三输入信号，所述的第四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的漏极相连接，所述的第六NMOS管的源极、所述的第七NMOS管的源极、所述的第八NMOS管的源极、所述的第九NMOS管的源极、所述的第十NMOS管N10的源极、所述的第十一NMOS管N11的源极与所述的第十二NMOS管的漏极相连接，所述的第七NMOS管的栅极、所述的第九NMOS管的漏极、所述的第十NMOS管的漏极、所述的第十一NMOS管的漏极与所述的第五PMOS管的漏极相连接，所述的第四PMOS管的漏极和所述的第八NMOS管的漏极连接且其连接端为所述的RM逻辑电路的第一信号输出端，所述的第三PMOS管的漏极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且其连接端为所述的RM逻辑电路的第二信号输出端。

2.根据权利要求1所述的一种多PDN型电流模RM逻辑电路，其特征在于所述的第一NMOS管、所述的第二NMOS管、所述的第三NMOS管、所述的第四NMOS管、所述的第五NMOS管、所述的第六NMOS管、所述的第七NMOS管、所述的第八NMOS管、所述的第九NMOS管、所述的第十NMOS管和所述的第十一NMOS管均为NMOS标准工艺下最小沟道长度的晶体管，所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管的宽长比<1，所述的第三NMOS管和所述的第十二NMOS管的宽长比大于1。

3.根据权利要求2所述的一种多PDN型电流模RM逻辑电路，其特征在于所述的第一PMOS管、所述的第二PMOS管、所述的第三PMOS管、所述的第四PMOS管和所述的第五PMOS管的宽长比均为.28/.39u，所述的第三NMOS管和所述的第十二NMOS管的宽长比均为.52/.13u。