CN106452395A - 一种多路时钟分发电路及电子设备 - Google Patents

一种多路时钟分发电路及电子设备 Download PDF

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Abstract

本申请实施例公开了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。该多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的第一端均与电源连接，每个时钟分发子电路的第二端均与第一开关的第一端连接，第一开关的第二端接地；每个时钟分发子电路均包括：第二开关，第三开关以及电容；电容的第一端经第二开关与电源连接且经第三开关与第一开关的第一端连接，电容的第二端接地；电容的第一端用于作为多路时钟分发电路的输出端；第一开关的导通和断开由第一时钟信号控制，第二开关的导通和断开由第二时钟信号控制，第三开关的导通和断开由第三时钟信号控制。

Description

一种多路时钟分发电路及电子设备
技术领域
本发明涉及电路领域，特别涉及一种多路时钟分发电路及电子设备。
背景技术
在模数转换器或者锁相环中，常常需要将一路高速的时钟分发成多路低速的并行时钟。同时，针对这些并行的时钟，相邻时钟之间需要确保比较精确的相位关系。否则，对于时间交织的模数转换器来说，高频的输入信号，在相邻时钟之间相位不匹配的情况下，会在频谱中引入与时钟及信号相关的谐波，从而影响转换的精度。以往的时间交织模数转换器，常常由于精度或者速度上，尚不能达到某一程度，而使并行时钟的相位匹配问题并没有凸现。随着速度与精度的继续提高，并行时钟的相位匹配问题，显得愈来愈严重。
传统的多路时钟分发电路常常采用串联D触发器来实现，由于每一路时钟均经过了不同的D触发器和输出驱动，不同通路间时钟相位的不匹配一般会达到皮秒级。其中，引入较大的不匹配的主要原因是，时钟经过了一个逻辑门。该逻辑门输出跳变点直接由PMOS管和NMOS管的阈值电压决定。由于每一路阈值电压的不匹配将直接造成不同通路间时钟相位偏差较大，从而导致各路时钟的相位匹配度较低。
发明内容
本发明提供了一种多路时钟分发电路及电子设备，能够提高多路时钟中各路时钟的相位匹配度。
本发明第一方面提供了一种多路时钟分发电路，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；其中，每个时钟分发子电路的结构功能一致；每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，即将每个时钟分发子电路并联于所述电源和所述第一开关之间；所述第一开关的第二端接地；
每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；
所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，即所述电容的第一端连接于所述第二开关与所述第三开关之间，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；
所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。所述第一时钟信号、所述第二时钟信号和所述第三时钟信号可以为周期性方波信号。
对于本发明提供的所述多路时钟分发电路，其中，每个所述时钟分发子电路的输出端Vout的边沿直接由同源时钟给出。即每个所述时钟分发子电路的输出端Vout的下降沿均由所述第一时钟信号的上升沿决定。从而使每个所述时钟分发子电路的输出端Vout的下降沿保持同步，提高多路时钟中各路时钟的相位匹配度。
结合本发明的第一方面，在第一方面的第一种实现方式中，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。通过MOS管的特性以及MOS管的导通和断开功能实现本发明中各开关的功能。
结合本发明第一方面的第一种实现方式，在第一方面的第二种实现方式中，所述第二开关包括第一P沟道金属氧化物半导体PMOS管，所述第一开关包括第一N沟道金属氧化物半导体NMOS管，所述第三开关包括第二NMOS管；
该实现方式中，具体的连接关系如下：所述第一PMOS管的源极与所述电源连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的漏极连接；所述第一PMOS管的栅极、所述第一NMOS管的栅极以及所述第二NMOS管的栅极均外接控制信号产生电路，所述控制信号产生电路用于产生时钟信号；
所述电容的第一端作为所述多路时钟分发电路的输出端与所述第一PMOS管的漏极和所述第二NMOS管的漏极连接。
该实现方式中，通过具体的PMOS管和NMOS管的互相搭配使用，以实达到本发明中各开关对应的功能和效果。
结合本发明的第一方面，在第一方面的第三种实现方式中，所述第一开关、所述第二开关和所述第三开关均为三极管。通过使用三极管的方式也能达到本发明提供的各开关对应的功能和效果，与MOS管类似。
结合本发明的第一方面，在第一方面的第四种实现方式中，所述第一开关、所述第二开关和所述第三开关均为互补金属氧化物半导体CMOS传输门。CMOS传输门也具备导通和断开功能，通过时钟信号控制该CMOS传输门的导通和断开，同样也能达到本发明提供的各开关对应的功能和效果。
结合本发明的第一方面或第一方面的第一至第四任一种实现方式，在第一方面的第五种实现方式中，所述第一开关在所述第一时钟信号为第一电平信号时导通，并在所述第一时钟信号为第二电平信号时断开；所述第二开关在所述第二时钟信号为第三电平信号时导通，并在所述第二时钟信号为第四电平信号时断开；所述第三开关在所述第三时钟信号为第五电平信号时导通，并在所述第三时钟信号为第六电平信号时断开。通过时钟信号输出的电平信号控制开关的导通和断开，例如，第一电平信号可以是高电平，那么对应的第二电平信号可以是低电平。
结合本发明第一方面的第五种实现方式，在第一方面的第六种实现方式中，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一开关和所述第三开关不同时保持导通状态。即在所述第二开关保持导通状态期间，所述第一开关保持导通状态时，所述第三开关保持断开状态；或者，所述第一开关保持断开状态时，所述第三开关保持导通或断开状态。
结合本发明第一方面的第六种实现方式，在第一方面的第七种实现方式中，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一时钟信号发生并完成至少一次从第三电平信号到第四电平信号的切换，所述第三时钟信号仅发生并完成一次从第六电平信号到第五电平信号的切换。即在所述第二开关保持导通状态期间，所述第一开关发生并完成至少一次从导通到断开的切换，而所述第三开关仅发生并完成一次从断开到导通的切换，且在此期间，所述第一开关和所述第三开关不同时保持导通状态即导通时间段不发生重合。
结合本发明第一方面的第五种实现方式，在第一方面的第八种实现方式中，在所述第二时钟信号为第二电平信号的起始时刻之后至所述第二时钟信号为第二电平信号的结束时刻之前，所述第一时钟信号发生并完成至少一次从第四电平信号到第三电平信号的切换，所述第三时钟信号仅发生并完成一次从第五电平信号到第六电平信号的切换。即在所述第二开关保持断开状态的期间，所述第一开关发生并完成至少一次从断开到导通的切换，所述第三开关仅发生并完成一次从导通到断开的切换，在此期间，所述第一开关的导通时间段和所述第三开关的导通时间段将会存在部分重合。
本发明第二方面提供了一种电子设备，所述电子设备包括上述第一方面的任一种实现方式提供的多路时钟分发电路。
附图说明
图1为本申请提供的多路时钟分发电路的一个组织结构示意图；
图2为本申请提供的多路时钟分发电路的另一组织结构示意图；
图3为本申请提供的多路时钟分发电路的另一组织结构示意图；
图4为本申请提供的多路时钟分发电路的时钟控制信号的一个时序图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请提出了一种全新的思路，使用同源时钟同时为多个通路提供统一时序，每条通路采用选通开关选择适合本通路的时序，能够从结构和原理上保证多路时钟中各路时钟之间的相位偏差控制在合理的范围。
本申请提供了一种多路时钟分发电路，如图1所示，该多路时钟分发电路包括电源VDD，第一开关K1，以及至少两个时钟分发子电路，每个时钟分发子电路的结构功能一致，每个时钟分发子电路内部的连接关系以及分别与电源VDD、第一开关K1的连接关系也保持一致。例如，图1中第一时钟分发子电路101与第二时钟分发子电路102的结构功能、连接关系等均保持一致。
以图1中的第一时钟分发子电路101为例进行说明，其余的时钟分发子电路可对应参考该第一时钟分发子电路101的相关说明进行理解，图1中第一时钟分发子电路101的第一端与该电源VDD连接，第一时钟分发子电路101的第二端与该第一开关K1的第一端连接。参照第一时钟分发子电路101的连接关系，对于多个时钟分发子电路的情况，则将每个时钟分发子电路并联于该电源VDD与该第一开关K1之间即可；该第一开关K1的第二端接地。
图1中，第一时钟分发子电路101包括如下结构：第二开关K2，第三开关K3以及电容C；
该电容C的第一端经该第二开关K2与该电源VDD连接且经该第三开关K3与该第一开关K1的第一端连接，即该电容C的第一端连接于该第二开关K2与该第三开关K3之间，该电容C的第二端接地；该电容C的第一端则可以作为该多路时钟分发电路的输出端Vout。
需要说明的是，该第一开关K1的导通和断开由第一时钟信号控制，该第二开关K2的导通和断开由第二时钟信号控制，该第三开关K3的导通和断开由第三时钟信号控制。其中，该第一时钟信号、该第二时钟信号和该第三时钟信号可以为周期性方波信号。
在本发明方案中，每个时钟分发子电路的输出端Vout的边沿直接由同源时钟给出。即每个时钟分发子电路的输出端Vout的下降沿均由上述第一时钟信号的上升沿决定。从而使每个时钟分发子电路的输出端Vout的下降沿保持同步，提高多路时钟中各路时钟的相位匹配度。
可选的，该第一开关K1在该第一时钟信号为第一电平信号时导通，并在该第一时钟信号为第二电平信号时断开；该第二开关K2在该第二时钟信号为第三电平信号时导通，并在该第二时钟信号为第四电平信号时断开；该第三开关K3在该第三时钟信号为第五电平信号时导通，并在该第三时钟信号为第六电平信号时断开。例如，在第一时钟信号为高电平1时，该第一开关K1导通；或者，在第一时钟信号为低电平0时，该第一开关K1导通，此处不作具体限定。同理，第二开关K2和第三开关K3的断开和导通方式此处也不作限定。
可选的，在该第二时钟信号为第一电平信号的起始时刻之后至该第二时钟信号为第一电平信号的结束时刻之前，该第一开关K1和该第三开关K3不同时保持导通状态。需要说明的是，该第二时钟信号为第一电平信号的起始时刻之后至该第二时钟信号为第一电平信号的结束时刻之前也即该第二开关K2保持导通状态持续的时长，该第一开关K1和该第三开关K3不同时保持导通状态，即在该第二开关K2保持导通状态期间，该第一开关K1保持导通状态时，该第三开关K3保持断开状态；或者，该第一开关K1保持断开状态时，该第三开关K3保持导通或断开状态。
具体的，在该第二时钟信号为第一电平信号的起始时刻之后至该第二时钟信号为第一电平信号的结束时刻之前，该第一时钟信号发生并完成至少一次从第三电平信号到第四电平信号的切换，该第三时钟信号仅发生并完成一次从第六电平信号到第五电平信号的切换。即在该第二开关K2保持导通状态期间，该第一开关K1发生并完成至少一次从导通到断开的切换，而该第三开关K3仅发生并完成一次从断开到导通的切换，且在此期间，该第一开关K1和该第三开关K3不同时保持导通状态即导通时间段不发生重合。
可选的，在该第二时钟信号为第二电平信号的起始时刻之后至该第二时钟信号为第二电平信号的结束时刻之前，该第一时钟信号发生并完成至少一次从第四电平信号到第三电平信号的切换，该第三时钟信号仅发生并完成一次从第五电平信号到第六电平信号的切换。需要说明的是，该第二时钟信号为第二电平信号的起始时刻之后至该第二时钟信号为第二电平信号的结束时刻之前也即该第二开关K2保持断开状态持续的时长，该第一开关K1发生并完成至少一次从断开到导通的切换，该第三开关K3仅发生并完成一次从导通到断开的切换，在此期间，该第一开关K1的导通时间段和该第三开关K3的导通时间段将会存在部分重合。
可选的，该第一开关K1、该第二开关K2和该第三开关K3可以均为金属氧化物半导体MOS管。
具体的，结合图2所示，该第二开关K2可以包括第一P沟道金属氧化物半导体PMOS管PM1，该第一开关K1可以包括第一N沟道金属氧化物半导体NMOS管NM1，该第三开关K3可以包括第二NMOS管NM2；
该第一PMOS管PM1的源极与该电源VDD连接，该第一PMOS管PM1的漏极与该第二NMOS管NM2的漏极连接，该第二NMOS管NM2的源极与该第一NMOS管NM1的漏极连接；该第一PMOS管PM1的栅极、该第一NMOS管NM1的栅极以及该第二NMOS管NM2的栅极均外接控制信号产生电路(未示出)，该控制信号产生电路用于产生时钟信号；
该电容C的第一端作为该多路时钟分发电路的输出端Vout与该第一PMOS管PM1的漏极和该第二NMOS管NM2的漏极连接。
可选的，上述每个时钟分发子电路的输出端Vout的上升沿也可以均由同一时钟的下降沿决定。该实现方式中，只需将图1中的电路结构做一个简单的变形，即将图1中每个时钟分发子电路接电源VDD的一端改为接地，而将每个时钟分发子电路经第一开关K1接地改为经第一开关K1接电源VDD即可实现。具体细节可参考图1实现方式进行理解，此处不再赘述。
下面结合图3所示的电路对本申请提供的多路时钟分发电路的工作原理进行说明。
图3中包括四条时钟分发子电路，现针对其中一条第一时钟分发子电路101在该多路时钟分发电路中的工作过程进行说明，其他支路可对应参考本说明。图3的第一支路中，用第一PMOS管PM1作为第二开关K2，用第一NMOS管NM1作为第一开关K1，用第二NMOS管NM2作为第三开关K3。其中，PM1、NM1和NM2的导通和断开均由周期性的时钟信号控制，该时钟信号为方波信号，结合图4所示时序的时钟信号，现截取NM1对应的时钟信号的一个周期为例进行说明，本说明并不限定该多路时钟分发电路工作的先后顺序。
图4中，截取了NM1对应的时钟信号的一个周期，并在该周期中划分了5个时刻区间，依次为t1、t2、t3、t4和t5。其中，t1为NM1对应的时钟信号为高电平的起始时刻，t2为NM1对应的时钟信号为高电平的结束时刻，t3为NM2对应的时钟信号为高电平的起始时刻，t4为PM1对应的时钟信号为低电平的结束时刻，t5为NM1对应的时钟信号为低电平的结束时刻。
在t1～t2期间，PM1接收到的时钟信号为低电平，PM1保持导通；NM1接收到的时钟信号为高电平，NM1保持导通；而NM2接收到的时钟信号为低电平，NM1保持断开。因此，图3中电容C作为多路时钟分发电路的输出端Vout的电压被上拉到电源VDD电压。在t2～t3期间，NM1接收到的时钟信号从高电平切换为低电平，发生并完成一次从导通到断开的切换，且在t2～t3期间NM1保持断开；NM2接收到的时钟信号从低电平切换为高电平，发生并完成一次从断开到导通的切换；PM1接收到的时钟信号为低电平，PM1保持导通。由于在t2～t3期间NM1保持断开，PM1保持导通，因此输出端Vout的电压依旧上拉为电源VDD电压。在t3～t4期间，NM1接收到的时钟信号为低电平，NM1保持断开，NM2接收到的时钟信号为高电平，NM2保持导通，PM1接收到的时钟信号为低电平，PM1保持导通，因此输出端Vout的电压依旧上拉为电源VDD电压。在t4～t5期间，NM1接收到的时钟信号为低电平，NM1保持断开，NM2接收到的时钟信号为高电平，NM2保持导通，PM1接收到的时钟信号为高电平，PM1保持断开；然而，NM2的导通的目的在于，为输出端Vout的电压下拉做准备。NM1对应的时钟信号是全速工作的时钟控制信号，在t5时刻，PM1保持断开，NM2保持导通，而NM1接收到的时钟信号从低电平切换为高电平，NM1导通，输出端Vout的电压被下拉到地。值得注意的是，结合图4所示时序的时钟信号，第一时钟分发子电路101的输出端Vout的下降沿由NM1的上升沿决定，对于其余的时钟分发子电路而言，每一条时钟分发子电路的输出端Vout的下降沿都是严格地由同一个NM1的上升沿决定的。可以使每一条时钟分发子电路的输出端Vout的下降沿保持同步，提高各时钟分发子电路之间时钟相位的匹配度，达到各时钟分发子电路间时钟相位低失配的目的。
可选的，该第一开关K1、该第二开关K2和该第三开关K3可以均为三极管。
可选的，该第一开关K1、该第二开关K2和该第三开关K3可以均为互补金属氧化物半导体CMOS传输门。
基于三极管或CMOS传输的实现方式可对应参考上述实施例中涉及MOS管的具体实现方式，此处不作详细描述。
本申请还提供了一种电子设备，该电子设备包括以上实施例所述的多路时钟分发电路。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必需的。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络设备上。可以根据实际的需要选择其中的部分或者全部设备来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案的全部或部分可以以软件产品的形式体现出来。该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：通用串行总线闪存盘(英文：USB flash disk)、移动硬盘、只读存储器(英文：read-only memory，ROM)、随机存取存储器(英文：random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案脱离权利要求的范围。

Claims (9)

1.一种多路时钟分发电路，其特征在于，所述多路时钟分发电路包括电源，第一开关，以及至少两个时钟分发子电路；
其中，每个所述时钟分发子电路的第一端均与所述电源连接，每个所述时钟分发子电路的第二端均与所述第一开关的第一端连接，所述第一开关的第二端接地；
每个所述时钟分发子电路均包括：第二开关，第三开关以及电容；
所述电容的第一端经所述第二开关与所述电源连接且经所述第三开关与所述第一开关的第一端连接，所述电容的第二端接地；所述电容的第一端用于作为所述多路时钟分发电路的输出端；
所述第一开关的导通和断开由第一时钟信号控制，所述第二开关的导通和断开由第二时钟信号控制，所述第三开关的导通和断开由第三时钟信号控制。
2.根据权利要求1所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为金属氧化物半导体MOS管。
3.根据权利要求2所述的多路时钟分发电路，其特征在于，所述第二开关包括第一P沟道金属氧化物半导体PMOS管，所述第一开关包括第一N沟道金属氧化物半导体NMOS管，所述第三开关包括第二NMOS管；
所述第一PMOS管的源极与所述电源连接，所述第一PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极与所述第一NMOS管的漏极连接；所述第一PMOS管的栅极、所述第一NMOS管的栅极以及所述第二NMOS管的栅极均外接控制信号产生电路，所述控制信号产生电路用于产生时钟信号；
所述电容的第一端作为所述多路时钟分发电路的输出端与所述第一PMOS管的漏极和所述第二NMOS管的漏极连接。
4.根据权利要求1所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为三极管。
5.根据权利要求1所述的多路时钟分发电路，其特征在于，所述第一开关、所述第二开关和所述第三开关均为互补金属氧化物半导体CMOS传输门。
6.根据权利要求1至5任一项所述的多路时钟分发电路，其特征在于，所述第一开关在所述第一时钟信号为第一电平信号时导通，并在所述第一时钟信号为第二电平信号时断开；所述第二开关在所述第二时钟信号为第三电平信号时导通，并在所述第二时钟信号为第四电平信号时断开；所述第三开关在所述第三时钟信号为第五电平信号时导通，并在所述第三时钟信号为第六电平信号时断开。
7.根据权利要求6所述的多路时钟分发电路，其特征在于，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一开关和所述第三开关不同时保持导通状态。
8.根据权利要求7所述的多路时钟分发电路，其特征在于，在所述第二时钟信号为第一电平信号的起始时刻之后至所述第二时钟信号为第一电平信号的结束时刻之前，所述第一时钟信号发生并完成至少一次从第三电平信号到第四电平信号的切换，所述第三时钟信号仅发生并完成一次从第六电平信号到第五电平信号的切换。
9.一种电子设备，其特征在于，包括如权利要求1至8任一项所述的多路时钟分发电路。
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