CN201869179U - 一种占空比可编程多相时钟产生电路 - Google Patents

Abstract

本实用新型涉及一种用于混合信号电路的占空比可编程多相时钟产生电路，属于集成电路中时钟电路产生技术领域。该占空比可编程多相时钟产生电路由LVDS时钟接收电路、可编程延时电路和不同占空比时钟产生及驱动电路依次连接组成。该电路接收一个参考时钟，并可以根据该参考时钟产生多相具有很强输出驱动能力的时钟，并且所输出时钟的占空比和相位均可以任意编程选择。非常适合于应用于超大规模混合信号电路中。

Description

一种占空比可编程多相时钟产生电路

技术领域

本实用新型属于集成电路技术领域，具体涉及一种用于混合信号电路的占空比可编程多相时钟产生电路。

背景技术

在半导体集成电路特别是混合信号芯片中，经常采用频率一样但是具有不同相位差的多个时钟。这样的多个时钟被称为多相时钟。例如在流水线模数转换器中就需要多相不交叠时钟控制相邻两级子级电路工作在相反的工作状态。在芯片实现时，这些多相时钟通常首先通常需要一个基准时钟信号经分频延时处理得到多相时钟，然后各相时钟经过传送各相时钟用的专用布线将多相时钟分配到所需的电路单元模块中。

将多相时钟进行传送时，为了将各相的时钟分别地传送，在传送M相的时钟(M为自然数)时，就需要M根的布线，随着M的变大，布线的面积随之增大。另外，传送时钟的距离长的话，在各相的时钟之间的途径长短的差距变大之外，和其他信号线之间的干扰等的影响也会变大，因而在各相的时钟之间的时滞就会增大。还有，时钟的频率高的话，对被传送的各相的时钟之间的占空比就会发生变化。各电路单元模块中所接收到的时钟就无法保证各相的时钟之间的相位关系，其结果就会导致电路的误操作。

对于多相时钟相位和占空比要求特别严格的应用场合，例如高速高精度的流水线模数转换器中，为避免由于各类非理想特性所带来的时钟相位和占空比变化引起的电路误操作，通常在芯片内部设置一个时钟校准模块。该模块首先对由参考基准时钟产生的各相时钟相位和占空比进行检测得到偏移误差，然后校准电路根据检测得到的偏移误差对多相时钟产生电路进行调整以补偿由于各类非理想特性所带来的时钟相位和占空比变化误差，达到时钟校准的目的。因此由必要提供一种相位和占空比可随时调整的多相时钟产生电路，以克服各类非理想特性对时钟信号的干扰。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种用于混合信号电路的占空比可编程多相时钟产生电路，克服了各类非理想特性对时钟信号的干扰。

按照本实用新型提供的技术方案，所述占空比可编程多相时钟产生电路包括：LVDS时钟接收电路、可编程延时电路和不同占空比时钟产生及驱动电路；所述LVDS时钟接收电路的片内基准时钟信号输出端连接可编程延时电路的输入端，可编程延时电路的n组具有不同延时特性的时钟输出端连接所述不同占空比时钟产生及驱动电路的输入端，不同占空比时钟产生及驱动电路输出m组具有不同占空比且具有驱动能力的输出时钟，其中n、m为正整数。LVDS为Low-Voltage Differential Signaling简写，意为低压差分信号。

所述LVDS时钟接收电路包括：第一～第四NMOS管，第五～第八PMOS管，电阻，第一输出缓冲器和第二输出缓冲器；第一NMOS管和第二NMOS管构成NMOS电流镜电路，第三NMOS管和第四NMOS管构成差分输入管，第一NMOS管的栅极连接到第二NMOS管的栅极和漏极，第二NMOS管的漏极同时连接到偏置电流，第一NMOS管和第二NMOS管源极均接地，第一NMOS管的漏极连接到第三NMOS管和第四NMOS管的源极，第三NMOS管和第四NMOS管的栅极分别连接到LVDS差分输入端，第三NMOS管和第四NMOS管的漏极分别连接第二、第一输出缓冲器的输入端，第一～第四NMOS管的衬底均接地；电阻连接在LVDS差分输入端之间；

第五PMOS管的栅极和漏极相连并连接到第二输出缓冲器的输入端，第六PMOS管的漏极连接到第二输出缓冲器的输入端，第六PMOS管的栅极连接到第一输出缓冲器的输入端，第八PMOS管的栅极和漏极相连并连接到第一输出缓冲器的输入端，第七PMOS管的漏极连接到第一输出缓冲器的输入端，第七PMOS管的栅极连接到第二输出缓冲器的输入端，第五～第八PMOS管的源极和衬底均接电源电压；第一、第二输出缓冲器分别有一个时钟输出。

所述可编程延时电路由n个相同的可编程延时单元串接组成。所述可编程延时单元包括：由两个反向器串接组成的缓冲器，一个由电容阵列和选择开关阵列构成的可编程延时负载模块；可编程延时负载模块包括p组负载电容和选择开关，每组中负载电容的顶极板连接到选择开关的下端，负载电容的底极板连接到地，选择开关的上端连接所述缓冲器的输出端；p为正整数。

所述不同占空比时钟产生及驱动电路包括：m组与门与输出驱动缓冲器的串接电路，每个驱动缓冲器由两个反向器串接组成；m个输出驱动缓冲器输出m相时钟，m≤n。

本实用新型的优点是：该占空比可编程多相时钟产生电路接收一个参考时钟，并可以根据该参考时钟产生多相具有很强输出驱动能力的时钟，并且所输出时钟的占空比和相位均可以任意编程选择，非常适合于应用于超大规模混合信号电路中。

附图说明

图1为本实用新型占空比可编程多相时钟产生电路的体系结构图。

图2为本实用新型LVDS接收电路的电路原理图。

图3为本实用新型可编程延时电路的系统结构图。

图4为本实用新型可编程延时单元的电路原理图。

图5为本实用新型不同占空比时钟产生及驱动电路原理图。

图6为本实用新型不同占空比时钟产生及驱动电路的一种工作波形图。

具体实施方式

下面结合附图和实例对本实用新型进行进一步详细的说明。

图1所示为本实用新型提出的占空比可编程多相时钟产生电路的体系结构图，由LVDS时钟接收电路1、可编程延时电路2和不同占空比时钟产生及驱动电路3依次连接组成。LVDS时钟接收电路1首先接收由外部输入的基准时钟信号CKp和CKn整形产生一个片内基准时钟信号CLK；可编程延时电路2根据输入的CLK信号产生n组具有不同延时特性的输出时钟CK1～CKn，其中n为正整数；同占空比时钟产生及驱动电路3将根据可编程延时电路2所产生的n组具有不同延时特性的输出时钟CK1～CKn生成m组具有不同占空比且具有一定驱动能力的输出时钟Clk1～Clkm，其中m为正整数。

图2为本实用新型LVDS接收电路的电路原理图。电路用于将LVDS时钟输入信号转换为片内具有电源地摆幅的时钟信号。电路构成包括NMOS管M1、M2、M3、M4，PMOS管M5、M6、M7、M8，电阻R1以及输出缓冲器21和22。

电路连接关系如下：NMOS管M1和M2构成简单的NMOS电流镜电路，NMOS管M3和M4构成差分输入管，M1的栅极连接到M2的栅极和漏极，M2的漏极同时连接到偏置电流Iref，M1和M2的源极均接地，M1的漏极连接到M3和M4的源极，M3和M4的栅极分别连接到LVDS差分输入信号In和Ip，M3和M4的漏极分别连接到输出缓冲器22和21的输入端，所有NMOS管的衬底均接地；电阻R1的两端分别连接到LVDS差分输入信号In和Ip；PMOS管M5的栅极和漏极相连并连接到输出缓冲器22的输入端，PMOS管M6的漏极连接到输出缓冲器22的输入端，PMOS管M6的栅极连接到输出缓冲器21的输入端，PMOS管M8的栅极和漏极相连并连接到输出缓冲器21的输入端，PMOS管M7的漏极连接到输出缓冲器21的输入端，PMOS管M7的栅极连接到输出缓冲器22的输入端，PMOS管M5、M6、M7和M8的源极和衬底均接电源电压；输出缓冲器22和21分别将各自的输入信号进行整形，同时提供一定的驱动能力，分别得到互补的摆幅为电源到地的输出时钟CLK和CLKn。

图3所示即为本实用新型中可编程延时电路的系统结构图。可编程延时电路由n个相同的可编程延时单元串接组成，其中n为单元个数可以是任意正整数。LVDS接收模块输出的时钟信号CLK首先进入可编程延时单元31，输出得到经过一次延时的时钟信号CK1；CK1进入可编程延时单元32，输出得到经过二次延时的时钟信号CK2；依次类推，最后一个可编程延时单元3n输出得到的是经过n次延时的时钟信号CKn。

图4为本实用新型可编程延时单元的电路原理图，电路包括一个由反向器411和412串接组成的缓冲器41，一个由电容阵列C1～Cp和选择开关阵列K1～Kp构成的可编程延时负载模块42，其中p为负载电容或选择开关个数可以是任意正整数。可编程延时负载模块42连接在缓冲器41的输出端，该电路通过控制信号控制选择开关阵列K1～Kp中开关状态实现改变缓冲器41的输出端负载电容大小的方式改变缓冲器41的输出时钟信号的延时特性。

可编程延时负载模块42内部包括p个负载电容和p个选择开关，第一电容C1的顶极板连接到第一选择开关K1的下端，第一电容C1的底极板连接到地，第一选择开关K1的上端连接到缓冲器41的输出端；第二电容C2的顶极板连接到第二选择开关K2的下端，第二电容C2的底极板连接到地，第二选择开关K2的上端连接到缓冲器41的输出端；第i电容Ci的顶极板连接到第i选择开关Ki的下端，第i电容Ci的底极板连接到地，第i选择开关Ki的上端连接到缓冲器41的输出端，i为大于1小于p的任意正整数；第p电容Cp的顶极板连接到第p选择开关Kp的下端，第p电容Cp的底极板连接到地，第p选择开关Kp的上端连接到缓冲器41的输出端。

图5为本实用新型不同占空比时钟产生及驱动电路原理图，电路包括m组与门510～5m0、m组输出驱动缓冲器511～5m1，其中m为输出多相时钟的相数，m为≤n的正整数。第一与门510的输入一端接可编程延时电路产生的经过一次延时的时钟信号CK1，另一输入端接可编程延时电路产生的经过s次延时的时钟信号CKs，输出端接第一输出驱动缓冲器511的输入端，第一输出驱动缓冲器511的输出为第一输出时钟ClK1；第二与门520的输入一端接可编程延时电路产生的经过二次延时的时钟信号CK2，另一输入端接可编程延时电路产生的经过r次延时的时钟信号CKr，输出端接第二输出驱动缓冲器521的输入端，第二输出驱动缓冲器521的输出为第二输出时钟ClK2；依次类推，第m-1与门5(m-1)0的输入一端接可编程延时电路产生的经过m-1次延时的时钟信号CKm-1，另一输入端接可编程延时电路产生的经过i次延时的时钟信号CKi，输出端接第m-1输出驱动缓冲器5(m-1)1的输入端，第m-1输出驱动缓冲器5(m-1)1的输出为第m-1输出时钟ClKm-1；第m与门5m0的输入一端接可编程延时电路产生的经过m次延时的时钟信号CKm，另一输入端接可编程延时电路产生的经过j次延时的时钟信号CKj，输出端接第m输出驱动缓冲器5m1的输入端，第m输出驱动缓冲器5m1的输出为第m输出时钟ClKm；其中所述i、j、s和r均为小于m的任意正整数。

图6所示为图5中不同占空比时钟产生及驱动电路的一种工作波形示意图，这里可编程延时电路产生的延时时钟共有5组分别为CK1～CK5，将可编程延时电路产生的第一组延时时钟CK1和第二组延时时钟CK2相与得到图中所示的第一输出时钟ClK1，将可编程延时电路产生的第一组延时时钟CK1和第五组延时时钟CK5相与得到图中所示的第二输出时钟ClK2，将可编程延时电路产生的第二组延时时钟CK2和第四组延时时钟CK4相与得到图中所示的第三输出时钟ClK3，将可编程延时电路产生的第三组延时时钟CK3和第五组延时时钟CK5相与得到图中所示的第四输出时钟ClK4。依次类推，可以将可编程延时电路产生的5组延时时钟CK1～CK5中的任意两组时钟相与便可以得到一组相位和占空比不同的新输出时钟。

Claims (5)

1.一种占空比可编程多相时钟产生电路，其特征是包括：LVDS时钟接收电路、可编程延时电路和不同占空比时钟产生及驱动电路；所述LVDS时钟接收电路的片内基准时钟信号输出端连接可编程延时电路的输入端，可编程延时电路的n组具有不同延时特性的时钟输出端连接所述不同占空比时钟产生及驱动电路的输入端，不同占空比时钟产生及驱动电路输出m组具有不同占空比且具有驱动能力的输出时钟，其中n、m为正整数。

2.根据权利要求1所述占空比可编程多相时钟产生电路，其特征在于所述LVDS时钟接收电路包括：第一～第四NMOS管(M1～M4)，第五～第八PMOS管(M5～M8)，电阻(R1)，第一输出缓冲器(21)和第二输出缓冲器(22)；

第一NMOS管(M1)和第二NMOS管(M2)构成NMOS电流镜电路，第三NMOS管(M3)和第四NMOS管(M4)构成差分输入管，第一NMOS管(M1)的栅极连接到第二NMOS管(M2)的栅极和漏极，第二NMOS管(M2)的漏极同时连接到偏置电流，第一NMOS管(M1)和第二NMOS管(M2)源极均接地，第一NMOS管(M1)的漏极连接到第三NMOS管(M3)和第四NMOS管(M4)的源极，第三NMOS管(M3)和第四NMOS管(M4)的栅极分别连接到LVDS差分输入端(In，Ip)，第三NMOS管(M3)和第四NMOS管(M4)的漏极分别连接第二、第一输出缓冲器(22，21)的输入端，第一～第四NMOS管(M1～M4)的衬底均接地；电阻(R1)连接在LVDS差分输入端之间；

第PMOS管(M5)的栅极和漏极相连并连接到第二输出缓冲器(22)的输入端，第六PMOS管(M6)的漏极连接到第二输出缓冲器(22)的输入端，第六PMOS管(M6)的栅极连接到第一输出缓冲器(21)的输入端，第八PMOS管(M8)的栅极和漏极相连并连接到第一输出缓冲器(21)的输入端，第七PMOS管(M7)的漏极连接到第一输出缓冲器(21)的输入端，第七PMOS管(M7)的栅极连接到第二输出缓冲器(22)的输入端，第五～第八PMOS管(M5～M8)的源极和衬底均接电源电压；第一、第二输出缓冲器(21，22)分别有一个时钟输出。

3.根据权利要求1所述占空比可编程多相时钟产生电路，其特征在于所述可编程延时电路由n个相同的可编程延时单元串接组成。

4.根据权利要求3所述占空比可编程多相时钟产生电路，其特征在于所述可编程延时单元包括：由两个反向器串接组成的缓冲器，一个由电容阵列(C1～Cp)和选择开关阵列(K1～Kp)构成的可编程延时负载模块；可编程延时负载模块包括p组负载电容和选择开关，每组中负载电容的顶极板连接到选择开关的下端，负载电容的底极板连接到地，选择开关的上端连接所述缓冲器的输出端；p为正整数。

5.根据权利要求1所述占空比可编程多相时钟产生电路，其特征在于所述不同占空比时钟产生及驱动电路包括：m组与门(510～5m0)与输出驱动缓冲器(511～5m1)的串接电路，每个驱动缓冲器由两个反向器串接组成；m个输出驱动缓冲器输出m相时钟，m≤n。

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