JP4412788B2 - パラレル−シリアル変換回路 - Google Patents
パラレル−シリアル変換回路 Download PDFInfo
- Publication number
- JP4412788B2 JP4412788B2 JP2000013816A JP2000013816A JP4412788B2 JP 4412788 B2 JP4412788 B2 JP 4412788B2 JP 2000013816 A JP2000013816 A JP 2000013816A JP 2000013816 A JP2000013816 A JP 2000013816A JP 4412788 B2 JP4412788 B2 JP 4412788B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- conductivity type
- selector
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
この発明は、パラレル−シリアル変換回路(SERIALLZER)に関するものであり、例えばイーサネット(Ether Net)等の高速ネットワークスイッチからなるシステムに利用される。
【0002】
【従来の技術】
LVDS(Low Voltage Differential Signaling)に使用されるシリアル−パラレル変換回路は、近年における、LVDSのデータ転送量と、クロック周波数の向上から、ますます高速変換が要求されている。
【0003】
しかし、従来の回路では、例えばパラレル−シリアル変換回路では、10:1の変換を125MHzのクロックを用いて行う場合、内部回路に125MHz×10=1.25GHzという極めて高速のクロックが必要であった。
このような高速のクロックを用いることは、設計上大きな制約を課し、LVDSの高速性のネックとなっていた。
【0004】
図7にパラレル−シリアル変換回路の従来回路例を示す。
シリアル出力を得るフィリップフロップ回路1の制御のため125MHzのクロック信号を1.25GHzに高速化する逓倍回路8が必要であった。
【0005】
【発明が解決しようとする課題】
この発明は、上述した従来技術の問題点を解決するためになされたものであり、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うパラレル−シリアル変換回路を得ようとするものである。
【0006】
【課題を解決するための手段】
第1の発明に係るパラレル−シリアル変換回路では、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、入力クロックを入力とし、前記セレクタ制御回路の入力信号となるPLL回路とを備え、前記PLL回路の電圧制御発振回路から導出された信号を前記セレクタ制御回路に印加してシリアル変換制御を行なわせるようにしたものである。
【0007】
第2の発明に係るパラレル−シリアル変換回路では、PLL回路から導出される任意のn番目の信号がセット信号に入力され、n+1番目の信号がリセット信号に入力され出力がn番目のセレクタ制御信号となる、RSラッチ回路とワンショットパルス生成回路とにより構成されるセレクタ制御回路を備えるようにしたものである。
【0008】
第3の発明に係るパラレル−シリアル変換回路では、セレクタ制御回路におけるRSラッチ回路に使用される2入力NOR回路の構成を、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにしたものである。
【0009】
第4の発明に係るパラレル−シリアル変換回路では、第3の発明において、第1導電型トランジスタのソース/ドレイン及び第2導電型トランジスタとを対をなすように直列に接続し、前記第1導電型トランジスタ及び前記第2導電型トランジスタの接続点に接続する2入力NOR回路を備えるものである。
【0010】
【発明の実施の形態】
実施の形態1.
この発明による実施の形態1を、図1および図2について説明する。
図1は、この発明による実施の形態1における回路構成を示す接続図である。図2は、動作タイミングを示す波形図である。
図において、1はフィリップフロップ回路、2はセレクタ回路、3はPLL回路、4は選択信号発生回路からなるセレクタ制御回路である。
【0011】
この回路の動作を説明する。
まず、パラレルデータDINをフィリップフロップ回路1に低速クロック信号TxCLKで取り込み、フィリップフロップ回路1の出力信号FFOUT を得る。
また、低速クロック信号TxCLKはPLL回路3に入力され、PLL回路3内部の電圧制御発振回路VCOのTAPから遅延線を介して信号を取り出す。
この遅延線を介して取り出された信号からパラレルデータFFOUT をシリアル化するセレクタ回路2の制御信号Select−Signalを生成する。
制御信号Select−Signalが「Hi」の期間パラレルデータがそれぞれ1本のみ選択され、シリアルデータを得る。
【0012】
ここで、従来回路では入力クロックの10倍の周波数のクロックが必要であったが、本回路では入力クロックより高い周波数を有する信号は使用しないため、高速性に向く。
【0013】
この発明による実施の形態1によれば、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路1と、フィリップフロップ回路1の出力を入力とし、シリアルデータを出力するセレクタ回路2と、セレクタ回路2のシリアル変換制御を行うセレクタ制御回路4と、入力クロックを入力とし、セレクタ制御回路4の入力信号となるPLL回路3とを備え、PLL回路3の電圧制御発振回路から導出された信号をセレクタ制御回路4に印加してシリアル変換制御を行なわせるようにしたので、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うパラレル−シリアル変換回路を得ることができる。
【0014】
実施の形態2.
この発明による実施の形態2を、図3ないし図5について説明する。
この実施の形態2は、図1に示した実施の形態1におけるセレクタ制御回路4の具体的構成を開示するものである。
【0015】
実施の形態1におけるセレクタ回路2の制御信号は、制御信号の「Hi」幅が入力クロックのデューティ(duty)が変動に連動してしまうことは、仕様上、またタイミング設計上大きな問題がある。
この問題に対する対策として、セレクタの制御信号発生回路を以下のような回路構成することで、入力クロックのデューティに依存せず常に一定のセレクト時間(「Hi」幅)を有する制御信号を生成することが可能である。
【0016】
図3において、5はPLL回路3(図1)の電圧制御発振回路から印加されるクロック信号CLK 0〜CLK 9に応じてセレクタ回路2(図1)を制御するための選択パルスSEL 0〜SEL 9を発生する選択パルスブロックSEL_PULSEである。
【0017】
選択パルスブロック5のセット端子Sには、PLL回路3(図1)の電圧制御発振回路からの任意のn番目の信号が印加され、そのリセット端子Rには、PLL回路3(図1)の電圧制御発振回路からの任意のn+1番目の信号が印加されて、その出力信号はn番目のセレクタ制御信号となる。
例えば、図3において上下に並設表示された選択パルスブロックSEL_PULSE:5のうち、上から2番目の選択パルスブロック5のセット端子SにはPLL回路3(図1)の電圧制御発振回路からの信号CLK 1が印加され、そのリセット端子Rには、PLL回路3(図1)の電圧制御発振回路からCLK 2が印加され、その出力信号はセレクタ制御信号SEL 1となる。
【0018】
図4は、選択パルスブロック5の論理構成を示すものである。図5は、選択パルスブロック5における動作を示すタイミング図である。
図4において、6は信号S,信号Rを受けワンショットパルスX,Yを生成するワンショットパルス生成回路、7はRSラッチ回路である。
ここで、ワンショットパルス生成回路6により、S信号,R信号から、ワンショットパルスX,Yを生成し、ラッチ回路7の入力とする。S信号はラッチ回路7の出力OUTを「Hi」に立ち上げ、R信号はラッチ回路7の出力を「Low」に立ち下げする。
すなわち、PLL回路3(図1)における電圧制御発振回路から遅延線を介して印加される信号の立ち上がりエッジのみを使用することで、PLL回路の遅延線のデューティ、すなわち入力クロックのデューティに依存せず常に一定のセレクト時間(「Hi」幅)を有する制御信号を生成することが可能である。
【0019】
この発明による実施の形態2によれば、PLL回路から導出される任意のn番目の信号がセット信号に入力され、n+1番目の信号がリセット信号に入力され出力がn番目のセレクタ制御信号となる、RSラッチ回路7とワンショットパルス生成回路6とにより構成されるセレクタ制御回路を備えたので、セレクタ制御回路の回路を工夫することで、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【0020】
実施の形態3.
この発明による実施の形態3を、図6について説明する。
図6は、実施の形態3における構成を従来の技術における構成と対比して示すものである。
【0021】
実施の形態2において、選択パルスブロックSEL_PULSE:5のRSラッチ回路7に使用される2入力NORは、セレクト制御信号のパルス幅の管理上、立ち上がり時間と、立ち下がり時間が一致していることが望ましい。
しかし、従来の2入力NOR回路は、図6(a)のように、PchトランジスタP11,P12およびNchトランジスタN11,N12で構成したものにおいて、Pchシリアル,Nchパラレル構成となっており、立ち上がり時間と立ち下がり時間は一致しない。
【0022】
そこで、2入力NOR回路7(図4)を、図6(b)のように、その回路構成として、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにすることで、回路的な対称性が確保でき、立ち上がり時間と、立ち下がり時間をほぼ一致させることができる。
【0023】
すなわち、この発明による実施の形態3を示す図6(b)では、2入力NOR回路を、電源と接地部位との間にソース,ドレインを直列に接続されたPchトランジスタP1,P2およびNchトランジスタN1,N2、ならびに、電源と接地部位との間にソース,ドレインを直列に接続されたPchトランジスタP3,P4およびNchトランジスタN3,N4で構成し、入力Xを受けるPchトランジスタP1のゲートをPchトランジスタP4およびNchトランジスタN3,N4のゲートに接続し、入力Yを受けるPchトランジスタP2のゲートをPchトランジスタP3およびNchトランジスタN1,N2のゲートに接続している。
【0024】
この発明による実施の形態3によれば、セレクタ制御回路におけるRSラッチ回路に使用される2入力NOR回路の構成を、両方の入力X,Yから見てたすきがけ構成にすよるように、PchトランジスタP1〜P4とNchトランジスタN1〜N4とをソースとドレインを直列に接続した対をなすトランジスタ直列接続体を設け、PchトランジスタP2,P4とNchトランジスタN1,N3との接続点から出力Oを導出する2入力NOR回路7を備え、前記一方のトランジスタ接続体のPchトランジスタP1ならびにPchトランジスタP2およびNchトランジスタN1,N2のゲートにそれぞれ印加される入力X,Yを、他方のトランジスタ直列接続体のPchトランジスタP4およびNchトランジスタN3,N4ならびにPchトランジスタP3のゲートに印加するようにし、立ち上がり時間と立下り時間を一致させるようにしたので、PchトランジスタとNchトランジスタを用いた2入力NOR回路を設けたセレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【0025】
【発明の効果】
第1の発明によれば、入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、入力クロックを入力とし、前記セレクタ制御回路の入力信号となるPLL回路とを備え、前記PLL回路の電圧制御発振回路から導出された信号を前記セレクタ制御回路に印加してシリアル変換制御を行なわせるようにしたので、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、高速なパラレル−シリアル変換を行うことが可能となる。
【0026】
第2の発明によれば、PLL回路から導出される任意のn番目の信号がセット信号に入力され、n+1番目の信号がリセット信号に入力され出力がn番目のセレクタ制御信号となる、RSラッチ回路とワンショットパルス生成回路とにより構成されるセレクタ制御回路を備えたので、セレクタ制御回路の回路を工夫することで、内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【0027】
第3の発明によれば、セレクタ制御回路におけるRSラッチ回路に使用される2入力NOR回路の構成を、両方の入力から見てたすきがけ構成にし、立ち上がり時間と立下り時間を一致させるようにしたので、セレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【0028】
第4の発明によれば、第3の発明において、第1導電型トランジスタのソース/ドレイン及び第2導電型トランジスタとを対をなすように直列に接続し、前記第1導電型トランジスタ及び前記第2導電型トランジスタの接続点に接続する2入力NOR回路を備えるようにしたので、第1導電型トランジスタ及び第2導電型トランジスタを用いた2入力NOR回路を設けたセレクタ制御回路の回路を工夫することで、セレクタ制御回路の立ち上がり時間と立ち下がり時間を一致させ、かつ内部回路に入力クロックの周波数より高い周波数の信号を用いることなく、かつ入力クロックのデューティに依存せず、高速なパラレル−シリアル変換を行うことが可能となる。
【図面の簡単な説明】
【図1】 この発明による実施の形態1における回路構成を示す接続図である。
【図2】 この発明による実施の形態1における動作タイミングを示す波形図である。
【図3】 この発明による実施の形態2における回路構成を示す接続図である。
【図4】 この発明による実施の形態2における選択パルスブロックの論理構成を示す図である。
【図5】 この発明による実施の形態2における動作タイミングを示す波形図である。
【図6】 この発明による実施の形態3における回路構成を示す接続図である。
【図7】 従来技術における回路構成を示す接続図である。
【符号の説明】
1 フィリップフロップ回路、2 セレクタ回路、3 PLL回路、4 セレクタ制御回路、5 選択パルスブロック、6 ワンショットパルス発生回路、7 2入力NOR回路を用いたRSラッチ回路。
Claims (5)
- 第1の周波数の入力クロックを入力とし、パラレルデータを取り込むフィリップフロップ回路と、
前記フィリップフロップ回路の出力を入力とし、シリアルデータを出力するセレクタ回路と、
前記セレクタ回路のシリアル変換制御を行うセレクタ制御回路と、
前記入力クロックを入力とし、前記入力クロックをそれぞれ異なる期間遅延させた前記第1の周波数を有する複数の制御クロックを出力するPLL回路とを備え、
前記セレクタ制御回路は、前記PLL回路の電圧制御発振回路から導出された各前記制御クロックの立ち上がりエッジのみに応じて複数のセレクタ制御信号を生成し、生成した前記複数のセレクタ制御信号を前記セレクタ回路に印加してシリアル変換制御を行なうことを特徴とするパラレル−シリアル変換回路。 - 前記セレクタ制御回路は、m個(mは2以上の整数)の制御信号生成部を含み、
前記m個の制御信号生成部の各々は、前記PLL回路から導出された徐々に前記入力クロックからの遅延時間が増加するm個の制御クロックのうちの所定の2つに応じてセレクタ制御信号を発生し、
前記m個の制御信号生成部の各々は、第1および第2のワンショットパルス生成回路ならびにRSラッチ回路を有し、
任意のn番目(nは1以上m−1以下の整数)制御信号生成部は、n番目の制御クロックが前記第1のワンショットパルス生成回路に入力され、n+1番目の制御クロックが前記第2のワンショットパルス生成回路に入力され、前記第1および第2のワンショットパルス生成回路の出力がそれぞれセットおよびリセット信号として前記RSラッチ回路に入力され、前記RSラッチ回路の出力がn番目のセレクタ制御信号となり、
m番目の制御信号生成部は、m番目の制御クロックが前記第1のワンショットパルス生成回路に入力され、1番目の制御クロックが前記第2のワンショットパルス生成回路に入力され、前記第1および第2のワンショットパルス生成回路の出力がそれぞれセットおよびリセット信号として前記RSラッチ回路に入力され、前記RSラッチ回路の出力がm番目のセレクタ制御信号となることを特徴とする請求項1に記載のパラレル−シリアル変換回路。 - 前記複数のセレクタ制御信号の各々は、立ち上がり時間と立下り時間とが一致することを特徴とする請求項2に記載のパラレル−シリアル変換回路。
- 前記RSラッチ回路は、各々の出力が他方の入力となるように接続された2個の2入力NOR回路を用いて構成され、
前記2個の2入力NOR回路の各々は、第1〜第4の第1導電型トランジスタおよび第1導電型と反対の導電型である第1〜第4の第2の導電型トランジスタとを有し、
前記第1および第2の第1導電型トランジスタならびに前記第1および第2の第2導電型トランジスタは、この順で電源ノードと接地ノードとの間に直列に接続され、
前記第3および第4の第1導電型トランジスタならびに前記第3および第4の第2導電型トランジスタは、この順で前記電源ノードと前記接地ノードとの間に直列に接続され、
各前記2入力NOR回路の第1の入力ノードは、前記第1および第4の第1導電型トランジスタならびに前記第3および第4の第2導電型トランジスタの各ゲート電極に接続され、
各前記2入力NOR回路の第2の入力ノードは、前記第2および第3の第1導電型トランジスタならびに前記第1および第2の第2導電型トランジスタの各ゲート電極に接続され、
各前記2入力NOR回路の出力ノードは、前記第2の第1導電型トランジスタと前記第1の第2導電型トランジスタとの接続ノード、および前記第4の第1導電型トランジスタと前記第3の第2導電型トランジスタとの接続ノードに接続されることを特徴とする請求項3に記載のパラレル−シリアル変換回路。 - 前記パラレル−シリアル変換回路は、LVDSに使用される請求項1に記載のパラレル-シリアル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000013816A JP4412788B2 (ja) | 2000-01-24 | 2000-01-24 | パラレル−シリアル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000013816A JP4412788B2 (ja) | 2000-01-24 | 2000-01-24 | パラレル−シリアル変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001203585A JP2001203585A (ja) | 2001-07-27 |
JP4412788B2 true JP4412788B2 (ja) | 2010-02-10 |
Family
ID=18541355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000013816A Expired - Fee Related JP4412788B2 (ja) | 2000-01-24 | 2000-01-24 | パラレル−シリアル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4412788B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006303915A (ja) * | 2005-04-20 | 2006-11-02 | Ricoh Co Ltd | 半導体装置,画像読取装置および複写装置 |
JP2007096903A (ja) * | 2005-09-29 | 2007-04-12 | Rohm Co Ltd | パラレルシリアル変換回路およびそれを用いた電子機器 |
WO2008105053A1 (ja) * | 2007-02-26 | 2008-09-04 | Fujitsu Limited | データ送信回路およびデータ送受信システム |
JP4916475B2 (ja) * | 2008-04-08 | 2012-04-11 | 川崎マイクロエレクトロニクス株式会社 | パラレル/シリアル変換回路 |
US7864084B2 (en) * | 2008-04-14 | 2011-01-04 | Seiko Epson Corporation | Serializer architecture for serial communications |
JP5491454B2 (ja) * | 2011-06-09 | 2014-05-14 | 旭化成エレクトロニクス株式会社 | パラレル−シリアル変換回路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5107264A (en) * | 1990-09-26 | 1992-04-21 | International Business Machines Corporation | Digital frequency multiplication and data serialization circuits |
JPH0467826U (ja) * | 1990-10-23 | 1992-06-16 | ||
JPH05102861A (ja) * | 1991-10-07 | 1993-04-23 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
JP2666704B2 (ja) * | 1993-12-08 | 1997-10-22 | 日本電気株式会社 | データ選択回路 |
US5572721A (en) * | 1994-12-13 | 1996-11-05 | Xerox Corporation | High speed serial interface between image enhancement logic and ros for implementation of image enhancement algorithms |
JP3612694B2 (ja) * | 1996-03-29 | 2005-01-19 | ソニー株式会社 | 被試験信号生成装置及びディジタルデータ信号出力装置 |
JPH09307457A (ja) * | 1996-05-14 | 1997-11-28 | Sony Corp | パラレルシリアル変換回路 |
JP3688392B2 (ja) * | 1996-05-31 | 2005-08-24 | 三菱電機株式会社 | 波形整形装置およびクロック供給装置 |
JPH1051319A (ja) * | 1996-08-01 | 1998-02-20 | Canon Inc | 画像信号処理装置 |
-
2000
- 2000-01-24 JP JP2000013816A patent/JP4412788B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001203585A (ja) | 2001-07-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI679846B (zh) | 串行發射器 | |
JP3552972B2 (ja) | スタティッククロックパルス発振器、空間光変調器、およびディスプレイ | |
US5506520A (en) | Energy conserving clock pulse generating circuits | |
US20130002300A1 (en) | Serializing transmitter | |
JP2007036870A (ja) | プリエンファシス回路 | |
US5164619A (en) | Low skew clocking system for VLSI integrated circuits | |
JPH11250006A (ja) | シリアルバス高速化回路 | |
KR940017438A (ko) | 집적된 파정형(waveshaping)회로 | |
JP3851113B2 (ja) | デスキュー回路を有するクロック生成器 | |
JPH1127113A (ja) | 半導体集積回路 | |
JP4412788B2 (ja) | パラレル−シリアル変換回路 | |
CN107210761A (zh) | 串行化发射机 | |
KR20070109418A (ko) | 프리엠퍼시스를 가지는 직렬 전송 장치 | |
US10707851B1 (en) | Double data rate circuit and data generation method implementing precise duty cycle control | |
US6661271B1 (en) | Multi-phase edge rate control for SCSI LVD | |
US6661262B1 (en) | Frequency doubling two-phase clock generation circuit | |
KR100892685B1 (ko) | Eaic 시스템 | |
CN101989857B (zh) | 用于在半导体集成电路中产生时钟的装置 | |
CN107592099B (zh) | D触发器 | |
JP2001312328A (ja) | クロック信号生成回路 | |
US6556645B2 (en) | Multi-bit counter | |
KR100433648B1 (ko) | 지연-정합클럭및데이터신호발생기 | |
JP2007188395A (ja) | クロック信号発生回路 | |
US20060103445A1 (en) | Method and apparatus for generating non-skewed complementary signals through interpolation | |
KR200296046Y1 (ko) | 주파수분주장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070119 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090710 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091110 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091117 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |