JP4916475B2 - パラレル/シリアル変換回路 - Google Patents
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Description
第1のクロック信号に同期して、前記第2のクロック信号をリタイミングして第3のクロック信号を出力するとともに、前記第3のクロック信号の変化を検出して前記第1のクロック信号の1クロック分のパルス幅を持つ検出信号を出力するクロックエッジ検出部と、
前記第1のクロック信号に同期して前記検出信号をシフトしてnビットの選択信号を出力する選択信号生成部と、
前記第3のクロック信号に同期して前記nビットのパラレルデータをリタイミングし、前記nビットの選択信号に応じて、前記リタイミングしたnビットのパラレルデータをシリアルデータに変換するパラレル/シリアル変換部とを備え、
前記第1のクロック信号は、前記第2のクロック信号のn倍の周波数で動作する信号であることを特徴とするパラレル/シリアル変換回路を提供するものである。
まず、図5のタイミングチャートに基づいて、PS変換回路10の正常時の動作を説明する。
以上、本発明のパラレル/シリアル変換回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
14 クロックエッジ検出器(検出器)
16,42 選択信号生成部
18,44 パラレル/シリアル変換部(PS変換部)
20a〜20i、24a〜24h、26,46 フリップフロップ(FF)
22 AND回路
28a〜28d NAND−NAND回路
30a、30b NOR回路
32、34a、34b、34c NAND回路
48 スイッチ回路(SW)
50 バッファ回路
Claims (1)
- 第2のクロック信号に同期して入力されるnビット(nは2以上の整数)のパラレルデータをシリアルデータに変換するパラレル/シリアル変換回路であって、
第1のクロック信号に同期して、前記第2のクロック信号をリタイミングして第3のクロック信号を出力するとともに、前記第3のクロック信号の変化を検出して前記第1のクロック信号の1クロック分のパルス幅を持つ検出信号を出力するクロックエッジ検出部と、
前記第1のクロック信号に同期して前記検出信号をシフトしてnビットの選択信号を出力する選択信号生成部と、
前記第3のクロック信号に同期して前記nビットのパラレルデータをリタイミングし、前記nビットの選択信号に応じて、前記リタイミングしたnビットのパラレルデータをシリアルデータに変換するパラレル/シリアル変換部とを備え、
前記第1のクロック信号は、前記第2のクロック信号のn倍の周波数で動作する信号であることを特徴とするパラレル/シリアル変換回路。
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