CN106339341A - 一种片上并行SerDes系统及实现方法 - Google Patents

一种片上并行SerDes系统及实现方法 Download PDF

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李剑川
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Abstract

本发明公开了一种片上并行SerDes系统及使用方法，所述系统包括数据发送端（1）、数据接收端（2），所述数据发送端（1）在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端（2）；数据接收端（2）将接收到的串行数据在系统时钟sclk的控制下转换为并行数据。本发明将大量的数据、地址、控制总线采用并行SerDes技术的方法进行数据传送，极大地节约了布线空间资源，为进一步提高GPU的数据带宽奠定了技术基础。该方法结构简洁、存储带宽高、可极大地提高数据的传输效率。

Description

一种片上并行SerDes系统及实现方法
技术领域
本发明涉及SerDes技术，特别涉及片上SerDes技术的系统及实现方法。
背景技术
随着高速图像处理技术的应用领域日益扩大，对图像的性能要求也越来越
高。经硬件设计人员的努力，从单核处理器系统实现图像处理到多核技术的迅猛发展实现图像处理，为高速图像的并行处理提供了一种新的研究方向和解决方法。软件设计人员将一些应用程序加速了超过100倍，但这只是在增强的算法得到了大量优化和调整后，从而使应用程序超过99.9%的执行时间都花费在并行执行部分上。一般来说，应用程序直接并行化可能会导致存储器(DRAM)带宽达到饱和，使得加速只能达到10倍。解决途径在于如何突破存储器带宽的限制，然而，如果要想突破这些限制，不但需要对代码进行进一步的优化，以限制片上存储器的容量。更需要GPU片上存储器结构的数据总线打破传统的观念，对大量的数据进行并行读写，以满足大量矩阵运算的需要。
特别是，CPU的芯片面积由缓存决定，而GPU的芯片面积则由数据通路和固定功能逻辑决定。GPU存储器接口更重视带宽而不是延时(大规模并行执行会隐藏延时)。事实上，GPU带宽已经超出CPU带宽许多倍，在最近的设计中已经超过190GB/s，但仍显不足，仍远达不到应用需求对GPU带宽的要求。
发明内容
本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种片上并行SerDes系统及实现方法，将大量的数据、地址、控制总线采用并行SerDes技术的方法进行数据传送，极大地节约了布线空间资源，为进一步提高GPU的数据带宽奠定了技术基础。该方法结构简洁、存储带宽高、可极大地提高数据的传输效率。SerDes是英文SERializer（串行器）/DESerializer（解串器）的简称，是一种主流的时分多路复用（TDM）、点对点（P2P）的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体（光缆或铜线），最后在接收端高速串行信号重新转换成低速并行信号。
为解决上述技术问题，本发明采用以下技术方案：
一种片上并行SerDes系统，包括：包括数据发送端、数据接收端，所述数据发送端在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端；数据接收端将接收到的串行数据在系统时钟sclk的控制下转换为并行数据。
作为本发明的进一步改进：所述数据发送端包括：
发送端并行数据锁存器，完成对发送并行数据的暂存，工作时钟采用系统时钟sclk。
发送端串行器，完成并行数据到串行数据的转换，所述串行器的工作频率同系统时钟sclk，但占空比不同。
作为本发明的进一步改进：所述数据接收端，包括：
接收采样器，完成串行差分数据的采样接收，并将差分双端数据转换为单端数据；
接收并行器，完成串行数据到并行数据的转换，所述并行器的工作频率同系统时钟sclk，但占空比不同；
接收端并行数据锁存器，完成串行转并行数据的暂存，工作时钟采用系统时钟sclk。
作为本发明的进一步改进：还包括串并时钟生成器，系统时钟sclk为输入信号，生成串行器和并行器所需的16相clk-SerDes1-- clk-SerDes16。
作为本发明的进一步改进：所述串并时钟生成器占空比是1：15，相邻两个时钟的相位相差180°。
作为本发明的进一步改进：所述发送端串行器包括：
CMOS传输门组成的多路选择开关，每一路开关的控制信号都由串并时钟生成器生成。每一相控制时钟的占空比都是1：15，相邻两个时钟的相位相差180°，频率与工作时钟sclk相同。
作为本发明的进一步改进：所述接收端采样器和并行器包括：
RS锁存器和锁存器组成的装配电路，将16对差分串行数据装配成16位并行数据，锁存器的时钟控制信号都由串并时钟生成器生成。每一相控制时钟的占空比都是1：15，相邻两个时钟的相位相差180°，频率与系统时钟sclk相同。
一种片上并行SerDes系统的使用方法，由数据发送端在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端；然后，数据接收端将接收到的串行数据在系统时钟sclk的控制下转换为并行数据。
与现有技术相比，本发明的优点在于：本发明提供了一种片上并行SerDes技术的实现方法，将大量的数据、地址、控制总线采用并行SerDes技术的方法进行数据传送，极大地节约了布线空间资源，为进一步提高GPU的数据带宽奠定了技术基础。该方法结构简洁、存储带宽高、可极大地提高数据的传输效率。
附图说明
图1是本发明的顶层拓扑结构示意图；
图2是本发明的逻辑结构原理示意图；
图3是本发明串行器的逻辑结构原理示意图；
图4是本发明并行器的逻辑结构原理示意图；
图5是本发明串并时钟生成器的时钟关系示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
如图1所示，本发明的一种片上并行SerDes系统的顶层拓扑结构示意图。包括：数据发送端1，完成数据的并转串；数据接收端2，完成数据的串转并；串并时钟生成器3，生成串行器12和并行器22所需的16相时钟clk-SerDes1-- clk-SerDes16。其中，数据发送端1将输入的16位并行数据d15-d0，在系统时钟sclk的控制下，转换为串行数据d0,d1,...,d15，发送出去。先发送d0，再发送d1，最后发送d15。数据接收端2将接收到的串行数据d0,d1,...,d15，在系统时钟sclk的控制下，转换为并行数据d15-d0后，发送出去。系统时钟sclk负责发送端和接收端的时钟同步，与数据一起并行发送。
如图2所示，本发明的并行SerDes系统的结构原理示意图。
发送端并行数据锁存器11，将输入的16位并行数据d15-d0，在系统时钟sclk的控制下，完成对发送并行数据的暂存。
串行器12，将并行数据锁存器11输出的16位并行数据d15-d0，在系统时钟sclk的控制下，转换为串行数据d0,d1,...,d15，发送出去。先发送d0，再发送d1，最后发送d15。串行器12的工作频率同系统时钟sclk，但占空比不同，串行器12的时钟由串并时钟生成器3生成，占空比是1：15，相邻两个时钟的相位相差180°。
接收采样器21，将接收到的串行数据d0,d1,...,d15，完成串行差分数据的采样接收，并将数据的双端转换为单端。
接收端并行器22，接收采样器21采样到的16位串行数据d0,d1,...,d15，完成串行数据到并行数据的转换，并行器22的工作频率同系统时钟sclk，但占空比不同，并行器22的时钟由串并时钟生成器3生成，占空比是1：15，相邻两个时钟的相位相差180°。
接收端并行数据锁存器23，接收并行器22输出的16位并行数据d15-d0，完成并行数据的暂存，输出16位并行数据dout[15：0]，工作时钟采用系统时钟sclk。
串并时钟生成器3，完成由系统时钟sclk生成的串行器12和并行器22所需的控制时钟clk-SerDes1-- clk-SerDes16，串并时钟生成器3所生成的时钟有16相，每一相的占空比都是1：15，相邻两个时钟的相位相差180°。
如图3所示，本发明串行器的逻辑结构原理示意图。
CMOS传输门121成的多路选择开关，实现并转串的功能。CMOS传输门121共有16套CMOS传输门，每一套CMOS传输门的逻辑结构完全一样。NMOS的源极与PMOS的源极相连，接数据的输入端。NMOS的漏极与PMOS的漏极相连，16套漏极线或在一起，作为串行数据的输出。NMOS的栅极连接占空比为1:15的串行时钟clk-SerDesi，正时钟，PMOS的栅级连接占空比为1:15的串行时钟#clk-SerDesi，负时钟。相邻两个时钟的相位相差180°，频率与系统时钟sclk相同。
如图4所示，本发明并行器的逻辑结构原理示意图。
RS锁存器211和锁存器221组成的数据接收装配电路，由16套RS锁存器和16套锁存器构成，16套RS锁存器将16对差分双端串行数据转换成16位单端数据，16套锁存器将16位串行数据装配成16位并行数据。16套RS锁存器的逻辑结构完全相同，RS锁存器的置位端（S）接差分数据的负端，复位端接差分数据的正端。16套锁存器的逻辑结构完全相同，每个锁存器的d端都连接接收采样器21的串行数据输出，锁存器的q端分别输出对应的并行数据，锁存器的clk端分别连接占空比为1:15的串行时钟clk-SerDesi，正时钟。锁存器的时钟控制信号都由1/16占空比产生器（3.1）生成，每一个控制时钟的占空比都是1：15，相邻两个时钟的相位相差180°，频率与系统时钟sclk相同。
如图5所示，本发明的串并时钟生成器3的时钟关系示意图。
系统时钟sclk作为串并时钟生成器3的输入信号，产生16相占空比为1:15的时钟clk-SerDes1--clk-SerDes16，相邻两个时钟的相位相差180°，频率与系统时钟sclk相同。
以上仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。

Claims (9)

1.一种片上并行SerDes系统，其特征在于：包括数据发送端（1）、数据接收端（2），所述数据发送端（1）在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端（2）；数据接收端（2）将接收到的串行数据在系统时钟sclk的控制下转换为并行数据。
2.如权利要求1所述的一种片上并行SerDes系统，其特征在于：所述数据发送端（1）包括：
发送端并行数据锁存器（11），完成对发送并行数据的暂存，工作时钟采用系统时钟sclk；
发送端串行器（12），完成并行数据到串行数据的转换，所述串行器（12）的工作频率同系统时钟sclk，但占空比不同。
3.如权利要求1所述的一种片上并行SerDes系统，其特征在于：所述数据接收端（2）包括：
接收采样器（21），完成串行差分数据的采样接收，并将差分双端数据转换为单端数据；
接收端并行器（22），完成串行数据到并行数据的转换，所述并行器（22）的工作频率同系统时钟sclk，但占空比不同；
接收端并行数据锁存器（23），完成串行转并行数据的暂存，工作时钟采用系统时钟sclk。
4.如权利要求1所述的一种片上并行SerDes系统，其特征在于：还包括串并时钟生成器（3），系统时钟sclk为输入信号，生成串行器（12）和并行器（22）所需的16相clk-SerDes1--clk-SerDes16。
5.如权利要求1或4所述的一种片上并行SerDes系统，其特征在于：所述串并时钟生成器（3）占空比是1：15，相邻两个时钟的相位相差180°。
6.如权利要求2所述的一种片上并行SerDes系统，其特征在于：所述发送端串行器（12）包括：CMOS传输门（121）组成的多路选择开关，每一路开关的控制信号都由串并时钟生成器（3）生成。
7.如权利要求3所述的一种片上并行SerDes系统，其特征在于：所述接收端并行器（22）包括：锁存器（221）组成的装配电路，将16个串行数据装配成16个并行数据，锁存器的时钟控制信号都由串并时钟生成器（3）生成。
8.如权利要求6或7所述的一种片上并行SerDes系统，其特征在于：所述串并时钟生成器（3）占空比是1：15，相邻两个时钟的相位相差180°。
9.如权利要求1所述的一种片上并行SerDes系统的实现方法，其特征在于：包括：首先，由数据发送端（1）在系统时钟sclk的控制下将并行数据转换为串行数据，再发送数据接收端（2）；然后，数据接收端（2）将接收到的串行数据在系统时钟sclk的控制下转换为并行数据。
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