CN104579570A - 数据接收器、数据接收系统和数据传输系统 - Google Patents

数据接收器、数据接收系统和数据传输系统 Download PDF

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Abstract

本发明提供一种数据接收器、数据接收系统和数据传输系统。所述数据接收器包括：采样时钟产生电路，其根据恢复参考时钟信号产生具有相同的频率以及预定的相位差的多个采样时钟信号；串行数据采样电路，其利用所述多个采样时钟信号采样数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。由于根据系统时钟信号来从所述多个采样时钟信号中选择最为合适的一个作为串并转换时钟信号，可以提高各个数据接收器接收到的数据之间的同步性。

Description

数据接收器、数据接收系统和数据传输系统
【技术领域】
本发明涉及数据传输领域，特别涉及一种数据接收器、数据接收系统和数据传输系统。
【背景技术】
随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被USB(Universal Serial Bus)接口取代，PATA(Parallel Advanced Technology Attachment)被SATA(Serial Advanced Technology Attachment)取代，PCI(Peripheral Component Interconnect)被PCI-Express所取代，无一都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes(SERDES是SERializer(串行器)/DESerializer(解串器)的简称)技术成为了为高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，理论上串行接口的最高传输速率可达到10Gbps以上。
图1示出了现有的一种SerDes数据传输系统，其包括数据发射器100、时钟产生器200、第一数据接收器310、第二数据接收器320、第三数据接收器330。每个数据接收器可以被称为一个数据接收通道，因此该数据传输系统也可以被称为多通道数据传输系统，多个通道接收到的数据之间需要相互同步。
所述时钟产生器200产生参考时钟信号ref_clk，并将该参考时钟信号ref_clk提供给数据发射器100。所述数据发射器100中的锁相环PLL根据该参考时钟信号产生所述发送时钟信号，并基于发送时钟信号将待传输数据进行调制后发出，发出的输出传输信号RXP/N被提供给各个数据接收器，其中信号RXP/N_1被提供给第一数据接收器，信号RXP/N_2被提供给第二数据接收器，信号RXP/N_3被提供给第三数据接收器。该参考时钟信号亦被作为恢复参考时钟信号Rec_ref_clk被提供给各个数据接收器，其中Rec_ref_clk_1提供给数据接收器310，Rec_ref_clk_2提供给数据接收器320，Rec_ref_clk_3提供给数据接收器330。该参考时钟信号ref_clk经过延迟器的一定的延迟后被作为系统时钟信号sys_clk被提供给各个数据接收器。
每个数据接收器包括数据接收单元SerDes RX以及数据包同步电路。所述数据接收单元SerDes RX基于接收到的恢复参考时钟信号Rec_ref_clk产生多个采样时钟信号，利用所述多个采样时钟信号采样由数据发射器100发过来的数据传输信号得到一系列串行的接收数据，并将所述串行的接收数据转换为并行的接收数据。所述数据包同步电路基于所述系统时钟信号并行的接收数据进行数据包同步。
目前SerDes多通道数据同步通常靠数据缓冲器来实现。它通常利用传输数据中多余的同步信息来对齐各通道的数据传输。这种同步方式加大了数据传输的延时，且增加了芯片或系统设计的复杂度，在一定程度上也减小了数据传输的有效速率。此外，传统的SerDes数据接收器的串并转换的转换时钟是固定的，不能有效地通过干预数据传输的延迟。由于锁相环PLL的时钟和恢复的时钟的变化是随机的，所以每两个通道的数据时间差没法得到保证。
如图2所示，其示意出了图1中的各个数据接收器的数据接收单元得到的串行数据和恢复时钟信号Rec_clk的时序图。如图2所示的，第一数据接收器的数据接收单元得到的数据RX_data_1为0123，0123，……，而第二数据接收器的数据接收单元得到的数据RX_data_2为012，3012，3012，3012，……，而第三数据接收器的数据接收单元得到的数据RX_data_3为01，2301，2301，2301，……。第一数据接收器的数据接收单元得到的数据RX_data_1和第二数据接收器的数据接收单元得到的数据RX_data_2之间相差1位，第二数据接收器的数据接收单元得到的数据RX_data_2和第三数据接收器的数据接收单元得到的数据RX_data_3之间相差1位，第一数据接收器的数据接收单元得到的数据RX_data_1和第三数据接收器的数据接收单元得到的数据RX_data_3之间相差2位。
因此，有必要提供一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的之一在于提供一种数据接收器，其可以提高其接收到的数据与其它通道中接收到的数据同步性。
本发明的目的之二在于提供一种数据接收系统，其具有多个并行的数据接收通道，并能提高各个数据接收通道接收到的数据之间的同步性。
本发明的目的之三在于提供一种数据传输系统，其具有多个并行的数据接收通道，并能提高各个数据接收通道接收到的数据之间的同步性。
为了解决上述问题，根据本发明的一个方面，本发明提供一种数据接收器，其包括：采样时钟产生电路，其根据接收到的恢复参考时钟信号产生多个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差；串行数据采样电路，其利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据接收到的系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。
进一步的，所述时钟选择电路包括：选择逻辑电路，其将所述多个采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号的选通信号；时钟选通电路，其接收多个采样时钟信号，并根据选择逻辑电路输出的选通信号选通与相应的采样时钟信号作为串并转换时钟信号。
进一步的，所述多个采样时钟信号包括多个中间对齐采样时钟信号和与所述多个边缘对齐采样时钟信号，每个中间对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，每个边缘对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，所述选择逻辑电路将所述多个中间对齐采样时钟信号、所述多个边缘对齐采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个中间对齐采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的中间对齐采样时钟信号的选通信号；所述时钟选通电路接收多个中间对齐采样时钟信号，并根据选择逻辑电路输出的选通信号选通对应的中间对齐采样时钟信号作为串并转换时钟信号。
进一步的，在选择逻辑电路中，利用各个采样时钟信号对所述系统时钟信号进行采样得到多个系统时钟同步信号，找到相位差发生突变的两个相邻的系统时钟同步信号，确定相位差发生突变的两个相邻的系统时钟同步信号对应的两个采样时钟信号，确定的两个采样时钟信号中的中间对齐采样时钟信号的跳 变沿与所述系统时钟信号的跳变沿最接近。
进一步的，所述跳变沿为上升沿。
进一步的，所述选择逻辑电路还接收复位触发信号，在复位触发信号每次变为有效时，所述选择逻辑电路重新查找一次其跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号，并输出相应的选通信号。
进一步的，所述选择逻辑电路还输出复位同步信号给所述串并转换电路，以保证所述串并转换电路输出的并行的接收数据与所述系统时钟信号同步。
进一步的，数据接收器还包括：数据包同步电路，其接收来自所述串并转换电路的并行的接收数据，并基于所述系统时钟信号对并行的接收数据进行数据包同步。
根据本发明的另一个方面，本发明提供一种数据接收系统，其包括：多个数据接收器，每个数据接收器都接收来自同一个数据发射器发过来的数据传输信号，接收恢复参考时钟信号和系统时钟信号。每个数据接收器包括：采样时钟产生电路，其根据接收到的恢复参考时钟信号产生多个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差；串行数据采样电路，其利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据接收到的系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。
根据本发明的另一个方面，本发明提供一种数据传输系统，其包括：数据发射器，基于发送时钟信号将待传输数据进行调制后得到数据传输信号并发出该数据传输信号；上文中提到的数据接收系统，每个数据接收器都接收来自所述数据发射器发过来的数据传输信号。
进一步的，所述数据传输系统还包括：时钟产生器，其产生参考时钟信号，该参考时钟信号被提供给数据发射器，所述数据发射器根据该参考时钟信号产生所述发送时钟信号，该参考时钟信号亦被作为恢复参考时钟信号被提供给各个数据接收器，该参考时钟信号经过一定的延迟后被作为系统时钟信号被提供给各个数据接收器。
与现有技术相比，在本发明中，根据接收到的系统时钟信号来从所述多个 采样时钟信号中选择最为合适的一个作为串并转换时钟信号，而不是固定的或随机的采用所述多个采样时钟信号中的一个作为串并转换时钟信号，这样可以提高各个数据接收器接收到的数据之间的同步性。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1示出了现有的一种SerDes数据传输系统；
图2出了图1中的各个数据接收器的各个数据接收单元得到的串行数据和恢复时钟信号Rec_clk的时序图；
图3为本发明中的数据传输系统在一个实施例中的结构示意图；
图4为图3中的数据接收单元在一个实施例中的结构示意图；
图5为图4中的串行数据采样电路的工作原理图；
图6为图4中的选择逻辑电路的工作原理图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图3为本发明中的数据传输系统30在一个实施例中的结构示意图。所述数据传输系统30包括数据发射器400、时钟产生器500、第一数据接收器610、第二数据接收器620、第三数据接收器630。在此示例中，示出了三个数据接收器，实际上可以为两个、四个或更多个数据接收器，下面以三个数据接收器为例进行介绍。每个数据接收器可以被称为一个数据接收通道，因此该数据传输系统也可以被称为多通道数据接收系统，多个通道接收到的数据之间需要相互同步。
所述时钟产生器500产生参考时钟信号ref_clk，并将该参考时钟信号ref_clk提供给数据发射器400。该参考时钟信号ref_clk亦被作为恢复参考时钟信号Rec_ref_clk被提供给各个数据接收器，其中Rec_ref_clk_1提供给数据接收器610，Rec_ref_clk_2提供给数据接收器620，Rec_ref_clk_3提供给数据接收器630。 该参考时钟信号ref_clk经过延迟器的一定的延迟后被作为系统时钟信号sys_clk被提供给各个数据接收器610、620和630。在其他实施例中，也可以以其他的方式来提供参考时钟信号ref_clk、恢复参考时钟信号Rec_ref_clk和系统时钟信号sys_clk。
所述数据发射器400中的锁相环PLL根据该参考时钟信号ref_clk产生所述发送时钟信号，并基于发送时钟信号将待传输数据进行调制后形成数据传输信号并将该数据传输信号发出，发出的数据传输信号RXP/N被提供给各个数据接收器，其中信号RXP/N_1被提供给第一数据接收器610，信号RXP/N_2被提供给第二数据接收器620，信号RXP/N_3被提供给第三数据接收器630。
每个数据接收器包括数据接收单元SerDes RX以及数据包同步电路。所述数据接收单元SerDes RX基于接收到的恢复参考时钟信号Rec_ref_clk产生多个采样时钟信号，利用所述多个采样时钟信号采样由数据发射器400发过来的数据传输信号得到一系列串行的接收数据，基于接收到的系统时钟信号sys_clk从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号，基于所述串并转换时钟信号将所述串行的接收数据转换为并行的接收数据。由于各个数据接单元中的串并转换时钟信号能够根据不同的数据接收器的系统时钟信号sys_clk的延迟的不同而进行适应性的调整，这样可以提高得到的并行的接收数据的同步性。
所述数据包同步电路基于所述系统时钟信号并行的接收数据进行数据包同步。在一个实施例中，在第一个数据接收器610中的数据包同步电路输出一个数据包时，要保证第二个数据接收器620和第三数据接收器630中的数据包同步电路正在输出同一个数据包。基于所述系统时钟信号sys_clk的同步，各个数据包同步电路可以同步的输出同一个数据包。每个数据包可以N位数据，比如N可以为20。在一个实施例中，所述数据包同步电路为一组D触发器，每个D触发器的输入端D与并行的接收数据中的一个数据位相连，其时钟端CLK接所述系统时钟信号sys_clk，其输出端Q输出数据包同步后的并行数据。
图4为图3中的数据接收单元在一个实施例中的结构示意图。所述数据接收单元包括采样时钟产生电路(未图示)、串行数据采样电路602、时钟选择电路603和串并转换电路605。
所述采样时钟产生电路根据接收到的恢复参考时钟信号Rec_ref_clk产生多 个采样时钟信号。比如CK0-CK7共8个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差，比如相位差为45度。所述串行数据采样电路602利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据。所述时钟选择电路603根据接收到的系统时钟信号sys_clk从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号CK_sel。所述串并转换电路605根据所述串并转换时钟信号CK_sel将来自所述串行数据采样电路602的串行的接收数据转换为并行的接收数据。
如图4所示的，所述时钟选择电路603包括时钟选通电路606和选择逻辑电路607。选择逻辑电路607将所述多个采样时钟信号CK0-CK7与接收到的系统时钟信号sys_clk进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个采样时钟信号，并输出选通该跳变沿与所述系统时钟信号sys_clk的跳变沿最接近的采样时钟信号的选通信号。所述时钟选通电路606接收多个采样时钟信号，并根据选择逻辑电路607输出的选通信号选通与相应的采样时钟信号作为串并转换时钟信号CK_sel。
在一个实施例中，所述多个采样时钟信号(比如CK0-CK7)包括多个中间对齐采样时钟信号(比如CK0、CK2、CK4、CK6)和与所述多个边缘对齐采样时钟信号(比如CK1、CK3、CK5、CK7)。每个中间对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，每个边缘对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差。所述选择逻辑电路607将所述多个中间对齐采样时钟信号、所述多个边缘对齐采样时钟信号与接收到的系统时钟信号sys_clk进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个中间对齐采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的中间对齐采样时钟信号的选通信号。所述时钟选通电路606接收多个中间对齐采样时钟信号，并根据选择逻辑电路输出的选通信号选通对应的中间对齐采样时钟信号作为串并转换时钟信号。
在一个实施例中，所述数据发射器400中的发送时钟信号为2.4GHz，参考时钟信号ref_clk、系统时钟信号sys_clk和恢复参考时钟信号Rec_ref_clk为120MHz。所述采样时钟信号为600MHz，共有CK0-CK7八个采样时钟信号。需要知道的是，在其他实施例中，所述采样时钟信号、所述系统时钟信号sys_clk和所述恢复参考时钟信号Rec_ref_clk的频率都是可以更改的。
图5为图4中的串行数据采样电路的工作原理图。在动态锁定后，时钟CK0、CK2、CK4、CK6对齐接收到的数据中间，其也被称为中间对齐采样时钟信号，时钟CK1、CK3、CK5、CK7对齐接收到的数据边沿，其也被称为边缘对齐采样时钟信号。每相邻的两个采样时钟信号之间相差45度的相位差。这样，利用时钟CK0、CK2、CK4、CK6中的每一个都能够采样得到一位数据，它们共能够得到4位串行的数据。在5个时钟周期后，能够得到20位串行数据。
图6为图4中的选择逻辑电路607的工作原理图。采样时钟信号CK0-CK7对所述系统时钟信号sys_clk进行采样得到系统时钟同步信号sys_clk_sync<0>，sys_clk_sync<1>，sys_clk_sync<2>，sys_clk_sync<3>，……，sys_clk_sync<7>。根据图6可以发现，从系统时钟同步信号sys_clk_sync<2>和系统时钟同步信号sys_clk_sync<3>之间的相位差有较大的突变，也就是说，系统时钟信号sys_clk的上升沿位于采样时钟信号CK2和CK3之间。也就是说，与其上升沿与所述系统时钟信号的上升沿最接近的中间对齐采样时钟信号为中间对齐采样时钟信号CK2。接下来，所述选择逻辑电路607可以发出选通中间对齐采样时钟信号CK2的选通信号。所述时钟选通电路606将选通所述中间对齐采样时钟信号CK2作为串并转换时钟信号CK_sel。
由于每个数据接收器中的时钟选通电路606都选择其上升沿与系统时钟信号sys_clk的上升沿最接近的中间对齐采样时钟信号作为串并转换时钟信号CK_sel，这样使得各个数据接收器的串并转换电路605能够输出同步的并行数据。从而可以控制任意两个数据接收器的传输数据锁定到一个数据位的偏差之内。
如图4所示，所述选择逻辑电路607还接收复位触发信号rsn，在复位触发信号rsn每次变为有效时，所述选择逻辑电路607重新查找一次其跳变沿与所述系统时钟信号sys_clk的跳变沿最接近的采样时钟信号，并输出相应的选通信号。在复位触发信号rsn保持为有效时，所述选择逻辑电路607持续的输出该选通信号，使得所述时钟选通电路606持续的输出同一个采样时钟信号作为串并转换时钟。所述选择逻辑电路607还输出复位同步信号retn_sysn给所述串并转换电路605，以保证所述串并转换电路605输出的并行的接收数据与所述系统时钟信号同步sys_clk。
在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别 说明，则表示直接或间接的电性连接，比如经过一个电阻、一个逻辑电路或一个功能电路后相连，等等。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (11)

1.一种数据接收器，其特征在于，其包括：
采样时钟产生电路，其根据接收到的恢复参考时钟信号产生多个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差；
串行数据采样电路，其利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据；
时钟选择电路，其根据接收到的系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；
串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。
2.根据权利要求1所述的数据接收器，其特征在于，所述时钟选择电路包括：
选择逻辑电路，其将所述多个采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号的选通信号；
时钟选通电路，其接收多个采样时钟信号，并根据选择逻辑电路输出的选通信号选通与相应的采样时钟信号作为串并转换时钟信号。
3.根据权利要求2所述的数据接收器，其特征在于，所述多个采样时钟信号包括多个中间对齐采样时钟信号和与所述多个边缘对齐采样时钟信号，
每个中间对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，每个边缘对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，
所述选择逻辑电路将所述多个中间对齐采样时钟信号、所述多个边缘对齐采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个中间对齐采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的中间对齐采样时钟信号的选通信号；
所述时钟选通电路接收多个中间对齐采样时钟信号，并根据选择逻辑电路输出的选通信号选通对应的中间对齐采样时钟信号作为串并转换时钟信号。
4.根据权利要求3所述的数据接收器，其特征在于，在选择逻辑电路中，利用各个采样时钟信号对所述系统时钟信号进行采样得到多个系统时钟同步信号，找到相位差发生突变的两个相邻的系统时钟同步信号，确定相位差发生突变的两个相邻的系统时钟同步信号对应的两个采样时钟信号，确定的两个采样时钟信号中的中间对齐采样时钟信号的跳变沿与所述系统时钟信号的跳变沿最接近。
5.根据权利要求3所述的数据接收器，其特征在于，所述跳变沿为上升沿。
6.根据权利要求2所述的数据接收器，其特征在于，所述选择逻辑电路还接收复位触发信号，在复位触发信号每次变为有效时，所述选择逻辑电路重新查找一次其跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号，并输出相应的选通信号。
7.根据权利要求6所述的数据接收器，其特征在于，所述选择逻辑电路还输出复位同步信号给所述串并转换电路，以保证所述串并转换电路输出的并行的接收数据与所述系统时钟信号同步。
8.根据权利要求6所述的数据接收器，其特征在于，其还包括：
数据包同步电路，其接收来自所述串并转换电路的并行的接收数据，并基于所述系统时钟信号对并行的接收数据进行数据包同步。
9.一种数据接收系统，其特征在于，其包括：
多个如权利要求1-8任一所述的数据接收器，每个数据接收器都接收来自同一个数据发射器发过来的数据传输信号，接收恢复参考时钟信号和系统时钟信号。
10.一种数据传输系统，其包括：
数据发射器，基于发送时钟信号将待传输数据进行调制后得到数据传输信号并发出该数据传输信号；
如权利要求9所述的数据接收系统，每个数据接收器都接收来自所述数据发射器发过来的数据传输信号。
11.根据权利要求10所述的数据传输系统，其特征在于，其还包括：
时钟产生器，其产生参考时钟信号，该参考时钟信号被提供给数据发射器，所述数据发射器根据该参考时钟信号产生所述发送时钟信号，该参考时钟信号亦被作为恢复参考时钟信号被提供给各个数据接收器，该参考时钟信号经过一定的延迟后被作为系统时钟信号被提供给各个数据接收器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105245235A (zh) * 2015-10-30 2016-01-13 南京理工大学 一种基于时钟调相的串并转换电路
CN105306058A (zh) * 2015-10-30 2016-02-03 南京理工大学 一种基于时钟调相的高速数字信号采集系统
CN107508662A (zh) * 2017-09-22 2017-12-22 深圳朗田亩半导体科技有限公司 一种时钟恢复电路及方法
CN108449086A (zh) * 2018-02-27 2018-08-24 灿芯创智微电子技术（北京）有限公司 一种多通道高速串行总线发送端并行端口同步方法、电路及芯片
CN109408431A (zh) * 2017-08-17 2019-03-01 三星电子株式会社 半导体装置和用于剖析半导体装置中的事件的方法
CN110046125A (zh) * 2019-04-16 2019-07-23 深圳市致宸信息科技有限公司 一种同频连续串行数据同步方法及装置
CN111756517A (zh) * 2019-03-29 2020-10-09 特利丹E2V半导体简化股份公司 串行发送的数字数据的同步方法
CN111800109A (zh) * 2020-06-12 2020-10-20 烽火通信科技股份有限公司 一种多通道高速数据对齐的方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747376A (zh) * 2004-09-07 2006-03-15 恩益禧电子股份有限公司 同步装置和半导体装置
CN101135921A (zh) * 2007-10-10 2008-03-05 威盛电子股份有限公司 多时钟切换装置及其切换方法
CN103592598A (zh) * 2013-10-31 2014-02-19 江苏绿扬电子仪器集团有限公司 针对逻辑分析仪定时分析的采样装置
CN103944583A (zh) * 2014-04-28 2014-07-23 中国人民解放军国防科学技术大学 SerDes中高速串行信号的并行化处理方法及装置
CN204362064U (zh) * 2015-01-14 2015-05-27 灿芯半导体(上海)有限公司 数据接收器、数据接收系统和数据传输系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1747376A (zh) * 2004-09-07 2006-03-15 恩益禧电子股份有限公司 同步装置和半导体装置
CN101135921A (zh) * 2007-10-10 2008-03-05 威盛电子股份有限公司 多时钟切换装置及其切换方法
CN103592598A (zh) * 2013-10-31 2014-02-19 江苏绿扬电子仪器集团有限公司 针对逻辑分析仪定时分析的采样装置
CN103944583A (zh) * 2014-04-28 2014-07-23 中国人民解放军国防科学技术大学 SerDes中高速串行信号的并行化处理方法及装置
CN204362064U (zh) * 2015-01-14 2015-05-27 灿芯半导体(上海)有限公司 数据接收器、数据接收系统和数据传输系统

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105245235A (zh) * 2015-10-30 2016-01-13 南京理工大学 一种基于时钟调相的串并转换电路
CN105306058A (zh) * 2015-10-30 2016-02-03 南京理工大学 一种基于时钟调相的高速数字信号采集系统
CN109408431B (zh) * 2017-08-17 2023-05-23 三星电子株式会社 半导体装置和用于剖析半导体装置中的事件的方法
CN109408431A (zh) * 2017-08-17 2019-03-01 三星电子株式会社 半导体装置和用于剖析半导体装置中的事件的方法
CN107508662A (zh) * 2017-09-22 2017-12-22 深圳朗田亩半导体科技有限公司 一种时钟恢复电路及方法
CN108449086B (zh) * 2018-02-27 2021-11-16 灿芯创智微电子技术（北京）有限公司 多通道高速串行总线发送端并行端口同步方法及电路
CN108449086A (zh) * 2018-02-27 2018-08-24 灿芯创智微电子技术（北京）有限公司 一种多通道高速串行总线发送端并行端口同步方法、电路及芯片
CN111756517A (zh) * 2019-03-29 2020-10-09 特利丹E2V半导体简化股份公司 串行发送的数字数据的同步方法
CN111756517B (zh) * 2019-03-29 2024-04-05 特利丹E2V半导体简化股份公司 串行发送的数字数据的同步方法
CN110046125B (zh) * 2019-04-16 2021-05-14 深圳市致宸信息科技有限公司 一种同频连续串行数据同步方法及装置
CN110046125A (zh) * 2019-04-16 2019-07-23 深圳市致宸信息科技有限公司 一种同频连续串行数据同步方法及装置
CN111800109A (zh) * 2020-06-12 2020-10-20 烽火通信科技股份有限公司 一种多通道高速数据对齐的方法及装置
CN111800109B (zh) * 2020-06-12 2022-08-30 烽火通信科技股份有限公司 一种多通道高速数据对齐的方法及装置

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