CN111800109B - 一种多通道高速数据对齐的方法及装置 - Google Patents

Abstract

本发明公开了一种多通道高速数据对齐的方法及装置，涉及通信技术领域。该方法包括：根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号。发送侧的各通道均在采样参考时钟的每个上升沿开始，根据采样时钟信号对输入数据进行采样。接收侧的各通道对采样数据进行恢复和缓存，并在延时接收参考时钟信号的每个上升沿开始，根据接收时钟将数据从缓存中读取送出。本发明能在实现多通道高速数据对齐的同时，有效减少和确定由此引入的延时和抖动，满足实际应用需求。

Description

一种多通道高速数据对齐的方法及装置

技术领域

本发明涉及通信技术领域，具体来讲是一种多通道高速数据对齐的方法及装置。

背景技术

在通信领域，高速数据的传输都是采用串行的方式，通过高速的驱动器件和接收器件进行，例如Serdes(Serializer，串行器；Deserializer,解串行器)的串行发送和接收部分，在发送侧Serdes对接收到的并行数据进行并串转换，然后通过串行发送部分发送；在接收侧接收部分根据接收到的串行数据恢复时钟和数据，然后再进行串并转换。

目前，对于10Gbps(10Gigabits per Second，每秒10G比特)以下的传输速率，都可找到相应的串行发送和接收器件进行传输。但是，当传输速率进一步提高，例如25Gbps、40Gbps等情况下，采用一路进行串行传输的方式(也称为单通道)已经无法满足带宽的要求。对此，现有的相关技术是将数据分组，然后采用多路进行并行传输。这种采用多路进行传输的方式也称作多通道数据传输，其中的每路也称作一个通道。在发送侧，各通道对所分配的数据进行独立传送，在接收侧各通道分别接收到数据后，再一起恢复成发送数据。

在采用多通道传输的情况下，数据具有一定的相关性，由于通道之间传输路径的不一致，处理的不一致，会导致各路数据的不对齐，影响到数据的相关性，进而影响到数据的延时和抖动。目前，对这种多通道传输进行对齐的方法多是在传输数据中(带内)添加对齐标志的方法，即发送侧在各路数据中添加对齐标志，在接收侧根据对齐标志进行数据对齐。但采用这种方式的主要缺点是电路设计复杂，添加对齐标志增加了传送开销，且对数据传输的延时和抖动有不利的影响。

发明内容

本发明的目的是为了克服上述背景技术的不足，提供一种多通道高速数据对齐的方法及装置，能在实现多通道高速数据对齐的同时，有效减少和确定由此引入的延时和抖动，满足实际应用需求。

为达到以上目的，本发明提供一种多通道高速数据对齐的方法，包括以下步骤：

根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号；

发送侧的各通道在所述采样参考时钟信号的每个上升沿开始，根据所述采样时钟信号对输入数据进行采样；并将采样数据发送至接收侧；

接收侧的各通道对采样数据进行恢复和缓存，并在所述延时接收参考时钟信号的每个上升沿开始，根据所述接收时钟信号将数据从缓存中读取送出。

在上述技术方案的基础上，根据输入的控制信号，通过对参考时钟进行倍频和/或分频的方式，产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号。

在上述技术方案的基础上，所述采样时钟信号、所述采样参考时钟信号、所述接收时钟信号、所述接收参考时钟信号的周期均可配置，且配置要求为：

所述采样时钟信号的频率大于或等于所述采样参考时钟信号的频率，所述接收时钟信号的频率大于或等于所述接收参考时钟信号频率，且所述采样参考时钟信号和所述接收参考时钟信号同频。

在上述技术方案的基础上，根据输入的延时控制信号对接收参考时钟信号进行延时时，延时值可配置，且配置要求为：

延时值取大于或等于延时计算值且是延时器延时单位的整数倍，所述延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位。

在上述技术方案的基础上，接收侧的各通道对采样数据进行缓存时，各通道数据缓存深度独立计算，分别满足以下要求：

各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，所述各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；所述单通道采样速率＝采样参考时钟信号频率×一次采样的采样点数量。

本发明还提供一种多通道高速数据对齐的装置，包括控制侧、发送侧和接收侧；

所述控制侧包括信号产生模块和信号延时模块；所述信号产生模块，用于：根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；所述信号延时模块，用于：根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号；

所述发送侧包括多组的数据采样模块和发送驱动器，每组对应一个发送通道；所述数据采样模块，用于：在所述采样参考时钟信号的每个上升沿开始，根据所述采样时钟信号对输入数据进行采样，并将采样数据发送给发送驱动器；所述发送驱动器，用于：将采样数据发送至接收侧；

所述接收侧包括多组的接收器、数据时钟恢复模块、数据缓存模块，每组对应一个接收通道；所述接收器，用于：接收发送驱动器发送过来的采样数据；所述数据时钟恢复模块，用于：对采样数据进行恢复；所述数据缓存模块，用于：对恢复后的数据进行缓存，并在所述延时接收参考时钟信号的每个上升沿开始，根据所述接收时钟信号将数据从缓存中读取送出。

在上述技术方案的基础上，所述信号产生模块通过对所述参考时钟进行倍频和/或分频的方式，产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号。

在上述技术方案的基础上，所述信号产生模块产生的采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号的周期可配置，且配置要求为：

所述采样时钟信号的频率大于或等于所述采样参考时钟信号的频率，所述接收时钟信号的频率大于或等于所述接收参考时钟信号频率，且所述采样参考时钟信号和所述接收参考时钟信号同频。

在上述技术方案的基础上，所述信号延时模块根据输入的延时控制信号对接收参考时钟信号进行延时时，延时值可配置，且配置要求为：

延时值取大于或等于延时计算值且是延时器延时单位的整数倍，所述延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位。

在上述技术方案的基础上，所述数据缓存模块对恢复后的数据进行缓存时，缓存数据深度满足以下要求：

各通道缓存数据深度单独设计，各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，所述各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；所述单通道采样速率＝采样参考时钟信号频率×一次采样的采样点数量。

本发明的有益效果在于：

(1)本发明中利用带外传送控制信号进行控制的方式，控制信号包括时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号、接收参考时钟信号和延时接收参考时钟信号，使得发送侧的不同通道可同步对不同的输入数据进行采样、接收侧的不同通道可同步将数据读取送出，从而实现了多通道高速数据的对齐处理。与此同时，本发明会根据输入的延时控制信号对接收参考时钟信号进行延时，从而产生延时接收参考时钟信号；接收侧的各通道根据相同的延时接收参考时钟信号将数据由缓存中同步读取送出，可达到可控延时的目的，使传送数据具有确定性延时，且每次上电后延时一致。

与相关技术采用的在传输数据中(带内)添加对齐标志的方式相比，本发明无需插入对齐标志，减少了传送开销，电路设计简单；也不会额外引入数据传输的延时和抖动，能在实现多通道高速数据对齐的同时，有效减少和确定由此引入的延时和抖动，满足实际应用需求。

(2)本发明中，会对接收参考时钟进行延时，该延时值可配置，且满足一定的配置要求。当配置延时等于延时计算值时，整个装置具有最小延时。

(3)本发明中，会对缓存数据深度进行设计，使得各通路所需数据缓存的深度最小，各通路缓存单独计算。当装置具有最小延时时，各通路所需缓存深度只需容纳配置延时和该通道延时差时间内传送的数据即可。

(4)本发明中采样时钟信号、采样参考时钟信号、接收时钟信号、接收参考时钟信号的周期均可配置；延时接收参考时钟信号相对于所述接收参考时钟信号的延时值可配置，使得可以根据应用场景的链路延时进行灵活配置，具有高适应性。

(5)随着信号速率的提升，在PCB(Printed Circuit Board，印刷电路板)单板上多条高速信号线之间的对齐关系的布线难度也越来越高，通常需要采用等长各高速信号线之间延时的方法来处理。本发明中，由于采用了同步采样和同步采样恢复的方式，可减小“等长各高速信号线之间延时”的要求。

附图说明

图1为本发明实施例中多通道高速数据对齐的方法的流程图；

图2为一种实例中所产生的控制信号的示意图；

图3为一种实例中各数据及各信号的时序图；

图4为本发明实施例中多通道高速数据对齐的装置的结构框图。

具体实施方式

随着通信速率越来越高，需要采用多通道并行的方式来支持高带宽的需求。而在采用多通道传输的情况下，多通道之间的数据具有相关性。但由于多通道之间的传输路径不一致、处理不一致，而导致数据有不同的传送延时，需要对齐各通道数据。并且，有些通信场景有确定性延时的要求(即延时和抖动误差)，且随着通信速率的提升，这个要求也越来越高，采用多通道并行传送时也要减少和确定由此引入的延时和抖动。

当前已有相关技术采用在传输数据中(带内)添加对齐标志的方法达到对齐各通道数据的目的，即发送侧在各路数据中添加对齐标志，在接收侧根据对齐标志进行数据对齐。但采用这种方式的主要缺点是电路设计复杂，添加对齐标志增加了传送开销，且对数据传输的延时和抖动有不利的影响。

针对多通道高速数据对齐的处理中，如何有效减少和确定由此引入的延时和抖动的问题，本发明旨在提供一种多通道高速数据对齐的方法及装置，能在实现多通道高速数据对齐的同时，使传输数据具有较少且确定性延时，从而满足实际应用需求。

为了达到上述目的，本发明的主要设计思路为：根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号。发送侧的各通道均在采样参考时钟的每个上升沿开始，根据采样时钟信号对输入数据进行采样。接收侧的各通道对采样数据进行恢复和缓存，并在延时接收参考时钟信号的每个上升沿开始，根据接收时钟将数据从缓存中读取送出。

本方案中利用带外传送控制信号进行控制的方式，控制信号包括采样时钟信号、采样参考时钟信号、接收时钟信号、接收参考时钟信号和延时接收参考时钟信号，使得发送侧的不同通道可同步对不同的输入数据进行采样、接收侧的不同通道可同步将数据读取送出，从而实现了多通道高速数据的对齐处理。与此同时，通过对接收参考时钟信号进行延时，可达到可控延时的目的，使传送数据具有确定性延时，且每次上电后延时一致。

与相关技术采用的在传输数据中(带内)添加对齐标志的方式相比，本发明无需插入对齐标志，减少了传送开销，电路设计简单；也不会额外引入数据传输的延时和抖动，能在实现多通道高速数据对齐的同时，有效减少和确定由此引入的延时和抖动，满足实际应用需求。

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合说明书附图以及具体的实施例对本发明的技术方案进行详细的说明。

但需说明的是：接下来要介绍的示例仅是一些具体的例子，而不作为限制本发明的实施例必须为如下具体的步骤、数值、条件、数据、顺序等。本领域技术人员可以通过阅读本说明书来运用本发明的构思来构造本说明书中未提到的更多实施例。

实施例一

参见图1所示，本实施例提供了一种多通道高速数据对齐的方法，该方法包括以下步骤：

S1、根据输入的控制信号、参考时钟(ref_clk)产生采样时钟信号(sample_clk)、采样参考时钟信号(sample_ref_clk)、接收时钟信号(rx_clk)和接收参考时钟信号(rx_ref_clk’)；根据输入的延时控制信号对rx_ref_clk’进行延时，产生延时接收参考时钟信号(rx_ref_clk)。实际应用中，装置在启动后，将持续产生上述信号。

S2、发送侧的各通道均在sample_ref_clk的每个上升沿开始，根据sample_clk对输入数据(如tx_data_1、tx_data_2、……、tx_data_n)进行采样；并将采样数据(如tx_sample_data_1、tx_sample_data_2、……、tx_sample_data_n)发送至接收侧。实际应用中，每个通道具有不同的输入数据(如通道1的输入数据为tx_data_1，通道2的输入数据为tx_data_2，……，通道n的输入数据为tx_data_n)，但具有相同的基准信号sample_clk、sample_ref_clk。进行采样时，根据设置一次可采样一个点或多个点；并且，将采样数据发送至接收侧时，是采用串行发送。

S3、接收侧的各通道对采样数据进行恢复(恢复后数据如rx_recover_data_1、rx_recover_data_2、……、rx_recover_data_n)和缓存，并在rx_ref_clk的每个上升沿开始，根据rx_clk将数据从缓存中读取送出。实际应用中，可采用FIFO(First Input FirstOutput，先进先出)方式对恢复后数据进行缓存：首先将恢复的数据依次写入FIFO存储器中，当rx_ref_clk为高时，根据rx_clk从FIFO存储器中弹出数据。并且，将数据从缓存中读取送出时，根据配置依次可读取一个或多个数据，且每个通道具有不同的输出数据(如通道1的输出数据为rx_data_1，通道2的输出数据为rx_data_2，……，通道n的输出数据为rx_data_n)。

可以理解的是，本实施例的sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’是根据相应的控制信号和参考时钟(ref_clk)产生的，所产生的这些信号都是同源的，且周期可配置。其中，sample_clk、sample_ref_clk作为发送侧的控制信号，主要用于使发送侧的各通道可根据相同的控制信号对不同的输入数据(如tx_data_1、tx_data_2、……tx_data_n)进行同步采样；rx_ref_clk’经延时后产生rx_ref_clk,rx_clk、rx_ref_clk作为接收侧的控制信号，主要用于使接收侧的各通道可根据相同的控制信号同步将数据由缓存中读取送出。利用这种带外传送控制信号进行控制的方式，可使得发送侧的不同通道对不同的输入数据进行同步采样、接收侧的不同通道同步将数据读取送出，从而实现了多通道高速数据的对齐处理。本实施例中，会根据输入的延时控制信号对rx_ref_clk’进行延时，从而产生延时接收参考时钟信号(rx_ref_clk)。接收侧的各通道根据相同的rx_ref_clk同步将数据由缓存中读取送出，可达到可控延时的目的，使传送数据具有确定性延时，且每次上电后延时一致。

进一步地，作为一种优选的实施方式，步骤S1中，sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’是根据相应的控制信号通过对ref_clk进行倍频和/或分频等操作产生的，并且可控制所产生时钟信号的占空比。举例来说，假设输入的ref_clk为100MHz，配置产生的sample_clk为10GHz，占空比50；则可采用时钟倍频器件对ref_clk进行100倍频得到，那么相应的控制信号则为对ref_clk进行100倍频控制。配置产生sample_ref_clk为5GHz，占空比50；则可采用时钟倍频器件对ref_clk进行100倍频，然后再2分频得到，那么相应的控制信号则为先对ref_clk进行100倍频，然后再2分频的控制；当然，还可采用直接由sample_clk分频得到，那么相应的控制信号则为对sample_clk进行2分频的控制。对于rx_clk，rx_ref_clk’可采用类似于sample_clk、sample_ref_clk的方式产生，也可以采用下面方式产生：对于rx_clk，可采用sample_clk接时钟buffer，输出为rx_clk；对于rx_ref_clk’，可采用sample_ref_clk接时钟buffer，输出为rx_ref_clk’。

进一步地，作为一种优选的实施方式，步骤S1中，所产生的sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’的周期可配置，且配置满足以下要求：sample_clk频率大于等于sample_ref_clk频率(当一次采样多个点时，sample_clk与sample_ref_clk的频率之比要大于等于采样点个数)，rx_clk频率大于等于rx_ref_clk’频率(当一次采样需要多个点时，rx_clk与rx_ref_clk’的频率之比要大于等于采样点个数)，sample_ref_clk和rx_ref_clk’同频。

进一步地，作为一种优选的实施方式，步骤S1中，根据输入的延时控制信号对rx_ref_clk’进行延时时，延时值可配置，且配置满足以下要求：延时值取大于或等于延时计算值且是延时器延时单位的整数倍，延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位。延时器延时单位是指延时器的延时步长。

每路通道的延时是指从sample_ref_clk进行采样到数据被写入缓存的延时。当配置的延时等于延时计算值时，整个装置具有最小延时。这时具有最大延时的通道的数据刚好被采样和传送到接收端缓存。

再进一步地，作为一种可选的实施方式，在步骤S3之前，还包括设计缓存数据深度的操作。优选的，设计缓存数据深度时，设计的缓存数据深度满足以下要求：各通道缓存数据深度单独设计，各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；其中，单通道采样速率＝采样参考时钟信号(sample_ref_clk)频率×一次采样的采样点数量。

为了更清楚的说明上述基准信号的产生过程、延时周期的配置过程以及缓存数据深度的设计过程，下面以一个具体实例进行详细说明。假设一个需要10Gbps的传输系统，分成2个通道，每个通道传输5Gbps，每次采样一个数据，通道1具有延时为11.5ns，通道2具有延时为8ns。那么，

1)假设输入的ref_clk为100MHz，采用时钟倍频、分频器件产生信号sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’的具体过程可如下：

配置产生的sample_clk为10GHz，占空比50；则可采用时钟倍频期间对ref_clk进行100倍频得到。

配置产生的sample_ref_clk为5GHz，占空比50；则可采用时钟倍频期间对ref_clk进行100倍频，然后再2分频得到；还可采用直接由sample_clk再次分频得到。

对于rx_clk，则可采用sample_clk接时钟buffer，输出为rx_clk。

对于rx_ref_clk’，则可采用sample_ref_clk接时钟buffer，输出为rx_ref_clk’，然后经延时电路产生rx_ref_clk信号。

2)通过对rx_ref_clk’延时产生rx_ref_clk，延时值取大于或等于延时计算值且是延时器延时单位的整数倍，延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位。假设这里取延时单位为2ns，延时计算值的计算过程为：11.5除以2，然后向上取整为6，再乘以延时器延时单位后得到最终的延时计算值为12ns。

这里配置延时为12ns。实现中可采用每次延时为2ns的延时电路(2ns即为延时器延时单位，也可称为延时步长)，级联6级实现。所产生的信号参见图2所示，其中sample_ref_clk和rx_ref_clk具有12ns的延时差。

3)设计缓存数据深度时，各通道缓存数据深度单独设计，各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；例如，对于通道1计算过程为：12减去11.5，为0.5ns，然后再乘以单通路采样速率5Gbps，再向上取整为3个bit；对于通道2计算过程为：12减去8，为4ns，然后乘以5Gbps，再向上取整为20bit；所以通道1选择缓存数据深度为3bit，通路2选择缓数据存深度为20bit。

本实例中各数据及各信号的时序图如图3所示，从图中可以看出：tx_sample_data_1和tx_sample_data_2同步采样，tx_sample_data_1和rx_recover_data_1延时为11.5ns，tx_sample_data_2和rx_recover_data_2延时为8ns。rx_recover_data_1、rx_recover_data_2在缓存后，根据rx_clk、rx_ref_clk同步输出为rx_data_1、rx_data_2。

实施例二

参见图4所示，基于同一发明构思，本发明实施例还提供了一种多通道高速数据对齐的装置，该装置包括控制侧、发送侧和接收侧。

控制侧包括信号产生模块和信号延时模块。其中，信号产生模块，用于：根据输入的控制信号、参考时钟(ref_clk)产生采样时钟信号(sample_clk)、采样参考时钟信号(sample_ref_clk)、接收时钟信号(rx_clk)和接收参考时钟信号(rx_ref_clk’)。信号延时模块，用于：根据输入的延时控制信号对rx_ref_clk’进行延时，产生延时接收参考时钟信号(rx_ref_clk)。实际应用中，装置在启动后，将持续产生上述信号。

发送侧包括多组的数据采样模块和发送驱动器，每组对应一个发送通道。其中，数据采样模块，用于：在sample_ref_clk的每个上升沿开始，根据sample_clk对输入数据(如tx_data_1、tx_data_2、……、tx_data_n)进行采样，并将采样数据(如tx_sample_data_1、tx_sample_data_2、……、tx_sample_data_n)发送给发送驱动器。发送驱动器，用于：将采样数据发送至接收侧。实际应用中，发送驱动器会将采样数据串行发送到接收侧。

接收侧包括多组的接收器、数据时钟恢复模块、数据缓存模块，每组对应一个接收通道。其中，接收器，用于：接收发送驱动器发送过来的采样数据。数据时钟恢复模块，用于：对采样数据进行恢复(恢复后数据如rx_recover_data_1、rx_recover_data_2、……、rx_recover_data_n)。数据缓存模块，用于：对恢复后的数据进行缓存；并在rx_ref_clk的每个上升沿开始，根据rx_clk将数据从缓存中读取送出。实际应用中，数据缓存模块可采用FIFO方式对恢复后数据进行缓存：首先将恢复的数据依次写入FIFO存储器中，在rx_ref_clk每个上升沿开始，根据rx_clk从FIFO存储器中弹出数据。并且，数据缓存模块将数据从缓存中读取送出时，根据配置依次可读取一个或多个数据，且每个通道具有不同的输出数据(如通道1的输出数据为rx_data_1，通道2的输出数据为rx_data_2，……，通道n的输出数据为rx_data_n)。

进一步地，作为一种优选的实施方式，信号产生模块通过对ref_clk进行倍频和/或分频的方式，产生sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’，并且可控制所产生时钟信号的占空比。另外，作为一种优选的实施方式，信号产生模块所产生的sample_clk、sample_ref_clk、rx_clk和rx_ref_clk’的周期可配置，且配置满足以下要求：sample_clk频率大于等于sample_ref_clk频率(当一次采样多个点时，sample_clk与sample_ref_clk的频率之比要大于等于采样点个数)，rx_clk频率大于等于rx_ref_clk’频率(当一次采样需要多个点时，rx_clk与rx_ref_clk’的频率之比要大于等于采样点个数)，sample_ref_clk和rx_ref_clk’同频。

更进一步地，作为一种优选的实施方式，信号延时模块根据输入的延时控制信号对rx_ref_clk’进行延时时，延时值可配置，延时值取大于或等于延时计算值且是延时器延时单位的整数倍，延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位。每路通道的延时是指从sample_ref_clk进行采样到数据被写入缓存的延时。当配置的延时等于延时计算值时，整个装置具有最小延时。

再进一步地，作为一种可选的实施方式，数据缓存模块对恢复后的数据进行缓存时，缓存数据深度满足以下要求：各通道缓存数据深度单独设计，各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；其中，单通道采样速率＝sample_ref_clk的频率×一次采样的采样点数量。

从上述描述可以看出，本实施例的装置利用带外传送控制信号进行控制的方式，控制信号包括：控制信号包括时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号、接收参考时钟信号和延时接收参考时钟信号，使得发送侧的不同通道可同步对不同的输入数据进行采样、接收侧的不同通道可同步将数据读取送出，从而实现了多通道高速数据的对齐处理。除此之外，控制侧的信号延时模块会根据输入的延时控制信号对接收参考时钟信号(rx_ref_clk’)进行延时，从而产生延时接收参考时钟信号(rx_ref_clk)；接收侧各通道的数据缓存模块根据相同的延时接收参考时钟信号(rx_ref_clk)同步将数据由缓存中读取送出，可达到可控延时的目的，使传送数据具有确定性延时，且每次上电后延时一致。

注意：上述的具体实施例仅是例子而非限制，且本领域技术人员可以根据本发明的构思从上述分开描述的各个实施例中合并和组合一些步骤和装置来实现本发明的效果，这种合并和组合而成的实施例也被包括在本发明中，在此不一一描述这种合并和组合。

本发明实施例中提及的优点、优势、效果等仅是示例，而非限制，不能认为这些优点、优势、效果等是本发明的各个实施例必须具备的。另外，本发明实施例公开的上述具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本发明实施例必须采用上述具体的细节来实现。

本发明实施例中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子，并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。诸如“包括”、“包含”、“具有”等等的词语是开放性词汇，指“包括但不限于”，且可与其互换使用。本发明实施例所使用的词汇“或”和“和”指词汇“和/或”，且可与其互换使用，除非上下文明确指示不是如此。本发明实施例所使用的词汇“诸如”指词组“诸如但不限于”，且可与其互换使用。

本发明实施例中的步骤流程图以及以上方法描述仅作为例示性的例子，并且不意图要求或暗示必须按照给出的顺序进行各个实施例的步骤。如本领域技术人员将认识到的，可以按任意顺序进行以上实施例中的步骤的顺序。诸如“其后”、“然后”、“接下来”等等的词语不意图限制步骤的顺序；这些词语仅用于引导读者通读这些方法的描述。此外，例如使用冠词“一个”、“一”或者“该”对于单数的要素的任何引用不被解释为将该要素限制为单数。

另外，本发明各个实施例中的步骤和装置并非仅限定于某个实施例中实行，事实上，可以根据本发明的概念来结合本文中的各个实施例中相关的部分步骤和部分装置，以构思新的实施例，而这些新的实施例也包括在本发明的范围内。

本发明实施例中的各个操作可以通过能够进行相应的功能的任何适当的手段而进行。该手段可以包括各种硬件和/或软件组件和/或模块，包括但不限于硬件的电路或处理器。

本发明实施例的方法包括用于实现上述的方法的一个或多个动作。方法和/或动作可以彼此互换而不脱离权利要求的范围。换句话说，除非指定了动作的具体顺序，否则可以修改具体动作的顺序和/或使用而不脱离权利要求的范围。

本发明实施例中的功能可以按硬件、软件、固件或其任意组合而实现。如果以软件实现，功能可以作为一个或多个指令存储在切实的计算机可读介质上。存储介质可以是可以由计算机访问的任何可用的切实介质。通过例子而不是限制，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光碟存储、磁碟存储或其他磁存储器件或者可以用于携带或存储指令或数据结构形式的期望的程序代码并且可以由计算机访问的任何其他切实介质。如在此使用的，碟(disk)和盘(disc)包括紧凑盘(CD)、激光盘、光盘、DVD(Digital Versatile Disc，数字多功能光盘)、软碟和蓝光盘，其中碟通过磁再现数据，而盘利用激光光学地再现数据。

因此，计算机程序产品可以进行在此给出的操作。例如，这样的计算机程序产品可以是具有有形存储(和/或编码)在其上的指令的计算机可读的有形介质，该指令可由一个或多个处理器执行以进行在此所述的操作。计算机程序产品可以包括包装的材料。

其他例子和实现方式在本发明实施例和所附权利要求的范围和精神内。例如，由于软件的本质，以上所述的功能可以使用由处理器、硬件、固件、硬连线或这些的任意的组合执行的软件实现。实现功能的特征也可以物理地位于各个位置，包括被分发以便功能的部分在不同的物理位置处实现。

本领域技术人员可以不脱离由所附权利要求定义的教导的技术而进行对在此所述的技术的各种改变、替换和更改。此外，本公开的权利要求的范围不限于以上所述的处理、机器、制造、事件的组成、手段、方法和动作的具体方面。可以利用与在此所述的相应方面进行基本相同的功能或者实现基本相同的结果的当前存在的或者稍后要开发的处理、机器、制造、事件的组成、手段、方法或动作。因而，所附权利要求包括在其范围内的这样的处理、机器、制造、事件的组成、手段、方法或动作。

提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本发明。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本发明的范围。因此，本发明不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。

为了例示和描述的目的已经给出了以上描述。此外，此描述不意图将本发明的实施例限制到在此公开的形式。尽管以上已经讨论了多个示例方面和实施例，但是本领域技术人员将认识到其某些变型、修改、改变、添加和子组合。且本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。

Claims (6)

1.一种多通道高速数据对齐的方法，其特征在于，该方法包括以下步骤：

根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号；其中，采样时钟信号、采样参考时钟信号作为发送侧的控制信号，用于使发送侧的各通道可根据相同的控制信号对不同的输入数据进行同步采样；延时接收参考时钟信号作为接收侧的控制信号，主要用于使接收侧的各通道根据相同的控制信号同步将数据由缓存中读取送出；

所述根据输入的延时控制信号对接收参考时钟信号进行延时时，延时值可配置，且配置要求为：延时值取大于或等于延时计算值且是延时器延时单位的整数倍，所述延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位；

发送侧的各通道在所述采样参考时钟信号的每个上升沿开始，根据所述采样时钟信号对输入数据进行采样；并将采样数据发送至接收侧；

接收侧的各通道对采样数据进行恢复和缓存，并在所述延时接收参考时钟信号的每个上升沿开始，根据所述接收时钟信号将数据从缓存中读取送出；其中，接收侧的各通道对采样数据进行缓存时，各通道数据缓存深度独立计算，分别满足以下要求：

各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，所述各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；

所述单通道采样速率＝采样参考时钟信号频率×一次采样的采样点数量。

2.如权利要求1所述的多通道高速数据对齐的方法，其特征在于：根据输入的控制信号，通过对参考时钟进行倍频和/或分频的方式，产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号。

3.如权利要求1所述的多通道高速数据对齐的方法，其特征在于，所述采样时钟信号、所述采样参考时钟信号、所述接收时钟信号、所述接收参考时钟信号的周期均可配置，且配置要求为：

所述采样时钟信号的频率大于或等于所述采样参考时钟信号的频率，所述接收时钟信号的频率大于或等于所述接收参考时钟信号频率，且所述采样参考时钟信号和所述接收参考时钟信号同频。

4.一种多通道高速数据对齐的装置，其特征在于：该装置包括控制侧、发送侧和接收侧；

所述控制侧包括信号产生模块和信号延时模块；所述信号产生模块，用于：根据输入的控制信号、参考时钟产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号；所述信号延时模块，用于：根据输入的延时控制信号对接收参考时钟信号进行延时，产生延时接收参考时钟信号；其中，采样时钟信号、采样参考时钟信号作为发送侧的控制信号，用于使发送侧的各通道可根据相同的控制信号对不同的输入数据进行同步采样；延时接收参考时钟信号作为接收侧的控制信号，主要用于使接收侧的各通道根据相同的控制信号同步将数据由缓存中读取送出；

所述信号延时模块根据输入的延时控制信号对接收参考时钟信号进行延时时，延时值可配置，且配置要求为：延时值取大于或等于延时计算值且是延时器延时单位的整数倍，所述延时计算值的计算过程为：取所有通道延时中的最大延时除以延时器延时单位，然后对计算值向上取整，再乘以延时器延时单位；

所述发送侧包括多组的数据采样模块和发送驱动器，每组对应一个发送通道；所述数据采样模块，用于：在所述采样参考时钟信号的每个上升沿开始，根据所述采样时钟信号对输入数据进行采样，并将采样数据发送给发送驱动器；所述发送驱动器，用于：将采样数据发送至接收侧；

所述接收侧包括多组的接收器、数据时钟恢复模块、数据缓存模块，每组对应一个接收通道；所述接收器，用于：接收发送驱动器发送过来的采样数据；所述数据时钟恢复模块，用于：对采样数据进行恢复；所述数据缓存模块，用于：对恢复后的数据进行缓存，并在所述延时接收参考时钟信号的每个上升沿开始，根据所述接收时钟信号将数据从缓存中读取送出；其中，所述数据缓存模块对恢复后的数据进行缓存时，缓存数据深度满足以下要求：

各通道缓存数据深度单独设计，各通道缓存数据深度取大于或等于该通道缓存深度计算值的整数，所述各通道缓存深度计算值的计算过程为：延时值减去该通道延时，然后乘以单通道采样速率，再对计算值向上取整；

所述单通道采样速率＝采样参考时钟信号频率×一次采样的采样点数量。

5.如权利要求4所述的多通道高速数据对齐的装置，其特征在于：所述信号产生模块通过对所述参考时钟进行倍频和/或分频的方式，产生采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号。

6.如权利要求4所述的多通道高速数据对齐的装置，其特征在于，所述信号产生模块产生的采样时钟信号、采样参考时钟信号、接收时钟信号和接收参考时钟信号的周期可配置，且配置要求为：

所述采样时钟信号的频率大于或等于所述采样参考时钟信号的频率，所述接收时钟信号的频率大于或等于所述接收参考时钟信号频率，且所述采样参考时钟信号和所述接收参考时钟信号同频。

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