KR100646336B1 - 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 - Google Patents

데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 Download PDF

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Abstract

본 발명은 데이터 샘플링에 관한 것으로, 특히 입력 및 복원된 두 클록 신호의 위상차를 이용하여 데이터 신호의 지연 시간을 조절하는 방식으로 샘플링을 수행하는 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것이다. 그 장치는 지연 제어 신호에 따라 입력되는 제1데이터 신호의 지연 시간을 조절하여 제2데이터 신호로 출력하는 제1신호 지연부; 제1 및 제2클록 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 발생하는 지연 제어부; 상기 제1클럭신호를 입력받아, 상기 제2클록 신호를 복원하고, 샘플링을 위한 제3클록 신호를 발생하는 클록 복원부; 및 상기 제3클록 신호에 동기 되어 상기 제1신호 지연부로부터의 상기 제2데이터 신호를 샘플링하는 샘플링부를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 데이터 신호의 지터 특성을 빠르게 트레킹이 가능하므로 충분한 타이밍 마진을 확보할 수 있으므로 고속 동작에 유리하다.
샘플링, sampling, DLL, 지연동기루프, RCDLL, 위상검출부, 위상동기루프

Description

데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기{Data sampling device and method and high speed serial receiver using the same}
도 1은 종래의 직렬 송수신 회로를 설명하기 위한 도면이다.
도 2a 및 도 2b는 종래의 직렬 송수신회로의 샘플링 과정을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 데이터 샘플링 장치를 설명하기 위한 구성 블록도이다.
도 4a 및 도 4b는 도 3에 도시된 지연 제어부(50)의 일 실시예이다.
도 5는 도 3에 도시된 신호 지연부(30)의 일 실시예이다.
도 6는 도 4b 및 도 5에 도시된 지연 소자의 일 실시예이다.
도 7은 도 3에 도시된 본 발명에 따른 데이터 샘플링 장치의 동작을 설명하기 위한 파형도이다.
도 8은 본 발명에 따른 데이터 샘플링 장치를 이용한 고속 직렬 수신기의 구성 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 송신기 20: 수신기
30, 62: 신호 지연부 40: 샘플링부
50: 지연 제어부 60: 클록 복원부
72, 74: 입력 버퍼 80: 직병렬 변환부
본 발명은 데이터 샘플링에 관한 것으로, 특히 입력 클록 신호 및 복원 클록 신호의 위상차를 이용하여 데이터 신호의 지연 시간이 조절하는 방식으로 샘플링을 수행하는 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬 수신기에 관한 것이다.
최근, 정보화 기술의 급속한 발전과 함께 정보 기기내 또는 장비 간의 데이터 통신에 있어서의 고속화 및 안정화된 데이터 통신을 요구에 따른 많은 송수신 회로들이 개발 및 상용화되고 있다. 특히, 이러한 송수신 회로는 외부의 각종 잡음원 및 송수신 회로 내의 잡음 성분에도 불구하고 안정화된 데이터 통신을 수행할 수 있어야 한다.
도 1은 종래의 직렬 송수신 회로를 설명하기 위한 도면으로, 송신기(10) 및 수신기(20) 및 그 사이의 보드 간 또는 시스템간의 통신 채널(15)로 구성된다.
먼저, 송신기(10)는 병렬 데이터를 직렬 변환하기 위한 제1클럭신호와 데이터 샘플링을 위한 제2클럭신호를 각각 발생하는 클록 발생부(1), 제1클럭신호에 따 라 입력되는 병렬 입력 데이터(Din)를 직렬 데이터로 변환하기 위하여 순차적으로 선택 출력하는 멀티플렉서(2), 제2클럭 신호에 따라 멀티플렉서(2)의 직렬 데이터를 샘플링하는 리타이밍부(3), 리타이밍부(3)의 출력을 로직레벨로 증폭하고 버퍼링하는 출력 버퍼(4)로 구성된다. 또한, 수신기(20)는 직렬 입력 데이터를 버퍼링하는 입력 버퍼(11), 샘플링을 위한 제1클럭신호와 직렬데이터를 병렬 데이터로 변환하기 위한 제2클럭신호를 발생하는 클록 발생부(12), 제1클럭신호에 따라 입력되는 직렬 데이터를 샘플링하기 위한 리타이밍부(13), 제2클럭신호에 따라 직렬 데이터를 병렬 데이터로 변환하기 위한 디멀티플렉서(14)로 구성된다.
도 2a 및 도 2b는 종래의 직렬 송수신회로의 샘플링 과정을 설명하기 위한 도면이다.
먼저, 도 2a는 1비트의 직렬 데이터를 중앙 구간에서 한 번의 샘플링을 통해 데이터를 검출하는 것을 보여주며, 도 2b는 1비트의 직렬 데이터를 여러 번의 샘플링을 통해 데이터를 검출하는 것을 보여준다.
이때, 도 2a에 도시된 바와 같이, 한 번의 샘플링을 통해 데이터를 검출하는 경우에는 소비 전력은 크지 않으나, 클록 발생부(1, 12)의 지터 성분과 정적 위상 오프셋(static phase offset)으로 인한 지터 성분에 의해 타이밍 마진이 크게 줄어든다는 단점을 있었다.
따라서, GHz 대역의 고속 데이터 링크에서는 도 2b에 도시된 바와 같이, 다중 클록 신호를 이용하여 여러 번의 샘플링을 통해 데이터를 검출하는 방식을 주로 이용하는데 이러한 방식은 각종 지터 성분 및 잡음 성분에 대한 충분한 타이밍 마진을 확보할 수 있으나, 내부 동작 속도의 증가로 소비 전력이 커지고 회로가 복잡해지는 단점을 가지게 된다. 또한, 다중 클록 신호를 생성하기 위한 위상 동기 루프(또는 지연 동기 루프)내의 오실레이터(oscillator) 개수가 늘어나게 되므로 클록 지터가 커지고 그 동작 속도가 크게 제한되는 문제점을 있었다.
상술한 종래의 문제점을 해결하기 위한 본 발명의 목적은 입력 클록 신호와 복원된 클록 신호의 위상차를 이용하여 직렬 입력되는 데이터 신호의 지연 시간을 조절하고 이를 샘플링하는 데이터 샘플링 장치 및 방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 본 발명에 따른 데이터 샘플링 장치 및 방법을 이용한 고속 직렬 수신기를 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 데이터 샘플링 장치는 지연 제어 신호에 따라 입력되는 제1데이터 신호의 지연 시간을 조절하여 제2데이터 신호로 출력하는 제1신호 지연부; 제1 및 제2클록 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 발생하는 지연 제어부; 상기 제1클럭신호를 입력받아, 상기 제2클록 신호를 복원하고, 샘플링을 위한 제3클록 신호를 발생하는 클록 복원부; 및 상기 제3클록 신호에 동기 되어 상기 제1신호 지연부로부터의 상기 제2데이터 신호를 샘플링하는 샘플링부를 포함하는 것을 특징으로 한 다.
이때, 상기 제1신호 지연부는 상기 지연 제어 신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성하며, 각 지연 소자는 상기 지연 제어 신호중 어느 한 비트 값에 따라 상기 제1데이터 신호의 인에이블 여부를 결정하는 인에이블 수단; 및 상기 인에이블 수단의 인에이블 여부에 따라 상기 제1데이터 신호를 소정 지연 시간으로 지연시켜 출력하는 지연 수단을 포함하고, 상기 인에이블 수단은 상기 지연 제어신호중 어느 한 비트 및 상기 제1데이터 신호를 입력받아, 이를 부논리합 연산하는 부논리합 게이트로 구성하며, 상기 지연 수단은 상기 인에이블 수단 및 선행 지연 소자의 출력신호를 부논리합 연산하는 부논리합 게이트; 및 상기 부논리합 게이트의 출력을 인버팅하는 인버터를 포함하는 것이 바람직하다.
또한, 상기 지연 제어부는 상기 지연 제어 신호에 따라 상기 제1클록 신호의 지연 시간을 조절하고 이를 제4클록 신호로서 출력하는 제2신호 지연부; 상기 제1 및 제4클록 신호의 위상차를 검출하여 위상차 신호를 발생하는 위상 검출부; 및 상기 위상차 신호에 따라 쉬프팅 동작을 수행하고 그 결과로서 상기 지연 제어 신호를 발생하는 쉬프트 레지스터를 포함하며, 상기 제2신호 지연부는 상기 지연 제어신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성되며, 각 지연 소자는 상기 지연 제어 신호중 어느 한 비트 값에 따라 상기 제1데이터 신호의 인에이블 여부를 결정하는 인에이블 수단; 및 상기 인에이블 수단의 인에이블 여부에 따라 상기 제1클록 신호를 소정 지연 시간으로 지연시켜 출력하는 지연 수 단을 포함하며, 상기 인에이블 수단은 상기 지연 제어신호중 어느 한 비트 및 상기 제2클록 신호를 입력받아, 이를 부논리합 연산하는 부논리합 게이트로 구성하고, 상기 지연 수단은 상기 인에이블 수단 및 선행 지연 소자의 출력신호를 부논리합 연산하는 부논리합 게이트; 및 상기 부논리합 게이트의 출력을 인버팅하는 인버터를 포함하는 것이 바람직하다. 이때, 상기 쉬프트 레지스터는 초기화시 전체 비트 중 중간 위치의 한 비트만을 논리적으로 다른 값으로 설정하고, 상기 제1지연 제어부는 레지스터 제어 지연 동기 루프로 구성하는 것이 바람직하다.
또한, 상기 클록 복원부는 위상동기루프 또는 지연 동기 루프로 구성하는 것이 바람직하다.
또한, 본 발명에 따른 데이터 샘플링 장치는 상기 제1클록 신호를 소정 시간만큼 지연하는 제3신호 지연부를 더 포함하며, 상기 클록 복원부는 상기 제3신호 지연부로부터의 소정 시간만큼 지연된 상기 제1클록 신호를 입력으로 하면 지연 시간을 조절하는 것이 용이하다.
상술한 본 발명의 목적을 달성하기 위한 본 발명에 따른 데이터 샘플링 방법은 제1데이터 신호를 소정 지연 시간으로 지연시켜 제2데이터 신호를 생성하는 제1단계; 제1 및 제2클록 신호의 위상차에 따라 상기 제1 및 제2데이터 신호 간의 소정 지연 시간차를 제어하는 제2단계; 상기 제1클록 신호를 입력받아, 상기 제2클록 신호를 복원하고 샘플링을 위한 제3클록 신호를 생성하는 제3단계; 및 상기 제3클록 신호에 따라 상기 제2데이터 신호를 샘플링하는 제4단계를 포함하는 것을 특징으로 한다.
상술한 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 데이터 샘플링 장치 및 방법을 이용한 고속 직렬 수신기는 지연 제어 신호에 따라 입력되는 제1데이터 신호의 지연 시간을 조절하여 제2데이터 신호로 출력하는 신호 지연부; 제1 및 제2클록 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 발생하는 지연 제어부; 상기 제1클럭신호를 입력받아, 상기 제2클록 신호를 복원하고 샘플링을 위한 제3클록 신호를 발생하는 클록 복원부; 상기 제3클록 신호에 동기 되어 상기 신호 지연부로부터의 상기 제2데이터 신호를 샘플링하는 샘플링부; 및 상기 제3클록 신호에 동기 되어 상기 샘플링부의 출력 신호를 병렬로 변환하는 직병렬 변환부를 포함하는 것을 특징으로 한다. 이때, 고속 직렬 수신기는 상기 제1데이터 신호 및 제1클록 신호를 로직레벨로 증폭하는 제1 및 제2입력 버퍼를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 따른 직렬 데이터 샘플링 장치를 설명하기 위한 구성 블록도를 도시한 것으로, 그 장치는 신호 지연부(30), 샘플링부(40), 지연 제어부(50), 클록 발생부(60) 및 신호 지연부(62)로 구성된다.
먼저, 신호 지연부(30)는 직렬 데이터 신호(DI)를 지연 제어 데이터(R)에 따라 결정되는 지연 시간차 만큼 지연시켜 출력한다.
샘플링부(40)는 클록 신호(CLK)에 따라 신호 지연부(30)로부터의 지연 데이 터 신호(DIX)를 샘플링한다.
지연 신호 제어부(50)는 입력 클록 신호(IN_CLK)와 복원 클록 신호(REC_CLK)의 위상 차를 검출하고, 그 결과에 따라 신호 지연부(30)의 지연 시간을 결정하기 위한 지연 제어 데이터(R)를 출력한다.
신호 지연부(62)는 초기화 동작시 지연 시간의 기준점을 잡기 위하여 입력 클록 신호(IN_CLK)를 일정 시간만큼 지연시키며, 직렬 연결된 다수의 지연 소자로 구성된다. 이때, 지연 시간은 신호 지연부(30)의 최대 지연 시간의 1/2 정도로 설정하는 것이 바람직하다.
클록 복원부(60)는 신호 지연부(62)로부터의 일정 시간 지연된 입력 클록 신호(IN_CLK)의 상승 또는 하강 에지(edge)에 동기 되는 복원 클록 신호(REC_CLK) 및 샘플링을 위한 샘플링 클록 신호(CLK)를 각각 발생하며, 주로 위상 동기 루프(Phase Locked Loop: PLL) 또는 지연 동기 루프(Delay Locked Loop: DLL)로 구성될 수 있다.
도 4a는 도 3에 도시된 지연 제어부(50)의 일 실시예로서, 특히 레지스터 제어 지연 동기 루프(Register Controlled Delay Locked Loop: 이하, RCDLL로 약술함)를 이용한 것으로, 위상 검출부(52), 쉬프트 레지스터(54) 및 신호 지연부(66)로 구성된다.
먼저, 위상 검출부(52)는 입력 클록 신호(IN_CLK) 및 피드백 클록 신호(FEED_CLK)의 위상차를 검출하고, 그 결과로서 위상차 신호(PD)를 발생한다.
쉬프트 레지스터(54)는 위상차 신호(PD)에 따라 좌 또는 우측 쉬프팅 동작을 수행하며, 저장된 전체 비트(M) 중 어느 하나의 비트만 '1'(하이 레벨)의 값을 가지며, 저장된 값(R[1:M])에 따라 지연 시간이 결정된다. 특히, 초기화 값은 지연 시간을 정방향(+) 또는 부방향(-)으로 결정하기 위하여 초기화 값은 전체 비트(M) 중 중간 비트를 '1'로 설정하는 것이 바람직하다.
신호 지연부(56)는 클록 복원부(60)로부터의 복원 클록 신호(REC_CLK)를 입력받아 이를 쉬프트 레지스터(54)로부터의 지연 제어 데이터(R) 값에 따라 지연시켜 피드백 클록 신호(FEED_CLK)로서 출력한다.
상기 구성에 따른 지연 제어부(50)의 동작을 살펴보면, 위상 검출부(52)에 의해 입력 클록 신호(IN_CLK) 및 복원 클록 신호(REC_CLK)의 위상차를 검출하고, 그 결과로서 위상차 신호(PD)를 발생한다. 그러면, 쉬프트 레지스터(54)는 위상차 신호(PD)에 따라 좌 또는 우측으로 쉬프팅 동작을 수행한다. 이어서, 변경된 지연 제어 데이터(R) 값에 따라 신호 지연부(56)의 지연 시간이 결정된다. 즉, 신호 지연부(56)의 지연 시간은 쉬프트 레지스터(54)가 좌측 쉬프팅 동작을 수행하면 늘어나고 반대로 우측 쉬프팅 동작을 수행하면 줄어든다. 두 클록 신호(IN_CLK, REC_CLK)의 위상이 동일한 때까지 이러한 부궤환 동작이 반복된다. 이러한 수렴 과정을 거치면 지연 제어 데이터(R)는 일정한 값을 유지하게 된다.
도 4b는 도 4a에 도시된 신호 지연부(56)의 상세 구성 블록도를 도시한 것으로, 신호 지연부(56)는 직렬 연결된 다수의 지연 소자들(D1~D8)로 구성되며, 지연 소자 개수가 8인 경우의 구성예이다.
도 4b에 있어서, 지연 소자들(D1~D8) 각각은 입력 신호를 일정의 지연 시간( δ) 만큼 지연 출력한다. 이때, 지연 제어 데이터(R1~R8)는 어느 한 비트만이 '1' 값을 가진다. 만약, R2 비트가 '1' 값이면 지연 소자(D2)가 인에이블되며, 따라서, 신호 지연부(56)의 총 지연시간은 지연소자(D2)부터 마지막 지연 소자(D8)까지 순차적으로 지연 처리되어 복원 클록 신호(REC_CLK)를 총 7δ 만큼 지연시킨 후, 피드백 클록 신호(FEED_CLK)로서 출력한다. 또한, R7 비트가 '1' 값이면 지연 소자(D7) 부터 마지막 지연 소자(D8)까지 순차적으로 지연 처리되므로 총 2δ 만큼 복원 클록 신호(REC_CLK)가 지연된다.
도 5는 도 3에 도시된 신호 지연부(30)의 상세 구성 블록도를 도시한 것으로, 신호 지연부(30)는 직렬 연결된 다수의 지연 소자들(D11~D18)로 구성되며, 이때, 지연 소자 개수가 8인 경우의 구성예이다.
도 5에 도시된 신호 지연부(30)는 직렬 데이터(DI)를 지연 제어 데이터(R1~R8)에 따라 결정되는 지연 시간만큼 지연시켜 최종 지연 직렬 데이터(DIX)로서 출력하며, 앞서 살펴본 도 4b에 도시된 신호 지연부(56)과 동일 구성을 가지므로 그 상세 설명을 생략하기로 한다.
이어서, 도 3에 도시된 신호 지연부(30)는 상술한 수렴 과정을 통해 지연 제어 데이터(R)가 일정한 값을 유지하게 되면, 그 데이터(R)에 따라 결정되는 지연 시간(+/-) 만큼 직렬 입력 데이터(DI)를 지연시켜 출력한다.
도 6은 도 4b 및 도 5에 각각 도시된 신호 지연부(30, 56)의 어느 한 지연 소자에 대한 상세 회로도를 도시한 것으로, 도면 부호 Rx는 지연 제어 데이터(R1~R8)중 어느 하나를, 도면 부호 SC는 직렬 데이터(DI) 또는 복원 클록 신호 (REC_CLK) 중 어느 하나를, 도면 부호 Dx는 지연 소자들(D1~D8, D11~D18) 중 어느 하나를, 그리고 도면 부호 IN 및 OUT는 지연 소자(Dx)의 입출력 신호를 각각 나타낸다.
도 6에 있어서, 지연 소자(Dx)는 세 개의 부논리합(NAND) 게이트로 구성되며, 제1부논리합 게이트(N1)는 입력되는 SC 신호 및 Rx 신호에 대하여 부논리합 연산을 수행하며, Rx 값에 따라 SC 신호의 인에이블 여부가 결정된다. 또한, 제2부논리합 게이트(N2)는 입력 신호(IN) 및 제1부논리합 게이트(N1)의 출력신호에 대한 부논리합 연산을 수행한다. 또한, 제3부논리합 게이트(N3)는 제2부논리합 게이트(N2)의 출력 신호와 전원 전압(VDD)(논리적으로 '1')에 대하여 부논리합 연산을 수행하는 인버터 역할을 수행한다. 이때, 지연 소자(Dx)가 도 4b 및 도 5의 첫 번째 지연 소자(D1 또는 D11)라면 입력 신호(IN)는 '1' 값으로 고정된다.
상술한 구성을 가지는 지연 소자(Dx)의 동작을 살펴보면, Rx 값이 '1'일 때, SC 신호는 제2 및 제3부논리합 게이트(N2, N3)를 통해 지연되는 시간(δ) 만큼 지연 출력된다. 이때, 입력 신호(IN)는 지연 소자(Dx)가 첫 번째 위치인 경우에는 '1' 값을 가지며, 두 번째 이상의 위치라면 선행 지연 소자의 출력 신호가 된다. 만약, Rx 값이 '0'이면 SC 신호와 상관없이 제1부논리합 게이트(N1)의 출력 신호는 '1'로 고정되므로 지연 소자(Dx)의 출력 신호(OUT)는 입력 신호(IN)에 의해 결정된다. 즉, 제1부논리합 게이트(N1)는 SC 신호의 인에이블 여부를 결정하고, 제2 및 제3부논리합 게이트(N2, N3)는 지연 소자로서 동작한다.
상기 구성에 따른 데이터 샘플링 장치의 동작을 첨부된 도 7을 참조하여 상 세 설명하면 다음과 같다.
도 7은 도 3에 도시된 데이터 샘플링 장치의 신호 파형도를 나타낸 것이다.
먼저, 입력 클록 신호(IN_CLK) 및 직렬 데이터(DI)의 관계를 살펴보면, 도 7에 도시된 바와 같이, 클록 신호(IN_CLK)의 상승 에지에서 직렬 데이터(DI)는 한 프레임이 시작된다. 즉, 클록 신호(IN_CLK)의 한 주기 동안 직렬 데이터(DI)는 한 프레임(N 비트)이 입력된다. 이때, 클록 복원부(60)는 입력 클록 신호(IN_CLK)의 상승 에지 또는 하강 에지에 동기 되도록 복원 클록 신호(REC_CLK)를 생성한다. 이때, 두 클록 신호(IN_CLK, REC_CLK)는 그 지터(jitter) 특성이 서로 다르고, 클록 복원부(60)의 정적 위상 오프셋(static phase offset) 등의 불완전성으로 인해 샘플링을 위한 클록 신호(CLK)를 직렬 데이터(DI)의 각 비트 중앙에 위치 하도록 하는 것은 매우 어렵다. 따라서, 샘플링을 위한 타이밍 마진이 많이 줄어들어 샘플링 동작이 고속일수록 정확한 샘플링이 어려워진다.
따라서, 본 발명에 따른 데이터 샘플링 장치는 두 클록 신호(IN_CLK, REC_CLK)의 위상차를 검출하고, 그 위상차 만큼 직렬 데이터(DI)의 지연 시간을 조절한 후, 이를 샘플링함으로써, 이러한 문제점을 해결할 수 있다.
좀 더 상세히 설명하면, 두 클록 신호(IN_CLK, REC_CLK)의 위상차를 검출한 후, 그 위상차 만큼 지연 제어부(5)의 쉬프트 레지스터(54)의 쉬프팅 동작을 통해 지연 제어 데이터(R) 값을 결정한다. 이 지연 제어 데이터(R) 값에 따라 직렬 데이터(DI)의 지연 시간이 결정되도록 함으로써, 샘플링 동작시 샘플링을 위한 클록 신호(CLK)가 직렬 데이터(DI)의 각 비트의 중앙에 위치하도록 조절할 수 있다. 특히, RCDLL로 구성된 신호 지연부(56)는 루프 대역폭(loop bandwidth)이 거의 무한대에 가깝다. 따라서, 클록 복원부(60)가 입력 클록 신호(IN_CLK)의 변화에 둔감하더라도 신호 지연부(56)의 응답 속도가 워낙 빨라서 입력 클록 신호(IN_CLK)의 지터 특성을 충분히 트레킹(tracking) 할 수 있다.
만약, 입력 클록 신호(IN_CLK)의 위상이 복원 클록 신호(REC_CLK)의 위상보다 빠르면 직렬 데이터(DI)도 클록 신호(CLK)보다 그 위상이 빠른 것을 의미하므로 직렬 데이터(DI)의 지연 시간을 늘리고 반대로, 입력 클록 신호(IN_CLK)의 위상이 복원 클록 신호(REC_CLK)의 위상보다 느리다면 직렬 데이터(DI)의 지연 시간을 줄인다.
이러한 본 발명에 따른 데이터 샘플링 방법은 두 클록 신호(IN_CLK, REC_CLK)간의 지터 특성이 다른 경우에도 빠른 응답 속도를 가지는 RCDLL을 이용한 지연 제어부(50)를 통해 입력 클록 신호(IN_CLK)의 지터 특성을 빠르게 트레킹하므로 타이밍 마진을 충분히 확보할 수 있으므로 고속 동작에 유리하다.
또한, 클록 신호를 지연하는 대신에 데이터 신호를 지연하는 방식이므로 지연 회로 추가로 인한 전력 소모를 최소화할 수 있는 장점을 가진다.
이하, 상술한 본 발명에 따른 데이터 샘플링 장치 및 방법을 이용한 고속 직렬 수신기의 바람직한 일 실시예를 상세 설명하고자 한다.
도 8은 본 발명에 따른 데이터 샘플링 장치 및 방법을 이용한 고속 직렬 수신기의 구성 블록도를 도시한 것으로, 도 3에 도시된 데이터 샘플링 장치와 동일한 구성 요소는 동일 도면 부호를 사용하고 중복 설명을 생략한다.
도 8에 도시된 고속 직렬 수신기는 도 3에 도시된 데이터 샘플링 장치를 포함하며, 입력되는 직렬 데이터(SDATA) 및 클록 신호(REF_CLK)를 각각 버퍼링하는 입력 버퍼들(72, 74)과 샘플링된 신호(DO)를 병렬 신호로 변환하기 위한 직병렬 변환부(80)가 추가된다.
입력 버퍼(72, 74)는 채널(미도시) 상에서 입력되는 직렬 데이터(SDATA) 및 클록 신호(REF_CLK)를 각각 로직 레벨로 증폭한다.
직병렬 변환부(80)는 클록 복원부(60)로부터의 클록 신호(CLK)에 동기 되어 샘플링부(40)로부터 순차적으로 입력되는 샘플링된 직렬 데이터(DO)를 병렬 데이터(PDATA)로 변환한다.
상기 구성에 따른 동작을 살펴보면, 입력 버퍼(72, 74)를 통해 로직 레벨로 증폭된 직렬 데이터(DI)는 지연 제어부(50)로부터의 지연 제어 데이터(R) 값에 따라 지연 시간이 조절되고, 지연 조절된 직렬 데이터(DIX)는 클록 신호(CLK)에 동기 되어 샘플링부(40)를 통해 샘플링된다. 이어서, 직병렬 변환부(80)는 순차적으로 입력되는 샘플링된 직렬 데이터(DO)를 병렬로 변환한 후, 최종 병렬 데이터(PDATA)로서 출력한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 데이터 샘플링 장치 및 방법은 종래의 다중 클록 신호를 이용하는 샘플링 방식 대신에 입력 및 복원된 두 클록 신호간의 위상차를 이용하여 데이터 신호의 지연 시간을 조절하고, 지연 시간 조절된 데이터 신호를 샘플링하는 방식을 이용한다.
따라서, 고속 전송의 경우에도 단일의 클록 신호만을 이용하므로 단일의 오실레이터만으로 클록 신호의 생성이 가능하며, 이로 인해 오실레이터 수에 비례하는 클록 신호의 지터 성분을 크게 줄일 수 있다.
또한, 클록 신호 대신에 데이터 신호의 지연 시간을 조절하는 방식이므로 상대적으로 스위칭 속도가 낮으므로 전력 소모를 줄일 수 있다.
또한, 다중 클록 신호를 분배할 필요가 없으므로 칩 제작시 회로 블록이나 배선이 용이하다.
또한, 고속의 응답 속도를 가지는 RCDLL를 이용하여 입력되는 데이터 신호의 지터 특성을 빠르게 트레킹하므로 고속 동작에 유리하고 충분한 타이밍 마진을 확보할 수 있다는 효과가 있다.

Claims (17)

  1. 지연 제어 신호에 따라 입력되는 제1데이터 신호의 지연 시간을 조절하여 제2데이터 신호로 출력하는 제1신호 지연부;
    제1 및 제2클록 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 발생하는 지연 제어부;
    상기 제1클럭신호를 입력받아, 상기 제2클록 신호를 복원하고, 샘플링을 위한 제3클록 신호를 발생하는 클록 복원부; 및
    상기 제3클록 신호에 동기 되어 상기 제1신호 지연부로부터의 상기 제2데이터 신호를 샘플링하는 샘플링부를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  2. 제1항에 있어서, 상기 제1신호 지연부는 상기 지연 제어 신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성된 것을 특징으로 하는 데이터 샘플링 장치.
  3. 제2항에 있어서, 상기 지연 소자는 상기 지연 제어 신호중 어느 한 비트 값에 따라 상기 제1데이터 신호의 인에이블 여부를 결정하는 인에이블 수단; 및
    상기 인에이블 수단의 인에이블 여부에 따라 상기 제1데이터 신호를 소정 지연 시간으로 지연시켜 출력하는 지연 수단을 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  4. 제3항에 있어서, 상기 인에이블 수단은 상기 지연 제어신호중 어느 한 비트 및 상기 제1데이터 신호를 입력받아, 이를 부논리합 연산하는 부논리합 게이트로 구성하는 것을 특징으로 하는 데이터 샘플링 장치.
  5. 제3항에 있어서, 상기 지연 수단은 상기 인에이블 수단 및 선행 지연 소자의 출력신호를 부논리합 연산하는 부논리합 게이트; 및
    상기 부논리합 게이트의 출력을 인버팅하는 인버터를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  6. 제1항에 있어서, 상기 지연 제어부는 상기 지연 제어 신호에 따라 상기 제1클록 신호의 지연 시간을 조절하고 이를 제4클록 신호로서 출력하는 제2신호 지연부;
    상기 제1 및 제4클록 신호의 위상차를 검출하여 위상차 신호를 발생하는 위 상 검출부; 및
    상기 위상차 신호에 따라 쉬프팅 동작을 수행하고 그 결과로서 상기 지연 제어 신호를 발생하는 쉬프트 레지스터를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  7. 제6항에 있어서, 상기 제2신호 지연부는 상기 지연 제어신호에 따라 지연 시간이 제어되는 직렬 연결된 복수의 지연 소자로 구성된 것을 특징으로 하는 데이터 샘플링 장치.
  8. 제7항에 있어서, 상기 지연 소자는 상기 지연 제어 신호중 어느 한 비트 값에 따라 상기 제1데이터 신호의 인에이블 여부를 결정하는 인에이블 수단; 및
    상기 인에이블 수단의 인에이블 여부에 따라 상기 제1클록 신호를 소정 지연 시간으로 지연시켜 출력하는 지연 수단을 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  9. 제8항에 있어서, 상기 인에이블 수단은 상기 지연 제어신호중 어느 한 비트 및 상기 제2클록 신호를 입력받아, 이를 부논리합 연산하는 부논리합 게이트로 구 성하는 것을 특징으로 하는 데이터 샘플링 장치.
  10. 제8항에 있어서, 상기 지연 수단은 상기 인에이블 수단 및 선행 지연 소자의 출력신호를 부논리합 연산하는 부논리합 게이트; 및
    상기 부논리합 게이트의 출력을 인버팅하는 인버터를 포함하는 것을 특징으로 하는 데이터 샘플링 장치.
  11. 제7항에 있어서, 상기 쉬프트 레지스터는 초기화시 전체 비트 중 중간 위치의 한 비트만을 논리적으로 다른 값으로 설정하는 것을 특징으로 하는 데이터 샘플링 장치.
  12. 제1항에 있어서, 상기 제1지연 제어부는 레지스터 제어 지연 동기 루프인 것을 특징으로 하는 데이터 샘플링 장치.
  13. 제1항에 있어서, 상기 클록 복원부는 위상동기루프 또는 지연 동기 루프인 것을 특징으로 하는 데이터 샘플링 장치.
  14. 제1항에 있어서, 상기 제1클록 신호를 소정 시간만큼 지연하는 제3신호 지연부를 더 포함하며,
    상기 클록 복원부는 상기 제3신호 지연부로부터의 소정 시간만큼 지연된 상기 제1클록 신호를 입력으로 하는 것을 특징으로 하는 데이터 샘플링 장치.
  15. 제1데이터 신호를 소정 지연 시간으로 지연시켜 제2데이터 신호를 생성하는 제1단계;
    제1 및 제2클록 신호의 위상차에 따라 상기 제1 및 제2데이터 신호 간의 소정 지연 시간차를 제어하는 제2단계; 및
    상기 제1클록 신호를 입력받아, 상기 제2클록 신호를 복원하고 샘플링을 위한 제3클록 신호를 생성하는 제3단계; 및
    상기 제3클록 신호에 따라 상기 제2데이터 신호를 샘플링하는 제4단계를 포함하는 것을 특징으로 하는 데이터 샘플링 방법.
  16. 지연 제어 신호에 따라 입력되는 제1데이터 신호의 지연 시간을 조절하여 제2데이터 신호로 출력하는 신호 지연부;
    제1 및 제2클록 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 발생하는 지연 제어부;
    상기 제1클럭신호를 입력받아, 상기 제2클록 신호를 복원하고 샘플링을 위한 제3클록 신호를 발생하는 클록 복원부;
    상기 제3클록 신호에 동기 되어 상기 신호 지연부로부터의 상기 제2데이터 신호를 샘플링하는 샘플링부; 및
    상기 제3클록 신호에 동기 되어 상기 샘플링부의 출력 신호를 병렬로 변환하는 직병렬 변환부를 포함하는 것을 특징으로 하는 고속 직렬 수신기.
  17. 제16항에 있어서, 상기 제1데이터 신호 및 제1클록 신호를 각각 로직레벨로 증폭하는 제1 및 제2입력 버퍼를 더 포함하는 것을 특징으로 하는 고속 직렬 수신기.
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KR100970351B1 (ko) 2007-03-22 2010-07-15 닛본 덴끼 가부시끼가이샤 데이터 전송 디바이스, 클록 스위칭 회로 및 클록 스위칭방법

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