JP6433973B2 - データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク - Google Patents

データシンボル遷移ベースのクロッキングを用いたマルチワイヤシングルエンドプッシュプルリンク Download PDF

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Description

関連出願の相互参照
本出願は、その内容の全体が参照により本明細書に組み込まれている、2013年3月15日に米国特許商標庁に出願された仮特許出願第61/793,955号の優先権および利益を主張するものである。
本開示は、マルチシグナルデータ転送のサイクル内でクロック信号を送信および/または符号化することに関する。
データ転送に関する様々な規格が発表されている。一例では、Mobile Industry Processor Interface(MIPI(登録商標))Allianceは、たとえば、同期式相補型金属酸化膜半導体(CMOS)(プッシュプル)通信インターフェースを用いるシングルエンドシグナリングにおいて使用するための高速同期式シリアルインターフェース(HSI:High-speed Synchronous Serial Interface)仕様、MIPI DPHY低電力(LP)シグナリングを定義している。データ転送方式は、多くの場合、専用のクロック信号線またはストローブ信号線を使用して、送信機デバイスから受信機デバイスにサイクルタイミング情報を送る。
専用のクロック信号線またはストローブ信号線の使用は、少なくとも1つの追加の導体の使用を必要とする。シングルレートシグナリングアプリケーションの場合、1つの全クロック周期(クロックハイおよびクロックロー)ごとに1つのデータシンボルが送られる。最大データレートは、データラインの最大許容周波数ではなく、システムのクロックラインの最大許容周波数によって制限されることが多い。最大データレートはまた最適にするための制御が困難であり得る、クロックとデータとの間のスキューによって制限されることも多い。
したがって、クロック信号をマルチワイヤシングルエンドシグナリングシステム内に埋め込む効率的な方法が必要とされる。
本明細書で開示する実施形態は、複数のワイヤを介して送信されるシンボルのシーケンス内でマルチワイヤインターフェースがクロック情報を交換することに関するシステム、方法、および装置を提供する。
本開示の一態様では、マルチワイヤシグナリングの方法は、データビットのシーケンスを複数のM個の遷移数に変換するステップと、M個の遷移数をシンボルのシーケンスに変換するステップと、N個のシングルエンドドライバを使用して、N本のワイヤを介してシンボルのシーケンスを送信するステップとを含む。クロック信号をシンボルのシーケンスの送信内に効果的に埋め込むことが可能である。シンボルのシーケンスの各々は、M個の遷移数のうちの対応する遷移数と、シンボルのシーケンスの先行するシンボルの値とに基づいて選択され得る。
別の態様では、M個の遷移数からシンボルのシーケンスへの変換は、シンボルのシーケンス内の2個の連続的に発生するシンボルが異なることを保証する。
別の態様では、M個の遷移数をシンボルのシーケンスに変換するステップは、(M個の遷移数の各々に関して)シンボルのシーケンス内の直前のシンボルを決定するステップと、シンボルのシーケンス内の次のシンボルとして、直前のシンボルからのオフセットとして各遷移数を使用することによって識別されたシンボルを選択するステップとを含む。
別の態様では、シンボルのシーケンス内の各シンボルは、複数の利用可能なシンボルから選択される。複数の利用可能なシンボルの各々は、複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、N本のワイヤのシグナリング状態に対応し得る。シンボルのシーケンスの各々を各遷移数に関するR個の可能なシンボル遷移状態に関連付けることが可能である。シンボルのシーケンスを、複数の利用可能なシンボル内の各シンボルに関連付けられたR個の可能なシグナリング状態に関連付けることが可能である。シンボルのシーケンスはRM個の異なる状態を提供し得る。RM個の異なる状態は、シンボルのシーケンス内で符号化され得るビットの数を決定し得る。
本開示の一態様では、装置は、データビットのシーケンスを複数のM個の遷移数に変換するための手段と、M個の遷移数をシンボルのシーケンスに変換するための手段と、N個のシングルエンドドライバを使用して、N本のワイヤを介してシンボルのシーケンスを送信するための手段とを含む。クロック信号をシンボルのシーケンス内に効果的に埋め込むことが可能である。シンボルのシーケンスの各々は、M個の遷移数のうちの対応する遷移数と、シンボルのシーケンスの先行するシンボルの値とに基づいて選択され得る。
本開示の一態様では、送信機は、データビットのシーケンスを複数のM個の遷移数に変換することと、M個の遷移数をシンボルのシーケンスに変換することと、N個のシングルエンドドライバを使用して、N本のワイヤを介してシンボルのシーケンスを送信することとを行うように構成された処理回路を含む。クロック信号をシンボルのシーケンス内に効果的に埋め込むことが可能である。シンボルのシーケンスの各々は、M個の遷移数のうちの対応する遷移数と、シンボルのシーケンスの先行するシンボルの値とに基づいて選択される。
本開示の一態様では、プロセッサ可読記憶媒体は、1つまたは複数の命令を記憶している。これらの命令は、少なくとも1つの処理回路によって実行されるとき、その少なくとも1つの処理回路に、データビットのシーケンスを複数のM個の遷移数に変換することと、M個の遷移数をシンボルのシーケンスに変換することと、N個のシングルエンドドライバを使用して、N本のワイヤを介してシンボルのシーケンスを送信することとを行わせる。クロック信号をシンボルのシーケンスの送信内に効果的に埋め込むことが可能である。シンボルのシーケンスの各々は、M個の遷移数のうちの対応する遷移数と、シンボルのシーケンスの先行するシンボルの値とに基づいて選択され得る。
本開示の一態様では、マルチワイヤシグナリング復号を実行するための方法は、N個の受信機を使用して、複数のN本のワイヤからシンボルのシーケンスを受信するステップと、シンボルのシーケンスからクロック信号を抽出するステップと、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換するステップと、複数の遷移数をデータビットに変換するステップとを含む。クロック信号は、シンボルのシーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出され得る。
別の態様では、シンボルのシーケンス内の連続シンボルの各対は2つの異なるシンボルを含み得る。
別の態様では、シンボルのシーケンスをM個の遷移数に変換するステップは、N本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用するステップと、識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、遷移数を計算するステップとを含む。N本のワイヤの各可能なシグナリング状態は、複数の利用可能なシンボルの異なるシンボルに対応し得る。第2のシンボルは、R個の可能なシグナリング状態のうちの1つに対応し得る。
本開示の一態様では、装置は、N個の受信機を使用して、複数のN本のワイヤからシンボルのシーケンスを受信するための手段と、シンボルのシーケンスからクロック信号を抽出するための手段と、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換するための手段と、複数の遷移数をデータビットに変換するための手段とを含む。クロック信号は、シンボルのシーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出され得る。
本開示の一態様では、受信機は、N個の受信機を使用して、複数のN本のワイヤからシンボルのシーケンスを受信することと、シンボルのシーケンスの受信からクロック信号を抽出することと、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換することと、複数の遷移数をデータビットに変換することとを行うように構成された処理回路を含む。クロック信号は、シンボルのシーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出され得る。
本開示の一態様では、プロセッサ可読記憶媒体は、1つまたは複数の命令を記憶している。これらの命令は、少なくとも1つの処理回路によって実行されるとき、その少なくとも1つの処理回路に、N個の受信機を使用して、複数のN本のワイヤからシンボルのシーケンスを受信することと、シンボルのシーケンスからクロック信号を抽出することと、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換することと、複数の遷移数をデータビットに変換することとを行わせる。クロック信号は、シンボルのシーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出され得る。
様々な特徴、本質、および利点は、図面と併用されるとき、以下に記載する発明を実施するための形態から明らかになり得るし、図面の中で、同様の参照文字は全体を通して同様に識別する。
複数の利用可能な標準のうちの1つに従って選択的に動作するICデバイス間のデータリンクを用いる装置を示す図である。 ICデバイス間のデータリンクを用いる装置に関するシステムアーキテクチャを示す図である。 シングルエンドシグナリングシステムを示す図である。 送信デバイス内のエンコーダの一例を示すブロック図である。 受信デバイス内のデコーダを示すブロック図である。 図4および図5の送信機デバイスならびに受信機デバイスのタイミング図である。 クロックおよびデータ復元回路(CDR)の一例を示すブロック図および対応するタイミング図である。 図7のCDR回路に対応するタイミング図である。 図7のCDR回路によって使用され得る遅延要素のいくつかの例を示す図である。 図7のCDR回路によって使用され得るレジスタのいくつかの例を示す図である。 本明細書で開示するいくつかの態様による、データビットの遷移シンボルへの変換および遷移シンボルからデータビットへの変換の一例を示す図である。 シンボルと遷移との間で変換するために使用される符号化方式の一例を示す図である。 グループごとの様々なシンボルにおけるすべての利用可能な3個のシンボル遷移を使用する2ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおけるすべての利用可能な7個のシンボル遷移を使用する3ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な6個のシンボル遷移を使用する3ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおけるすべての利用可能な15個のシンボル遷移を使用する4ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な14個のシンボル遷移を使用する4ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおけるすべての利用可能な31個のシンボル遷移を使用する5ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な30個のシンボル遷移を使用する5ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおけるすべての利用可能な255個のシンボル遷移を使用する8ワイヤシステムに関する利用表である。 グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な254個のシンボル遷移を使用する8ワイヤシステムに関する利用表である。 本明細書で開示する1つまたは複数の態様に従って提供されるNワイヤインターフェース内で受信機を操作するための方法の流れ図である。 本明細書で開示する1つまたは複数の態様に従って提供されるNワイヤインターフェース内の受信機の簡素化された例を示す図である。 本明細書で開示する1つまたは複数の態様に従って提供されるNワイヤインターフェース内で送信機を操作するための方法の流れ図である。 本明細書で開示する1つまたは複数の態様に従って提供されるNワイヤインターフェース内の送信機の簡素化された例を示す図である。
次に、図面を参照しながら様々な態様が記載される。以下の記述では、説明の目的で、1つまたは複数の態様の完全な理解を与えるために、多数の具体的な詳細が記載される。しかしながら、そのような態様がこれらの具体的な詳細なしに実践できることは明白であり得る。たとえば、不要な詳細で実施形態を不明瞭にしないために、回路がブロック図で示される場合がある。他の場合には、実施形態を不明瞭にしないように、よく知られている回路、構造および技法を詳細に示さないことがある。
本出願で使用する「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどのコンピュータ関連エンティティを含むものとする。たとえば、構成要素は、プロセッサ上で作動しているプロセス、プロセッサ、オブジェクト、実行可能、実行スレッド、プログラムおよび/またはコンピュータであってよいが、これらであることに限定されない。例として、コンピューティングデバイス上で実行するアプリケーションと、そのコンピューティングデバイスの両方が構成要素であり得る。1つもしくは複数の構成要素がプロセスおよび/または実行スレッド内に存在することができ、1つの構成要素が、1つのコンピュータ上に局在化され得、かつ/または2つ以上のコンピュータ間に分散され得る。さらに、これらの構成要素は、様々なデータ構造を記憶している様々なコンピュータ可読媒体から実行することができる。これらの構成要素は、信号によって、ローカルシステム内で、分散システム内で、かつ/または他のシステムを有するインターネットなどのネットワークを介して別の構成要素と対話する1つの構成要素からのデータなど、1つまたは複数のデータパケットを有する信号に従うことなどによって、ローカルプロセスおよび/またはリモートプロセスによって通信し得る。
その上、「または」という用語は、排他的な「または」ではなく、包括的な「または」を意味するものとする。すなわち、別段の規定がない限り、または文脈から明白でない限り、「XはAまたはBを用いる」という語句は、自然な包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを用いる」という語句は、以下の例のいずれかによって満たされる。XはAを用いる。XはBを用いる。XはAとBの両方を用いる。さらに、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段の規定がない限り、または単数形を示すことが文脈から明白でない限り、概して「1つもしくは複数」を意味するものと解釈すべきである。
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、電気製品、自動車用電子機器、アビオニクスシステムなど、装置のサブ構成要素を含み得る電子デバイス間に配備される通信リンクに対して適用可能であり得る。図1は、ICデバイス間で通信リンクを用いることが可能な装置を示す。一例では、装置100は、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークとRFトランシーバを介して通信するワイヤレス通信デバイスを含み得る。装置100は、処理回路102に動作可能に結合された通信トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108など、1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令およびデータを維持し得るメモリ112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステムと、ワイヤレスデバイスのメモリデバイス112など、記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤとのうちの1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を維持し得るローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つもしくは複数を使用して実装され得る。処理回路はまた、他のコンポーネントの中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128、キーパッド126などのオペレータ制御に動作可能に結合され得る。
図2は、通信リンク220を用いる装置200のいくつかの態様を示すブロック概略図であり、この場合、装置200は、ワイヤレスモバイルデバイス、モバイル電話、モバイルコンピューティングシステム、ワイヤレス電話、ノートブックコンピュータ、タブレットコンピューティングデバイス、メディアプレーヤ、ゲーミングデバイスなどのうちの1つまたは複数に実施され得る。装置200は、通信リンク220を介してデータならびに制御情報を交換する複数のICデバイス202および230を備え得る。通信リンク220を使用して、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置されるICデバイス202および230を接続することができる。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられ得る。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクション内に配置され得、一方、第2のICデバイス230は、フリップフォンのディスプレイセクション内に配置され得る。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
通信リンク220は、複数のチャネル222、224および226を含み得る。1つもしくは複数のチャネル226は、双方向性であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は、一方向性であってよい。通信リンク220は、一方向により高い帯域幅を提供する非対称性であってよい。本明細書で説明する一例では、第1の通信チャネル222は順方向リンク222と呼ばれることがあり、一方、第2の通信リンク224は逆方向リンク224と呼ばれることがある。ICデバイス202および230の両方が通信リンク222上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたは送信機として指定され得、一方、第2のICデバイス230はクライアントシステムまたは受信機として指定され得る。一例では、順方向リンク222は、第1のICデバイス202から第2のICデバイス230にデータを通信するときにより高いデータレートで動作し得、一方、逆方向リンク224は、第2のICデバイス230から第1のICデバイス202にデータを通信するときより低いデータレートで動作し得る。
ICデバイス202および230は、各々、プロセッサあるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を有し得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行し得、一方、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得る。第1のICデバイス202または第2のICデバイス230は、カメラコントローラ234を使用するカメラまたはビデオ入力デバイスの動作を制御し得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令とデータとを維持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236およびその対応する記憶媒体208、238、ならびに他のモジュールおよび回路の間の通信は、1つまたは複数のバス212および242によって、それぞれ、容易にされ得る。
逆方向リンク224は、順方向リンク222と同じ様式で操作され得、順方向リンク222および逆方向リンク224は、同等の速度または異なる速度で送信することが可能であり、ここで速度は、データ転送レートおよび/またはクロックレートとして表され得る。順方向および逆方向のデータレートは、アプリケーションに応じて桁が実質的に同じであるかまたは桁が異なることがある。いくつかのアプリケーションでは、単一の双方向リンク226は、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向リンク222および/または逆方向リンク224は、たとえば、順方向リンク222および逆方向リンク224が同じ物理接続を共有し、半二重様式で動作するとき、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、工業規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報および他の情報を通信するように動作され得る。
一例では、順方向リンクならびに逆方向リンク222および224は、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する、フレームバッファなしで毎秒80フレームのLCDドライバICの、ワイドビデオグラフィックスアレイ(WVGA)をサポートするように構成され得るか、またはそのように適合され得る。別の例では、順方向リンクならびに逆方向リンク222および224は、ダブルデータレート同期ダイナミックランダムアクセスメモリ(SDRAM)などのダイナミックランダムアクセスメモリ(DRAM)間の通信を可能にするように構成され得るか、またはそのように適合され得る。符号化デバイス202および/または230は、クロック遷移ごとに複数のビットを符号化することができ、ワイヤの複数のセットを使用して、SDRAMからのデータ、制御信号、アドレス信号などを送信および受信することができる。
順方向リンクならびに逆方向リンク222および224は、特定用途向け業界規格に適合し得るか、または準拠し得る。一例では、MIPI規格は、アプリケーションプロセッサICデバイス202と、モバイルデバイス内のカメラまたはディスプレイをサポートするICデバイス230との間の物理レイヤインターフェースを定義する。MIPI規格は、モバイルデバイスに対するMIPI仕様に準拠する製品の動作特性を支配する仕様を含む。MIPI規格は、相補型金属酸化膜半導体(CMOS)並列バスを用いるインターフェースを定義し得る。
図2の通信リンク220は、(N本のワイヤとして示す)複数の信号ワイヤを含むワイヤ接続バスとして実装され得る。N本のワイヤは、シンボル内で符号化されたデータを搬送するように構成され得、この場合、クロック情報は、複数のワイヤを介して送信されるシンボルのシーケンス内に埋め込まれる。
本明細書で開示するいくつかの態様は、クロック信号をマルチワイヤシングルエンドシステム内に埋め込むためのデバイスおよび方法に関する。図3は、遷移ベースのクロッキングを使用するように構成され得るマルチワイヤシングルエンドプッシュプル通信リンクのいくつかの態様を示すブロック図300である。この例は、N本の信号ワイヤ3061〜306Nを介してデータを送信することができる通信リンクを示す。
シングルエンドシグナリングでは、1本のワイヤ3061〜306Nは信号を表す可変電圧を搬送し、一方、別のワイヤ326は、システム接地電圧などの基準電圧に接続され得る。送信デバイス302は、1つまたは複数のシングルエンドプッシュプルCMOSドライバ308を含み得、各ドライバ308は単一のワイヤ/導体3061〜306Nに結合される。受信デバイス304は、1つまたは複数のシングルエンドCMOS受信機310を含み得、各シングルエンド受信機310は単一のワイヤ/導体3061〜306Nに結合される。送信デバイス302は、送信デバイス302によって受信された入力ビット318を符号化するエンコーダ322を含む。エンコーダ322は、対応するN本のワイヤ/導体3061〜306Nを介してシングルエンドドライバ308を介して、N個のシングルエンド信号内で受信デバイス304に送信するために、入力ビット318をシングルエンド信号に符号化する。受信デバイス304は、シングルエンド受信機310を介して、N本のワイヤ/導体3061〜306Nからシングルエンド信号を受信する。受信デバイス304は、N個のシングルエンド信号を復号して、出力ビット320を提供するように構成されたデコーダ324を含む。このシングルエンドシステムでは、デコーダ324は、クロック信号がN個の受信されたシングルエンド信号から抽出されるように、クロックおよびデータ復元(CDR)を含み得る。
図4は、図3の送信デバイス302内のエンコーダ322のある態様を示すブロック図400である。エンコーダ322は、バイナリフォーマットデータビット402をM個の複数の遷移数{T0,T1,...,Tm-1}422に変換する第1の変換器(BitsからMxTへの変換器)404を含み得る。第2の変換器(TからSへの変換器)406は、次いで、各遷移数T422をシンボル番号の現在の状態Cs424に変換する。たとえば、N個のフリップフロップを含むフリップフロップの第1のセット412は、各シンボルクロックTXCLK420における現在の状態Cs424を記憶して、前のシンボルPs426をTからSへの変換器406に提供する。たとえば、N個のフリップフロップを含むフリップフロップの第2のセット408は、現在の状態Cs424をサンプリングして、N本のワイヤ414を駆動するように構成されたCMOSタイプドライバのセット410に出力状態データを提供する。場合によっては、エンコーダは、フリップフロップの第1のセット412およびフリップフロップの第2のセット408のうちの1つまたは両方を含み得るが、これは、論理的には、フリップフロップの2つセット408、412は、入力として、同じCs424を受信し、フリップフロップの2つのセット408、412は、TXCLK420によって時間測定され(clocked)、したがって、同じ論理出力を生み出すためである。フリップフロップの1つセットもしくは2つのセット408および/または412を提供する判定は、負荷、タイミング、レイアウト、ならびに他のパラメータおよび特徴を含めて、設計要件に基づき得る。
図5は、図3の受信デバイス304内のデコーダ324のある態様を示すブロック図500である。複数のN個のCMOSタイプのシングルエンド受信機504は、シンボル入力の現在の状態Cs516として、N個のワイヤチャネル502上でデータを受信するようにサービスする。クロックおよびデータ復元回路(CDR)506は、受信機504からのシンボル入力516からシンボルクロックRXCLK518を復元するように適合され、デコーダ324の残りによって使用されることになる有効なシンボルデータを登録するようにさらに適合され得る。複数のN個のフリップフロップ512は、現在の状態Cs520をクロックRXCLK518の各立上りエッジにおいて記憶して、その出力として前の状態Ps522を生成する。第1の変換器(SからTへの変換器)508は、現在の状態Cs520と前の状態Ps522とを比較することによって、連続遷移数T524を生成する。第2の変換器(M×TからBitsへの)変換器510は、M個の複数の遷移数{T0,T1,...,Tm-1}524をビット514として出力されることになるバイナリフォーマットデータに変換する。
図6は、図4および図5に示した送信デバイス302ならびに受信デバイス304に関連付けられたある信号タイミング態様を示すタイミング図600である。送信デバイス302のエンコーダ322において、バイナリビットフォーマットの元の入力データ402はデータのシーケンスDj:{D0,D1,D2,...}を含む。入力データ402は、BitsからM×Tへの変換器404によって遷移信号(T信号)422内で複数の遷移数{Tj0,Tj1,Tj1,Tj1,Tj4…}に変換され得、この場合、jはデータのシーケンスDjのうちの1つを表す。この変換は、TXCLK420の立上りエッジごとにBitsからM×Tへの変換器404によって実行される。信号T422は、TからSへの変換器406によって、現在の状態Cs信号424(たとえば、{Sj0,Sj1,Sj2,Sj3,Sj4…})に変換される。現在の状態Cs信号424は、TXCLK420の立上りエッジごとにサンプリングされて、N個のCMOSプッシュプルドライバ410は、サンプリングされたデータをN個のワイヤ通信リンク414に出力する。
受信デバイス304のデコーダ324において、Nワイヤ通信リンク502上の信号は、N個のCMOS受信機504によって受信されて、N個のCMOS受信機504の出力516は、リンククロックRXCLK518を復元して、RXCLK518の立上りエッジごとに有効な現在の状態データ520を出力するように適合され得るCDR回路506に提供される。現在の状態データ520は、シンボル状態(たとえば、{Sj0,Sj1,Sj2,Sj3,Sj4…})520の各々を遷移数(たとえば、{Tj0,Tj1,Tj2,Tj3,Tj4…})524に変換するために、SからTへの変換器508に提供され得る。遷移数524は、バイナリ符号化ビット514を復元するために、M×TからBitsへの変換器510に提供され得る。
図7は、N本のワイヤ726を介して通信するように構成されたインターフェース内に埋め込まれたクロック情報を復元するために用いられ得るCDR回路700の一例を示す。図8は、CDR回路700の動作を介して生成される信号のある態様を示すタイミング図である。CDR回路700は、比較器704と、セットリセットレジスタ(set-reset register)706と、第1の遅延要素708aを含み得るワンショット論理(one-shot logic)708と、第2の遅延デバイス/要素712と、レジスタ710とを含み得る。遅延要素708a、712のうちの1つもしくは両方は、デジタルデバイスもしくはデジタル回路および/またはアナログデバイスもしくはアナログ回路を含み得る。比較器704は、第1の状態遷移信号(SI信号)720の第1のインスタンスとSI信号720の登録されたインスタンスである信号(S信号)722とを比較するように構成され得る。比較器704は比較信号(NE信号)714を出力し、この場合、たとえば、比較器704は、SI信号720とS信号722とが等しいとき、NE信号714を第1の状態(たとえば、ロジックロー(logic low))に駆動し、SI信号720とS信号722とが等しくないとき、NE信号714を第2の状態(たとえば、ロジックハイ(logic high))に駆動する。SI信号720およびS信号722が異なるシンボルを表すとき、NE信号714は第2の状態にある。したがって、第2の状態は遷移が発生していることを示す。
セットリセットレジスタ706は、NE信号714を比較器704から受信することができ、NE信号714のフィルタリングされたバージョンである信号(NEFLT信号)716を生み出すように構成または制御され得る。ワンショット論理708は、その出力信号(NE1SHOT信号)724内にパルス806(図8参照)を生み出すように構成され、この場合、パルスの持続期間は、第1の遅延要素708aによってもたらされる遅延によって決定されるか、または実質的に決定される。一例では、第1の遅延要素708aは、NEFLT信号716を受信して、NEFLT信号716の遅延されたバージョンである信号(NEDEL)728を生み出す。ワンショット論理708の論理要素708bは、NEDEL信号728の反転バージョンでNEFLT信号716をゲート制御し、それによって、NE1SHOT信号724内にパルス806を生み出す。
第2の遅延要素712は、NE1SHOT信号724を受信して、NE1SHOT信号の遅延されたインスタンスである信号(RXCLK信号)718を生み出すように構成され得る。例示されたCDR700に示すように、セットリセットレジスタ706の「リセット」入力は、RXCLK信号718を受信し、その結果、セットリセットレジスタ706はRXCLK信号718内のパルス826によってリセットされ得る。レジスタ710はRXCLK信号718によって可能にされ、RXCLK718内のパルス826は、レジスタ710に、SI信号720の登録されたインスタンスであるS信号722として、受信されたSI信号720を捕捉させることができる。レジスタ710は、レベルトリガまたはエッジトリガされ得る。タイミング図800から諒解され得るように、第1の遅延要素708aによってもたらされる遅延P816の値は、シンボル802と804との間のセットアップ時間に改善された余裕を提供する。
以下の定義は、タイミング図512信号において使用される。
tsym:1つのシンボルサイクル期間830、
tSU:RXCLK718の立上り(リーディング)エッジ826に対して参照される、レジスタ710に関するSI720のセットアップ時間810、
tHD:RXCLK718の立下り(トレーリング)エッジ824に対して参照される、レジスタ710に関するSI720のホールド時間812、
tdNE:比較器704の伝搬遅延814、
tdRST:RXCLK718の立上り(リーディング)エッジ826からのセットリセットレジスタ706のリセット時間826、
td1S:ワンショット論理708bの伝搬遅延818。
当初、時間(T0)832において、信号SI720およびS722は、前のシンボル値S0802を保持して、NE信号714、NEFLT信号716、およびRXCLK信号718はローロジックレベル(たとえば、ゼロボルト)にある。新しいシンボル値(S1)704が受信されるとき、それはSI信号720にその値の変更を開始させる。SI信号720の値は、S0702、S1704からの信号遷移中の中間状態または不確定状態842の発生により、S1804の値(有効データ)とは異なり得る。中間状態または不確定状態842は、たとえば、シュート(shoot)、クロストークを介した/下のワイヤ間のスキューなどによって引き起こされ得る。
NE信号714は、比較器704がSI信号720とS信号722との間に異なる値を検出するとすぐに、ロジックハイレベル(logic high level)に切り替える。ハイになるとすぐに、NE信号714は、セットリセットレジスタ706出力を同期的にまたは非同期的に設定して、tdNE遅延814の後、NEFLT信号716をハイにする。NEFLT信号716は、セットリセットレジスタ706がRXCLK信号718のハイ状態によってリセットされるまで、ハイ状態に留まる。RXCLK信号718は、主に第2の遅延要素712に起因し得る遅延期間820の後、NEFLT信号716の立上りに応答して、ハイに遷移する。
SI信号720上の中間状態は、無効データを表すと見なすことができ、有効シンボル値S0802の短い期間を含むことが可能であり、NE信号714に、NE信号714内のスパイク828として観測され得る短期間の間ローに再度遷移させる。NE信号714のロー状態はNEFLT信号716に影響を及ぼさないが、これは、セットリセットレジスタ706は、NE信号714上のスパイク828を効果的にフィルタアウトするためである。
ワンショット回路708は、NEFLT信号716の立上りエッジによって引き起こされる遅延(td1S)818の後、NE1SHOT信号724上にハイ状態をもたらす。ワンショット回路708は、NE1SHOT信号724がロー状態に遷移する前に、第1の遅延要素708aによってもたらされた遅延期間816の間、NE1SHOT信号724をハイ状態に保持する。NE1SHOT信号724上に結果として生じるパルス806は、主に第2の遅延要素712に起因し得る遅延期間820の後、RXCLK718に伝搬する。
RXCLK信号718のハイ状態はセットリセットレジスタ706を遷移ローにリセットして、遅延(tdRST)826の後、その出力、NEFLT信号716を生じさせる。RXCLK信号718のハイ状態はまた、レジスタ710を使用可能にして、SI信号720の値をS信号722として出力させる。
比較器704は、S信号722がSI信号上でS1804のシンボル値にいつ一致するかを検出して、NE信号714をローに駆動させる。
NE1SHOT信号724のロー状態は、主に第2の遅延要素712に起因し得る遅延期間820の後、RXCLK信号718に伝搬する。
新しいシンボル値(S2)822が受信されるとき、SI信号720は、RXCLK信号718内のパルス826の立下りエッジ824からの遅延(tHD)812の後、その値を次のシンボル(S2)822に変更し始める。
シンボルサイクル期間tSYMに関するタイミング制約は次のようであり得る:
tdNE+td1S+Delay S+Delay P+tHD<tSYM。
より具体的には、シンボルサイクル時間(tSYM)830はS遅延期間820、P遅延期間816、tHD812、tdNE814、td1S818、およびtdRST826の合計よりも大きくなければならない。これらの6つの時間期間の合計がtSYM期間830を超える場合、RXCLK信号718上のパルスのトレーリングエッジは次のシンボルサイクルと重複し、その重複期間にわたって、NEFLT信号716が設定されるのを妨げる。重複期間の量はサイクルごとに累積し、最終的に、1つのシンボルサイクル内のRXCLK信号718上に余剰パルスをもたらす。
セットアップ時間tSU810に関するタイミング制約は次のように特徴付けられ得る:
最大スキュー仕様+tSU<DelayS。
より具体的には、遅延期間S820は、セットアップ時間tSUに最大スキューを加えたものよりも短くなければならない。
図9は、図7のCDR回路700内で用いられ得る遅延要素900および920の例を示す。遅延要素900、920を使用して、CDR回路700の第1の遅延要素708aおよび/または第2の遅延要素712を実装することができる。第1の例900では、通信リンクがシステムクロック904に関して十分に遅いデータレートで操作されるとき、内部システムクロック904を使用して、遅延要素708aおよび712のうちの1つまたは両方を実装するようにデジタル遅延セル906を駆動することができる。ソース信号902がシステムクロック904によって時間測定されたデジタル遅延セル906の遅延ラインに導入される。マルチプレクサ908を使用して、デジタル遅延セル906の出力のうちの1つを選択して、遅延された信号912を提供することができ、この場合、遅延値は、遅延セル906を介して所望の伝搬遅延を選択するために遅延選択信号910を使用してプログラムされ得る。
第2の例920では、アナログ遅延ラインは、たとえば、バッファ、インバータ、および/または論理ゲートを含み得る複数のアナログ遅延セル924を使用して実装され得る。アナログ遅延ラインを使用して、システムクロックと比較して速いデータレートで操作される通信リンク内の第1の遅延要素および第2の遅延要素708a、712を実装することができる。ソース信号922がアナログ遅延セル924の遅延ラインに導入される。マルチプレクサ926を使用して、アナログ遅延セル924の出力のうちの1つを選択して、遅延信号930を提供することができ、この場合、遅延値は、所望の遅延を選択するために遅延選択信号928を使用してプログラムされ得る。
図10は、図7のCDR回路700内でレジスタ710として使用され得るレジスタ1000、1040、およびセットリセットレジスタ706として使用され得るセットリセットレジスタ1020、1060の例を示す。第1の例1000では、内部システムクロック1006を使用して、システムクロック1006に同期された出力1004を提供するようにレジスタ1012を駆動することができる。マルチプレクサ1010は、入力信号1002と登録された出力1004の複製との間で選択するために使用される。入力信号1002は、イネーブル信号1008がハイであるとき、システムクロック1006のエッジにおいて捕捉され、この場合、イネーブル信号1008はマルチプレクサに対する選択信号として動作する。通信リンクが内部システムクロック1006の使用を可能にするために十分遅いデータレートで動作するとき、この同期レジスタ1000を使用することができる。通信リンクのデータレートがシステムクロックに対してハイであるとき、非同期レジスタ1040を使用することができる。
通信リンクが内部システムクロック1028の使用を可能にするために十分遅いデータレートで動作するとき、同期セットリセットレジスタ1020を使用することができ得る。この場合、内部システムクロック1028を使用して、2つのマルチプレクサ1030および1032を有する多重化回路の出力を捕捉するレジスタ1034を駆動することができる。Set入力1022およびReset入力1024は、そのそれぞれの出力に関するマルチプレクサに対する入力の選択を制御する。Set入力1022とReset入力1024の両方がローである場合、システムクロック1028のエッジにおいて、レジスタ1034の前の出力1026が選択される。Set入力1022が1に設定されるとき、Reset入力1024がローであることを条件に、システムクロック1028のエッジにおける出力1026として論理1が提供される。Reset入力1024がハイである場合、システムクロック1028のエッジにおいて出力1026はクリアにされる。通信リンクのデータレートがシステムクロックに対してハイであるとき、非同期セットリセットレジスタ1060を使用することができる。
同期回路1000および1020は、システムクロック1006、1028と完全に同期する信号を提供する。そのデータレートが早いリンクの場合、SI信号720をサンプリングするために非同期ラッチ1040を使用することができ、NEFLT信号716を生成するために非同期R-Sラッチ1060を使用することができる。
図11は、送信機1100におけるビット1102から遷移シンボル1106への変換、次いで、受信機1120における遷移シンボル1122からビット1126への変換を示す簡素化ブロック図である。この例では、シンボルは2ワイヤ(すなわち、N=2)システム内で送信されるが、任意の他の数のワイヤ/導体を使用することが可能である。送信機1100内で、M個のシンボル遷移数(T0からTM-1)1106を生成するために、バイナリ情報のビット1102が第1の(BitsからM×Tへの)変換器806に提供される。受信機1120は、バイナリ情報のビット1126を検索するために、第2の変換器(M×TからBitsへの)1124に提供されるM個のシンボル遷移数(T0からTM-1)1122を受信する。各遷移(T=T0からTM-1)1106に関するR個の可能なシンボル遷移状態を考慮すると、M個の遷移はRM個の異なる状態を送信することができる。Nワイヤシステムでは、R=2N-1である。結果として、遷移{T0,T1,…,TM-1}は、(2N-1)M個の異なる状態で符号化されたデータを含み得る。
各Tに関する可能なシンボル遷移がR=10であり、グループ内のシンボルの数がM=3である例では、3個の遷移シンボル{T2,T1,T0}の各々は値Ti={0,1,2,…,9}を有し得る。したがって、各遷移シンボルは10個の異なる状態を有することが可能であり、{T2,T1,T0}内の各遷移に関する遷移シンボルは3桁の10進数であり得る。一例では、T2=3,T1=9,T0=1であり、これは10進数391として表現され得る。このようにして、ビットのシーケンスは複数の遷移シンボルに変換可能であり、その逆も同様である。
N=2およびM=12である2ワイヤシステムの例では、各遷移に関する可能なシンボル遷移はR=2N-1=22-1=3であると想定され得る。グループ内のシンボルの数Mが12である場合、シンボルのシーケンス{T11,T10,…,T0}は、各々Ti:{0,1,2}である、12桁の3進(ベース3)数として表され得る。たとえば、{T11,T10,…,T0}={2,1,0,0,1,1,0,1,0,1,2,1}の場合、3進数は:
2100_1101_01213(3進数)
=2×311+1×310+0×39+0×38+1×37+1×36+0×35+1×34+0×33+1×32+2×31+1×30
=416356(0x65A64)
である。
このようにして、12個の遷移数を数に変換することができる。遷移数2100_1101_01213を図4および図5の遷移数として使用することが可能であり、その結果、各整数は、連続シンボルにマッピングされ得、その逆も同様であることに留意されたい。
図12は、一例における連続シンボルと遷移シンボルとの間の変換を示す。この例では、変換を実行することが可能であり、それによって、前の連続シンボル数(Ps)1222から現在の連続シンボル数(Cs)1224への各遷移は遷移数(T)1226にマッピングされ得る。送信デバイス1100(図11参照)において、各遷移シンボル数1226は、直前の連続シンボル数(Ps)1222の値に基づいて、現在の連続シンボル数1224に変換される。この相対変換方式は、2つの連続した連続シンボル数1224がインターフェースのN本のワイヤ上で同じシグナリング状態をもたらすことになるのを保証し得る。
2ワイヤシステムに関する一例では、4個の未加工シンボルが4個の連続シンボル数S0 1204a、S1 1204b、S2 1204c、およびS3 1204dに割り当てられる。シンボル順序付け図1200によって示すように、これらのシンボル1204a〜1204dは、順序付け円1202内に、ここでは、時計回りのシーケンスで配列され得る。前のシンボル1222から現在のシンボルへの順序付け円1202のステップの数を示すための遷移数値1226を使用して、現在のシンボルを選択することができる。図12の表1220は、シンボル順序付け図1200内の4個の連続シンボル数1204a〜1204dの、またはそれらの間の相対距離を表し得る遷移数(T)1226の例を示す。前のシンボル1222を考慮して、現在のシンボル1224を選択するために、遷移数(T)の値1226を使用することができる。
送信機の場合、現在の連続シンボル数(Cs)1224は、次のように、所与の遷移数T1226に基づいて決定され得る:
Ttmp=(T==0 ? 3:T)
Cs=Ps+Ttmp、
Tは2ビットの幅を有し、Ttmpの2つの最下位ビット(2-LSB)だけを複製すると仮定する。受信機の場合、シンボルは、次のように、遷移数T1226に変換され得る。
Ttmp=4+Cs-Ps
T=(Ttmp==3 ? 0:Ttmp)、
Tは2ビットの幅を有し、Ttmpの2-LSBだけを複製すると仮定する。
たとえば、N=4、N=5、N=6などを含めて、任意のNの値に関する遷移数表に対する連続シンボル数のマッピングを構築することによって、他のNワイヤシステムに関して類似の手法を使用することができる。このようにして、連続シンボルの各対同士の間でN本のワイヤのうちの少なくとも1つのシグナリング状態が変更されることを保証することが可能である。
一例では、Nワイヤシステムの場合、以下に従って遷移数Tを割り当てることができる:
T=Ps+1≦Cs
? Cs-(Ps+1)
:Cs-(Ps+1)+2N
反対に、Nワイヤシステムの場合、以下に従って現在の連続シンボル数(Cs)を割り当てることができる:
Cs=Ps+1+T<2N
?Ps+1+T
:Ps+1+T-2N。
式を使用する、連続シンボル間の変換はおよび遷移は、効率性、実装の容易さなどの理由で、シグナリング方式間で異なり得ることが企図される。したがって、たとえば、現在のシンボルと前のシンボルとの間の3段差が遷移数計算の際にロールオーバを引き起こす、いくつかのCCIeシステムでは、ロールオーバ機構が使用される。すなわち、1段差はT=1の値をもたらし、2段差はT=2の値をもたらすのに対して、3段差はT=0の値をもたらす。現在のシンボルと前のシンボルとの間の差(diff)が1からRに及ぶ別のNワイヤシステムでは、遷移数は、単に、T=diff-1として計算可能であり、遷移数は0からR-1に及ぶ。
使用されるワイヤまたは導体の数と、選択されるシンボルまたはグループの数とに応じて、異なる利用割合を達成することができる。この点について、「利用」は、グループごとにいくつかのビットを送ることができる効率性を指す場合がある。これらの例では、利用は、送信されるグループごとのビット整数と、グループごとに所与の数の導体およびシンボルに関して送信され得る、グループごとのビット論理数との間の割合として表され得る。
図13は、グループごとの様々なシンボルにおけるすべての利用可能な3個のシンボル遷移を使用する2ワイヤシステムに関する利用表を示す。この例では、12個のシンボル/グループによって1.5833ビット/サイクルを送ることが可能であるのに対して、1個シンボル/グループは1ビット/サイクルだけを送ることができる。
図14は、グループごとの様々なシンボルにおけるすべての利用可能な7個のシンボル遷移を使用する3ワイヤシステムに関する利用表を示す。この例では、24個のシンボル/グループによって2.7917ビット/サイクルを送ることが可能であるのに対して、1個のシンボル/グループは2ビット/サイクルだけを送ることができる。これは、結果として、67ビットの情報を送らせること(すなわち、99.44%の利用)に留意されたい。たとえば、64データビットおよび3制御ビットに関して67ビットを使用することができる。
図15は、グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な6個のシンボル遷移を使用する3ワイヤシステムに関する利用表を示す。この例では、26個のシンボル/グループによって2.5769ビット/サイクルを送ることが可能であるのに対して、1個のシンボル/グループは2ビット/サイクルだけを送ることができる。これは、結果として、67ビットの情報を送らせること(すなわち、99.69%の利用)に留意されたい。
いくつかのシステムは、すべての利用可能なシンボル状態の中のいくつかの状態を使用しない場合がある。たとえば、N=3の場合、状態「111」を他の目的に確保することができる。図15の表では、合計8個のシンボル状態から1個の状態がダンピングおよび/または確保されている。利用可能な遷移数は、その場合、6=8-2(すなわち、それ自体以外のすべての状態への遷移、および確保/ダンピングされた状態)である。
図16は、グループごとの様々なシンボルにおけるすべての利用可能な15個のシンボル遷移を使用する4ワイヤシステムに関する利用表を示す。この例では、10個のシンボル/グループによって3.9ビット/サイクルを送ることが可能であるのに対して、1個のシンボル/グループは3ビット/サイクルだけを送ることができる。これは、結果として、39ビットの情報を送らせること(すなわち、99.82%の利用)に留意されたい。
図17は、グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な14個のシンボル遷移を使用する4ワイヤシステムに関する利用表を示す。この例では、10個のシンボル/グループによって3.9ビット/サイクルを送ることが可能であるのに対して、1個のシンボル/グループは3ビット/サイクルだけを送ることができる。これは、結果として、38ビットの情報を送らせること(すなわち、99.81%の利用)に留意されたい。
いくつかのシステムは、すべての利用可能なシンボル状態の中のある状態を使用しない場合がある。たとえば、n=4の場合、状態「1111」を他の目的に確保することができる。図17の表では、合計16個のシンボル状態から1個の状態がダンピングされている。利用可能な遷移数は、その場合、14=16-2(すなわち、それ自体以外のすべての状態への遷移、および確保/ダンピングされた状態)である。
図18は、グループごとの様々なシンボルにおけるすべての利用可能な31個のシンボル遷移を使用する5ワイヤシステムに関する利用表を示す。
図19は、グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な30個のシンボル遷移を使用する5ワイヤシステムに関する利用表を示す。
図20は、グループごとの様々なシンボルにおけるすべての利用可能な255個のシンボル遷移を使用する8ワイヤシステムに関する利用表を示す。
図21は、グループごとの様々なシンボルにおける(特別目的で1個の状態を予約することによって)すべての利用可能な254個のシンボル遷移を使用する8ワイヤシステムに関する利用表を示す。
図22は、Nワイヤ通信リンク上のデータ通信のための方法を示す流れ図2200である。通信リンクは、適切な符号化方式を使用して符号化されたシンボルを搬送する複数のコネクタを含み得る。コネクタは、導電性ワイヤ、光信号導体、半導体相互接続などを含み得る。方法は、送信デバイスの1つまたは複数のプロセッサによって実行され得る。
ステップ2202において、データビットのシーケンスを複数のM個の遷移数に変換する。
ステップ2204において、M個の遷移数をシンボルのシーケンスに変換する。シンボルのシーケンスの各々は、M個の遷移数のうちの対応する遷移数と、シンボルのシーケンスの先行するシンボルの値とに基づいて選択され得る。M個の遷移数からシンボルのシーケンスへの変換は、シンボルのシーケンス内の2個の連続的に発生するシンボルが同じでないことを保証し得る。
本明細書で開示するいくつかの態様によれば、M個の遷移数をシンボルのシーケンスに変換するステップは、M個の遷移数の各々に関して、シンボルのシーケンス内の直前シンボルを決定するステップを含み得る。M個の遷移数をシンボルのシーケンスに変換するステップは、シンボルのシーケンス内の次のシンボルとして、M個の遷移数の各々に関する直前のシンボルからのオフセットとして各遷移数を使用することによって識別されたシンボルを選択するステップを含み得る。
本明細書で開示するいくつかの態様によれば、シンボルのシーケンス内の各シンボルは、複数の利用可能なシンボルから選択され得る。複数の利用可能なシンボルの各々は、複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、N本のワイヤのシグナリング状態に対応する。シンボルのシーケンスの各々を各遷移数に関するR個の可能なシンボル遷移状態に関連付けることが可能である。シンボルのシーケンスを、複数の利用可能なシンボル内の各シンボルに関連付けられたR個の可能なシグナリング状態に関連付けることが可能である。シンボルのシーケンスはRM個の異なる状態を提供し得る。RM個の異なる状態は、シンボルのシーケンス内で符号化され得るビットの数を決定し得る。
ステップ2206において、N個のシングルエンドドライバを使用して、N本のワイヤを介してシンボルのシーケンスを送信する。クロック信号をシンボルのシーケンスの送信内に効果的に埋め込むことが可能である。
図23は、処理回路2302を用いる装置のためのハードウェア実装の簡略化された例を示す図2300である。処理回路は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、および状態機械のうちの1つまたは複数を含み得るプロセッサ2316を有する。処理回路2302は、バス2320によって一般的に表されるバスアーキテクチャを用いて実装することができる。バス2320は、処理回路2302の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスならびにブリッジを含み得る。バス2320は、プロセッサ2316と、モジュールまたは回路2304、2306および2308と、コネクタまたはワイヤ2314を介して通信するように構成可能なラインインターフェース回路2313と、コンピュータ可読記憶媒体2318とによって表される、1つもしくは複数のプロセッサおよび/またはハードウェアモジュールを含めて、様々な回路を一緒につなぐ。バス2320は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがってこれ以上は説明しない。
プロセッサ2316は、コンピュータ可読記憶媒体2318上に記憶されたソフトウェアの実行を含む全般的な処理を受け持つ。ソフトウェアは、プロセッサ2316によって実行されるとき、処理回路2302に、任意の特定の装置の上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体2318は、ソフトウェアを実行するとき、コネクタ2314を介して送信されるシンボルから復号されたデータを含めて、プロセッサ2316によって操作されるデータを記憶するために使用されてもよい。処理回路2302は、モジュール2304、2306、および2308のうちの少なくとも1つをさらに含む。モジュール2304、2306、および2308は、コンピュータ可読記憶媒体2318に存在する/記憶される、プロセッサ2316内で動作しているソフトウェアモジュール、プロセッサ2316に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せとすることができる。モジュール2304、2306、および/または2308は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。
一構成では、ワイヤ通信のための装置2300は、データビットのシーケンスを複数のM個の遷移数に変換するように構成されたモジュールおよび/または回路2304と、M個の遷移数をシンボルのシーケンスに変換するように構成されたモジュールおよび/または回路2306と、N個のシングルエンドドライバを使用して、N本のワイヤ2314を介してシンボルのシーケンスを送信するように構成されたモジュールおよび/または回路2308、2312とを含む。
図24は、Nワイヤ通信リンク上のデータ通信のための方法を示す流れ図2400である。通信リンクは、適切な符号化方式を使用して符号化されたシンボルを搬送する複数のコネクタを含み得る。コネクタは、導電性ワイヤ、光信号導体、半導体相互接続などを含み得る。方法は、受信デバイスの1つまたは複数のプロセッサによって実行され得る。
ステップ2402において、N個の受信機を使用して、複数のN本のワイヤを介してシンボルのシーケンスを受信する。
ステップ2404において、シンボルのシーケンスの受信からクロック信号を抽出する。クロック信号は、シンボルのシーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出され得る。シンボルのシーケンス内の連続シンボルの各対は2つの異なるシンボルを有し得る。
ステップ2406において、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換する。N本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用するステップと、識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、遷移数を計算するステップとによって、シンボルのシーケンスをM個の遷移数に変換することができる。第2のシンボルは、R個の可能なシグナリング状態のうちの1つに対応し得る。
ステップ2408において、複数の遷移数をデータビットに変換する。
本明細書で開示するいくつかの態様によれば、N本のワイヤの各可能なシグナリング状態は、複数の利用可能なシンボルの異なるシンボルに対応し得る。
図25は、処理回路2502を用いる装置のためのハードウェア実装の簡略化された例を示す図2500である。処理回路は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、および状態機械のうちの1つまたは複数を含み得るプロセッサ2516を有する。処理回路2502は、バス2520によって一般的に表されるバスアーキテクチャを用いて実装することができる。バス2520は、処理回路2502の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続するバスならびにブリッジを含み得る。バス2520は、プロセッサ2516と、モジュールまたは回路2504、2506、2508、および2510と、コネクタまたはワイヤ2514を介して通信するように構成可能なラインインターフェース回路2512と、コンピュータ可読記憶媒体2518とによって表される、1つもしくは複数のプロセッサおよび/またはハードウェアモジュールを含めて、様々な回路を一緒につなぐ。バス2520は、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクさせることもできるが、これらの回路は当技術分野でよく知られており、したがってこれ以上は説明しない。
プロセッサ2516は、コンピュータ可読記憶媒体2518上に記憶されたソフトウェアの実行を含む全般的な処理を受け持つ。ソフトウェアは、プロセッサ2516によって実行されるとき、処理回路2502に任意の特定の装置の上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体2518は、ソフトウェアを実行するとき、コネクタ2514を介して送信されるシンボルから復号されたデータを含めて、プロセッサ2516によって操作されるデータを記憶するために使用されてもよい。処理回路2502は、モジュール2504、2506、2508、および2510のうちの少なくとも1つをさらに含む。モジュール2504、2506、2508、および2510は、コンピュータ可読記憶媒体2518に存在する/記憶される、プロセッサ2516内で動作しているソフトウェアモジュール、プロセッサ2516に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せとすることができる。モジュール2504、2506、2508、および/または2510は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含み得る。
一構成では、ワイヤレス通信のための装置2500は、N個の受信機を使用して、複数のN本のワイヤ2514を介してシンボルのシーケンスを受信するように構成されたモジュールおよび/または回路2504、2512と、シンボルのシーケンスの受信からクロック信号を抽出するように構成されたモジュールおよび/または回路2506と、クロック信号を使用して、シンボルのシーケンスをM個の遷移数に変換するように構成されたモジュールおよび/または回路2508と、複数の遷移数をデータビットに変換するように構成されたモジュールおよび/回路2510とを含む。
開示されたプロセスにおけるステップの特定の順序または階層は、例示的な手法の一例であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層は再構成され得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されるものではない。
これまでの説明は、本明細書で説明した様々な態様を、任意の当業者が実践することを可能にするために提供される。これらの態様への様々な変更は当業者には容易に明らかであり、本明細書で定義された一般的な原理は他の態様に適用することができる。したがって、特許請求の範囲は本明細書に示された態様に限定されるものではなく、文言通りの特許請求の範囲に整合するすべての範囲を与えられるべきであり、単数の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「1つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつかの」という用語は1つまたは複数を指す。当業者に知られている、または後で知られることになる本開示全体にわたって説明する様々な態様の要素に対するすべての構造的および機能的な均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものとする。その上、本明細書で開示された内容は、そのような開示が特許請求の範囲で明記されているか否かにかかわらず、公に供するものではない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
100 装置
102 処理回路
106 通信トランシーバ
108 特定用途向けIC(ASIC)
110 アプリケーションプログラミングインターフェース(API)
112 メモリ、メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
200 装置
202 ICデバイス、第1のICデバイス、符号化デバイス
204 ワイヤレストランシーバ
206 コンピューティングデバイス、プロセッサ
208 記憶媒体
210 符号化デバイス
212 バス
214 アンテナ
220 通信リンク
222 チャネル、第1の通信チャネル、順方向リンク
224 チャネル、第2の通信リンク、逆方向リンク
226 チャネル、双方向リンク
230 ICデバイス、第2のICデバイス、符号化デバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 コンピューティングデバイス、プロセッサ
238 記憶媒体
242 バス
300 ブロック図
302 送信デバイス
304 受信デバイス
3061〜306N 信号ワイヤ、ワイヤ、ワイヤ/導体
308 シングルエンドプッシュプルCMOSドライバ、シングルエンドドライバ
310 シングルエンドCMOS受信機、シングルエンド受信機
318 入力ビット
320 出力ビット
322 エンコーダ
324 デコーダ
326 ワイヤ
402 バイナリフォーマットデータビット、バイナリビットフォーマットの元の入力データ、入力データ
404 第1の変換器(BitsからM×Tへの変換器)
406 第2の変換器(TからSへの変換器)
408 フリップフロップの第2のセット、セット
410 CMOSタイプドライバのセット、CMOSプッシュプルドライバ
412 フリップフロップの第1のセット、セット
414 ワイヤ、ワイヤ通信リンク
420 シンボルクロックTXCLK
422 遷移数T、遷移信号
424 現在の状態Cs、現在の状態信号
426 前のシンボルPs
500 ブロック図
502 ワイヤチャネル、ワイヤ通信リンク
504 CMOSタイプのシングルエンド受信機、受信機、CMOS受信機
506 クロックおよびデータ復元回路(CDR)、CDR回路
508 第1の変換器(SからTへの変換器)
510 第2の変換器(M×TからBitsへの)変換器
512 フリップフロップ
514 ビット、バイナリ符号化ビット
516 シンボル入力の現在の状態Cs、シンボル入力
518 シンボルクロックRXCLK、リンククロック
520 現在の状態Cs、現在の状態データ、シンボル状態
522 前の状態Ps
524 連続遷移数T、遷移数
600 タイミング図
700 CDR回路
704 比較器
706 セットリセットレジスタ
708 ワンショット論理
708a 第1の遅延要素、遅延要素
708b 論理要素
710 レジスタ
712 第2の遅延デバイス/要素、遅延要素
714 比較信号(NE信号)
716 信号(NEFLT信号)
718 信号l(RXCLK信号)
720 第1の状態遷移信号(SI信号)
722 信号(S信号)
724 出力信号(NE1SHOT信号)
726 ワイヤ
728 信号(NEDEL)
800 タイミング図
802 シンボル、前のシンボル値、有効シンボル値
804 シンボル、シンボル値
806 パルス、第1の(BitsからM×Tへの)変換器
810 セットアップ時間
812 ホールド時間、遅延(tHD)
814 伝搬遅延、tdNE遅延
816 遅延、遅延期間
818 伝搬遅延、td1S
820 遅延期間
822 シンボル値
824 立下り(トレーリング)エッジ
826 パルス、立上り(リーディング)エッジ、リセット時間、tdRST
828 スパイク
830 シンボルサイクル期間
832 時間(T0)
842 中間状態または不確定状態
900 遅延要素、第1のレイ
902 ソース信号
904 システムクロック
906 デジタル遅延セル
908 マルチプレクサ
910 遅延選択信号
912 遅延された信号
920 遅延要素、第2のレイ
922 ソース信号
924 アナログ遅延セル
926 マルチプレクサ
928 遅延選択信号
930 遅延信号
1000 レジスタ、同期レジスタ、同期回路
1010 マルチプレクサ
1002 入力信号
1004 出力
1006 内部システムクロック、システムクロック
1008 イネーブル信号
1010 マルチプレクサ
1012 レジスタ
1014 レジスタ
1020 セットリセットレジスタ、同期セットリセットレジスタ、同期回路
1022 Set入力
1024 Reset入力
1026 出力
1028 内部システムクロック、システムクロック
1030 マルチプレクサ
1032 マルチプレクサ
1034 レジスタ
1040 非同期レジスタ、非同期ラッチ
1060 セットリセットレジスタ、非同期セットリセットレジスタ、非同期R-Sラッチ
1100 送信機
1102 ビット
1106 遷移シンボル、シンボル遷移数、遷移
1120 受信機
1122 遷移シンボル、シンボル遷移数
1124 第2の変換器(M×TからBitsへの)
1126 遷移シンボル、バイナリ情報のビット
1200 シンボル順序付け図
1202 順序付け円
1204a〜1204d 連続シンボル数
1220 表
1222 前の連続シンボル数(Ps)、直前の連続シンボル、前のシンボル
1224 現在のシンボル数(Cs)、連続シンボル数、現在のシンボル
1226 遷移数(T)、遷移シンボル数、遷移数値
2200 流れ図
2300 図、装置
2302 処理回路
2304 モジュールまたは回路
2306 モジュールまたは回路
2308 モジュールまたは回路
2313 ラインインターフェース回路
2314 コネクタまたはワイヤ
2316 プロセッサ
2318 コンピュータ可読記憶媒体
2320 バス
2500 図、装置
2502 処理回路
2504 モジュールまたは回路
2506 モジュールまたは回路
2508 モジュールまたは回路
2510 モジュールまたは回路
2512 ラインインターフェース回路
2514 コネクタまたはワイヤ
2516 プロセッサ
2518 コンピュータ可読記憶媒体
2520 バス

Claims (48)

  1. マルチワイヤシグナリングのための方法であって、
    データビットのシーケンスを12個の遷移数に変換するステップと、
    シンボルのシーケンスを生成するステップであって、シンボルの前記シーケンス内の各シンボルが、前記遷移数のうち対応する遷移数と、シンボルの前記シーケンス内の前記各シンボルに先行するシンボルの値とに基づいて選択される、生成するステップと、
    シングルエンドドライバの対を使用して、2本のワイヤを介してシンボルの前記シーケンスを送信するステップと
    を含み、
    クロック信号が、クロック情報がシンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されるように、シンボルの前記シーケンス内に埋め込まれる
    方法。
  2. 前記シンボルのシーケンスの生成が、シンボルの前記シーケンス内の2つの連続的に発生するシンボルが異なることを保証する、請求項1に記載の方法。
  3. 前記シンボルのシーケンスを生成するステップが、前記遷移数の各々に関して、
    シンボルの前記シーケンス内の直前のシンボルを決定するステップと、
    シンボルの前記シーケンス内の次のシンボルとして、前記直前のシンボルからのオフセットとして前記各遷移数を使用することにより識別されたシンボルを選択するステップとを含む、請求項1に記載の方法。
  4. シンボルの前記シーケンス内の各シンボルが複数の利用可能なシンボルから選択され、前記複数の利用可能なシンボルの各々が、前記複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、前記2本のワイヤのシグナリング状態に対応する、請求項1に記載の方法。
  5. シンボルの前記シーケンスの各々が前記遷移数の各々に関する3個の可能なシンボル遷移状態に関連付けられる、請求項4に記載の方法。
  6. シンボルの前記シーケンスが、前記複数の利用可能なシンボル内の各シンボルに関連付けられた3個の可能なシグナリング状態に関連付けられ、シンボルの前記シーケンスが312個の異なる状態を提供する、請求項4に記載の方法。
  7. 前記312個の異なる状態が、シンボルの前記シーケンス内で符号化され得るビットの数を決定する、請求項6に記載の方法。
  8. データビットのシーケンスを12個の遷移数に変換するための手段と、
    シンボルのシーケンスを生成するための手段であって、シンボルの前記シーケンス内の各シンボルが、前記遷移数のうち対応する遷移数と、シンボルの前記シーケンス内の前記各シンボルに先行するシンボルの値とに基づいて選択される、生成するための手段と、
    シングルエンドドライバの対を使用して、2本のワイヤを介してシンボルの前記シーケンスを送信するための手段と
    を含む装置であって、
    クロック信号が、クロック情報がシンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されるように、シンボルの前記シーケンス内に埋め込まれる
    装置。
  9. 前記シンボルのシーケンスの生成が、シンボルの前記シーケンス内の2つの連続的に発生するシンボルが異なることを保証する、請求項8に記載の装置。
  10. 前記遷移数の各々に関して、前記シンボルのシーケンスを生成するための手段が、シンボルの前記シーケンス内の次のシンボルとして、直前のシンボルからのオフセットとして前記各遷移数を使用することにより識別されたシンボルを選択することとを行うように構成される、請求項8に記載の装置。
  11. シンボルの前記シーケンス内の各シンボルが複数の利用可能なシンボルから選択され、前記複数の利用可能なシンボルの各々が、前記複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、前記2本のワイヤのシグナリング状態に対応する、請求項8に記載の装置。
  12. シンボルの前記シーケンスの各々が前記遷移数の各々に関する3個の可能なシンボル遷移状態に関連付けられる、請求項11に記載の装置。
  13. シンボルの前記シーケンスが、前記複数の利用可能なシンボル内の各シンボルに関連付けられた3個の可能なシグナリング状態に関連付けられ、シンボルの前記シーケンスが312個の異なる状態を提供する、請求項11に記載の装置。
  14. 前記312個の異なる状態が、シンボルの前記シーケンス内で符号化され得るビットの数を決定する、請求項13に記載の装置。
  15. 複数のシングルエンドドライバと、
    処理回路と
    を備えた送信機であって、前記処理回路が、
    データビットのシーケンスを12個の遷移数に変換することと、
    シンボルのシーケンスを生成することであって、シンボルの前記シーケンス内の各シンボルが、前記遷移数のうち対応する遷移数と、シンボルの前記シーケンス内の前記各シンボルに先行するシンボルの値とに基づいて選択される、生成することと、
    前記複数のシングルエンドドライバのうち2つを使用して、2本のワイヤを介してシンボルの前記シーケンスを送信することと
    を行うように構成され、
    クロック信号が、クロック情報がシンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されるように、シンボルの前記シーケンス内に埋め込まれる
    送信機。
  16. 前記シンボルのシーケンスの生成が、シンボルの前記シーケンス内の各2つの連続的に発生するシンボルが異なることを保証する、請求項15に記載の送信機。
  17. 前記遷移数の各々に関して、前記処理回路が、
    シンボルの前記シーケンス内の直前のシンボルを決定することと、
    シンボルの前記シーケンス内の次のシンボルとして、前記直前のシンボルからのオフセットとして前記各遷移数を使用することにより識別されたシンボルを選択することと
    を行うように構成される、請求項15に記載の送信機。
  18. シンボルの前記シーケンス内の各シンボルが複数の利用可能なシンボルから選択され、前記複数の利用可能なシンボルの各々が、前記複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、前記2本のワイヤのシグナリング状態に対応する、請求項15に記載の送信機。
  19. シンボルの前記シーケンスの各々が各遷移数に関する3個の可能なシンボル遷移状態に関連付けられる、請求項18に記載の送信機。
  20. シンボルの前記シーケンスが、前記複数の利用可能なシンボル内の各シンボルに関連付けられた3個の可能なシグナリング状態に関連付けられ、シンボルの前記シーケンスが312個の異なる状態を提供する、請求項18に記載の送信機。
  21. 前記312個の異なる状態が、シンボルの前記シーケンス内で符号化され得るビットの数を決定する、請求項20に記載の送信機。
  22. 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されるとき、前記少なくとも1つの処理回路に、
    データビットのシーケンスを12個の遷移数に変換することと、
    シンボルのシーケンスを生成することであって、シンボルの前記シーケンス内の各シンボルが、前記遷移数のうち対応する遷移数と、シンボルの前記シーケンス内の前記各シンボルに先行するシンボルの値とに基づいて選択される、生成することと、
    シングルエンドドライバの対を使用して、2本のワイヤを介してシンボルの前記シーケンスを送信することと
    を行わせ、
    クロック信号が、クロック情報がシンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されるように、シンボルの前記シーケンス内に埋め込まれる
    プロセッサ可読記憶媒体。
  23. 前記シンボルのシーケンスの生成が、シンボルの前記シーケンス内の各2つの連続的に発生するシンボルが異なることを保証する、請求項22に記載の記憶媒体。
  24. 前記命令が、前記少なくとも1つの処理回路に、前記遷移数の各々に関して、
    シンボルの前記シーケンス内の直前のシンボルを決定することと、
    シンボルの前記シーケンス内の次のシンボルとして、前記直前のシンボルからのオフセットとして前記各遷移数を使用して識別されたシンボルを選択することとによって、前記遷移数をシンボルの前記シーケンスに変換させる、請求項22に記載の記憶媒体。
  25. シンボルの前記シーケンス内の各シンボルが複数の利用可能なシンボルから選択され、前記複数の利用可能なシンボルの各々が、前記複数の利用可能なシンボル内の他のシンボルに対応するシグナリング状態とは異なる、前記2本のワイヤのシグナリング状態に対応する、請求項22に記載の記憶媒体。
  26. シンボルの前記シーケンスの各々が前記遷移数の各々に関する3個の可能なシンボル遷移状態に関連付けられる、請求項25に記載の記憶媒体。
  27. シンボルの前記シーケンスが、前記複数の利用可能なシンボル内の各シンボルに関連付けられた3個の可能なシグナリング状態に関連付けられ、シンボルの前記シーケンスが312個の異なる状態を提供する、請求項25に記載の記憶媒体。
  28. 前記312個の異なる状態がシンボルの前記シーケンス内で符号化され得るビットの数を決定する、請求項27に記載の記憶媒体。
  29. マルチワイヤシグナリング復号を実行するための方法であって、
    受信機の対を使用して、2つのワイヤからシンボルのシーケンスを受信するステップと、
    シンボルの前記シーケンスからクロック信号を抽出するステップと、
    前記クロック信号を使用して、シンボルの前記シーケンスを12個の遷移数に変換するステップと、
    前記12個の遷移数をデータビットに変換するステップと、
    を含み、
    前記クロック信号が、シンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出される
    方法。
  30. シンボルの前記シーケンス内の連続シンボルの各対が2個の異なるシンボルを含む、請求項29に記載の方法。
  31. シンボルの前記シーケンスを遷移数に前記変換するステップが、
    2本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用するステップと、
    前記識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと前記識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、対応する桁の遷移数を計算するステップと
    を含む、請求項29に記載の方法。
  32. 前記第2のシンボルが3個の可能なシグナリング状態のうちの1つに対応する、請求項31に記載の方法。
  33. 前記2本のワイヤの各可能なシグナリング状態が複数の利用可能なシンボルの異なるシンボルに対応する、請求項32に記載の方法。
  34. 受信機の対を使用して、2本のワイヤからシンボルのシーケンスを受信するための手段と、
    シンボルの前記シーケンスからクロック信号を抽出するための手段と、
    前記クロック信号を使用して、シンボルの前記シーケンスを12個の遷移数に変換するための手段と、
    前記12個の遷移数をデータビットに変換するための手段と、
    を含む装置であって、
    前記クロック信号が、シンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出される
    装置。
  35. シンボルの前記シーケンス内の連続シンボルの各対が2個の異なるシンボルを含む、請求項34に記載の装置。
  36. シンボルの前記シーケンスを遷移数に前記変換するための手段が、
    前記2本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用することと、
    前記識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと前記識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、遷移数を計算することと
    を行うように構成される、請求項34に記載の装置。
  37. 前記第2のシンボルが3個の可能なシグナリング状態のうちの1つに対応する、請求項36に記載の装置。
  38. 前記2本のワイヤの各可能なシグナリング状態が複数の利用可能なシンボルの異なるシンボルに対応する、請求項37に記載の装置。
  39. 複数の受信機と、
    処理回路と
    を備えた受信デバイスであって、前記処理回路が、
    前記複数の受信機のうちの2つを使用して、2本のワイヤからシンボルのシーケンスを受信することと、
    シンボルの前記シーケンスからクロック信号を抽出することと、
    前記クロック信号を使用して、シンボルの前記シーケンスを12個の遷移数に変換することと、
    前記12個の遷移数をデータビットに変換することと、
    を行うように構成され、
    前記クロック信号が、シンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出される
    受信デバイス。
  40. シンボルの前記シーケンス内の連続シンボルの各対が2個の異なるシンボルを含む、請求項39に記載の受信デバイス。
  41. 前記処理回路が、
    前記2本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用することと、
    前記識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと前記識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、遷移数を計算することと
    を行うようにさらに構成される、請求項39に記載の受信デバイス。
  42. 前記第2のシンボルが3個の可能なシグナリング状態のうちの1つに対応する、請求項41に記載の受信デバイス。
  43. 前記2本のワイヤの各可能なシグナリング状態が複数の利用可能なシンボルの異なるシンボルに対応する、請求項42に記載の受信デバイス。
  44. 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されるとき、前記少なくとも1つの処理回路に、
    受信機の対を使用して、2本のワイヤからシンボルのシーケンスを受信することと、
    シンボルの前記シーケンスからクロック信号を抽出することと、
    前記クロック信号を使用して、シンボルの前記シーケンスを12個の遷移数に変換することと、
    前記12個の遷移数をデータビットに変換することと
    を行わせ、
    前記クロック信号が、シンボルの前記シーケンス内の連続シンボルの対同士の間の遷移中に符号化されたクロック情報から抽出される
    プロセッサ可読記憶媒体。
  45. シンボルの前記シーケンス内の連続シンボルの各対が2個の異なるシンボルを含む、請求項44に記載の記憶媒体。
  46. 前記命令が、前記少なくとも1つの処理回路に、
    前記2本のワイヤのシグナリング状態の遷移を識別するためにクロックを使用することと、
    前記識別された遷移の前に発生するシグナリング状態に関連付けられた第1のシンボルと前記識別された遷移の後に発生するシグナリング状態に関連付けられた第2のシンボルとの差に基づいて、前記遷移数を計算することと
    を行わせる、請求項44に記載の記憶媒体。
  47. 前記第2のシンボルが3個の可能なシグナリング状態のうちの1つに対応する、請求項46に記載の記憶媒体。
  48. 前記2本のワイヤの各可能なシグナリング状態が複数の利用可能なシンボルの異なるシンボルに対応する、請求項47に記載の記憶媒体。
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