TW201441823A - 具有基於資料符號移轉之時脈之多線單端推拉式鏈結 - Google Patents

具有基於資料符號移轉之時脈之多線單端推拉式鏈結 Download PDF

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TW201441823A
TW201441823A TW103109203A TW103109203A TW201441823A TW 201441823 A TW201441823 A TW 201441823A TW 103109203 A TW103109203 A TW 103109203A TW 103109203 A TW103109203 A TW 103109203A TW 201441823 A TW201441823 A TW 201441823A
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    • H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver

Abstract

本發明描述促進資料在一多線資料通信鏈結上特別是在一電子裝置內之兩個器件之間的傳輸之系統、方法及裝置。將一資料位元序列轉換成M個移轉號，接著將該M個移轉號轉換成一符號序列。在N個導線上傳輸、接收該符號序列。可在該符號序列之該傳輸中有效地嵌入一時脈信號。可基於該M個移轉號中之一對應移轉號及該符號序列之一先前符號的一值來選擇該符號序列中的每一者。

Description

具有基於資料符號移轉之時脈之多線單端推拉式鏈結 相關申請案之交叉參考
本申請案主張2013年3月15日向美國專利局申請之臨時專利申請案第61/793,955號之優先權及權利，該案之全文以引用方式併入本文中。
本發明係關於傳輸及/或編碼多信號資料傳送之循環內之時脈信號。
已頒佈用於資料傳送之各種標準。在一實例中，行動工業處理器介面(MIPI®)聯盟已定義高速同步串列介面(HSI)規範、MIPI DPHY低功率(LP)傳訊以用於使用(例如)同步互補金屬氧化物半導體(CMOS)(推拉式)通信介面之單端傳訊。資料傳送方案常常使用專用時脈或選通信號線以將循環定時資訊自傳輸器器件發送至接收器器件。
使用專用時脈或選通信號線需要使用至少一額外導體。對於單速率傳訊應用，每一個全時脈週期(時脈高及時脈低)發送一個資料符號。最大資料速率常常受到系統之時脈線之最大所允許頻率限制，而非受資料線之最大所允許頻率限制。最大資料速率亦常常受到可難以 控制為最佳的在時脈與資料之間的時滯限制。
因此，需要用以將時脈信號嵌入於多線單端傳訊系統內之有效率方式。
本文所揭示之實施例提供與交換在複數個導線上傳輸之符號序列中之時脈資訊的多線介面有關的系統、方法及裝置。
在本發明之一態樣中，一種多線傳訊之方法包括：將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列；及使用N個單端驅動器N個導線上傳輸該符號序列。可在該符號序列之該傳輸中有效地嵌入一時脈信號。可基於該M個移轉號之一對應移轉號及該符號序列之一先前符號之一值來選擇該符號序列中每一者。
在另一態樣中，自該M個移轉號至一符號序列之該轉換保證該符號序列中之兩個順序出現之符號皆不相同。
在另一態樣中，將該M個移轉號轉換成一符號序列包括(針對該M個移轉號中每一者)判定該符號序列中之一緊接前驅符號；及選擇藉由將該每個移轉號用作自該緊接前驅符號之一偏移而識別的一符號作為該符號序列中之一下一個符號。
在另一態樣中，該符號序列中之每一符號係選自複數個可用符號。該複數個可用符號中每一者可對應於該N個導線之不同於對應於該複數個可用符號中之該等其他符號之傳訊狀態的一傳訊狀態。該符號序列中每一者可與針對每一移轉號之可能符號移轉狀態之一數目R相關聯。該符號序列可與與該複數個可用符號中之每一符號相關聯的可能傳訊狀態之一數目R相關聯。該符號序列可提供R M 個不同狀態。該R M 個不同狀態可判定可經編碼於該符號序列中之位元之一數目。
在本發明之一態樣中，一種裝置包括：用於將一資料位元序列轉換成複數M個移轉號之構件；用於將該M個移轉號轉換成一符號序 列之構件；及用於使用N個單端驅動器在N個導線上傳輸該符號序列之構件。一時脈信號可有效地嵌入於該符號序列中。可基於該M個移轉號之一對應移轉號及該符號序列之一先前符號之一值來選擇該符號序列中每一者。
在本發明之一態樣中，一種傳輸器包括一處理電路，該處理電路經組態以將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列；及使用N個單端驅動器在N個導線上傳輸該符號序列。一時脈信號可有效地嵌入於該符號序列中。基於該M個移轉號之一對應移轉號及該符號序列之一先前符號之一值來選擇該符號序列中每一者。
在本發明之一態樣中，一種處理器可讀儲存媒體儲存有一或多個指令。該等指令在由至少一處理電路執行時使該至少一處理電路：將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列；及使用N個單端驅動器在N個導線上傳輸該符號序列。可在該符號序列之該傳輸中有效地嵌入一時脈信號。可基於該M個移轉號之一對應移轉號及該符號序列之一先前符號之一值來選擇該符號序列中的每一者。
在本發明之一態樣中，一種用於執行多線傳訊解碼之方法，其包括：使用N個接收器自複數N個導線接收一符號序列；自該符號序列提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該M個移轉號轉換成資料位元。可自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
在另一態樣中，該符號序列中之每一對連續符號可包括兩個不同符號。
在另一態樣中，將該符號序列轉換成該M個移轉號包括：使用該時脈以識別該N個導線之傳訊狀態中之一移轉；及基於與在該經識別 移轉之前出現的一傳訊狀態相關聯的一第一符號與與在該經識別移轉之後出現的一傳訊狀態相關聯的一第二符號之間的一差來演算一移轉號。該N個導線之每一可能傳訊狀態可對應於複數個可用符號之一不同可用符號。該第二符號可對應於一數目R個可能傳訊狀態中的一者。
在本發明之一態樣中，一種裝置包括：用於使用N個接收器自複數N個導線接收一符號序列之構件；用於自該符號序列提取一時脈信號之構件；用於使用該時脈信號將該符號序列轉換成M個移轉號之構件；及用於將該複數個移轉號轉換成資料位元之構件。可自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
在本發明之一態樣中，一種接收器包括一處理電路，該處理電路經組態以使用N個接收器自複數N個導線接收一符號序列；自該符號序列之該接收提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該複數個移轉號轉換成資料位元。可自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
在本發明之一態樣中，一種處理器可讀儲存媒體儲存有一或多個指令。該等指令在由至少一處理電路執行時使該至少一處理電路：使用N個接收器自複數N個導線上接收一符號序列；自該符號序列提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該複數個移轉號轉換成資料位元。可自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
100‧‧‧裝置
102‧‧‧處理電路
106‧‧‧通信收發器
108‧‧‧特殊應用IC(ASIC)
110‧‧‧應用程式設計介面(API)
112‧‧‧記憶體器件
114‧‧‧本端資料庫
122‧‧‧天線
124‧‧‧顯示器
126‧‧‧小鍵盤
128‧‧‧按鈕
200‧‧‧裝置
202‧‧‧第一IC器件/應用程式處理器IC器件
204‧‧‧無線收發器
206‧‧‧處理器或其他處理及/或計算電路或器件
208‧‧‧儲存媒體
210‧‧‧編碼器件
212‧‧‧匯流排
214‧‧‧天線
220‧‧‧通信鏈結
222‧‧‧第一通信頻道/前向鏈結
224‧‧‧第二通信頻道/反向鏈結
226‧‧‧頻道/單雙向鏈結
230‧‧‧第二IC器件
232‧‧‧顯示控制器
234‧‧‧攝影機控制器
236‧‧‧處理器或其他處理及/或計算電路或器件
238‧‧‧儲存媒體
242‧‧‧匯流排
300‧‧‧方塊圖
302‧‧‧傳輸器件
304‧‧‧接收器件
3061‧‧‧信號線/導線/導體
3062‧‧‧信號線/導線/導體
3063‧‧‧信號線/導線/導體
306N‧‧‧信號線/導線/導體
308‧‧‧單端推拉式互補金屬氧化物半導體(CMOS)驅動器
310‧‧‧單端互補金屬氧化物半導體(CMOS)接收器
318‧‧‧輸入位元
320‧‧‧輸出位元
322‧‧‧編碼器
324‧‧‧解碼器
326‧‧‧導線
400‧‧‧方塊圖
402‧‧‧二進位經格式化資料位元/原始輸入資料
404‧‧‧第一轉換器
406‧‧‧第二轉換器/T至S轉換器
408‧‧‧第二正反器集合
410‧‧‧互補金屬氧化物半導體(CMOS)型驅動器集合/CMOS推拉式驅動器
412‧‧‧第一正反器集合
414‧‧‧導線/N導線通信鏈結
420‧‧‧符號時脈TXCLK
422‧‧‧移轉號{T0,T1,...,Tm-1}/移轉信號T
424‧‧‧符號號碼當前狀態Cs/當前狀態Cs信號
426‧‧‧先前符號Ps
500‧‧‧方塊圖
502‧‧‧N導線頻道/N導線通信鏈結
504‧‧‧互補金屬氧化物半導體(CMOS)型單端接收器
506‧‧‧時脈及資料恢復電路(CDR)
508‧‧‧第一轉換器/S至T轉換器
510‧‧‧第二轉換器(M×T至位元)轉換器
512‧‧‧正反器
514‧‧‧二進位經編碼位元
516‧‧‧符號輸入當前狀態Cs/符號輸入/互補金屬氧化物半導體(CMOS)接收器之輸出
518‧‧‧符號時脈RXCLK/鏈結時脈RXCLK
520‧‧‧當前狀態Cs/有效當前狀態資料/符號狀態
522‧‧‧先前狀態Ps
524‧‧‧順序移轉號T
600‧‧‧時序圖
700‧‧‧時脈及資料恢復電路(CDR)電路
704‧‧‧比較器
706‧‧‧設定-重設暫存器
708‧‧‧單發邏輯
708a‧‧‧第一延遲元件
708b‧‧‧邏輯元件/單發邏輯
710‧‧‧暫存器
712‧‧‧第二延遲器件/第二延遲元件
714‧‧‧比較信號/NE信號
716‧‧‧NEFLT信號
718‧‧‧RXCLK信號
720‧‧‧第一狀態移轉信號/SI信號
722‧‧‧S信號
724‧‧‧輸出信號/NE1SHOT信號
726‧‧‧導線
728‧‧‧NEDEL信號
800‧‧‧時序圖
802‧‧‧符號/先前符號值S0
804‧‧‧符號/符號值S1
806‧‧‧脈衝
810‧‧‧設置時間tSU
812‧‧‧保持時間/延遲tHD
814‧‧‧傳播延遲/tdNE延遲
816‧‧‧延遲P/P延遲週期
818‧‧‧傳播延遲td1S
820‧‧‧S延遲週期
822‧‧‧符號值/符號
824‧‧‧下降邊緣
826‧‧‧脈衝/上升邊緣/重設時間/tdRST
828‧‧‧尖峰
830‧‧‧符號循環週期/符號循環時間/tSYM週期
832‧‧‧時間
842‧‧‧中間或不定狀態
900‧‧‧延遲元件
902‧‧‧源信號
904‧‧‧內部系統時脈
906‧‧‧數位延遲單元
908‧‧‧多工器
910‧‧‧延遲選擇信號
912‧‧‧經延遲信號
920‧‧‧延遲元件
922‧‧‧源信號
924‧‧‧類比延遲單元
926‧‧‧多工器
928‧‧‧延遲選擇信號
930‧‧‧經延遲信號
1000‧‧‧同步暫存器/同步電路
1002‧‧‧輸入信號
1004‧‧‧經暫存輸出
1006‧‧‧內部系統時脈
1008‧‧‧啟用信號
1010‧‧‧多工器
1012‧‧‧暫存器
1020‧‧‧同步設定-重設暫存器/同步電路
1022‧‧‧設定輸入
1024‧‧‧重設輸入
1026‧‧‧先前輸出
1028‧‧‧內部系統時脈
1030‧‧‧多工器
1032‧‧‧多工器
1034‧‧‧暫存器
1040‧‧‧非同步暫存器/非同步鎖存器
1060‧‧‧非同步設定-重設暫存器/非同步R-S鎖存器
1100‧‧‧傳輸器/傳輸器件
1102‧‧‧二進位資訊之位元
1106‧‧‧移轉符號/符號移轉號
1120‧‧‧接收器
1122‧‧‧移轉符號/符號移轉號
1124‧‧‧第二轉換器
1126‧‧‧二進位資訊之位元
1200‧‧‧符號定序圖
1202‧‧‧定序圓
1204a‧‧‧符號號碼S0
1204b‧‧‧符號號碼S1
1204c‧‧‧符號號碼S2
1204d‧‧‧符號號碼S3
1220‧‧‧表
1222‧‧‧先前順序符號號碼(Ps)/先前符號
1224‧‧‧當前順序符號號碼(Cs)/當前符號
1226‧‧‧移轉符號號碼(T)/移轉號(T)
2200‧‧‧流程圖
2300‧‧‧圖解/裝置
2302‧‧‧處理電路
2304‧‧‧模組或電路
2306‧‧‧模組或電路
2308‧‧‧模組或電路
2312‧‧‧線介面電路/模組或電路
2314‧‧‧連接器或導線
2316‧‧‧處理器
2318‧‧‧電腦可讀儲存媒體
2320‧‧‧匯流排
2400‧‧‧流程圖
2500‧‧‧圖解/裝置
2502‧‧‧處理電路
2504‧‧‧模組或電路
2506‧‧‧模組或電路
2508‧‧‧模組或電路
2510‧‧‧模組或電路
2512‧‧‧線介面電路//模組及/或電路
2514‧‧‧連接器或導線
2516‧‧‧處理器
2518‧‧‧電腦可讀儲存媒體
2520‧‧‧匯流排
各種特徵、性質及優點可自下文在結合圖式時所闡述之詳細描述而變得顯而易見，在該等圖式中相同參考字符在全文中對應地識 別。
圖1描繪使用IC器件之間的資料鏈結之裝置，其根據複數個可用標準中之一者選擇性地操作。
圖2說明使用IC器件之間的資料鏈結之裝置的系統架構。
圖3說明單端傳訊系統。
圖4為說明傳輸器件中之編碼器之實例的方塊圖。
圖5為說明接收器件中之解碼器的方塊圖。
圖6說明圖4及圖5之傳輸器及接收器器件的時序圖。
圖7為說明時脈及資料恢復電路(CDR)之一個實例的方塊圖及對應時序圖。
圖8為對應於圖7之CDR電路的時序圖。
圖9說明可由圖7之CDR電路使用之延遲元件的某些實例。
圖10說明可由圖7之CDR電路使用之暫存器的某些實例。
圖11說明根據本文所揭示之某些態樣的資料位元至移轉符號及自移轉符號至資料位元之轉換的實例。
圖12為用以在符號與移轉之間轉換之編碼方案的實例。
圖13說明針對2線系統在每群組各種符號處使用所有可用3符號移轉的情況下之利用率表。
圖14說明針對3線系統在每群組各種符號處使用所有可用7符號移轉的情況下之利用率表。
圖15說明針對3線系統在每群組各種符號處使用所有可用6符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖16說明針對4線系統在每群組各種符號處使用所有可用15符號移轉的情況下之利用率表。
圖17說明針對4線系統在每群組各種符號處使用所有可用14符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖18說明針對5線系統在每群組各種符號處使用所有可用31符號移轉的情況下之利用率表。
圖19說明針對5線系統在每群組各種符號處使用所有可用30符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖20說明針對8線系統在每群組各種符號處使用所有可用255符號移轉的情況下之利用率表。
圖21說明針對8線系統在每群組各種符號處使用所有可用254符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖22為用於在根據本文所揭示之一或多個態樣而提供之N線介面中操作接收器之方法的流程圖。
圖23為說明根據本文所揭示之一或多個態樣而提供之N線介面中之接收器之簡化實例的圖解。
圖24為用於操作在根據本文所揭示之一或多個態樣而提供之N線介面中之傳輸器之方法的流程圖。
圖25為說明根據本文所揭示之一或多個態樣而提供之N線介面中之傳輸器之簡化實例的圖解。
現在參看圖式來描述各種態樣。在以下描述中，出於解釋之目的，闡述眾多特定細節以便提供對一或多個態樣之透徹理解。然而，可明顯地看出，可在不具有此等特定細節的情況下實踐此(此等)態樣。舉例而言，為了不以不必要細節混淆實施例，可以方塊圖展示電路。在其他情況下，為不混淆實施例起見，可未詳細地展示熟知之電路、結構及技術。
如本申請案中所使用，術語「組件」、「模組」、「系統」及其類似者意欲包括電腦相關實體，諸如(但不限於)，硬體、韌體、硬體與軟體之組合、軟體或執行中之軟體。舉例而言，組件可為(但不限於 為)執行於處理器上之處理序、處理器、物件、可執行碼、執行線緒、程式及/或電腦。藉由說明，執行於計算器件上之應用程式及計算器件兩者可為組件。一或多個組件可駐留於一處理序及/或執行線緒內，且一組件可定位於一個電腦上及/或分散於兩個或兩個以上電腦之間。另外，此等組件可自儲存有各種資料結構之各種電腦可讀媒體執行。該等組件可諸如根據具有一或多個資料封包之信號藉由本端處理序及/或遠端處理序進行通信，該等資料封包諸如來自與本端系統、分散式系統中之另一組件及/或藉由信號而橫越網路(諸如，網際網路)與其他系統互動的一組件之資料。
此外，術語「或」意欲意謂包括性「或」，而非獨占式「或」。亦即，除非另外指定或自上下文清楚可見，否則片語「X使用A或B」意欲意謂自然包括性排列中任一者。亦即，片語「X使用A或B」係由以下例項中任一者來滿足：X使用A；X使用B；或X使用A及B兩者。另外，本申請案及附加申請專利範圍中所使用之冠詞「一」應通常被解釋為意謂「一或多個」，除非另外指定或自上下文清楚可見係針對單數形式。
本發明之某些態樣可適用於部署於電子器件之間的通信鏈結，電子器件可包括諸如電話、行動計算器件、器具、汽車電子件、航空電子系統等等之裝置之子組件。圖1描繪可使用IC器件之間的通信鏈結之裝置。在一實例中，裝置100可包括經由RF收發器而與無線電存取網路(RAN)、核心存取網路、網際網路及/或另一網路通信之無線通信器件。裝置100可包括可操作地耦接至處理電路102之通信收發器106。處理電路102可包括一或多個IC器件，諸如，特殊應用IC(ASIC)108。ASIC 108可包括一或多個處理器件、邏輯電路等等。處理電路102可包括及/或耦接至處理器可讀儲存器，諸如，可維持可由處理電路102執行之指令及資料之記憶體112。處理電路102可受作業系統及 應用程式設計介面(API)110層中之一或多者控制，該應用程式設計介面(API)110層支援及賦能駐留於儲存媒體(諸如，無線器件之記憶體器件112)中之軟體模組之執行。記憶體器件112可包括唯讀記憶體(ROM)或隨機存取記憶體(RAM)、電可抹除可程式化ROM(EEPROM)、快閃卡，或可用於處理系統及計算平台中之任何記憶體器件。處理電路102可包括或存取一本端資料庫114，該本端資料庫114可維持用以組態及操作裝置100之操作參數及其他資訊。本端資料庫114可使用資料庫模組、快閃記憶體、磁性媒體、EEPROM、光學媒體、磁帶、軟碟或硬碟或其類似者中之一或多者予以實施。處理電路亦可操作地耦接至外部器件，諸如，天線122、顯示器124、操作員控制件(諸如，按鈕128及小鍵盤126)與其他組件。
圖2為說明使用通信鏈結220之裝置200之某些態樣的方塊示意圖，其中該裝置200可以無線行動器件、行動電話、行動計算系統、無線電話、筆記型電腦、平板型計算器件、媒體播放器、遊戲器件或其類似者中之一或多者體現。裝置200可包含複數個IC器件202及230，該複數個IC器件202及230經由通信鏈結220而交換資料及控制資訊。通信鏈結220可用以將定位成彼此緊鄰或實體地位於裝置200之不同部分中的IC器件202及222連接。在一實例中，通信鏈結220可提供於攜載IC器件202及230之晶片載體、基板或電路板上。在另一實例中，第一IC器件202可位於翻蓋式手機(flip-phone)之小鍵盤區段中，而第二IC器件230可位於翻蓋式手機之顯示器區段中。在另一實例中，通信鏈結220之一部分可包含纜線或光學連接件。
通信鏈結220可包括多個頻道222、224及226。一或多個頻道226可為雙向的，且可在半雙工及/或全雙工模式中操作。一或多個頻道222及224可為單向的。通信鏈結220可不對稱，從而在一個方向上提供較高頻寬。在本文所描述之一實例中，第一通信頻道222可被稱作 前向鏈結222，而第二通信頻道224可被稱作反向鏈結224。第一IC器件202可經指定為主機系統或傳輸器，而第二IC器件230可經指定為用戶端系統或接收器(儘管IC器件202及230兩者經組態以在通信鏈結222上傳輸及接收)。在一實例中，前向鏈結222可在將資料自第一IC器件202傳達至第二IC器件230時在較高資料速率下操作，而反向鏈結224可在將資料自第二IC器件230傳達至第一IC器件202時在較低資料速率下操作。
IC器件202及230各自可具有一處理器或其他處理及/或計算電路或器件206、236。在一實例中，第一IC器件202可執行裝置200之核心功能，包括維持經由無線收發器204及天線214之無線通信；而第二IC器件230可支援管理或操作顯示控制器232之使用者介面。第一IC器件202或第二IC器件230可使用攝影機控制器234來控制攝影機或視訊輸入器件之操作。由IC器件202及230中之一或多者支援之其他特徵可包括鍵盤、語音辨識組件，及其他輸入或輸出器件。顯示控制器232可包括支援諸如液晶顯示器(LCD)面板、觸控螢幕顯示器之顯示器、指示器等等之電路及軟體驅動器。儲存媒體208及238可包括暫時性及/或非暫時性儲存器件，該等暫時性及/或非暫時性儲存器件經調適以維持由各別處理器206及236及/或IC器件202及230之其他組件使用之指令及資料。每一處理器206、236與其對應儲存媒體208及238以及其他模組及電路之間的通信可分別由一或多個匯流排212及242促進。
反向鏈結224可以與前向鏈結222相同的方式予以操作，且前向鏈結222及反向鏈結224可能能夠以相當之速度或以不同速度進行傳輸，其中速度可被表達為資料傳送速率及/或計時速率。前向資料速率及反向資料速率可視應用而實質上相同或不同達數個數量級。在一些應用中，單雙向鏈結226可支援第一IC器件202與第二IC器件230之間的通信。前向鏈結222及/或反向鏈結224可組態以在(例如)前向鏈結 222及反向鏈結224共用相同實體連接且以半雙工方式操作時以雙向模式操作。在一個實例中，通信鏈結220可經操作以根據工業或其他標準而在第一IC器件202與第二IC器件230之間傳達控制、命令及其他資訊。
在一個實例中，前向鏈結222及反向鏈結224可經組態或經調適以在不具有圖框緩衝器的情況下藉由LCD驅動器IC支援每秒廣視訊圖形陣列(WVGA)80個圖框，從而以810Mbps遞送像素資料以用於顯示再新。在另一實例中，前向鏈結222及反向鏈結224可經組態或經調適以啟用與動態隨機存取記憶體(DRAM)(諸如，雙資料速率同步動態隨機存取記憶體(SDRAM))之間的通信。編碼器件210及/或230可每時脈移轉編碼多個位元，且多個導線集合可用以傳輸並接收來自SDRAM之資料、控制信號、位址信號等等。
前向鏈結222及反向鏈結224可符合特殊應用工業標準或與特殊應用工業標準相容。在一個實例中，MIPI標準定義應用程式處理器IC器件202與支援行動器件中之攝影機或顯示器的IC器件230之間的實體層介面。MIPI標準包括控管符合用於行動器件之MIPI規範的產品之操作特性的規範。MIPI標準可定義使用互補金屬氧化物半導體(CMOS)並行匯流排之介面。
圖2之通信鏈結220可被實施為包括複數個信號線(被表示為N個導線)之有線匯流排。N個導線可經組態以攜載以符號編碼之資料，其中時脈資訊嵌入於在該複數個導線上傳輸之符號序列中。
本文所揭示之某些態樣係關於用於將時脈信號嵌入於多線單端系統內的器件及方法。圖3為說明可經組態以使用基於移轉之計時的多線單端推拉式通信鏈結之某些態樣的方塊圖300。該實例描繪可在N個信號線3061至306 N 上傳輸資料的通信鏈結。
在單端傳訊中，一個導線3061至306 N 攜載表示信號的變化之電 壓，而另一導線326可連接至諸如系統接地電壓之參考電壓。傳輸器件302可包括一或多個單端推拉式CMOS驅動器308，每一驅動器308耦接至一單導線/導體3061至306 N 。接收器件304可包括一或多個單端CMOS接收器310，每一單端接收器310耦接至一單導線/導體3061至306 N 。傳輸器件302包括一編碼器322，該編碼器322編碼由傳輸器件302接收到之輸入位元318。編碼器322將輸入位元318編碼成單端信號以供以N個單端信號經由單端驅動器308在對應N個導線/導體3061至306 N 上傳輸至接收器件304。接收器件304經由單端接收器310自N個導線/導體3061至306 N 接收單端信號。接收器件304包括一解碼器324，該解碼器324經組態以解碼N個單端信號且提供輸出位元320。在此單端系統中，解碼器324可包括時脈及資料恢復(CDR)，使得時脈信號係自N個所接收單端信號予以提取。
圖4為說明圖3之傳輸器件302中之編碼器322之某些態樣的方塊圖400。編碼器322可包括一第一轉換器(位元至M×T轉換器)404，該第一轉換器404將二進位經格式化資料位元402轉換成M個多移轉號{T0,T1,...,Tm-1}422。第二轉換器(T至S轉換器)406接著將每一移轉號T 422轉換成一符號號碼當前狀態Cs 424。第一正反器集合412(包括(例如)N個正反器)在每一符號時脈TXCLK 420處儲存當前狀態Cs 424，且將先前符號Ps 426提供至T至S轉換器406。第二正反器集合408(包括(例如)N個正反器)對當前狀態Cs 424進行取樣且將輸出狀態資料提供至CMOS型驅動器集合410，該CMOS型驅動器集合410經組態以驅動N個導線414。在一些情況下，編碼器可包括第一正反器集合412及第二正反器集合408中之一者或兩者，此係因為邏輯上該兩個正反器集合408、412接收與輸入相同的Cs 424，且該兩個正反器集合408、412係藉由TXCLK 420時控且因此產生相同邏輯輸出。提供一或兩個正反器集合408及/或412之決策可基於設計考慮因素，包括負 載、定時、佈局及其他參數及特性。
圖5為說明圖3之接收器件304中之解碼器324之某些態樣的方塊圖500。複數N個CMOS型單端接收器504用以在N線頻道502上接收資料作為符號輸入當前狀態Cs 516。時脈及資料恢復電路(CDR)506經調適以自來自接收器504之符號輸入516恢復符號時脈RXCLK 518，且可經進一步調適以暫存有效符號資料而待由解碼器324之其餘部分使用。複數N個正反器512在時脈RXCLK 518之每一上升邊緣處儲存當前狀態Cs 520，且產生先前狀態Ps 522作為其輸出。第一轉換器(S至T轉換器)508藉由比較當前狀態Cs 520與先前狀態Ps 522來產生順序移轉號T 524。第二轉換器(M×T至位元)轉換器510將為M個多移轉號{T0,T1,...,Tm-1}524轉換成二進位經格式化資料而待輸出為位元514。
圖6為說明與圖4及圖5所說明之傳輸器件302及接收器件304相關聯的某些信號定時態樣的時序圖600。在傳輸器件302之編碼器322處，呈二進位位元格式之原始輸入資料402包括資料序列D j ：{D0,D1,D2,...}。輸入資料402可由位元至M×T轉換器404轉換成移轉信號(T信號)422中之複數個移轉號{T j 0,T j 1,T j 1,T j 1,T j 4…}，其中j表示資料序列D j 中之一者。該轉換係由位元至M×T轉換器404在TXCLK 420之每一上升邊緣處執行。信號T 422係由T至S轉換器406轉換成當前狀態Cs信號424(例如，{S j 0,S j 1,S j 2,S j 3,S j 4…})。在TXCLK 420之每一上升邊緣處對當前狀態Cs信號424進行取樣，且N個CMOS推拉式驅動器410將經取樣資料輸出至N線通信鏈結414。
在接收器件304之解碼器324處，N線通信鏈結502上之信號係由N個CMOS接收器504接收，CMOS接收器504之輸出516經提供至CDR電路506，CDR電路506可經調適以恢復鏈結時脈RXCLK 518且在RXCLK 518之每一上升邊緣處輸出有效當前狀態資料520。當前狀態 資料520可經提供至S至T轉換器508以用於將符號狀態(例如，{Sj0,Sj1,Sj2,Sj3,Sj4…})520中的每一者轉換成移轉號(例如，{Tj0,Tj1,Tj2,Tj3,Tj4…})524。移轉號524可經提供至M×T至位元轉換器510以回復二進位經編碼位元514。
圖7說明可用以在經組態以用於在N個導線726上進行通信之介面中恢復經嵌入時脈資訊之CDR電路700的實例。圖8為說明經由CDR電路700之操作而產生之信號之某些態樣的時序圖。CDR電路700可包括一比較器704、一設定-重設暫存器706、一單發邏輯708(其可包括一第一延遲元件708a)、一第二延遲器件/元件712，及一暫存器710。延遲元件708a、712中之一者或兩者可包括數位及/或類比器件或電路。比較器704可經組態以比較第一狀態移轉信號(SI信號)720之第一例項與為SI信號720之經暫存例項的信號(S信號)722。比較器704輸出比較信號(NE信號)714，其中(例如)比較器704在SI信號720與S信號722相等時將NE信號714驅動至第一狀態(例如，邏輯低)，且在SI信號720與S信號722不等時將NE信號714驅動至第二狀態(例如，邏輯高)。NE信號714在SI信號720及S信號722表示不同符號時處於第二狀態中。因此，第二狀態指示正發生移轉。
設定-重設暫存器706可自比較器704接收NE信號714且可經組態或受控制以產生為NE信號714之經濾波版本之信號(NEFLT信號)716。單發邏輯708經組態以在其輸出信號(NE1SHOT信號)724中產生脈衝806(參見圖8)，其中該脈衝之持續時間係藉由由第一延遲元件708a引入之延遲判定或實質上判定。在一實例中，第一延遲元件708a接收NEFLT信號716且產生為NEFLT信號716之經延遲版本的信號(NEDEL)728。單發邏輯708之邏輯元件708b用NEDEL信號728之經倒轉版本對NEFLT信號716進行閘控，藉此在NE1SHOT信號724中產生脈衝806。
第二延遲元件712可經組態以接收NE1SHOT信號724且產生為NE1SHOT信號之經延遲例項的信號(RXCLK信號)718。如所說明CDR 700中所展示，設定-重設暫存器706之「重設」輸入接收RXCLK信號718，且因此，設定-重設暫存器706可藉由RXCLK信號718中之脈衝826重設。暫存器710係藉由RXCLK信號718啟用，且RXCLK 718中之脈衝826可造成暫存器710俘獲所接收SI信號720作為為SI信號720之經暫存例項的S信號722。暫存器710可經位準觸發或經邊緣觸發。如自時序圖800可瞭解，由第一延遲元件708a引入之延遲P 816之值提供針對符號802與804之間的設置時間之改良之裕度。
以下定義係用於時序圖512信號中：tsym：一個符號循環週期830；tSU：參考RXCLK 718之上升(前)邊緣826之暫存器710之SI 720的設置時間810；tHD：參考RXCLK 718之下降(後前)邊緣824之暫存器710之SI 720的保持時間812；tdNE：比較器704之傳播延遲814；tdRST：設定-重設暫存器706自RXCLK 718之上升(前)826邊緣之重設時間826；及td1S：單發邏輯708b之傳播延遲818。
最初，在時間(T0)832處，信號SI 720及S 722保持先前符號值S0802，且NE信號714、NEFLT信號716及RXCLK信號718處於低邏輯位準(例如，零伏特)。當接收到新符號值(S1)704時，其造成SI信號720開始改變其值。SI信號720之值可歸因於在自S0 702至S1 704之信號移轉期間中間或不定狀態842之出現而不同於S1 804(有效資料)之值。舉例而言，中間或不定狀態842可藉由導線間時滯、突增/負向尖峰、串擾等等造成。
比較器704一偵測到SI信號720與S信號722之間的不同值，NE信號714就切換至邏輯高位準。在變得高之後，NE信號714同步地或非同步地設定設定-重設暫存器706輸出，從而造成NEFLT信號716在tdNE延遲814之後變得高。NEFLT信號716保持處於高狀態直至設定-重設暫存器706係由RXCLK信號718之高狀態重設為止。RXCLK信號718回應於NEFLT信號716之上升在主要可歸因於第二延遲元件712之延遲週期820之後移轉為高的。
關於SI信號720之中間狀態可被認為表示無效資料且可含有有效符號值S0 802之短週期，從而造成NE信號714移轉回低的歷時短時間週期，其可被觀測為NE信號714中之尖峰828。NE信號714之低狀態不影響NEFLT信號716，此係因為設定-重設暫存器706有效地濾出NE信號714上之尖峰828。
單發電路708在藉由NEFLT信號716之上升邊緣造成之延遲(td1S)818之後產生關於NE1SHOT信號724之高狀態。單發電路708將NE1SHOT信號724保持處於高狀態歷時由第一延遲元件708a引入的延遲週期816，之後NE1SHOT信號724移轉至低狀態。NE1SHOT信號724上之所得脈衝806在主要可歸因於第二延遲元件712之延遲週期820之後傳播至RXCLK 718。
RXCLK信號718之高狀態重設設定-重設暫存器706，從而造成其之輸出(NEFLT信號716)在延遲(tdRST)826之後移轉為低的。RXCLK信號718之高狀態亦啟用暫存器710，從而造成SI信號720之值待輸出為S信號722。
比較器704偵測S信號722何時改變以與SI信號上之S1 804之符號值匹配，且將NE信號714驅動為低的。
NE1SHOT信號724之低狀態在主要可歸因於第二延遲元件712之延遲週期820之後傳播至RXCLK信號718。
當接收到新符號值(S2)822時，SI信號720開始在自RXCLK信號718中之脈衝826之下降邊緣824之延遲(tHD)812之後將其值改變至下一符號(S2)822。
對符號循環週期tSYM之定時約束可如下：tdNE+td1S+延遲S+延遲P+tHD<tSYM。
更特定言之，符號循環時間(tSYM)830必須大於如下各者之總數：S延遲週期820、P延遲週期816、tHD 812、tdNE 814、td1S 818及tdRST 826。若此等六個時間週期之總數超過tSYM週期830，則RXCLK信號718上之脈衝之後邊緣與下一符號循環重疊，從而防止NEFLT信號716經設定用於重疊週期。應注意，重疊週期之量逐循環累積，且最終導致一個符號循環中之RXCLK信號718上之額外脈衝。
對設置時間tSU 810之定時約束之特徵可在於如下：最大時滯規範+tSU<延遲S。
更特定言之，延遲週期S 820必須小於設置時間tSU加最大時滯。
圖9說明可用於圖7之CDR電路700中之延遲元件900及920的實例。延遲元件900、920可用以實施CDR電路700之第一延遲元件708a及/或第二延遲元件712。在第一實例900中，內部系統時脈904可用以驅動數位延遲單元906以在通信鏈結係在相對於該系統時脈904足夠慢的資料速率下予以操作時實施延遲元件708a及712中之一者或兩者。源信號902經引入至藉由系統時脈904時控的數位延遲單元906之延遲線。多工器908可用以選擇數位延遲單元906之輸出中之一者以提供經延遲信號912，其中可使用延遲選擇信號910來程式化延遲值以經由延遲單元906選擇所要傳播延遲。
在第二實例920中，可使用複數個類比延遲單元924來實施類比延遲線，該複數個類比延遲單元924可包括(例如)緩衝器、反相器及/或邏輯閘。類比延遲線可用以在相比於系統時脈為快速的資料速率下 予以操作之通信鏈結中實施第一延遲元件708a及第二延遲元件712。源信號922經引入至類比延遲單元924之延遲線。多工器926可用以選擇類比延遲單元924之輸出中之一者以提供經延遲信號930，其中可使用延遲選擇信號928來程式化延遲值以選擇所要延遲。
圖10說明可用作圖7之CDR電路700中的暫存器710之暫存器1000、1040及可用作圖7之CDR電路700中的設定-重設暫存器706之設定-重設暫存器1020、1060的實例。在第一實例1000中，內部系統時脈1006可用以驅動暫存器1012以提供經同步至系統時脈1006的輸出1004。多工器1010用以在輸入信號1002與經暫存輸出1004之複本之間進行選擇。輸入信號1002在啟用信號1008為高時在系統時脈1006之邊緣處被俘獲，其中該啟用信號1008作為至多工器之選擇信號而操作。可在通信鏈結以足夠慢以允許使用內部系統時脈1006之資料速率操作時使用此同步暫存器1000。當通信鏈結之資料速率相對於系統時脈為高時，可使用非同步暫存器1040。
可在通信鏈結以足夠慢以允許使用內部系統時脈1028之資料速率操作時使用同步設定-重設暫存器1020。此處，內部系統時脈1028可用以驅動暫存器1034，該暫存器1034俘獲具有兩個多工器1030及1032之多工電路的輸出。設定輸入1022及重設輸入1024為了其各別輸出而控制至多工器之輸入的選擇。若設定輸入1022及重設輸入1024兩者為低，則在系統時脈1028之邊緣處選擇暫存器1034的先前輸出1026。當設定輸入1022經設定為1時，邏輯1經提供為系統時脈1028之邊緣處的輸出1026(在重設輸入1024為低的情況下)。若重設輸入1024為高，則在系統時脈1028之邊緣處清除輸出1026。當通信鏈結之資料速率相對於系統時脈為高時，可使用非同步設定-重設暫存器1060。
同步電路1000及1020提供與系統時脈1006、1028完全同步之信號。對於資料速率係快的鏈結，非同步鎖存器1040可用以對SI信號 720進行取樣，且非同步R-S鎖存器1060可用於產生NEFLT 716信號。
圖11為說明在傳輸器1100處自位元1102至移轉符號1106之轉換且接著在接收器1120處自移轉符號1122至位元1126之轉換的簡化方塊圖。在該實例中，符號係在2線(亦即，N=2)系統中予以傳輸，但可使用任何其他數目個導線/導體。在傳輸器1100中，二進位資訊之位元1102經提供至第一轉換器(位元至M×T)轉換器806以產生M個符號移轉號(T0至T M-1)1106。接收器1120接收M個符號移轉號(T0至T M-1)1122，該等符號移轉號1122經提供至第二轉換器(M×T至位元)1124以擷取二進位資訊之位元1126。在針對每一移轉(T=T0至T M-1)1106給出R個可能符號移轉狀態的情況下，M個移轉可傳輸R M 個不同狀態。在N線系統中，R=2 N -1。因此，移轉{T0,T1,…,T M-1}可包括以(2 N -1) M 個不同狀態編碼之資料。
在針對每一T之可能符號移轉R=10且一群組中之符號之數目M=3之實例中，該3個移轉符號{T2,T1,T0}中的每一者可具有值T i ={0,1,2,…,9}。因此，每一移轉符號可具有10個不同狀態且針對{T2,T1,T0}中之每一移轉的移轉符號可為3數位十進位數。在一個實例中，T2=3、T1=9、T0=1，其可被表達為十進位數391。以此方式，位元序列可被轉換成複數個移轉符號，且反之亦然。
在2線系統(其中N=2且M=12)之實例中，可假定針對每一移轉之可能符號移轉R=2 N -1=22-1=3。若一群組中之符號之數目M為12，則符號序列{T11,T10,…,T0}可被表示為12數位三進位(基數3)數，其中每一T i ：{0,1,2}。舉例而言，對於{T11,T10,…,T0}={2,1,0,0,1,1,0,1,0,1,2,1}，三進位數為：2100_1101_01213(三進位數)=2×311+1×310+0×39+0×38+1×37+1×36+0×35+1×34+0×33+1×32+2×31+1×30=416356(0x65A64)。
以此方式，12個移轉號可轉換成一個數。應注意，移轉號2100_1101_01213可用作圖4及圖5中之移轉號，使得每一整數可映射至一順序符號且反之亦然。
圖12說明在一實例中之順序符號與移轉符號之間的轉換。在該實例中，可執行轉換，藉以自一先前順序符號號碼(Ps)1222至當前順序符號號碼(Cs)1224之每一移轉可映射至一移轉號(T)1226。在傳輸器件1100(參見圖11)處，每一移轉符號號碼1226係基於緊接在前的先前順序符號號碼(Ps)1222之值而轉換成當前順序符號號碼1224。此相對轉換方案可保證兩個連續順序符號號碼1224將在介面之N個導線上產生相同傳訊狀態。
在針對2線系統之一實例中，4個原始符號經指派給4個順序符號號碼S0 1204a、S1 1204b、S2 1204c及S3 1204d。如由符號定序圖1200所說明，此等符號1204a至1204d可以定序圓1202配置(此處以順時針方向序列配置)。可使用移轉號值1226來選擇當前符號以指示自先前符號1222至當前符號之定序圓1202上之步階之數目。圖12之表1220說明可表示符號定序圖1200中之4個順序符號號碼1204a至1204d之相對距離或該4個順序符號號碼1204a至1204d之間的相對距離之移轉號(T)1226之此實例。移轉號(T)1226之值可用以選擇當前符號1224(在給出先前符號1222的情況下)。
對於傳輸器，可基於給定移轉號T 1226來將當前順序符號號碼(Cs)1224判定如下：Ttmp=(T==0？3：T) Cs=Ps+Ttmp，(在假定T為2位元寬，且僅複寫Ttmp之兩個最低有效位元(2-LSB)的情況下)。對於接收器，可將符號轉換成移轉號T 1226如下：Ttmp=4+Cs-Ps T=(Ttmp==3？0：Ttmp)，(在假定T為2位元寬，且僅複寫Ttmp之2-LSB的情況下)。
可藉由針對N之任何值(包括(例如)N=4、N=5、N=6等等)而建構順序符號號碼至移轉號表之映射來將相似途徑用於其他N線系統。以此方式，可保證：N個導線中之至少一者之傳訊狀態在每一對順序符號之間改變。
在一實例中，在N線系統之狀況下，可根據如下方程式來指派移轉號T：T=Ps+1Cs ？Cs-(Ps+1) ：Cs-(Ps+1)+2 N 。
相反地，在N線系統之狀況下，可根據如下方程式來指派當前順序符號號碼(Cs)：Cs=Ps+1+T<2 N ？Ps+1+T ：Ps+1+T-2 N 。
應預期，出於效率、易於實施等等之原因，順序符號與移轉之間的公式使用之轉換可在傳訊方案之間變化。因此，舉例而言，在一些CCIe系統中使用翻轉機制，其中當前符號與先前符號之間的三步階差造成移轉號演算之翻轉。亦即，1步階差引起T=1之值，二步階差引起T=2之值，而三步階差引起T=0之值。在當前符號與先前符號之間的差(diff)之範圍可在1與R之間之另一N線系統中，移轉號可簡單地被演算為T=diff-1，且移轉號之範圍在0與R-1之間。
取決於所使用之導線或導體之數目及所選擇之符號或群組之數目，可達成不同利用率百分比。就此而言，「利用率」可指可發送每群組位元數目之效率。在此等實例中，利用率可被表示為經傳輸之每 群組整數個位元與可針對每群組給定數目個導體及符號而傳輸之每群組理論數目個位元之間的百分比。
圖13說明針對2線系統在每群組各種符號處使用所有可用3符號移轉的情況下之利用率表。在此實例中，1.5833位元/循環可由12符號/群組發送，而1符號/群組可僅發送1位元/循環。
圖14說明針對3線系統在每群組各種符號處使用所有可用7符號移轉的情況下之利用率表。在此實例中，2.7917位元/循環可由24符號/群組發送，而1符號/群組可僅發送2位元/循環。應注意，此情形引起發送資訊之67個位元(或99.44%利用率)。舉例而言，67個位元可用於64個資料位元及3個控制位元。
圖15說明針對3線系統在每群組各種符號處使用所有可用6符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。在此實例中，2.5769位元/循環可由26符號/群組發送，而1符號/群組可僅發送2位元/循環。應注意，此情形引起發送資訊之67個位元(或99.69%利用率)。
一些系統可不使用所有可用符號狀態當中之一些狀態。舉例而言，對於N=3，可出於其他目的而保留狀態「111」。在圖15中之表中，1狀態已自總共8個符號狀態予以轉儲及/或保留。可用移轉號則為6=8-2(亦即，至除自身及經保留/經轉儲狀態以外的所有狀態之移轉)。
圖16說明針對4線系統在每群組各種符號處使用所有可用15符號移轉的情況下之利用率表。在此實例中，3.9位元/循環可由10符號/群組發送，而1符號/群組可僅發送3位元/循環。應注意，此情形引起發送資訊之39個位元(或99.82%利用率)。
圖17說明針對4線系統在每群組各種符號處使用所有可用14符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。在此實 例中，3.9位元/循環可由10符號/群組發送，而1符號/群組可僅發送3位元/循環。應注意，此情形引起發送資訊之38個位元(或99.81%利用率)。
一些系統可不使用所有可用符號狀態當中之某些狀態。舉例而言，對於n=4，可出於其他目的而保留狀態「1111」。在圖17中之表中，1狀態已自總共16個符號狀態予以轉儲。可用移轉號則為14=16-2(亦即，至除自身及經保留/經轉儲狀態以外的所有狀態之移轉)。
圖18說明針對5線系統在每群組各種符號處使用所有可用31符號移轉的情況下之利用率表。
圖19說明針對5線系統在每群組各種符號處使用所有可用30符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖20說明針對8線系統在每群組各種符號處使用所有可用255符號移轉的情況下之利用率表。
圖21說明針對8線系統在每群組各種符號處使用所有可用254符號移轉(藉由出於特定目的而保留1狀態)的情況下之利用率表。
圖22為說明用於在N線通信鏈結上進行資料通信之方法的流程圖2200。通信鏈結可包括攜載使用合適編碼方案而編碼之符號之複數個連接器。連接器可包括導電線、光學信號導體、半導體互連件，等等。該方法可藉由傳輸器件之一或多個處理器執行。
在步驟2202處，將資料位元序列轉換成複數M個移轉號。
在步驟2204處，將M個移轉號轉換成符號序列。可基於M個移轉號之一對應移轉號及符號序列之一先前符號之值來選擇符號序列中的每一者。自M個移轉號至符號序列之轉換可保證符號序列中之兩個順序出現之符號皆不相同。
根據本文所揭示之某些態樣，將M個移轉號轉換成符號序列可包括判定針對M個移轉號中的每一者之符號序列中之一緊接前驅符號。 將M個移轉號轉換成符號序列可包括選擇藉由將每一移轉號用作自針對M個移轉號中的每一者之緊接前驅符號之偏移而識別的符號作為符號序列中之下一個符號。
根據本文所揭示之某些態樣，符號序列中之每一符號可選自複數個可用符號。複數個可用符號中的每一者對應於N個導線之不同於對應於該複數個可用符號中之其他符號之傳訊狀態的傳訊狀態。符號序列中的每一者可與針對每一移轉號之可能符號移轉狀態之數目R相關聯。符號序列可與與複數個可用符號中之每一符號相關聯的可能傳訊狀態之數目R相關聯。符號序列可提供R M 個不同狀態。R M 個不同狀態可判定可經編碼於符號序列中之位元之數目。
在步驟2206處，使用N個單端驅動器在N個導線上傳輸符號序列。可在符號序列之傳輸中有效地嵌入時脈信號。
圖23為說明針對使用處理電路2302之裝置之硬體實施之簡化實例的圖解2300。處理電路通常具有一處理器2316，該處理器2316可包括微處理器、微控制器、數位信號處理器、序列器及狀態機中之一或多者。處理電路2302可用通常由匯流排2320表示之匯流排架構予以實施。匯流排2320可取決於處理電路2302之特定應用及整體設計約束而包括任何數目個互連匯流排及橋接器。匯流排2320將各種電路鏈結在一起，各種電路包括一或多個處理器及/或硬體模組，其係由處理器2316、模組或電路2304、2306及2308、線介面電路2312表示，線介面電路2312可組態以在連接器或導線2314及電腦可讀儲存媒體2318上通信。匯流排2320亦可鏈結各種其他電路，諸如，定時源、周邊裝置、電壓調節器，及功率管理電路，其在此項技術中為吾人所熟知，且因此將不作任何進一步描述。
處理器2316負責一般處理，包括儲存於電腦可讀儲存媒體2316上之軟體之執行。軟體在由處理器2316執行時使處理電路2302執行上 文針對任何特定裝置所描述之各種功能。電腦可讀儲存媒體2318亦可用於儲存由處理器2316在執行軟體時操控之資料，包括自連接器2314上傳輸之符號解碼之資料。處理電路2302進一步包括模組2304、2306及2308中之至少一者。模組2304、2306及2308可為執行於處理器2316中、駐留/儲存於電腦可讀儲存媒體2318中之軟體模組、耦接至處理器2316之一或多個硬體模組，或其一些組合。模組2304、2306及2308可包括微控制器指令、狀態機組態參數，或其一些組合。
在一組態中，用於無線通信之裝置2300包括：經組態以將資料位元序列轉換成複數M個移轉號之模組及/或電路2304；經組態以將M個移轉號轉換成符號序列之模組及/或電路2306；經組態以使用N個單端驅動器在N個導線2314上傳輸符號序列之模組及/或電路2308、2312。
圖24為說明用於在N線通信鏈結上進行資料通信之方法的流程圖2400。通信鏈結可包括攜載使用合適編碼方案而編碼之符號之複數個連接器。連接器可包括導電線、光學信號導體、半導體互連件，等等。該方法可藉由接收器件之一或多個處理器執行。
在步驟2402處，使用N個接收器在複數N個導線上接收符號序列。
在步驟2404處，自符號序列之接收提取時脈信號。可自符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取時脈信號。符號序列中之每一對連續符號可具有兩個不同符號。
在步驟2406處，使用時脈信號將符號序列轉換成M個移轉號。可藉由使用時脈將符號序列轉換成M個移轉號以識別N個導線之傳訊狀態中之移轉，且基於與在經識別移轉之前出現的傳訊狀態相關聯的第一符號與與在經識別移轉之後出現的傳訊狀態相關聯的第二符號之間的差來演算移轉號。第二符號可對應於數目R個可能傳訊狀態中的一 者。
在步驟2408處，將複數個移轉號轉換成資料位元。
根據本文所揭示之某些態樣，N個導線之每一可能傳訊狀態可對應於複數個可用符號之一不同可用符號。
圖25為說明針對使用處理電路2502之裝置之硬體實施之簡化實例的圖解2500。處理電路通常具有一處理器2516，該處理器2516可包括微處理器、微控制器、數位信號處理器、序列器及狀態機中之一或多者。處理電路2502可用通常由匯流排2520表示之匯流排架構予以實施。匯流排2520可取決於處理電路2502之特定應用及整體設計約束而包括任何數目個互連匯流排及橋接器。匯流排2520將各種電路鏈結在一起，各種電路包括一或多個處理器及/或硬體模組，其係由處理器2516、模組或電路2504、2506、2508及2510、線介面電路2512表示，線介面電路2512可組態以在連接器或導線2514及電腦可讀儲存媒體2518上通信。匯流排2520亦可鏈結各種其他電路，諸如，定時源、周邊裝置、電壓調節器，及功率管理電路，其在此項技術中為吾人所熟知，且因此將不作任何進一步描述。
處理器2516負責一般處理，包括儲存於電腦可讀儲存媒體2516上之軟體之執行。軟體在由處理器2516執行時使處理電路2502執行上文針對任何特定裝置所描述之各種功能。電腦可讀儲存媒體2518亦可用於儲存由處理器2516在執行軟體時操控之資料，包括自連接器2514上傳輸之符號解碼之資料。處理電路2502進一步包括模組2504、2506、2508及2510中之至少一者。模組2504、2506、2508及2510可為執行於處理器2516中、駐留/儲存於電腦可讀儲存媒體2518中之軟體模組、耦接至處理器2516之一或多個硬體模組，或其一些組合。模組2504、2506、2508及/或2510可包括微控制器指令、狀態機組態參數，或其一些組合。
在一組態中，用於無線通信之裝置2500包括：經組態以使用N個接收器自複數N個導線2514上接收符號序列之模組及/或電路2504、2512；經組態以自符號序列之接收提取時脈信號之模組及/或電路2506；經組態以使用時脈信號將符號序列轉換成M個移轉號之模組及/或電路2508；及經組態以將複數個移轉號轉換成資料位元之模組及/或電路2510。
應理解，所揭示之處理序中之步驟的特定次序或階層為例示性途徑之說明。基於設計偏好，應理解，可重排處理序中之步驟的特定次序或階層。隨附方法項以樣本次序來呈現各種步驟之元素，且不意謂限於所呈現之特定次序或階層。
提供先前描述以使任何熟習此項技術者能夠實踐本文所描述之各種態樣。對於熟習此項技術者而言，對此等態樣之各種修改將易於顯而易見，且可將本文所定義之一般原理應用於其他態樣。因此，申請專利範圍不意欲限於本文所展示之態樣，而是應符合與語言申請專利範圍(language claims)一致之全部範疇，其中對單數要素之參考不意欲意謂「一個且僅一個」(除非特定地如此陳述)，而是意謂「一或多個」。除非另外特定陳述，否則術語「一些」係指一或多個。一般熟習此項技術者已知或稍後將已知的貫穿本發明而描述之各種態樣之要素的所有結構及功能等效者皆以引用方式明確地併入本文中且意欲由申請專利範圍涵蓋。此外，本文所揭示之任何內容皆不意欲貢獻給社會大眾，不管此揭示內容是否明確地敍述於申請專利範圍中。申請專利範圍要素不應被解釋為構件附加功能(除非使用片語「用於……之構件」明確地敍述該要素)。
2200‧‧‧流程圖

Claims (48)

  1. 一種用於多線傳訊之方法，其包含：將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列，其中基於該M個移轉號中之一對應移轉號及該符號序列之一先前符號的一值來選擇該符號序列中的每一者；及使用N個單端驅動器在N個導線上傳輸該符號序列，其中一時脈信號有效地嵌入於該符號序列中。
  2. 如請求項1之方法，其中自該M個移轉號至該符號序列之該轉換保證該符號序列中之每兩個順序出現之符號不同。
  3. 如請求項1之方法，其中將該M個移轉號轉換成該符號序列包含針對該M個移轉號中的每一者：判定該符號序列中之一緊接前驅符號；及選擇藉由將該每個移轉號用作自該緊接前驅符號之一偏移而識別出的一符號作為該符號序列中之一下一個符號。
  4. 如請求項1之方法，其中該符號序列中之每一符號係選自複數個可用符號，且其中該複數個可用符號中的每一者對應於該N個導線的不同於對應於該複數個可用符號中之該等其他符號之傳訊狀態的一傳訊狀態。
  5. 如請求項4之方法，其中該符號序列中之每一者係與針對每一移轉號之可能符號移轉狀態之一數目R相關聯。
  6. 如請求項4之方法，其中該符號序列係與可能傳訊狀態之一數目R相關聯，該數目R個可能傳訊狀態與該複數個可用符號中之每一符號相關聯，且其中該符號序列提供R M 個不同狀態。
  7. 如請求項6之方法，其中該R M 個不同狀態判定可經編碼於該符號 序列中之位元的一數目。
  8. 一種裝置，其包含：用於將一資料位元序列轉換成複數M個移轉號之構件；用於將該M個移轉號轉換成一符號序列之構件，其中基於該M個移轉號中之一對應移轉號及該符號序列之一先前符號的一值來選擇該符號序列中的每一者；及用於使用N個單端驅動器在N個導線上傳輸該符號序列之構件，其中一時脈信號有效地嵌入於該符號序列中。
  9. 如請求項8之裝置，其中自該M個移轉號至該符號序列之該轉換保證該符號序列中之每兩個順序出現之符號不同。
  10. 如請求項8之裝置，其中針對該M個移轉號中每一者，用於將該M個移轉號轉換成該符號序列之該構件經組態以判定該符號序列中之一緊接前驅符號；且選擇藉由將該每個移轉號用作自該緊接前驅符號之一偏移而識別出的一符號作為該符號序列中之一下一個符號。
  11. 如請求項8之裝置，其中該符號序列中之每一符號係選自複數個可用符號，且其中該複數個可用符號中的每一者對應於該N個導線的不同於對應於該複數個可用符號中之該等其他符號之傳訊狀態的一傳訊狀態。
  12. 如請求項11之裝置，其中該符號序列中之每一者係與針對每一移轉號之可能符號移轉狀態之一數目R相關聯。
  13. 如請求項11之裝置，其中該符號序列係與可能傳訊狀態之一數目R相關聯，該數目R個可能傳訊狀態與該複數個可用符號中之每一符號相關聯，且其中該符號序列提供R M 個不同狀態。
  14. 如請求項13之裝置，其中該R M 個不同狀態判定可經編碼於該符號序列中之位元的一數目。
  15. 一種傳輸器，其包含：複數個單端驅動器；及一處理電路，其經組態以：將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列，其中基於該M個移轉號之一對應移轉號及該符號序列之一先前符號的一值來選擇該符號序列中的每一者；及使用N個單端驅動器在N個導線上傳輸該符號序列，其中一時脈信號有效地嵌入於該符號序列中。
  16. 如請求項15之傳輸器，其中自該M個移轉號至該符號序列之轉換保證該符號序列中之每兩個順序出現之符號不同。
  17. 如請求項15之傳輸器，其中針對該M個移轉號中的每一者，該處理電路經組態以：判定該符號序列中之一緊接前驅符號；及選擇藉由將該每個移轉號用作自該緊接前驅符號之一偏移而識別出的一符號作為該符號序列中之一下一個符號。
  18. 如請求項15之傳輸器，其中該符號序列中之每一符號係選自複數個可用符號，且其中該複數個可用符號中的每一者對應於該N個導線之不同於對應於該複數個可用符號中之該等其他符號之傳訊狀態的一傳訊狀態。
  19. 如請求項18之傳輸器，其中該符號序列中每一者係與針對每一移轉號之可能符號移轉狀態之一數目R相關聯。
  20. 如請求項18之傳輸器，其中該符號序列係與可能傳訊狀態之一數目R相關聯，該數目R個可能傳訊狀態與該複數個可用符號中之每一符號相關聯，且其中該符號序列提供R M 個不同狀態。
  21. 如請求項20之傳輸器，其中該R M 個不同狀態判定可經編碼於該 符號序列中之位元的一數目。
  22. 一種具有一或多個指令之處理器可讀儲存媒體，該一或多個指令在由至少一處理電路執行時使該至少一處理電路：將一資料位元序列轉換成複數M個移轉號；將該M個移轉號轉換成一符號序列，其中基於該M個移轉號之一對應移轉號及該符號序列之一先前符號的一值來選擇該符號序列中的每一者；及使用N個單端驅動器在N個導線上傳輸該符號序列，其中一時脈信號有效地嵌入於該符號序列中。
  23. 如請求項22之處理器可讀儲存媒體，其中自該M個移轉號至該符號序列之轉換保證該符號序列中之每兩個順序出現之符號不同。
  24. 如請求項22之處理器可讀儲存媒體，其中該等指令使該至少一處理電路針對該M個移轉號中的每一者藉由如下操作而將該M個移轉號轉換成該符號序列：判定該符號序列中之一緊接前驅符號；及選擇藉由將該每個移轉號用作自該緊接前驅符號之一偏移而識別出的一符號作為該符號序列中之一下一個符號。
  25. 如請求項22之處理器可讀儲存媒體，其中該符號序列中之每一符號係選自複數個可用符號，且其中該複數個可用符號中的每一者對應於該N個導線之不同於對應於該複數個可用符號中之該等其他符號之傳訊狀態的一傳訊狀態。
  26. 如請求項25之處理器可讀儲存媒體，其中該符號序列中之每一者係與針對每一移轉號之可能符號移轉狀態之一數目R相關聯。
  27. 如請求項25之處理器可讀儲存媒體，其中該符號序列係與可能傳訊狀態之一數目R相關聯，該數目R個可能傳訊狀態與該複數 個可用符號中之每一符號相關聯，且其中該符號序列提供R M 個不同狀態。
  28. 如請求項27之處理器可讀儲存媒體，其中該R M 個不同狀態判定可經編碼於該符號序列中之位元的一數目。
  29. 一種用於執行多線傳訊解碼之方法，其包含：使用N個接收器自複數N個導線接收一符號序列；自該符號序列提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該M個移轉號轉換成資料位元，其中自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
  30. 如請求項29之方法，其中該符號序列中之每一對連續符號包含兩個不同符號。
  31. 如請求項29之方法，其中將該符號序列轉換成該M個移轉號包含：使用該時脈以識別該N個導線之傳訊狀態中之一移轉；及基於與在該經識別移轉之前出現的一傳訊狀態相關聯的一第一符號與係與在該經識別移轉之後出現的一傳訊狀態相關聯的一第二符號之間的一差來演算一移轉號。
  32. 如請求項31之方法，其中該第二符號對應於一數目R個可能傳訊狀態中的一者。
  33. 如請求項32之方法，其中該N個導線之每一可能傳訊狀態對應於複數個可用符號中之一不同可用符號。
  34. 一種裝置，其包含：用於使用N個接收器自複數N個導線接收一符號序列之構件；用於自該符號序列提取一時脈信號之構件； 用於使用該時脈信號將該符號序列轉換成M個移轉號之構件；及用於將該M個移轉號轉換成資料位元之構件，其中自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
  35. 如請求項34之裝置，其中該符號序列中之每一對連續符號包含兩個不同符號。
  36. 如請求項34之裝置，其中用於將該符號序列轉換成該M個移轉號之該構件經組態以：使用該時脈以識別該N個導線之傳訊狀態中之一移轉；及基於與在該經識別移轉之前出現的一傳訊狀態相關聯的一第一符號與係與在該經識別移轉之後出現的一傳訊狀態相關聯的一第二符號之間的一差來演算一移轉號。
  37. 如請求項36之裝置，其中該第二符號對應於一數目R個可能傳訊狀態中的一者。
  38. 如請求項37之裝置，其中該N個導線之每一可能傳訊狀態對應於複數個可用符號中之一不同可用符號。
  39. 一種接收器件，其包含：複數個接收器；及一處理電路，其經組態以：使用N個接收器自複數N個導線接收一符號序列；自該符號序列提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該M個移轉號轉換成資料位元，其中自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
  40. 如請求項39之接收器件，其中該符號序列中之每一對連續符號包含兩個不同符號。
  41. 如請求項39之接收器件，其中該處理電路經進一步組態以：使用該時脈以識別該N個導線之傳訊狀態中之一移轉；及基於與在該經識別移轉之前出現的一傳訊狀態相關聯的一第一符號與係與在該經識別移轉之後出現的一傳訊狀態相關聯的一第二符號之間的一差來演算一移轉號。
  42. 如請求項41之接收器件，其中該第二符號對應於一數目R個可能傳訊狀態中的一者。
  43. 如請求項42之接收器件，其中該N個導線之每一可能傳訊狀態對應於複數個可用符號中之一不同可用符號。
  44. 一種具有一或多個指令之處理器可讀儲存媒體，該一或多個指令在由至少一處理電路執行時使該至少一處理電路：使用N個接收器自複數N個導線接收一符號序列；自該符號序列提取一時脈信號；使用該時脈信號將該符號序列轉換成M個移轉號；及將該M個移轉號轉換成資料位元，其中自該符號序列中之若干對連續符號之間的移轉中所編碼之時脈資訊提取該時脈信號。
  45. 如請求項44之處理器可讀儲存媒體，其中該符號序列中之每一對連續符號包含兩個不同符號。
  46. 如請求項44之處理器可讀儲存媒體，其中該等指令使該至少一處理電路：使用該時脈以識別該N個導線之傳訊狀態中之一移轉；及基於與在該經識別移轉之前出現的一傳訊狀態相關聯的一第一符號與係與在該經識別移轉之後出現的一傳訊狀態相關聯的 一第二符號之間的一差來演算一移轉號。
  47. 如請求項46之處理器可讀儲存媒體，其中該第二符號對應於一數目R個可能傳訊狀態中的一者。
  48. 如請求項47之處理器可讀儲存媒體，其中該N個導線之每一可能傳訊狀態對應於複數個可用符號之一不同可用符號。
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