KR101874765B1 - 데이터 심볼 트랜지션 기반 클록킹에 의한 멀티-와이어 싱글 엔드 푸시-풀 링크 - Google Patents

데이터 심볼 트랜지션 기반 클록킹에 의한 멀티-와이어 싱글 엔드 푸시-풀 링크 Download PDF

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Abstract

멀티 와이어 데이터 통신 링크를 통한 데이터의 송신, 특히 전자 장치들 내에서 2 개의 디바이스들 간의 데이터 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명되어 있다. 데이터 비트들의 시퀀스는 M 개의 트랜지션 넘버들로 변환되고, 그 후, 이 넘버는 심볼들의 시퀀스로 변환된다. 심볼들의 시퀀스는 N 개의 와이어들을 통하여 송수신된다. 클록 신호는 심볼들의 시퀀스의 송신에 효과적으로 임베드될 수도 있다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택될 수도 있다.

Description

데이터 심볼 트랜지션 기반 클록킹에 의한 멀티-와이어 싱글 엔드 푸시-풀 링크{MULTI-WIRE SINGLE-ENDED PUSH-PULL LINK WITH DATA SYMBOL TRANSITION BASED CLOCKING}
관련 출원들의 상호 참조
본 출원은 미국 특허청에 2013 년 3월 15일자로 출원된 미국 특허 가출원 번호 제61/793,955호의 이익을 우선권으로 주장하며, 그 전체 내용은 참조로서 본원에 통합된다.
기술분야
본 개시물은 멀티-신호 데이터 트랜스퍼의 사이클들 내에서 클록 신호를 송신 및/또는 인코딩하는 것을 포함한다.
여러 표준들이 데이터 트랜스퍼를 위해 공개되었다. 일 예에서, MIPI® (Mobile Industry Processor Interface) 연합은 HSI (High-speed Synchronous Serial Interface) 사양으로서, 예를 들어, 동기형 CMOS (complementary metal-oxide-semiconductor)(푸시-풀) 통신 인터페이스를 채택한 싱글 엔드 시그널링에 이용하기 위한 MIPI DPHY LP (Low Power) 시그널링을 정의하였다. 데이터 트랜스퍼는 종종 송신기 디바이스로부터 수신기 디바이스에 사이클 타이밍 정보를 전송하기 위해 전용 클록 또는 스트로브 신호 라인을 이용한다.
전용 클록 또는 스트로브 신호 라인의 이용은 적어도 하나의 추가적인 컨덕터를 이용할 것을 요구한다. 단일 레이트 시그널링 애플리케이션에서, 하나의 풀 클록 주기 당 하나의 데이터 심볼 (클록 하이 및 클록 로우) 이 전송된다. 최대 데이터 레이트는 종종 데이터 라인의 최대 허용되는 주파수보다는 시스템의 클록 라인의 최대 허용되는 주파수에 의해 제한된다. 최대 데이터 레이트는 또한 종종 최적으로 제어하기 어려울 수도 있는 클록과 데이터 사이의 스큐에 의해 제한된다.
따라서, 클록 신호를 멀티-와이어 싱글 엔드 시그널링 시스템 내에 임베드하는 효율적인 방식이 요구된다.
여기에 개시된 실시형태들은 복수의 와이어들을 통하여 송신되는 심볼들의 시퀀스에서 클록 정보를 교환하는 멀티-와이어 인터페이스들에 관련된 시스템, 방법들, 및 장치를 제공한다.
본 개시물의 일 양태에서, 멀티-와이어 시그널링의 방법은 데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하는 단계, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 단계, 및 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통해 심볼들의 시퀀스를 송신하는 단계를 포함한다. 클록 신호는 심볼들의 시퀀스의 송신에 효과적으로 임베드될 수도 있다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택될 수도 있다.
다른 양태에서, M 개의 트랜지션 넘버들로부터 심볼들의 시퀀스로의 변환은 심볼들의 시퀀스에서의 2 개의 순차적으로 발생하는 심볼들이 동일하지 않은 것을 보장한다.
다른 양태에서, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 단계는 (M 개의 트랜지션 넘버들 각각에 대하여) 심볼들의 시퀀스에서의 중간 선행자 (predecessor) 심볼을 결정하고, 중간 선행자 심볼로부터의 오프셋으로서 각각의 트랜지션 넘버를 이용하여 식별되는 심볼을 심볼들의 시퀀스에서의 다음 심볼로서 선택하는 단계를 포함한다.
다른 양태에서, 심볼들의 시퀀스에서 각각의 심볼은 복수의 가용 심볼들로부터 선택된다. 복수의 가용 심볼들 각각은 복수의 가용 심볼들에서 다른 심볼들에 대응하는 시그널링 상태들과 상이한 N 개의 와이어들의 시그널링 상태에 대응할 수도 있다. 심볼들의 시퀀스 각각은 각각의 트랜지션 넘버에 대한 가능한 심볼 트랜지션 상태들의 넘버 (R) 와 연관될 수도 있다. 심볼들의 시퀀스는 복수의 가용 심볼들에서 각각의 심볼과 연관된 가능한 시그널링 상태들의 넘버 (R) 와 연관될 수도 있다. 심볼들의 시퀀스는 R M 개의 상이한 상태들을 제공할 수도 있다. R M 개의 상이한 상태들은 심볼들의 시퀀스에서 인코딩될 수 있는 비트들의 수를 결정할 수 있다.
본 개시물의 일 양태에서, 장치는 데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하는 수단, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 수단, 및 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통해 심볼들의 시퀀스를 송신하는 수단을 포함한다. 클록 신호는 심볼들의 시퀀스에 효과적으로 임베드될 수도 있다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택될 수도 있다.
본 개시물의 일 양태에서, 송신기는 데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하고, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하고, 그리고 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통해 심볼들의 시퀀스를 송신하도록 구성되는 프로세싱 회로를 포함한다. 클록 신호는 심볼들의 시퀀스에 효과적으로 임베드될 수도 있다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택된다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체가 그 위에 하나 이상의 명령들을 저장한다. 명령들은, 적어도 하나의 프로세싱 회로에 의해 실행될 때, 적어도 하나의 프로세싱 회로로 하여금, 데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하게 하고, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하게 하고, 그리고 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통해 심볼들의 시퀀스를 송신하게 한다. 클록 신호는 심볼들의 시퀀스의 송신에 효과적으로 임베드될 수도 있다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택될 수도 있다.
본 개시물의 일 양태에서, 멀티-와이어 시그널링 디코딩을 수행하는 방법은 N 개의 수신기들을 이용하여 복수의 N 개의 와이어들로부터 심볼들의 시퀀스를 수신하는 단계, 심볼들의 시퀀스로부터 클록 신호를 추출하는 단계, 클록 신호를 이용하여 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하는 단계, 및 복수의 트랜지션 넘버들을 데이터 비트들로 변환하는 단계를 포함한다. 클록 신호는 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출될 수도 있다.
다른 양태에서, 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
다른 양태에서, 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하는 단계는 클록을 이용하여 N 개의 와이어들의 시그널링 상태에서의 트랜지션을 식별하고, 식별된 트랜지션 전에 발생한 시그널링 상태와 연관된 제 1 심볼과, 식별된 트랜지션 후에 발생한 시그널링 상태와 연관된 제 2 심볼에서의 차이에 기초하여 트랜지션 넘버를 계산하는 단계를 포함한다. N 개의 와이어들의 각각의 가능한 시그널링 상태는 복수의 가용 심볼들 중 상이한 하나에 대응할 수도 있다. 제 2 심볼은 가능한 시그널링 상태의 넘버 (R) 중 하나에 대응할 수도 있다.
본 개시물의 일 양태에서, 장치는 N 개의 수신기들을 이용하여 복수의 N 개의 와이어들로부터 심볼들의 시퀀스를 수신하는 수단, 심볼들의 시퀀스로부터 클록 신호를 추출하는 수단, 클록 신호를 이용하여 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하는 수단, 및 복수의 트랜지션 넘버들을 데이터 비트들로 변환하는 수단을 포함한다. 클록 신호는 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출될 수도 있다.
본 개시물의 일 양태에서, 수신기는 N 개의 수신기들을 이용하여 복수의 N 개의 와이어들로부터 심볼들의 시퀀스를 수신하고, 심볼들의 시퀀스로부터 클록 신호를 추출하고, 클록 신호를 이용하여 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하고, 그리고 복수의 트랜지션 넘버들을 데이터 비트들로 변환하도록 구성되는 프로세싱 회로를 포함한다. 클록 신호는 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출될 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체가 그 위에 하나 이상의 명령들을 저장한다. 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 때 적어도 하나의 프로세싱 회로로 하여금, N 개의 수신기들을 이용하여 복수의 N 개의 와이어들로부터 심볼들의 시퀀스를 수신하게 하고, 심볼들의 시퀀스로부터 클록 신호를 추출하게 하고, 클록 신호를 이용하여 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하게 하고, 그리고 복수의 트랜지션 넘버들을 데이터 비트들로 변환하게 한다. 클록 신호는 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출될 수도 있다.
여러 특징들, 속성, 및 이점들은 유사한 도면 부호들이 전체에 걸쳐 대응하게 식별하는 도면들과 함께 취해진 경우 하기에 제시된 상세한 설명으로부터 보다 명백해질 것이다.
도 1 은 복수의 가용 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이들 사이의 데이터 링크를 채택하는 장치를 나타낸다.
도 2 는 IC 디바이스들 사이의 데이터 링크를 채택하는 장치에 대한 시스템 아키텍쳐를 예시한다.
도 3 은 싱글 엔드 시그널링 시스템을 예시하다.
도 4 는 송신 디바이스에서 인코더의 일 예를 예시하는 블록도이다.
도 5 는 수신 디바이스에서 디코더를 예시하는 블록도이다.
도 6 은 도 4 및 도 5 의 송신기 및 수신기 디바이스들의 타이밍 다이어그램을 예시한다.
도 7 은 클록 및 데이터 리커버리 회로 (CDR) 및 대응하는 타이밍 다이어그램의 일 예를 예시하는 블록도이다.
도 8 은 도 7 의 CDR 회로에 대응하는 타이밍 다이어그램이다.
도 9 는 도 7 의 CDR 회로에 의해 이용될 수 있는 지연 소자들의 특정 예들을 예시한다.
도 10 은 도 7 의 CDR 회로에 의해 이용될 수 있는 레지스터들의 특정 예들을 예시한다.
도 11 은 여기에 개시된 특정 양태들에 따라 데이터 비트들로부터 트랜지션 심볼들로 그리고 트랜지션 심볼들로부터 데이터 비트들로의 변환의 일 예를 예시한다.
도 12 는 심볼들과 트랜지션들 사이를 변환하는데 이용되는 인코딩 시스템의 일 예이다.
도 13 은 그룹 당 여러 심볼들에서 모든 가용 3-심볼 트랜지션들을 이용하여 2-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 14 는 그룹 당 여러 심볼들에서 모든 가용 7-심볼 트랜지션들을 이용하여 3-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 15 는 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 6-심볼 트랜지션들을 이용하여 3-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 16 은 그룹 당 여러 심볼들에서 모든 가용 15-심볼 트랜지션들을 이용하여 4-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 17 은 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 14-심볼 트랜지션들을 이용하여 4-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 18 은 그룹 당 여러 심볼들에서 모든 가용 31-심볼 트랜지션들을 이용하여 5-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 19 는 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 30-심볼 트랜지션들을 이용하여 5-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 20 는 그룹 당 여러 심볼들에서 모든 가용 255-심볼 트랜지션들을 이용하여 8-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 21 은 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 254-심볼 트랜지션들을 이용하여 8-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 22 는 여기에 개시된 하나 이상의 양태들에 따라 제공되는 N-와이어 인터페이스에서의 수신기를 동작시키는 방법의 흐름도이다.
도 23 은 여기에 개시된 하나 이상의 양태들에 따라 제공된 N-와이어 인터페이스에서 수신기의 단순화된 예를 예시하는 다이어그램이다.
도 24 는 여기에 개시된 하나 이상의 양태들에 따라 제공되는 N-와이어 인터페이스에서의 송신기를 동작시키는 방법의 흐름도이다.
도 25 는 여기에 개시된 하나 이상의 양태들에 따라 제공된 N-와이어 인터페이스에서 송신기의 단순화된 예를 예시하는 다이어그램이다.
이제, 도면들을 참조하여 여러 양태들이 설명된다. 다음의 설명에서, 설명의 목적으로, 하나 이상의 양태들의 완전한 이해를 제공하기 위해 다양한 특정한 세부사항들이 제시된다. 그러나, 이러한 양태(들)은 이러한 특정한 세부사항들이 없이 구현될 수도 있음이 자명할 수도 있다. 예를 들면, 실시형태들을 불필요한 상세로 불명확하게 하지 않기 위해 회로들을 블록도들로 도시할 수도 있다. 다른 경우들에서, 실시형태들을 불명확하게 하지 않기 위해 공지의 회로들, 구조들 및 기술들이 상세히 도시될 수도 있다.
본 출원에서 이용된 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은, 이에 제한되지는 않으나, 하드웨어, 펌웨어, 하드웨어와 펌웨어의 조합, 소프트웨어, 실행 중인 소프트웨어와 같은 컴퓨터 관련 엔티티를 포함하고자 한다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 애플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행의 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터 및/또는 두 개 이상의 컴퓨터들 사이에 분산되어 로컬라이징될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수도 있다. 컴포넌트들은 하나 이상의 데이터 패킷들 (예를 들면, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터) 을 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
또한, 용어 "또는" 은 배제하는 "또는" 이라기 보다는 포함하는 "또는" 을 의미하고자 한다. 즉, 달리 명시되지 않는 한, 또는 문맥에서 명확하지 않는 한, 구절 "X 는 A 또는 B 를 사용한다" 는 자연적으로 포함하는 순열들 중 임의의 것을 의미하고자 한다. 즉, 구절 "X 는 A 또는 B 를 사용한다" 는 다음의 예시들 중 임의의 예시에 의해 만족된다: X 는 A 를 사용한다; X 는 B 를 사용한다; 또는 X 는 A 와 B 양자 모드를 사용한다. 또한, 본 출원 및 첨부된 청구항들에서 이용된 바와 같은 관사 "하나 (a)" 및 "한 (an)" 은 일반적으로, 단수 형태인 것으로 특정되거나 문맥에서 명확하지 않는 한 "하나 이상" 을 의미하는 것으로 해석되어야 한다.
본 발명의 특정 양태들은 전자 컴포넌트들 간에 배치된 통신 링크들에 적용가능할 수도 있으며, 이 전자 컴포넌트는 디바이스의 서브컴포넌트들, 이를 테면, 전화기, 모바일 컴퓨팅 디바이스들, 가전 제품들, 오토모바일 전자기기들, 항공 전자기기들 등을 포함할 수도 있다. 도 1 은 IC 디바이스들 사이의 통신 링크를 채택할 수도 있는 장치를 나타낸다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 트랜시버를 통하여 통신하는 무선 통신 디바이스를 포함할 수도 있다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링되는 통신 트랜시버 (106) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 하나 이상의 IC 디바이스들, 이를 테면, 응용 주문형 IC (ASIC)(108) 를 포함할 수도 있다. ASIC (108) 은 하나 이상의 프로세싱 디바이스들, 논리 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행가능할 수도 있는 명령들 및 데이터를 유지할 수도 있는 프로세서 판독가능 저장부, 이를 테면 메모리 (112) 를 포함 및/또는 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 저장부 (112) 내에 상주하는 소프트웨어 모듈의 실행을 가능하게 하고 지원하는 애플리케이션 프로그래밍 인터페이스 (API)(110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 ROM (read-only memory) 또는 RAM (random-access memory), EEPROM (electrically erasable programmable read-only memory), 플래시 카드들, 또는 프로세싱 시스템 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 오퍼레이터 제어부들, 예컨대 버튼 (128) 및 키패드 (126) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 통신 링크 (220) 를 채용하는 장치 (200) 의 특정 양태를 예시하는 블록 개략도이고, 여기에서, 장치 (200) 는 무선 모바일 디바이스, 모바일 전화, 모바일 컴퓨팅 시스템, 무선 전화, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스들 등 중 하나 이상에서 구현될 수도 있다. 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함할 수도 있다. 통신 링크 (220) 는 서로 근접하게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치될 수도 있는 IC 디바이스들 (202 및 222) 을 접속하는데 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 전화의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 일부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널들 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭적이며, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본원에 기술된 일 예에서, 제 1 통신 채널 (222) 은 순방향 링크 (222) 로 지칭될 수도 있는 반면, 제 2 통신 채널 (224) 은 역방향 링크 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (222) 를 통해 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 일 예에서, 순방향 링크 (222) 는 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있지만, 역방향 링크 (224) 는 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 가질 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있는 한편, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있다. 제 1 IC 디바이스 (202) 또는 제 2 IC 디바이스 (230) 는 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시기들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이하게 될 수도 있다.
역방향 링크 (224) 는 순방향 링크 (222) 와 동일한 방식으로 동작될 수도 있으며, 순방향 링크 (222) 와 역방향 링크 (224) 는 대등한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기의 오더들에 의해 실질적으로 동일하거나 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 링크 (226) 는 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 간의 통신들을 지원할 수도 있다. 순방향 링크 (222) 및/또는 역방향 링크 (224) 는 예컨대, 순방향 및 역방향 링크들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다. 일 예에서, 통신 링크 (220) 는 산업 또는 다른 표준에 따라서, 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
일 예에서, 순방향 및 역방향 링크들 (222 및 224) 은 프레임 버퍼 없이 제 2 LCD 드라이버 IC 마다 WVGA (wide video graphics array) 80 개 프레임들을 지원하도록 구성 또는 적응될 수도 있어, 디스플레이 리프레시를 위해 810 Mbps 에서 픽셀 데이터를 전달한다. 다른 예에서, 순방향 및 역방향 링크들 (222 및 224) 은 더블 데이트 레이트 SDRAM (synchronous dynamic random access memory) 과 같은 DRAM (dynamic random access memory) 와의 사이에서의 통신들을 실행하도록 구성 또는 적응될 수도 있다. 인코딩 디바이스들 (210 및/또는 230) 은 클록 트랜지션 당 다수의 비트들을 인코딩할 수 있고, 와이어들의 다수의 세트들은 SDRAM 으로부터의 데이터, 제어 신호들, 어드레스 신호들 등을 송신 및 수신하는데 이용될 수 있다.
순방향 및 역방향 링크들 (222 및 224) 은 애플리케이션 특정 산업 표준을 따르거나 호환가능할 수도 있다. 일 예에서, MIPI 표준은 애플리케이션 프로세서 IC 디바이스 (202) 와, 모바일 디바이스에서의 카메라 또는 디스플레이를 지원하는 IC 디바이스 (230) 사이의 물리적 계층 인터페이스들을 정의한다. MIPI 표준은 모바일 디바이스들에 대한 MIPI 표준을 따르는 제품들의 동작 특성들을 규제하는 사양들을 포함한다. MIPI 표준은 상보적 금속 산화물 반도체 (CMOS) 병렬 버스들을 채택하는 인터페이스들을 정의할 수도 있다.
도 2 의 통신 링크 (220) 는 (N 개의 와이어들로 표기되는) 복수의 신호 와이어들을 포함하는 와이어 버스로서 구현될 수도 있다. N 개의 와이어들은 심볼들로 인코딩된 데이터를 운반하도록 구성될 수도 있으며, 여기에서, 클록 정보는 복수의 와이어들을 통하여 송신되는 심볼들의 시퀀스에 임베드된다.
여기에 개시된 특정 양태들은 멀티 와이어, 싱글 엔드 시스템들 내에서 클록 신호를 임베드하기 위한 디바이스 및 방법에 관련된다. 도 3 은 트랜지션 기반 클로킹을 이용하도록 구성될 수도 있는 멀티-와이어 싱글 엔드 푸시풀 통신 링크의 특정 양태들을 예시하는 블록도 (300) 이다. 예는 N 개의 신호 와이어들 (3061-306 N ) 을 통하여 데이터를 송신할 수 있는 통신 링크를 나타낸다.
싱글 엔드 시그널링에서, 하나의 와이어 (3061-306 N ) 는 신호를 나타내는 가변 전압을 지원하는 한편, 다른 와이어 (326) 는 시스템 접지 전압과 같은 기준 전압에 접속될 수도 있다. 송신 디바이스 (302) 는 하나 이상의 싱글 엔드 푸시풀 CMOS 드라이버들 (308) 을 포함할 수도 있으며, 각각의 드라이버 (308) 는 단일의 와이어/컨덕터 (3061-306 N ) 에 커플링된다. 수신 디바이스 (304) 는 하나 이상의 싱글 엔드 CMOS 수신기들 (310) 을 포함할 수도 있으며, 각각의 싱글 엔드 수신기 (310) 는 단일의 와이어/컨덕터 (3061-306 N ) 에 커플링된다. 송신기 디바이스 (302) 는 송신기 디바이스 (302) 에 의해 수신되는 입력 비트들 (318) 을 인코딩하는 인코더 (322) 를 포함한다. 인코더 (322) 는 대응하는 N 개의 와이어들/컨덕터들 (3061-306 N ) 을 통하여 싱글 엔드 드라이버들 (308) 을 거쳐 N 개의 싱글 엔드 신호들에 있어서, 수신 디바이스 (304) 로의 송신을 위한 싱글 엔드 신호들로 입력 비트들 (318) 을 인코딩한다. 수신 디바이스 (304) 는 N 개의 와이어들/컨덕터들 (3061-306 N ) 로부터 싱글 엔드 수신기들 (310) 을 통하여 싱글 엔드 신호들을 수신한다. 수신 디바이스 (304) 는 N 개의 싱글 엔드 신호들을 디코딩하여 출력 비트들 (320) 을 제공하도록 구성되는 디코더 (324) 를 포함한다. 이 싱글 엔드 시스템에서, 디코더 (324) 는 클록 신호가 N 개의 수신된 싱글 엔드 신호들로부터 추출되도록 클록 및 데이터 리커버리 (CDR) 를 포함할 수도 있다.
도 4 는 도 3 의 송신 디바이스 (302) 에서의 인코더 (322) 의 특정 양태들을 예시하는 블록도 (400) 이다. 인코더 (322) 는 바이너리 포맷화된 데이터 비트들 (402) 을 M 개의 다중 트랜지스터 넘버들 {TO, Tl, ..., Tm-1}(422) 로 변환하는 제 1 컨버터 (비트들-투-M×T 컨버터)(404) 를 포함할 수도 있다. 그 후, 제 2 컨버터 (T-투-S 컨버터)(406) 는 각각의 트랜지션 넘버 (T)(422) 를 심볼 넘버 현재 상태 (Cs)(424) 로 변환한다. 예를 들어, N 개의 플립플롭들을 포함하는 플립 플롭들의 제 1 세트 (412) 는 각각의 심볼 클록 (TXCLK)(420) 에서 현재 상태 (Cs)(424) 를 저장하고, 이전 심볼 (Ps)(426) 을 T-투-S 컨버터 (406) 에 제공한다. 예를 들어, N 개의 플립플롭들을 포함하는 플립 플롭들의 제 2 세트 (408) 는 현재 상태 (Cs)(424) 를 샘플링하고 N 개의 와이어들 (414) 을 구동하도록 구성되는 CMOS-타입 드라이버들 (410) 의 세트에 출력 상태 데이터를 제공한다. 일부 경우들에서, 플립플롭들의 두개의 세트들 (408, 412) 이 논리적으로 입력과 동일한 Cs (424) 를 수신하고 플립플롭들의 두개의 세트들 (408, 412) 이 TXCLK (420) 에 의해 클로킹되어 이에 따라 동일한 논리적 출력을 생성하기 때문에, 인코더는 플립플롭들의 제 1 세트 (412) 와 플립플롭들의 제 2 세트 (408) 중 일방 또는 양방을 포함할 수도 있다. 플립플롭들의 하나 또는 두개의 세트들 (408 및/또는 412) 을 제공하기 위한 결정은 부하, 타이밍, 레이아웃 및 다른 파라미터들 및 특징들을 포함하는 설계 고려사항들에 기초할 수도 있다.
도 5 는 도 3 의 수신 디바이스 (304) 에서의 디코더 (324) 의 특정 양태들을 예시하는 블록도 (500) 이다. 복수의 N 개의 CMOS-타입 싱글 엔드 수신기들 (504) 은 심볼 입력 현재 상태 (Cs)(516) 로서 N-와이어 채널들 (502) 상에서 데이터를 수신하도록 서브한다. 클록 및 데이터 리커버리 회로 (CDR)(506) 는 수신기 (504) 로부터의 심볼 입력 (516) 으로부터 심볼 클록 (RXCLK)(518) 을 복구하도록 적응되며, 또한 디코더 (324) 의 나머지에 의해 이용되는 유효 심볼 데이터를 레지스터하도록 적응될 수도 있다. 복수의 N 개의 플립 플롭들 (512) 은 클록 (RXCLK)(518) 의 각각의 상승 에지에서 전류 상태 (Cs)(520) 를 저장하고, 그 출력으로서 이전 상태 (Ps)(522) 를 생성한다. 제 1 컨버터 (S-투-T 컨버터)(508) 는 현재 상태 (Cs)(520) 와 이전 상태 (PS)(522) 를 비교함으로써 순차적 트랜지션 넘버 (T)(524) 를 생성한다. 제 2 컨버터 (M×T-투-비트들) 컨버터 (510) 는 M 개의 복수의 트랜지션 넘버들 {TO, Tl, ..., Tm-1}(524) 을 비트들 (514) 로서 출력되는 바이너리 포맷화된 데이터로 변환한다.
도 6 은 도 4 및 도 5 에 예시된 송신 디바이스 (302) 와 수신 디바이스 (304) 와 연관된 특정 신호 타이밍 양태들을 예시하는 타이밍 다이어그램 (600) 이다. 송신 디바이스 (302) 의 인코더 (322) 에서, 바이너리 비트 포맷의 오리지널 입력 데이터 (402) 는 데이터의 시퀀스 D j : {DO, Dl, D2, ...} 를 포함한다. 입력 데이터 (402) 는 트랜지션 신호들 (T 신호)(422) 에서 비트들-투-M×T 컨버터 (404) 에 의해 복수의 트랜지션 넘버들 {T j O, T j l, T j l, T j l, T j 4...} 로 변환될 수도 있고, 여기에서, j 는 데이터의 시퀀스들 (D j ) 중 하나를 나타낸다. 변환은 TXCLK (420) 의 모든 상승 에지에서 비트들-투-M×T 컨버터 (404) 에 의해 수행된다. 신호 T (422) 는 T-투-S 컨버터 (406) 에 의해 현재 상태 (Cs) 신호 (424)(예를 들어, {S j l, S j l, S j 2, S j 3, S j 4...}) 로 변환된다. 현재 상태 (Cs) 신호 (424) 는 TXCLK (420) 의 모든 상승 에지에서 샘플링되며, N 개의 CMOS 푸시-풀 드라이버들 (410) 은 샘플링된 데이터를 N-와이어 통신 링크 (414) 로 출력한다.
수신 디바이스 (304) 의 디코더 (324) 에서, N-와이어 통신 링크 (502) 상의 신호는 N 개의 CMOS 수신기들에 의해 수신되며, 그 수신기의 출력 (516) 은 CDR 회로 (506) 에 제공되며, 이 수신기는 링크 클록 (RXCLK)(518) 을 복구하고 RXCLK (518) 의 모든 상승 에지에서 유효 현재 상태 데이터 (520) 를 출력하도록 적응될 수도 있다. 현재 상태 데이터 (520) 는 각각의 심볼 상태들 (예를 들어, {Sj0, Sjl, Sj2, Sj3, Sj4 ...})(520) 의 트랜지션 넘버들 (예를 들어, {Tj0, Tjl, Tj2, Tj3, Tj4 ...})(524) 의 변환을 위하여 S-투-T 컨버터 (508) 에 제공될 수도 있다. 트랜지션 넘버들 (524) 은 바이너리 인코딩된 비트들 (514) 을 리스토어하기 위해 M×T-투-비트들 컨버터 (510) 에 제공될 수도 있다.
도 7 은 N 개의 와이어들 (726) 을 통한 통신을 위하여 구성되는 인터페이스에서 임베드된 클록 정보를 복구하도록 채택될 수도 있는 CDR 회로 (700) 의 일 예를 나타낸다. 도 8 은 CDR 회로 (700) 의 동작을 통하여 생성된 신호들의 특정 양태들을 예시하는 타이밍 다이어그램이다. CDR 회로 (700) 는 비교기 (704), 세트-리세트 레지스터 (706), 제 1 지연 소자 (708a) 를 포함할 수도 있는 1-샷 로직 (708), 제 2 지연 디바이스/소자 (712) 및 레지스터 (710) 를 포함할 수도 있다. 지연 소자들 (708a, 712) 중 일방 또는 양방은 디지털 및/또는 아닐로그 디바이스들 또는 회로들을 포함할 수도 있다. 비교기 (704) 는 제 1 상태 트랜지션 신호 (SI 신호)(720) 의 제 1 인스턴스와, SI 신호 (720) 의 레지스터된 인스턴스인 신호 (S 신호)(722) 를 비교하도록 구성될 수도 있다. 비교기 (704) 는 비교 신호 (NE 신호)(714) 를 출력하고, 여기에서, 예를 들어, 비교기 (704) 는 SI 신호 (720) 와 S 신호 (722) 가 동일할 때 NE 신호 (714) 를 제 1 상태 (예를 들어, 논리적 로우) 로 구동하고, SI 신호 (720) 와 S 신호 (722) 가 동일하지 않을 때 제 2 상태, 예를 들어, 논리적 하이) 상태로 구동한다. NE 신호 (714) 는 SI 신호 (720) 와 S 신호 (722) 가 상이한 심볼들을 나타낼 때 제 2 상태에 있다. 따라서, 제 2 상태는 트랜지션이 발생하고 있음을 나타낸다.
세트-리세트 (706) 는 비교기 (704) 로부터 NE 신호 (714) 를 수신하도록 구성될 수도 있고, NE 신호 (714) 의 필터링된 버전인 신호 (EFLT 신호 (716)) 를 생성하도록 구성 또는 제어될 수도 있다. 1-샷 로직 (708) 은 그 출력 신호 (NE1SHOT 신호)(724) 에서 펄스 (806; 도 8 참조) 를 생성하도록 구성되며, 여기에서, 펄스의 지속 기간은 제 1 지연 소자 (708a) 에 의해 도입되는 지연에 의해 결정 또는 실질적으로 결정된다. 일 예에서, 제 1 지연 소자 (708a) 는 NEFLT 신호 (716) 를 수신하고, NEFLT 신호 (716) 의 지연된 버전인 신호 (NEDEL)(728) 를 생성한다. 1-샷 로직 (708) 의 로직 소자 (708b) 는 NEFLT 신호 (716) 를 NEDEL 신호 (728) 의 반전된 버전으로 게이트하고, 이에 의해 NEISHOT 신호 (724) 에서 펄스 (806) 를 생성한다.
제 2 지연 소자 (712) 는 NE1SHOT 신호 (724) 를 수신하여, NEISHOT 신호의 지연된 인스턴스인 신호 (RXCLK 신호)(718) 를 수신하도록 구성될 수도 있다. 예시된 CDR (700) 에 도시된 바와 같이, 세트-리세트 레지스터 (706) 의 "리세트" 입력은 RXCLK 신호 (718) 를 수신하고, 그 결과 세트-리세트 레지스터 (706) 는 RXCLK 신호 (718) 에서 펄스 (826) 에 의해 리세트될 수도 있다. 레지스터 (710) 는 RXCLK 신호 (718) 에 의해 인에이블되고, RXCLK 신호 (718) 에서의 펄스 (826) 는 레지스터 (710) 로 하여금 SI 신호 (720) 의 레지스터된 인스턴스인 SI 신호 (722) 로서, 수신된 SI 신호 (720) 를 캡쳐하게 할 수도 있다. 레지스터 (710) 는 트리거된 레벨일 수도 있거나 트리거된 에지일 수도 있다. 타이밍 다이어그램 (800) 으로부터 이해될 수도 있는 바와 같이, 제 1 지연 소자 (708a) 에 의해 도입된 지연 P (816) 의 값은 심볼들 (802 와 804) 사이의 세트업 시간에 개선된 마진들을 제공한다.
다음 정의들은 타이밍 다이어그램 (512) 신호에 이용된다:
tsym: 하나의 심볼 사이클 주기 (830),
tSU: RXCLK (718) 의 상승 (리딩) 에지 (826) 에 대해 기준되는 레지스터 (710) 에 대한 SI (720) 의 세트업 시간 (810),
tHD: RXCLK (718) 의 하강 (트레일링) 에지 (824) 에 대해 기준되는 레지스터 (710) 에 대한 SI (720) 의 유지 시간 (812),
tdNE: 비교기 (704) 의 전파 지연 (814),
tdRST: RXCLK (718) 의 상승 (리딩) 에지 (826) 로부터 세트-리세트 레지스터 (706) 의 리세트 시간 (826).
td1S: 1-샷 로직 (708b) 의 전파 지연 (818).
초기에, 시간 (T0)(832) 에서, 신호들 (SI (720) 및 S (722) 은 이전 심볼 값 S0 (802) 을 홀딩하고, NE 신호 (714), NEFLT 신호 (716) 및 RXCLK 신호 (718) 는 로우 논리 레벨 (예를 들어, 제로 볼트) 로 유지한다. 새로운 심볼 값 (S1)(704) 이 수신되고 있을 때, 이는 SI 신호 (720) 로 하여금 그 값을 변경하기 시작하게 한다. SI 신호 (720) 의 값은 S0 (702) 로부터 S1 (704) 로의 신호 트랜지션 동안에 중간 또는 무기한 (indeterminate) 상태들 (842) 의 발생으로 인하여 S1 (804)(유효 데이터) 의 값과는 상이할 수도 있다. 중간 또는 무기한 상태들 (842) 은 예를 들어, 인터와이어 스큐, 오버/언더 슈트, 크로스-토크 등에 의해 야기될 수도 있다.
NE 신호 (714) 는 비교기 (704) 가 SI 신호 (720) 와 S 신호 (722) 사이의 차이 값을 검출하자 마자, 논리 하이 레벨로 스위칭한다. 하이로 될 때, NE 신호 (714) 는 세트-리세트 레지스터 (706) 출력을 동기 또는 비동기로 설정하여, NEFLT 신호 (716) 로 하여금 tdNE 지연 (814) 후에 하이로 되게 한다. NEFLT 신호 (716) 는 세트-리세트 레지스터 (706) 가 RXCLK 신호 (718) 의 하이 상태에 의해 리세트될 때까지 하이 상태로 남겨진다. RXCLK 신호 (718) 는 제 2 지연 소자 (712) 에 주로 기여가능한 지연 주기 (820) 후에 NEFLT 신호 (716) 의 상승에 응답하여 하이로 트랜지션한다.
SI 신호 (720) 에 대한 중간 상태들은 유효 데이터를 나타내도록 고려될 수도 있고 유효 심볼 값 (S0)(802) 의 짧은 주기를 포함할 수도 있어, NE 신호 (714) 로 하여금 NE 신호 (714) 에서 스파이크들 (828) 로서 관측될 수도 있는 짧은 기간 동안 로우로 트랜지션 백하게 한다. 세트-리세트 레지스터 (706) 가 NE 신호 (714) 에 대한 스파이크들 (828) 을 효과적으로 필터링제거하기 때문에, NE 신호 (714) 의 로우 상태는 NEFLT 신호 (716) 에 영향을 주지 않는다.
1-샷 회로 (708) 는 NEFLT 신호 (716) 의 상승 에지에 의해 야기되는 지연 (td1S)(818) 후에 NE1SHOT 신호 (724) 에 대해 하이 상태를 생성한다. 1-샷 회로 (708) 는 NE1SHOT 신호 (724) 가 로우 상태로 트랜지션하기 전에 제 1 지연 소자 (708a) 에 의해 도입되는 지연 주기 (816) 동안 NE1SHOT 신호 (724) 를 하이 상태로 유지시킨다. NE1SHOT 신호 (724) 에 대한 결과적인 펄스들 (806) 은 제 2 지연 소자 (712) 에 주로 기여가능한 지연 주기 (820) 후에 RXCLK (718) 로 전파한다.
RXCLK 신호 (718) 의 하이 상태는 세트-리세트 레지스터 (706) 를 리세트하여 그 출력인 NEFLT 신호 (716) 로 하여금 지연 (tdRST)(826) 후에 로우로 트랜지션하게 한다. RXCLK 신호 (718) 의 하이 상태는 또한, 레지스터 (710) 를 인에이블하여, SI 신호 (720) 의 값이 S 신호 (722) 로서 출력되게 한다.
비교기 (704) 는 S 신호 (722) 가 SI 신호상의 S1 (804) 의 심볼 값과 매칭하도록 변경될 때를 검출하며 NE 신호 (714) 를 로우로 구동시킨다.
NE1SHOT 신호 (724) 의 하이 상태는 제 2 지연 소자 (712) 에 주로 기여가능한 지연 주기 (820) 후에 RXCLK 신호 (718) 로 전파한다.
새로운 심볼 값 (S2)(822) 이 수신되고 있을 때, SI 신호 (720) 는 RXCLK 신호 (718) 에서 펄스 (826) 의 하강 에지 (824) 로부터 지연 (tHD)(812) 후에 다음 심볼 (S2)(822) 로 그 값을 변경하기 시작한다.
심볼 사이클 주기 (tSYM) 에 대한 타이밍 제약은 다음과 같을 수도 있다:
Figure 112017092673447-pat00001
보다 구체적으로, 심볼 사이클 시간 (tSYM)(830) 은 S 지연 주기 (820), P 지연 주기 (816), tHD (812), tdNE (814), td1S (818) 및 tdRST (826) 의 총 합보다 커야 한다. 이들 6 개의 기간의 총 합이 tSYM 주기 (830) 를 초과하면, RXCLK 신호 (718) 상의 펄스의 트레일링 에지는 다음 심볼 사이클과 오버랩하여, NEFLT 신호 (716) 가 오버랩 기간 동안에 설정되는 것을 방지한다. 오버랩하는 주기의 양은 사이클마다 누적하고 결과적으로 하나의 심볼 사이클에서 RXCLK 신호 (718) 상의 과잉의 펄스를 가져옴을 주지해야 한다.
세트업 시간 (tSU)(810) 에 대한 타이밍 상수는 다음과 같이 특징화될 수도 있다:
Figure 112017092673447-pat00002
보다 구체적으로, 지연 주기 S (820) 는 최대 스큐에 세트업 시간 (tSU) 을 더한 것보다 작아야 한다.
도 9 는 도 7 의 CDR 회로 (700) 에 채택될 수도 있는 지연 소자들 (900 및 920) 의 예들을 나타낸다. 지연 소자들 (900, 920) 은 CDR 회로 (700) 의 제 1 지연 소자 (708a) 및/또는 제 2 지연 소자 (712) 를 구현하는데 이용될 수도 있다. 제 1 예 (900) 에서, 통신 링크가 시스템 클록 (904) 에 관련하여 충분히 느린 데이터 레이트에서 동작될 때, 내부 시스템 클록 (904) 은 디지털 지연 셀들 (906) 을 구동시켜 지연 소자들 (708a 및 712) 의 일방 또는 양방을 구현하는데 이용될 수도 있다. 소스 신호 (902) 는 시스템 클록 (904) 에 의해 클로킹되는 디지털 지연 셀들 (906) 의 지연 라인에 도입된다. 멀티플렉서 (908) 는 디지털 지연 셀들 (906) 의 출력들 중 하나를 선택하여, 지연된 신호 (912) 를 제공하는데 이용될 수도 있고, 여기에서 지연 값은 지연 셀들 (906) 을 통하여 원하는 전파 지연을 선택하기 위해 지연 선택 신호 (910) 를 이용하여 프로그래밍될 수도 있다.
제 2 예 (920) 에서, 아날로그 지연 라인은 예를 들어, 버퍼들, 인버터들, 및/또는 논리 게이트들을 포함할 수도 있는 복수의 아날로그 지연 셀들 (924) 을 이용하여 구현될 수도 있다. 아날로그 지연 라인은 시스템 클록들에 비교하여 고속인 데이트 레이트에서 동작되는 통신 링크들에 있어서 제 1 및 제 2 지연 소자들 (708a, 712) 를 구현하는데 이용될 수도 있다. 소스 신호 (922) 는 아날로그 지연 셀들 (924) 의 지연 라인에 도입된다. 멀티플렉서 (926) 는 아날로그 지연 셀들 (924) 의 출력들 중 하나를 선택하여, 지연된 신호 (930) 를 제공하는데 이용될 수도 있고, 여기에서 지연 값은 원하는 지연을 선택하기 위해 지연 선택 신호 (928) 를 이용하여 프로그래밍될 수도 있다.
도 10 은 도 7 의 레지스터 (710) 로서 이용될 수도 있는 레지스터들 (1000, 1040), 및 도 7 의 CDR 회로 (700) 에서 세트-리세트 레지스터 (706) 로서 이용될 수도 있는 세트-리세트 레지스터들 (1020, 1060) 의 예들을 예시한다. 제 1 예 (1000) 에서, 내부 시스템 클록 (1006) 은 시스템 클록 (1006) 에 동기되는 출력 (1004) 을 제공하기 위해 레지스터 (1012) 를 구동시키는데 이용될 수도 있다. 멀티플렉서 (1010) 는 레지스터된 출력 (1004) 의 카피본과 입력 신호 (1002) 사이를 선택하는데 이용된다. 입력 신호 (1002) 는 인에이블 신호 (1008) 가 하이일 때 시스템 클록 (1006) 의 에지에서 캡쳐되며, 여기에서 인에이블 신호 (1008) 가 멀티플렉서에 대한 선택 신호로서 동작한다. 이 동기 레지스터 (1000) 는 내부 시스템 클록 (1006) 의 사용을 허용하기에 충분하게 느린 데이터 레이트에서 통신 링크가 동작할 때 이용될 수도 있다. 통신 링크의 데이터 레이트가 시스템 클록에 비해 높을 때, 비동기 레지스터 (1040) 가 이용될 수도 있다.
동기 세트-리세트 레지스터 (1020) 는 내부 시스템 클록 (1028) 의 사용을 허용하기에 충분하게 느린 데이터 레이트에서 통신 링크가 동작할 때 이용될 수도 있다. 여기에서, 내부 시스템 클록 (1028) 은 2 개의 멀티플렉서들 (1030 및 1032) 을 갖는 멀티플렉싱 회로의 출력을 캡쳐하는 레지스터 (1034) 를 구동하는데 이용될 수도 있다. 세트 입력 (1022) 및 리세트 입력 (1024) 은 그들의 각각의 출력들에 대하여 멀티플렉서들에 대한 입력들의 선택을 제어한다. 세트 입력 (1022) 및 리세트 입력 (1024) 양쪽 모두가 로우일 때, 레지스터 (1034) 의 사전 출력 (1026) 은 시스템 클록 (1028) 의 에지에서 선택된다. 세트 입력 (1022) 이 1 로 설정될 때, 리세트 입력 (1024) 이 로우로 제공되면, 로직 1 이 1028 의 시스템 클록의 에지에서 출력 (1026) 으로서 제공된다. 리세트 입력 (1024) 이 하이이면, 출력 (1026) 은 시스템 클록 (1028) 의 에지에서 클리어된다. 통신 링크의 데이터 레이트가 시스템 클록에 비해 높을 때, 비동기 세트-리세트 레지스터 (1060) 가 이용될 수도 있다.
동기 회로들 (1000 및 1020) 은 시스템 클록 (1006, 1028) 과 완전 동기하는 신호들을 제공한다. 데이터 레이트가 고속인 링크에 대해, 비동기 래치 (1040) 는 SI 신호 (720) 를 샘플링하는데 이용될 수도 있고, 비동기 R-S 래치 (1060) 는 NEFLT (716) 신호를 생성하는데 이용될 수도 있다.
도 11 은 송신기 (1100) 에서 비트들 (1102) 로부터 트랜지션 심볼들 (1106) 로의 변환 및 수신기 (1120) 에서 트랜지션 심볼들 (1122) 로부터 비트들 (1126) 로의 변환을 예시하는 간략화된 블록도이다. 예에서, 심볼들은 2-와이어 (즉, N=2) 시스템에서 송신되지만, 임의의 다른 수의 와이어들/컨덕터들이 이용될 수도 있다. 송신기 (1100) 에서, 2진 정보의 비트들 (1102) 은 M 개의 심볼 트랜지션 넘버들 (T0 내지 T M -1)(1106) 을 생성하기 위해 제 1 컨버터 (비트들-투-M×T) 컨버터 (806) 에 제공된다. 수신기 (1120) 는 M 개의 심볼 트랜지션 넘버들 (T0 내지 T M -1)(1122) 을 수신하고, 이는 2진2진126) 의 비트들을 취출하기 위해 제 2 컨버터 (M×T-투-비트들들)(1124) 로 제공된다. 각각의 트랜지션 (T = T0 내지 T M -1)(1106) 에 대한 R 개의 가능한 심볼 트랜지션 상태들이 주어지면, M 개의 트랜지션들이 R M 개의 상이한 상태들을 송신할 수도 있다. N-와이어 시스템에서, R = 2 N -l 이다. 그 결과, 트랜지션들 {T0, T1, ..., T M -1} 이 (2 N -1) M 개의 상이한 상태들에서 인코딩되는 데이터를 포함할 수 있다.
각각의 T 에 대한 가능한 심볼 트랜지션들 R = 10 이고 그룹에서의 심볼들의 수 M = 3 인 예에서, 3 개의 트랜지션 심볼들 ({T2, T1, T0}) 의 각각은 값 (Ti = {0, 1, 2, ..., 9}) 을 가질 수 있다. 따라서, 각각의 트랜지션 심볼은 10 개의 상이한 상태들을 가질 수 있고, {T2, T1, T0} 에서의 각각의 트랜지션에 대한 트랜지션 심볼들은 3-디지트 십진수일 수도 있다. 일 예에서, T2=3, T1=9, T0=l 이며, 이는 십진수 391 로 표현될 수도 있다. 이 방식으로, 비트들의 시퀀스가 복수의 트랜지션 심볼들로 변환될 수도 있고, 그 역도 가능하다.
2-와이어 시스템의 예에서, N=2 이고 M=12 인 경우, 이는 각각의 트랜지션에 대한 가능한 심볼 트랜지션, R = 2 N - 1 = 22 - 1 = 3 인 것으로 볼 수도 있다. 그룹에서의 심볼들의 수 (M) 가 12 이면, 심볼들의 시퀀스 {T11, Tl0, ..., T0} 는 12-디지트 3진 (베이스-3) 수로 표현될 수도 있으며, 여기에서, 각각의 Ti : {0, 1, 2} 이다. 예를 들어, {T11, Tl0, ..., T0} = {2, 1, 0, 0, 1, 1, 0, 1, 0, 1, 2, 1} 에 대해, 3진수는:
2100_1101_O1213 (3진수)
Figure 112017092673447-pat00003
이 방식으로 12 개의 트랜지션 넘버들이 소정 넘버들로 변환될 수도 있다. 트랜지션 넘버 (2100_1101_01213) 는 도 4 및 도 5 에서의 트랜지션 넘버로서 이용될 수도 있어, 각각의 정수가 순차적 심볼에 매핑될 수도 있고 그 역도 가능함을 주지해야 한다.
도 12 는 일 예에서 순차적 심볼들과 트랜지션 심볼들 사이의 변환을 예시한다. 이 예에서, 변환이 수행되며, 이에 의해, 이전 순차적 심볼 넘버 (Ps)(1222) 로부터 현재 순차적 심볼 넘버 (Cs)(1224) 로의 각각의 트랜지션이 트랜지션 넘버 (T)(1226) 에 매핑될 수도 있다. 송신 디바이스 (1100; 도 11 을 참조) 에서, 각각의 트랜지션 심볼 넘버 (1226) 는 바로 직전의 이전 시퀀스 심볼 넘버 (Ps)(1222) 의 값에 기초하여 현재 순차적 심볼 넘버 (1224) 로 변환된다. 이 상대적 변환 방식은 2 개의 연속하는 순차적 심볼 넘버들이 N 와이어들의 인터페이스 상에서 동일한 시그널링 상태를 생성하는 것을 보장할 수 있다.
2-와이어 시스템에 대한 일 예에서, 4 로우 심볼들은 4 개의 순차적 심볼 넘버들 (SO (1204a), S1 (1204b), S2 (1204c), 및 S3 (1204d)) 에 할당된다. 심볼 순서화도 (1200) 에 의해 예시된 바와 같이, 이들 심볼들 (1204a-1204d) 은 어더링 서클 (1202) 상에서 여기에서는 시계방향 시퀀스로 정렬될 수도 있다. 이전 심볼 (1222) 로부터 현재 심볼로 오더링 서클 (1202) 상에서 복수의 단계들을 나타내기 위해 현재 심볼이 트랜지션 넘버 값 (1226) 을 이용하여 선택될 수도 있다. 도 12 의 테이블 (1220) 은 심볼 순서화도 (1200) 에서 4 개의 순차적 심볼 넘버들 (1204a-1204d) 사이의 또는 이들의 상대적 거리를 나타낼 수 있는 트랜지션 넘버 (T)(1226) 의 예를 예시한다. 트랜지션 넘버 (T)(1226) 의 값은 이전 심볼 (1222) 이 주어지면 현재 심볼 (1224) 을 선택하는데 이용될 수도 있다.
송신기에 대해, 현재 순차적 심볼 넘버 (Cs)(1224) 는 주어진 트랜지션 넘버 (T)(1226) 에 기초하여 다음과 같이 결정될 수도 있다:
Figure 112017092673447-pat00004
T 가 2 비트 폭이라고 보면, Ttmp 의 단지 2 개의 최하위 비트들 (2-LSB) 을 카피한다. 수신기에 대해, 심볼은 다음과 같이 트랜지션 넘버 (T)(1226) 로 변환될 수도 있다:
T 가 2 비트 폭이고, Ttmp 의 단지 2-LSB 를 카피하는 것으로 보면,
Figure 112017092673447-pat00005
.
예를 들어, N=4, N=5, N=6 등을 포함하는 N 의 임의의 값에 대해 순차적 심볼 넘버를 트랜지션 넘버 테이블에 매핑하는 것을 구성함으로써 유사한 방식이 N-와이어 시스템들에 대해 이용될 수도 있다. 이 방식으로, N 개의 와이어들의 적어도 하나의 시그널링 상태가 순차적 심볼들의 각각의 페어들 사이에서 변경되는 것이 보장될 수 있다.
일 예에서, N-와이어 시스템의 경우에, 트랜지션 넘버 (T) 는 다음에 따라 할당될 수도 있다:
Figure 112017092673447-pat00006
그 결과, N-와이어 시스템의 경우에, 현재 순차적 심볼 넘버 (Cs) 는 다음에 따라 할당될 수도 있다:
Figure 112017092673447-pat00007
순차적 심볼들과 트랜지션 사이의 변환에 이용된 공식은 효율성, 구현의 용이성 등의 이유로 시그널링 방식들 간에 변경될 수도 있음이 고려된다. 따라서, 예를 들어, 롤 오버 메카니즘이 일부 CCIe 시스템들에 이용되며, 여기에서 현재 및 이전 심볼들 사이의 3 스텝 차이가 트랜지션 넘버 계산에서 롤 오버를 야기한다. 즉, 1 스텝 차이는 T=l 의 값을 가져오고, 2 스텝 차이는 T=2 의 값을 가져오고 3 스텝 차이는 T=0 의 값을 가져온다. 다른 N-와이어 시스템에서, 현재 및 이전 심볼들 사이의 차이 (diff) 는 1 과 R 사이의 범위일 수 있으며, 트랜지션 넘버는 간단히 T = diff-1 로서 계산될 수도 있고, 트랜지션 넘버는 0 과 R-l 사이의 범위일 수 있다.
이용되는 와이어들 또는 컨덕터들의 수, 및 선택되는 심볼들 또는 그룹들의 수에 의존하여, 상이한 이용도 백분율들이 달성될 수도 있다. 이와 관련하여, "이용도" 는 그룹당 비트들의 수가 송신될 수 있는 효율을 지칭할 수도 있다. 이들 예에서, 이용도는 송신되는 그룹 당 비트들의 정수와, 그룹 당 심볼들 및 컨덕터들의 주어진 수에 대하여 송신될 수 있는 그룹당 비트들의 이론적인 수 사이의 백분율로서 표현될 수도 있다.
도 13 은 그룹 당 여러 심볼들에서 모든 가용 3-심볼 트랜지션들을 이용하여 2-와이어 시스템에 대한 이용도 테이블을 예시한다. 이 예에서, 1.5833 비트들/사이클이 12 개의 심볼들/그룹에 의해 전송될 수 있는 한편, 1 심볼/그룹이 1 비트들/사이클만을 전송할 수 있다.
도 14 는 그룹 당 여러 심볼들에서 모든 가용 7-심볼 트랜지션들을 이용하여 3-와이어 시스템에 대한 이용도 테이블을 예시한다. 이 예에서, 2.7917 비트들/사이클이 24 개의 심볼들/그룹에 의해 전송될 수 있는 한편, 1 심볼/그룹이 2 비트들/사이클만을 전송할 수 있다. 이는 67 비트의 정보가 전송되고 있음을 가져옴을 주지해야 한다. 예를 들어, 67 비트는 64 데이터 비트들 및 3 제어 비트들에 이용될 수 있다.
도 15 는 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 6-심볼 트랜지션들을 이용하여 3-와이어 시스템에 대한 이용도 테이블을 예시한다. 이 예에서, 2.5769 비트들/사이클이 26 개의 심볼들/그룹에 의해 전송될 수 있는 한편, 1 심볼/그룹이 2 비트들/사이클만을 전송할 수 있다. 이는 67 비트의 정보가 전송되고 있음 (또는 99.69% 이용도) 을 가져옴을 주지해야 한다.
일부 시스템들은 모든 가용 심볼 상태들 중에서 일부 상태들을 이용하지 않을 수도 있다. 예를 들어, N=3 에서, 상태 "111" 이 다른 목적을 위하여 예약될 수도 있다. 도 15 의 테이블에서, 1 상태는 총 8 개의 심볼 상태들로부터 덤핑 및/또는 예약되었다. 그 후, 가용 트랜지션 넘버는 6 = 8-2 이다 (즉, 자체 및 예약된/덤핑된 상태 이외의 모든 상태들로 트랜지션한다).
도 16 은 그룹 당 여러 심볼들에서 모든 가용 15-심볼 트랜지션들을 이용하여 4-와이어 시스템에 대한 이용도 테이블을 예시한다. 이 예에서, 3.9 비트들/사이클이 10 개의 심볼들/그룹에 의해 전송될 수 있는 한편, 1 심볼/그룹이 3 비트들/사이클만을 전송할 수 있다. 이는 39 비트의 정보가 전송되고 있음 (또는 99.82% 이용도) 을 가져옴을 주지해야 한다.
도 17 은 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 14-심볼 트랜지션들을 이용하여 4-와이어 시스템에 대한 이용도 테이블을 예시한다. 이 예에서, 3.9 비트들/사이클이 10 개의 심볼들/그룹에 의해 전송될 수 있는 한편, 1 심볼/그룹이 3 비트들/사이클만을 전송할 수 있다. 이는 38 비트의 정보가 전송되고 있음 (또는 99.81% 이용도) 을 가져옴을 주지해야 한다.
일부 시스템들은 모든 가용 심볼 상태들 중에서 특정 상태들을 이용하지 않을 수도 있다. 예를 들어, N=4 에서, 상태 "1111" 이 다른 목적을 위하여 예약될 수도 있다. 도 17 의 테이블에서, 총 16 개의 심볼 상태들로부터 1 상태가 덤핑되었다. 그 후, 가용 트랜지션 넘버는 14 = 16-2 이다 (즉, 자체 및 예약된/덤핑된 상태 이외의 모든 상태들로 트랜지션한다).
도 18 은 그룹 당 여러 심볼들에서 모든 가용 31-심볼 트랜지션들을 이용하여 5-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 19 는 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 30-심볼 트랜지션들을 이용하여 5-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 20 는 그룹 당 여러 심볼들에서 모든 가용 255-심볼 트랜지션들을 이용하여 8-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 21 은 그룹 당 여러 심볼들에서 (특수 목적을 위하여 1 개의 상태를 예약함으로써) 모든 가용 254-심볼 트랜지션들을 이용하여 8-와이어 시스템에 대한 이용도 테이블을 예시한다.
도 22 는 N-와이어 통신 링크에 대한 데이터 통신들을 위한 방법을 예시하는 흐름도 (2200) 이다. 통신 링크는 적절한 인코딩 방식을 이용하여 인코딩된 심볼들을 운반하는 복수의 커넥터들을 포함할 수도 있다. 커넥터들은 전기 전도성 와이어들, 광학 신호 컨덕터들, 반도체 상호접속 등을 포함할 수도 있다. 방법은 송신 디바이스의 하나 이상의 프로세서들에 의해 수행될 수도 있다.
단계 2202 에서, 데이터 비트들의 시퀀스는 복수의 M 개의 트랜지션 넘버들로 변환된다.
단계 2204 에서, M 개의 트랜지션 넘버들은 심볼들의 시퀀스로 변환된다. 심볼들의 시퀀스 각각은 심볼들의 시퀀스 중 선행한 하나의 값과 M 개의 트랜지션 넘버들 중 대응하는 하나에 기초하여 선택될 수도 있다. M 개의 트랜지션 넘버들로부터 심볼들의 시퀀스로의 변환은 심볼들의 시퀀스에서의 2 개의 순차적으로 발생하는 심볼들이 동일하지 않은 것을 보장할 수도 있다.
여기에 개시된 특정 양태들에 따르면, M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 것은 M 개의 트랜지션 넘버들 각각에 대하여 심볼들의 시퀀스에서의 중간 선행자 심볼을 결정하는 것을 포함할 수도 있다. M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 것은 M 개의 트랜지션 넘버들 각각에 대하여 중간 선행자 심볼로부터의 오프셋으로서 각각의 트랜지션 넘버를 이용하여 식별되는 심볼을 심볼들의 시퀀스에서의 다음 심볼로서 선택하는 것을 포함할 수도 있다.
여기에서 개시된 특정 양태들에 따르면, 심볼들의 시퀀스에서의 각각의 심볼은 복수의 가용 심볼들로부터 선택될 수도 있다. 복수의 가용 심볼들 각각은 복수의 가용 심볼들에서 다른 심볼들에 대응하는 시그널링 상태들과 상이한 N 개의 와이어들의 시그널링 상태에 대응한다. 심볼들의 시퀀스 각각은 각각의 트랜지션 넘버에 대한 가능한 심볼 트랜지션 상태들의 넘버 (R) 와 연관될 수도 있다. 심볼들의 시퀀스는 복수의 가용 심볼들에서 각각의 심볼과 연관된 가능한 시그널링 상태들의 넘버 (R) 와 연관될 수도 있다. 심볼들의 시퀀스는 R M 개의 상이한 상태들을 제공할 수도 있다. R M 개의 상이한 상태들은 심볼들의 시퀀스에서 인코딩될 수 있는 비트들의 수를 결정할 수 있다.
단계 2206 에서, 심볼들의 시퀀스는 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통하여 송신된다. 클록 신호는 심볼들의 시퀀스의 송신에 효과적으로 임베드될 수도 있다.
도 23 은 프로세싱 회로 (2302) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (2300) 이다. 프로세싱 회로는 통상적으로 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함하는 프로세서 (2316) 를 갖는다. 프로세싱 회로 (2302) 는 버스 (2320) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (2320) 는 프로세싱 시스템 (2302) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (2320) 는 프로세서 (2316), 모듈들 또는 회로들 (2304, 2306 및 2308), 커넥터들 또는 와이어들 (2314) 을 통하여 통신하도록 구성가능한 라인 인터페이스 회로 (2312), 및 컴퓨터 판독가능 저장 매체 (2318) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (2320) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (2316) 는 컴퓨터 판독가능 저장 매체 (2318) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (2316) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (2302) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 저장 매체 (2318) 는 또한, 소프트웨어를 실행시킬 때 프로세서 (2316) 에 의해 조작되는, 커넥터들 (2314) 을 통하여 송신되는 심볼들로부터 디코딩되는 데이터를 포함한, 데이터를 저장하는데 이용될 수도 있다. 프로세싱 회로 (2302) 는 모듈들 (2304, 2306 및 2308) 중 적어도 하나를 더 포함한다. 모듈들 (2304, 2306 및 2308) 은 컴퓨터 판독가능 저장 매체 (2318) 상에 상주/저장되는, 프로세서 (2316) 에서 실행되는 소프트웨어 모듈, 프로세서 (2316) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다. 모듈들 (2304, 2306 및/또는 2308) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일정 조합을 포함할 수도 있다.
일 구성에서, 무선 통신용 장치 (2300) 는 데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하도록 구성되는 모듈 및/또는 회로 (2304), M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하도록 구성되는 모듈 및/또는 회로 (2306), 및 N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들 (2314) 을 통해 심볼들의 시퀀스를 송신하도록 구성되는 모듈 및/또는 회로 (2308, 2312) 를 포함한다.
도 24 는 N-와이어 통신 링크에 대한 데이터 통신들을 위한 방법을 예시하는 흐름도 (2400) 이다. 통신 링크는 적절한 인코딩 방식을 이용하여 인코딩된 심볼들을 운반하는 복수의 커넥터들을 포함할 수도 있다. 커넥터들은 전기 전도성 와이어들, 광학 신호 컨덕터들, 반도체 상호접속 등을 포함할 수도 있다. 방법은 수신 디바이스의 하나 이상의 프로세서들에 의해 수행될 수도 있다.
단계 2402 에서, 심볼들의 시퀀스가 N 개의 수신기들을 이용하여 복수의 N 개의 와이어들을 통하여 수신된다.
단계 2404 에서, 클록 신호는 심볼들의 시퀀스의 수신으로부터 추출된다. 클록 신호는 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출될 수도 있다. 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 쌍은 2 개의 상이한 심볼들을 가질 수도 있다.
단계 2406 에서, 심볼들의 시퀀스는 클록 신호를 이용하여 M 개의 넘버들로 변환된다. 심볼들의 시퀀스는 클록을 이용하여 N 개의 와이어들의 시그널링 상태에서의 트랜지션을 식별하고, 식별된 트랜지션 전에 발생한 시그널링 상태와 연관된 제 1 심볼과, 식별된 트랜지션 후에 발생한 시그널링 상태와 연관된 제 2 심볼에서의 차이에 기초하여 트랜지션 넘버를 계산함으로써 M 개의 트랜지션 넘버들로 변환될 수도 있다. 제 2 심볼은 가능한 시그널링 상태의 넘버 (R) 중 하나에 대응할 수도 있다.
단계 2408 에서, 복수의 트랜지션 넘버들은 데이터 비트들로 변환된다.
여기에 개시된 특정 양태들에 따르면, N 개의 와이어들의 각각의 가능한 시그널링 상태는 복수의 가용 심볼들 중 상이한 하나에 대응할 수도 있다.
도 25 는 프로세싱 회로 (2502) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (2500) 이다. 프로세싱 회로는 통상적으로 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함하는 프로세서 (2516) 를 갖는다. 프로세싱 회로 (2502) 는 버스 (2520) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (2520) 는 프로세싱 회로 (2502) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (2520) 는 프로세서 (2516), 모듈들 또는 회로들 (2504, 2506, 2508 및 2510), 커넥터들 또는 와이어들 (2514) 을 통하여 통신하도록 구성가능한 라인 인터페이스 회로 (2512), 및 컴퓨터 판독가능 저장 매체 (2518) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (2520) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (2516) 는 컴퓨터 판독가능 저장 매체 (2518) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (2516) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (2502) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 저장 매체 (2518) 는 또한, 소프트웨어를 실행시킬 때 프로세서 (2516) 에 의해 조작되는, 커넥터들 (2514) 을 통하여 송신되는 심볼들로부터 디코딩되는 데이터를 포함한, 데이터를 저장하는데 이용될 수도 있다. 프로세싱 회로 (2502) 는 모듈들 (2504, 2506, 2508 및 2510) 중 적어도 하나를 더 포함한다. 모듈들 (2504, 2506, 2508 및 2510) 은 컴퓨터 판독가능 저장 매체 (2518) 상에 상주/저장되는, 프로세서 (2516) 에서 실행되는 소프트웨어 모듈, 프로세서 (2516) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다. 모듈들 (2504, 2506, 2508 및/또는 2510) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일정 조합을 포함할 수도 있다.
일 구성에서, 무선 통신용 장치 (2500) 는 N 개의 수신기들을 이용하여 복수의 N 개의 와이어들로부터 심볼들의 시퀀스를 수신하도록 구성되는 모듈들 및/또는 회로들 (2504), 심볼들의 시퀀스로부터 클록 신호를 추출하도록 구성되는 모듈들 및/또는 회로들 (2506), 클록 신호를 이용하여 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하도록 구성되는 모듈들 및/또는 회로들 (2508), 및 복수의 트랜지션 넘버들을 데이터 비트들로 변환하도록 구성되는 모듈들 및/또는 회로들 (2510) 을 포함한다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세서들에서의 단계들의 특정 순서 또는 계층은 재배열될 수도 있음을 이해하여야 한다. 수반하는 방법 청구항들은 샘플 순서에서의 다양한 단계들의 요소들을 제시하고, 제시된 특정 순서 또는 계층으로 제한되는 것으로 의도되지 않는다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 구체적으로 언급하지 않는 한, 용어 "일부 (some)" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떤 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (24)

  1. 멀티-와이어 시그널링을 위한 방법으로서,
    데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하는 단계로서, M 은 1 보다 큰 정수인, 상기 트랜지션 넘버들로 변환하는 단계;
    상기 M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 단계로서, 상기 심볼들의 시퀀스의 각각은 상기 M 개의 트랜지션 넘버들의 대응하는 하나 및 상기 심볼들의 시퀀스의 선행하는 하나의 값에 기초하여 선택되는, 상기 심볼들의 시퀀스로 변환하는 단계; 및
    N 개의 싱글 엔드 (single-ended) 드라이버들을 이용하여 N 개의 와이어들을 통해 상기 심볼들의 시퀀스를 송신하는 단계로서, N 은 1 보다 큰 정수인, 상기 심볼들의 시퀀스를 송신하는 단계를 포함하며,
    클록 신호는 상기 심볼들의 시퀀스에 임베드되는, 멀티-와이어 시그널링을 위한 방법.
  2. 제 1 항에 있어서,
    상기 M 개의 트랜지션 넘버들로부터 상기 심볼들의 시퀀스로의 변환은, 상기 심볼들의 시퀀스에서의 각각의 두 개의 순차적으로 발생하는 심볼들이 상이한 것을 보장하는, 멀티-와이어 시그널링을 위한 방법.
  3. 제 1 항에 있어서,
    상기 M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 단계는, 상기 M 개의 트랜지션 넘버들의 각각에 대해,
    상기 심볼들의 시퀀스에서의 중간 선행자 (predecessor) 심볼을 결정하는 단계; 및
    상기 중간 선행자 심볼로부터의 오프셋으로서 각각의 트랜지션 넘버를 이용하는 것에 의해 식별되는 심볼을 상기 심볼들의 시퀀스에서의 다음 심볼로서 선택하는 단계를 포함하는, 멀티-와이어 시그널링을 위한 방법.
  4. 제 1 항에 있어서,
    상기 심볼들의 시퀀스에서의 각각의 심볼은 복수의 가용 심볼들로부터 선택되고, 상기 복수의 가용 심볼들 각각은 상기 복수의 가용 심볼들에서 모든 다른 심볼들에 대응하는 시그널링 상태들과 상이한 상기 N 개의 와이어들의 시그널링 상태에 대응하는, 멀티-와이어 시그널링을 위한 방법.
  5. 제 4 항에 있어서,
    상기 심볼들의 시퀀스 각각은 각각의 트랜지션 넘버에 대한 R 개의 가능한 심볼 트랜지션 상태들과 연관되고, R 은 2N-1 과 동일한, 멀티-와이어 시그널링을 위한 방법.
  6. 제 4 항에 있어서,
    상기 심볼들의 시퀀스는 상기 복수의 가용 심볼들에서 각각의 심볼과 연관된 R 개의 가능한 시그널링 상태들과 연관되고, 상기 심볼들의 시퀀스는 RM 개의 상이한 상태들을 제공하는, 멀티-와이어 시그널링을 위한 방법.
  7. 제 6 항에 있어서,
    상기 RM 개의 상이한 상태들은 상기 심볼들의 시퀀스에서 인코딩될 수 있는 비트들의 수를 결정하는, 멀티-와이어 시그널링을 위한 방법.
  8. 복수의 싱글 엔드 드라이버들; 및
    프로세싱 회로를 포함하고,
    상기 프로세싱 회로는,
    데이터 비트들의 시퀀스를 복수의 M 개의 트랜지션 넘버들로 변환하는 것으로서, M 은 1 보다 큰 정수인, 상기 트랜지션 넘버들로 변환하고;
    상기 M 개의 트랜지션 넘버들을 심볼들의 시퀀스로 변환하는 것으로서, 상기 심볼들의 시퀀스 각각은 상기 M 개의 트랜지션 넘버들의 대응하는 하나 및 상기 심볼들의 시퀀스의 선행하는 하나의 값에 기초하여 선택되는, 상기 심볼들의 시퀀스로 변환하고; 그리고
    N 개의 싱글 엔드 드라이버들을 이용하여 N 개의 와이어들을 통해 상기 심볼들의 시퀀스를 송신하는 것으로서, N 은 1 보다 큰 정수인, 상기 심볼들의 시퀀스를 송신하도록 구성되고,
    클록 신호는 상기 심볼들의 시퀀스에 임베드되는, 송신기.
  9. 제 8 항에 있어서,
    상기 M 개의 트랜지션 넘버들로부터 상기 심볼들의 시퀀스로의 변환은 상기 심볼들의 시퀀스에서의 각각의 두 개의 순차적으로 발생하는 심볼들이 상이한 것을 보장하는, 송신기.
  10. 제 8 항에 있어서,
    상기 M 개의 트랜지션 넘버들 각각에 대해, 상기 프로세싱 회로는,
    상기 심볼들의 시퀀스에서의 중간 선행자 심볼을 결정하고, 그리고
    상기 중간 선행자 심볼로부터의 오프셋으로서 각각의 트랜지션 넘버를 이용하는 것에 의해 식별되는 심볼을 상기 심볼들의 시퀀스에서의 다음 심볼로서 선택하도록 구성되는, 송신기.
  11. 제 8 항에 있어서,
    상기 심볼들의 시퀀스에서의 각각의 심볼은 복수의 가용 심볼들로부터 선택되고, 상기 복수의 가용 심볼들 각각은 상기 복수의 가용 심볼들에서 모든 다른 심볼들에 대응하는 시그널링 상태들과 상이한 상기 N 개의 와이어들의 시그널링 상태에 대응하는, 송신기.
  12. 제 11 항에 있어서,
    상기 심볼들의 시퀀스 각각은 각각의 트랜지션 넘버에 대한 R 개의 가능한 심볼 트랜지션 상태들과 연관되고, R 은 2N-1 과 동일한, 송신기.
  13. 제 11 항에 있어서,
    상기 심볼들의 시퀀스는 상기 복수의 가용 심볼들에서 각각의 심볼과 연관된 R 개의 가능한 시그널링 상태들과 연관되고, 상기 심볼들의 시퀀스는 RM 개의 상이한 상태들을 제공하는, 송신기.
  14. 제 13 항에 있어서,
    상기 RM 개의 상이한 상태들은 상기 심볼들의 시퀀스에서 인코딩될 수 있는 비트들의 수를 결정하는, 송신기.
  15. 멀티-와이어 시그널링 디코딩을 수행하는 방법으로서,
    복수의 N 개의 와이어들로부터 N 개의 수신기들을 이용하여 심볼들의 시퀀스를 수신하는 단계로서, N 은 1 보다 큰 정수인, 상기 심볼들의 시퀀스를 수신하는 단계;
    상기 심볼들의 시퀀스로부터 클록 신호를 추출하는 단계;
    상기 클록 신호를 이용하여 상기 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하는 단계로서, M 은 1 보다 큰 정수인, 상기 트랜지션 넘버들로 변환하는 단계; 및
    상기 M 개의 트랜지션 넘버들을 데이터 비트들로 변환하는 단계를 포함하고,
    상기 클록 신호는 상기 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출되는, 멀티-와이어 시그널링 디코딩을 수행하는 방법.
  16. 제 15 항에 있어서,
    상기 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 쌍은 두 개의 상이한 심볼들을 포함하는, 멀티-와이어 시그널링 디코딩을 수행하는 방법.
  17. 제 15 항에 있어서,
    상기 심볼들의 시퀀스를 상기 M 개의 트랜지션 넘버들로 변환하는 단계는,
    클록을 이용하여, 상기 N 개의 와이어들의 시그널링 상태에서 트랜지션을 식별하는 단계; 및
    식별된 상기 트랜지션 전에 발생한 시그널링 상태와 연관된 제 1 심볼과, 상기 식별된 트랜지션 후에 발생한 시그널링 상태와 연관된 제 2 심볼에서의 차이에 기초하여 트랜지션 넘버를 계산하는 단계를 포함하는, 멀티-와이어 시그널링 디코딩을 수행하는 방법.
  18. 제 17 항에 있어서,
    상기 제 2 심볼은 R 개의 가능한 시그널링 상태들 중 하나에 대응하고, R 은 2N-1 과 동일한, 멀티-와이어 시그널링 디코딩을 수행하는 방법.
  19. 제 18 항에 있어서,
    상기 N 개의 와이어들의 각각의 가능한 시그널링 상태는 복수의 가용 심볼들 중 상이한 하나에 대응하는, 멀티-와이어 시그널링 디코딩을 수행하는 방법.
  20. 복수의 수신기들; 및
    프로세싱 회로를 포함하고,
    상기 프로세싱 회로는,
    복수의 N 개의 와이어들로부터 N 개의 수신기들을 이용하여 심볼들의 시퀀스를 수신하는 것으로서, N 은 1 보다 큰 정수인, 상기 심볼들의 시퀀스를 수신하고;
    상기 심볼들의 시퀀스로부터 클록 신호를 추출하고;
    상기 클록 신호를 이용하여 상기 심볼들의 시퀀스를 M 개의 트랜지션 넘버들로 변환하는 것으로서, M 은 1 보다 큰 정수인, 상기 트랜지션 넘버들로 변환하며; 그리고
    상기 M 개의 트랜지션 넘버들을 데이터 비트들로 변환하도록 구성되고,
    상기 클록 신호는 상기 심볼들의 시퀀스에서의 연속하는 심볼들의 쌍들 간의 트랜지션들로 인코딩된 클록 정보로부터 추출되는, 수신 디바이스.
  21. 제 20 항에 있어서,
    상기 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 쌍은 두 개의 상이한 심볼들을 포함하는, 수신 디바이스.
  22. 제 20 항에 있어서,
    상기 프로세싱 회로는 또한,
    클록을 이용하여 상기 N 개의 와이어들의 시그널링 상태에서의 트랜지션을 식별하고; 그리고
    식별된 상기 트랜지션 전에 발생한 시그널링 상태와 연관된 제 1 심볼과, 상기 식별된 트랜지션 후에 발생한 시그널링 상태와 연관된 제 2 심볼에서의 차이에 기초하여 트랜지션 넘버를 계산하도록 구성되는, 수신 디바이스.
  23. 제 22 항에 있어서,
    상기 제 2 심볼은 R 개의 가능한 시그널링 상태들 중 하나에 대응하고, R 은 2N-1 과 동일한, 수신 디바이스.
  24. 제 23 항에 있어서,
    상기 N 개의 와이어들의 각각의 가능한 시그널링 상태는 복수의 가용 심볼들 중 상이한 하나에 대응하는, 수신 디바이스.
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