CN105210047A - 具有基于数据码元转变的时钟的多导线单端推送-拉取链路 - Google Patents

具有基于数据码元转变的时钟的多导线单端推送-拉取链路 Download PDF

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Abstract

描述了促成特别是电子装置内的两个设备之间的多导线数据通信链路上的数据传输的系统、方法和装置。数据比特序列被转换成M个转变数，这M个转变数然后被转换成码元序列。码元序列在N条导线上传送/接收。时钟信号可被有效地嵌入码元序列的传输中。码元序列中的每一码元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。

Description

具有基于数据码元转变的时钟的多导线单端推送-拉取链路
相关申请的交叉引用
本申请要求于2013年3月15日向美国专利局提交的临时专利申请No.61/793955的优先权和权益，其全部内容通过引用纳入于此。
背景
领域
本公开涉及在多信号数据传输的循环内传送和/或编码时钟信号。
背景技术
已经发布了用于数据传输的各种标准。在一个示例中，移动行业处理器接口联盟已经定义了高速同步串行接口(HIS)规范，即供在采用例如同步互补金属氧化物半导体(CMOS)(推送-拉取)通信接口的单端信令中使用的MIPIDPHY低功率(LP)信令。数据传输方案经常使用专用时钟或选通信号线来将循环定时信息从发射机设备发送到接收机设备。
对专用时钟或选通信号线的使用需要使用至少一个附加导体。对于单速率信令应用，在每一完整时钟周期(时钟高和时钟低)发送一个数据码元。最大数据率经常受到系统的时钟线的最大允许频率的限制，而不是数据线的最大允许频率的限制。最大数据率还经常受到可能难以被控制为最优的时钟和数据之间的偏斜的限制。
因此，需要将时钟信号嵌入多导线单端信令系统中的高效方式。
概述
本文公开的各实施例提供了涉及在多条导线上传送的码元序列中的多导线接口交换时钟信息的系统、方法和装置。
在本公开的一方面，一种多导线信令方法包括将数据比特序列转换成多个(M个)转变数、将这M个转变数转换成码元序列、以及使用N个单端驱动器来在N条导线上传送码元序列。时钟信号可被有效地嵌入码元序列的传输中。码元序列中的每一码元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
在另一方面，从M个转变数到码元序列的转换保证码元序列中没有两个连贯出现的码元是相同的。
在另一方面，将M个转变数转换成码元序列包括(对于M个转变数中的每一个转变数)确定码元序列中的中间前趋码元，以及将通过将每一转变数用作从该中间前趋码元的偏移来标识的码元选为码元序列中的下一码元。
在另一方面，码元序列中的每一码元都选自多个可用码元。多个可用码元中的每一个可用码元可对应于N条导线的与对应于多个可用码元中的其他码元的信令状态不同的信令状态。码元序列中的每一个码元可以与针对每一转变数的可能码元转变状态的数量R相关联。码元序列可以与关联于多个可用码元中的每一码元的可能信令状态的数量R相关联。码元序列可提供RM个不同状态。这RM个不同状态可确定能够在码元序列中编码的比特数。
在本公开的一方面，一种设备包括用于将数据比特序列转换成多个(M个)转变数的装置、用于将M个转变数转换成码元序列的装置、以及用于使用N个单端驱动器来在N条导线上传送码元序列的装置。时钟信号可被有效地嵌入码元序列中。码元序列中的每一码元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
在本公开的一方面，一种发射机包括被配置成执行以下动作的处理电路：将数据比特序列转换成多个(M个)转变数、将这M个转变数转换成码元序列、以及使用N个单端驱动器来在N条导线上传送码元序列。时钟信号可被有效地嵌入码元序列中。码元序列中的每一码元基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
在本公开的一个方面，处理器可读存储介质其上存储有一个或多个指令。这些指令在由至少一个处理电路执行时使该至少一个处理电路：将数据比特序列转换成多个(M个)转变数、将这M个转变数转换成码元序列、以及使用N个单端驱动器来在N条导线上传送码元序列。时钟信号可被有效地嵌入码元序列的传输中。码元序列中的每一码元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。
在本公开的一方面，一种用于执行多导线信令解码的方法包括使用N个接收机来从多条(N条)导线接收码元序列、从码元序列中提取时钟信号、使用时钟信号来将码元序列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
在另一方面，码元序列中的每一对连贯码元可包括两个不同码元。
在另一方面，将码元序列转换成M个转变数包括使用时钟来标识N条导线的信令状态的转变，以及基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。N条导线的每一可能信令状态可对应于多个可用码元中的不同码元。第二码元可对应于多个(R个)可能信令状态之一。
在本公开的一方面，一种设备包括用于使用N个接收机来从多条(N条)导线接收码元序列的装置、用于从码元序列中提取时钟信号的装置、用于使用时钟信号来将码元序列转换成M个转变数的装置、以及用于将多个转变数转换成数据比特的装置。时钟信号可以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
在本公开的一方面，一种接收机包括被配置成执行以下操作的处理电路：使用N个接收机来从多条(N条)导线接收码元序列、从码元序列的接收中提取时钟信号、使用时钟信号来将码元序列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
在本公开的一个方面，处理器可读存储介质其上存储有一个或多个指令。这些指令在由至少一个处理电路执行时使该至少一个处理电路执行以下操作：使用N个接收机来从多条(N条)导线接收码元序列、从码元序列中提取时钟信号、使用时钟信号来将码元序列转换成M个转变数、以及将多个转变数转换成数据比特。时钟信号可以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。
附图简述
在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。
图1描绘了在各IC设备之间使用数据链路的装置，该数据链路根据多个可用标准之一来选择性地工作。
图2解说了用于采用IC设备之间的数据链路的装置的系统架构。
图3解说了单端信令系统。
图4是解说传送方设备中的编码器的示例的框图。
图5是解说接收方设备中的解码器的框图。
图6解说了图4和5的发射机和接收机设备的时序图。
图7是解说时钟和数据恢复电路(CDR)的一个示例的框图和相应时序图。
图8是对应于图7的CDR电路的时序图。
图9解说了可由图7的CDR电路使用的延迟元件的某些示例。
图10解说了可由图7的CDR电路使用的寄存器的某些示例。
图11解说了根据本文公开的某些方面的数据比特到转变码元以及从转变码元到数据比特的转换的示例。
图12是用于在码元和转变之间进行转换的编码方案的示例。
图13解说了以各种每群码元数的使用所有可用3码元转变的2导线系统的利用率表。
图14解说了以各种每群码元数的使用所有可用7码元转变的3导线系统的利用率表。
图15解说了以各种每群码元数的使用所有可用6码元转变(通过保留1个状态以用于特殊目的)的3导线系统的利用率表。
图16解说了以各种每群码元数的使用所有可用15码元转变的4导线系统的利用率表。
图17解说了以各种每群码元数的使用所有可用14码元转变(通过保留1个状态以用于特殊目的)的4导线系统的利用率表。
图18解说了以各种每群码元数的使用所有可用31码元转变的5导线系统的利用率表。
图19解说了以各种每群码元数的使用所有可用30码元转变(通过保留1个状态以用于特殊目的)的5导线系统的利用率表。
图20解说了以各种每群码元数的使用所有可用255码元转变的8导线系统的利用率表。
图21解说了以各种每群码元数的使用所有可用254码元转变(通过保留1个状态以用于特殊目的)的8导线系统的利用率表。
图22是用于在根据本文公开的一个或多个方面来提供的N导线接口中操作接收机的方法的流程图。
图23是解说根据本文公开的一个或多个方面来提供的N导线接口中的接收机的简化示例的框图。
图24是用于在根据本文公开的一个或多个方面来提供的N导线接口中操作发射机的方法的流程图。
图25是解说根据本文公开的一个或多个方面来提供的N导线接口中的发射机的简化示例的框图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。例如，电路可能用框图示出以免使这些实施例混淆在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免使这些实施例不明朗。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”藉由以下实例中任何实例得到满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所用的冠词“一”和“某”一般应当被理解成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置的子组件，该装置诸如电话、移动计算设备、家电、汽车电子设备、航空电子系统等。图1描绘了可采用IC设备之间的通信链路的装置。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机与无线电接入网络(RAN)、核心接入网、因特网和/或另一网络通信。装置100可包括能操作地耦合到处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102执行的指令和数据。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API110层支持并允许执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的工作参数和其它信息。本地数据库114可使用数据库模块、闪存存储器、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以能操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126以及其他组件)。
图2是解说采用通信链路220的装置200的某些方面的示意框图，其中该装置200可被实施在以下各项中的一个或多个中：无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置靠近或者物理上位于装置200的不同部分中的IC设备202和222。在一个示例中，通信链路220可被提供在携带IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达到第二IC设备230时工作在较高数据速率下，而反向链路224可以在将数据从第二IC设备230传达到第一IC设备202时工作在较低数据速率下。
IC设备202和230可各自具有处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括通过无线收发机204和天线214来维持无线通信，而第二IC设备230可支持管理或操作显示控制器232的用户接口。第一IC设备202或第二IC设备230可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件以及其它输入或输出设备。显示控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236及其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可以与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据速率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202和第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并且以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202和第二IC设备230之间传达控制、命令以及其它信息。
在一个示例中，前向和反向链路222和224可被配置或适配成支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，以810Mbps递送像素数据以供显示器刷新。在另一示例中，前向和反向链路222和224可被配置或适配成用动态随机存取存储器(DRAM)(诸如双倍数据率同步动态随机存取存储器(SDRAM)来启用通信。编码设备210和/或230可以在每一时钟转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号等。
前向和反向链路222和224可遵循或与专用工业标准兼容。在一个示例中，MIPI标准定义应用处理器IC设备202和支持移动设备中的相机或显示器的IC设备230之间的物理层接口。MIPI标准包括管控遵循移动设备的MIPI规范的产品的可操作特性的规范。MIPI标准可定义采用互补金属氧化物半导体(CMOS)并行总线的接口。
图2的通信链路220可被实现为包括多个信号导线(被表示为N条导线)的有线总线。N条导线可被配置成携带编码在码元中的数据，其中时钟信息被嵌入在多条导线上传送的码元序列中。
本文公开的一些方面涉及用于将时钟信号嵌入多导线单端系统中的设备和方法。图3是解说可被配置成使用基于转变的时钟的多导线、单端、推送-拉取通信链路的一些方面的框图300。该示例描绘了可以在N条信号导线3061-306N上传送数据的通信链路。
在单端信令中，一条导线3061-306N携带表示信号的不同电压，而另一导线326可以连接到参考电压，诸如系统接地电压。传送方设备302可包括一个或多个单端推送-拉取CMOS驱动器308，每一驱动器308耦合到单条导线/导体3061-306N。接收方设备304可包括一个或多个单端CMOS接收机310，每一单端接收机310耦合到单条导线/导体3061-306N。传送方设备302包括编码由传送方设备302接收到的输入比特的编码器322。编码器322将输入比特318编码成单端信号，以供在相应的N条导线/导体3061-306N上通过单端驱动器308在N个单端信号中传送给接收方设备304。接收方设备304通过单端接收机310从N条导线/导体3061-306N接收单端信号。接收方设备304包括被配置成解码N个单端信号并提供输出比特320的解码器324。在该单端系统中，解码器324可包括时钟和数据恢复(CDR)以使得从N个接收到的单端信号中提取时钟信号。
图4是解说图3的传送方设备302中的编码器322的某些方面的框图400。编码器322可包括第一转换器(比特至M×T转换器)404，该转换器将二进制格式的数据比特402转换成多个(M个)转变数{T0,T1,...,Tm-1}422。第二转换器(T至S转换器)406然后将每一转变数T422转换成码元号当前状态Cs424。包括例如N个触发器的第一组触发器412在每一码元时钟TXCLK420存储当前状态Cs424，并向T至S转换器406提供先前码元Ps426。包括例如N个触发器的第二组触发器408对当前Cs424进行采样，并向被配置成驱动N条导线414的一组CMOS型驱动器410提供输出状态数据。在某些情况下，编码器可包括第一组触发器412和第二组触发器408中的一者或两者，因为在逻辑上这两组触发器408、412接收相同的Cs424作为输入，并且这两组触发器408、412由TXCLK420来时钟定时并因此产生相同的逻辑输出。提供一组或两组触发器408和/或412的决定可基于包括负载、定时、布局以及其他参数和特性的设计考虑事项。
图5是解说图3的接收方设备304中的解码器324的某些方面的框图500。多个(N个)CMOS型单端接收机504用于在N导线信道502上接收数据作为码元输入当前状态Cs516。时钟和数据恢复电路(CDR)506被适配成从来自接收机504的码元输入516中恢复码元时钟RXCLK518，并且可被进一步适配成寄存有效码元数据以供其余解码器324使用。多个(N个)触发器512在时钟RXCLK518的每一上升沿存储当前状态Cs520并生成先前状态Ps522作为其输出。第一转换器(S至T转换器)508通过比较当前状态Cs520和先前状态Ps522来生成顺序转变数T524。第二转换器(M×T至比特转换器)510将多个(M个)转变数{T0,T1,...,Tm-1}524转换成二进制格式的数据以便输出为比特514。
图6是解说与图4和5所解说的传送方设备302和接收方设备304相关联的某些信号定时方面的时序图600。在传送方设备302的编码器322，二进制比特格式的原始输入数据402包括数据序列Dj:{D0,D1,D2,...}。输入数据402可由比特至M×T转换器404来转换成转变信号(T信号)422中的多个转变数{Tj0,Tj1,Tj1,Tj1,Tj4…}，其中j表示数据序列Dj中的一个数据。该转换由比特至M×T转换器404在TXCLK420的每一上升沿执行。信号T422由T至S转换器406来转换成当前状态Cs信号424(例如，{Sj0,Sj1,Sj2,Sj3,Sj4…})。当前状态Cs信号424在TXCLK420的每一上升沿采样，并且N个CMOS推送-拉取驱动器410将所采样的数据输出到N导线通信链路414。
在接收方设备304的解码器324，N导线通信链路502上的信号由N个CMOS接收机504接收，这些接收机的输出516被提供给CDR电路506，该CDR电路可被适配成恢复链路时钟RXCLK518，并且在RXCLK518的每一上升沿输出有效的当前状态数据520。当前状态数据520可被提供给S至T转换器508以便将码元状态(例如，{Sj0,Sj1,Sj2,Sj3,Sj4…})520中的每一个码元状态转换成转变数(例如，{Tj0,Tj1,Tj2,Tj3,Tj4…})524。转变数524可被提供给M×T至比特转换器510以复原二进制编码比特514。
图7解说了可用于在被配置成在N条导线726上通信的接口中恢复所嵌入的时钟信息的CDR电路700的示例。图8是解说通过CDR电路700的操作来生成的信号的某些方面的时序图。CDR电路700可包括比较器704、置位-复位寄存器706、可包括第一延迟元件708a的单触发逻辑708，第二延迟设备/元件712和寄存器710。延迟元件708a、712中的一者或两者可包括数字和/或模拟设备或电路。比较器704可被配置成将第一状态转变信号的第一实例(SI信号)与作为SI信号720的寄存实例的信号(S信号)722进行比较。比较器704输出比较信号(NE信号)714，其中例如比较器704在SI信号720和S信号722相等时将NE信号714驱动到第一状态(例如，逻辑低)，并且在SI信号720和S信号722不相等时将NE信号714驱动到第二状态(例如，逻辑高)。NE信号714在SI信号720和S信号722表示不同码元时处于第二状态。由此，第二状态指示转变正在发生。
置位-复位寄存器706可以从比较器704接收NE信号714并且可被配置或控制成产生作为NE信号714的经滤波版本的信号(NEFLT信号)716。单触发逻辑708被配置成在其输出信号(NE1SHOT信号)724中产生脉冲806(参见图8)，其中该脉冲的历时由通过第一延迟元件708a引入的延迟来确定或基本上确定。在一个示例中，第一延迟元件708a接收NEFLT信号716并产生作为NEFLT信号716的延迟版本的信号(NEDEL)728。单触发逻辑708的逻辑元件708b用NEDEL信号728的反相版本来选通NEFLT信号716，由此在NE1SHOT信号724中产生脉冲806。
第二延迟元件712可被配置成接收NE1SHOT信号724并产生作为NE1SHOT信号的延迟版本的信号(RXCLK信号)718。如在所解说的CDR700中示出的，置位-复位寄存器706的“复位”输入接收RXCLK信号718并因此该置位-复位寄存器706可由RXCLK信号718中的脉冲826来复位。寄存器710由RXCLK信号718来启用，并且RXCLK718中的脉冲826可导致寄存器710捕捉接收到的SI信号720作为S信号722，该S信号是SI信号720的寄存实例。寄存器710可以是电平触发或边沿触发的。如可以从时序图800中领会的，第一延迟元件708a所引入的延迟P816的值为码元802和804之间的设置时间提供了改进的余裕。
在时序图512信号中使用以下定义：
tsym：一个码元循环周期830，
tSU：相对于RXCLK718的上升(前)沿826的寄存器710的SI720的设置时间810，
tHD：相对于RXCLK718的下降(后)沿824的寄存器710的SI720的保持时间812，
tdNE：比较器704的传播延迟814，
tdRST：从RXCLK718的上升(前)沿826的置位-复位寄存器706的复位时间826，以及
td1S：单触发逻辑708b的传播延迟818。
最初，在时间(T0)832，信号SI720和S722保持先前码元值S0802，且NE信号714、NEFLT信号716和RXCLK信号718处于逻辑低电平(例如，零伏特)。当接收到新码元值(S1)704时，这导致SI信号720开始改变其值。SI信号720的值可能由于在从S0702到S1704的信号转变期间出现中间或不确定状态842而不同于S1804的值(有效数据)。中间或不确定状态842可能是由例如导线间偏斜、过/欠冲、串线等导致的。
只要比较器704检测到SI信号720与S信号722之间的不同值，NE信号714就切换到逻辑高电平。在变为高之际，NE信号714同步地或异步地置位置位-复位寄存器706的输出，以使得NEFLT信号716在tdNE延迟814后变为高。NEFLT信号716保持高状态直到置位-复位寄存器706由RXCLK信号718的高状态复位。在主要可归因于第二延迟元件712的延迟时段820后，RXCLK信号718响应于NEFLT信号716的上升而转变为高。
SI信号720上的中间状态可被认为表示无效数据并且可包含有效码元值S0802的短时段，以使得NE信号714在可以在NE信号714中被观察为尖峰828的短时间段内转变回到低。NE信号714的低状态不影响NEFLT信号716，因为置位-复位寄存器706有效地滤除NE信号714上的尖峰828。
单触发电路708在NEFLT信号716的上升沿导致的延迟(td1S)818后生成NE1SHOT信号724上的高状态。在NE1SHOT信号724转变到低状态之前，单触发电路708在第一延迟元件708a所引入的延迟时段816内将NE1SHOT信号724保持在高状态。NE1SHOT信号724上的所得脉冲806在主要可归因于第二延迟元件712的延迟时段820后传播至RXCLK718。
RXCLK信号718的高状态复位置位-复位寄存器706，以使其输出(NEFLT信号716)在延迟(tdRST)826后转变为低。RXCLK信号718的高状态还启用寄存器710，以使得SI信号720的值被输出为S信号722。
比较器704检测S信号722何时改变为匹配SI信号上的S1804的码元值，并将NE信号714驱动到低。
NE1SHOT信号724的低状态在主要可归因于第二延迟元件712的延迟时段820后传播至RXCLK718。
当接收到新码元值(S2)822时，SI信号720在从RXCKL信号718中的脉冲826的下降沿824的延迟(tHD)812后开始将其值变为下一码元(S2)822。
码元循环周期tSYM的定时约束可以如下：
tdNE+td1S+延迟S+延迟P+tHD<tSYM.
更具体而言，码元循环时间(tSYM)必须大于以下各项之和：S延迟时段820、P延迟时段816、tHD812、tdNE814、td1S818和tdRST826。如果这六个时间段之和超过tSYM时段830，则RXCLK信号718上的脉冲的后沿与下一码元循环交叠，以阻止为该交叠时段设置NEFLT信号716。注意，交叠时段量随循环累积并最终导致一个码元循环中的RXCLK信号718上的额外脉冲。
设置时间tSU810的定时约束可以如下表征：
最大偏斜规约+tSU<延迟S。
更具体而言，延迟时段S820必须小于设置时间tSU加上最大偏斜。
图9解说了可以在图7的CDR电路700中使用的延迟元件900和920的示例。延迟元件900、920可用于实现CDR电路700中的第一延迟元件708a和/或第二延迟元件712。在第一示例900中，当通信链路以相对于系统时钟904足够慢的数据率操作时，内部系统时钟904可用于驱动数字延迟单元906来实现延迟元件708a和712中的一者或两者。源信号902被引入由系统时钟904时钟定时的数字延迟单元906的延迟线。复用器908可用于选择数字延迟单元906的输出之一来提供经延迟信号912，其中延迟值可使用延迟选择信号910来编程以选择通过延迟单元906的所需传播延迟。
在第二示例920中，模拟延迟线可使用可包括例如缓冲器、反相器和/或逻辑门的多个模拟延迟单元924来实现。模拟延迟线可用于实现以与系统时钟相比较快的数据率操作的通信链路中的第一和第二延迟元件708a、712。源信号922被引入模拟延迟单元924的延迟线。复用器926可用于选择数字延迟单元924的输出之一来提供经延迟信号930，其中延迟值可使用延迟选择信号928来编程以选择所需延迟。
图10解说了可用作寄存器710的寄存器1000、1040以及可用作图7的CDR电路700中的置位-复位寄存器706的置位-复位寄存器1020、1060的示例。在第一示例1000中，内部系统时钟1006可用于驱动寄存器1012来提供同步到系统时钟1006的输出1004。复用器1010被用来在输入信号1002和寄存的输出1004的副本之间进行选择。当启用信号1008为高时，在系统时钟1006的边沿处捕捉到输入信号1002，其中启用信号1008用作给复用器的选择信号。当通信链路以足够慢的数据率操作以允许使用内部系统时钟1006时，可使用该同步寄存器1000。当通信链路的数据率相对于系统时钟是高的时候，可使用异步寄存器1040。
当通信链路以足够慢的数据率操作以允许使用内部系统时钟1028时，可使用该同步置位-复位寄存器1020。在此，内部系统时钟1028可用于驱动捕捉具有两个复用器1030和1032的复用电路的输出的寄存器1034。置位输入1022和复位输入1024针对其相应输出来控制对复用器的输入的选择。如果置位输入1022和复位输入1024两者都为低，则在系统时钟1028的边沿选择寄存器1034的在前输出。当置位输入1022被置位为一时，在复位输入1024为低的情况下在系统时钟1028的边沿处提供逻辑1作为输出1026。如果复位输入1024为高，则在系统时钟1028的边沿处清除输出1026。当通信链路的数据率相对于系统时钟是高的时候，可使用异步置位-复位寄存器1060。
同步电路1000和1020提供与系统时钟1006、1028完全同步的信号。对于其数据率是快的链路而言，异步锁存器1040可用于对SI信号720进行采样，并且异步R-S锁存器1060可用于生成NEFLT信号716。
图11是解说发射机1100处的从比特1102到转变码元1106以及随后在接收机1120处的从转变码元1122到比特1126的转换的简化框图。在该示例中，码元在2导线(即，N＝2)系统中传送，但可使用任何其它数量的导线/导体。在发射机1100中，二进制信息的比特1102被提供给第一转换器(比特至M×T转换器)806以生成M个码元转变数(T0至TM-1)1106。接收机1120接收M个码元转变数(T0至TM-1)1122，这些码元转变数被提供给第二转换器(M×T至比特)1124以检索二进制信息1126的比特。对于每一转变(T＝T0至TM-1)1106给定R个可能码元转变状态，M个转变可传送RM个不同状态。在N导线系统中，R＝2N－1。因此，转变{T0,T1,…,TM-1}可包括编码在(2N－1)M个不同状态中的数据。
在其中对于每一T的可能码元转变R＝10且群中的码元数M＝3的示例中，3个转变码元{T2,T1,T0}中的每一个可具有值Ti＝{0,1,2,…,9}。由此，每一转变码元可具有10个不同状态，且{T2,T1,T0}中的每一转变的转变码元可以是3位十进制数。在一个示例中，T2＝3,T1＝9,T0＝1，这可被表达为十进制数391。以此方式，比特序列可被转换成多个转变码元，反之亦然。
在其中N＝2且M＝12的2导线系统的示例中，可以假定对于每一转变的可能码元转变R＝2N-1＝22-1＝3。如果群中的码元数M为12，则码元序列{T11,T10,…,T0}可被表示为12位三进制(基数为3)数，其中每一Ti:{0,1,2}。例如，对于{T11,T10,…,T0}＝{2,1,0,0,1,1,0,1,0,1,2,1}，三进制数是：
2100_1101_01213(三进制数)
＝2×311+1×310+0×39+0×38+1×37+1×36+0×35+1×34+0×33+1×32+2×31+1×30
＝416356(0x65A64).
以此方式，12个转变数可被转换成一个编号。注意，转变数2100_1101_01213可用作图4和5中的转变数，以使得每一个整数可以映射到顺序码元，反之亦然。
图12解说了一个示例中的顺序码元与转变码元之间的转换。在该示例中，可执行转换，由此从先前的顺序码元号(Ps)1222到当前顺序码元号(Cs)1224的每一转变可以映射到转变数(T)1226。在传送方设备1100(参见图11)，每一转变码元数1226基于紧接在前的先前顺序码元号(Ps)1222的值来转换成当前顺序码元号1224。该相对转换方案可保证两个连贯顺序码元号1224将生成接口的N条导线上的相同信令状态。
在对于2导线系统的一个示例中，4个原始码元被指派给4个顺序码元号S01204a、S11204b、S21204c和S31204d。如码元排序图1200所解说的，这些码元1204a-1204d在此可以按顺时针方向排列在排序圈1202中。当前码元可使用转变数值1226来选择以指示排序圈1202上的从先前码元1222到当前码元的步数。图12的表1220解说了可表示码元排序图1200中的4个顺序码元号1204a-1204d的(或之间的)相对距离的转变数(T)1226的示例。转变数(T)1226的值可用于在给定先前码元1222的情况下选择当前码元1224。
对于发射机，当前顺序码元号(Cs)1224可如下基于给定转变数T1226来确定：
Ttmp＝(T＝＝0？3:T)
Cs＝Ps+Ttmp，
假定T是2比特宽，且只复制Ttmp中的两个最低有效比特(2-LSB)。对于接收机，码元可如下转换成转变数T1226：
Ttmp＝4+Cs–Ps
T＝(Ttmp＝＝3？0:Ttmp)，
假定T是2比特宽，且只复制Ttmp中的2-LSB。
类似的方法可通过对于N的任意值(包括例如N＝4、N＝5、N＝6等)构造顺序码元号至转变数的映射表来用于其他N导线系统。以此方式，能够保证N条导线中的至少一条导线的信令状态在每一对顺序码元之间改变。
在一个示例中，在N导线系统的情况下，转变数T可根据以下规则来指派：
T＝Ps+1≤Cs
？Cs–(Ps+1)
:Cs–(Ps+1)+2N。
相反，在N导线系统的情况下，当前顺序码元号(Cs)可根据以下规则来指派：
Cs＝Ps+1+T<2N
？Ps+1+T
:Ps+1+T–2N。
构想顺序码元与转变之间的使用公式的转换可出于效率、实现方便等原因而在信令方案之间变化。由此，例如在一些CCIe系统中使用翻转机制，其中当前和先前码元之间的三步差异导致转变数计算中的翻转。也就是说，1步差异导致T值＝1，两步差异导致T值＝2，而三步差异导致T值＝0。在其中当前和先前码元之间的差异(diff)的范围可以在1和R之间的另一N导线系统中，转变数可被简单地计算为T＝diff–1，且转变数的范围在0和R-1之间。
取决于所使用的导线或导体的数量以及所选择的码元或群的数量，可达成不同的利用率百分比。就此，“利用率”可以指可发送的每群的比特数量的效率。在这些示例中，利用率可被表示为对于给定数目的导体和每群的码元，所传送的每群的整数比特数目与可以传送的每群的理论比特数目的百分比。
图13解说了以各种每群码元数的使用所有可用3码元转变的2导线系统的利用率表。在该示例中，通过12码元/群可发送1.5833比特/循环，而1码元/群只能发送1比特/循环。
图14解说了以各种每群码元数的使用所有可用7码元转变的3导线系统的利用率表。在该示例中，通过24码元/群可发送2.7917比特/循环，而1码元/群只能发送2比特/循环。注意，这导致发送67比特信息(或99.44％利用率)。例如，这67比特可用于64个数据比特和3个控制比特。
图15解说了以各种每群码元数的使用所有可用6码元转变(通过保留1个状态以用于特殊目的)的3导线系统的利用率表。在该示例中，通过26码元/群可发送2.5769比特/循环，而1码元/群只能发送2比特/循环。注意，这导致发送67比特信息(或99.69％利用率)。
一些系统可以不使用所有可用码元状态中的一些状态。例如对于N＝3，可出于其他目的保留状态“111”。在图15的表中，状态已经从总共8个码元状态中丢弃和/或保留。可用转变数则是6＝8-2(即，转变至除自身和保留/丢弃状态之外的所有状态)。
图16解说了以各种每群码元数的使用所有可用15码元转变的4导线系统的利用率表。在该示例中，通过10码元/群可发送3.9比特/循环，而1码元/群只能发送3比特/循环。注意，这导致发送39比特信息(或99.82％利用率)。
图17解说了以各种每群码元数的使用所有可用14码元转变(通过保留1个状态以用于特殊目的)的4导线系统的利用率表。在该示例中，通过10码元/群可发送3.9比特/循环，而1码元/群只能发送3比特/循环。注意，这导致发送38比特信息(或99.81％利用率)。
一些系统可以不使用所有可用码元状态中的一些状态。例如对于n＝4，可出于其他目的保留状态“1111”。在图17的表中，状态已经从总共16个码元状态中丢弃。可用转变数于是是14＝16-2(即，转变至除自身和保留/丢弃状态之外的所有状态)。
图18解说了以各种每群码元数的使用所有可用31码元转变的5导线系统的利用率表。
图19解说了以各种每群码元数的使用所有可用30码元转变(通过保留1个状态以用于特殊目的)的5导线系统的利用率表。
图20解说了以各种每群码元数的使用所有可用255码元转变的8导线系统的利用率表。
图21解说了以各种每群码元数的使用所有可用254码元转变(通过保留1个状态以用于特殊目的)的8导线系统的利用率表。
图22是解说用于N导线通信链路上的数据通信的方法的流程图2200。通信链路可包括携带使用合适编码方案来编码的码元的多个连接器。连接器可包括导电线、光信号导体、半导互连等。该方法可由传送方设备的一个或多个处理器来执行。
在步骤2202，将数据比特序列转换成多个(M个)转变数。
在步骤2204，将M个转变数转换成码元序列。码元序列中的每一码元可基于M个转变数中的相应转变数以及码元序列中的在前码元的值来选择。从M个转变数到码元序列的转换可保证码元序列中没有两个连贯出现的码元是相同的。
根据本文公开的某些方面，将M个转变数转换成码元序列可包括对于M个转变数中的每一个转变数确定码元序列中的中间前趋码元。将M个转变数转换成码元序列可包括将通过对于M个转变数中的每一个转变数将每一转变数用作从该中间前趋码元的偏移来标识的码元选为码元序列中的下一码元。
根据本文公开的某些方面，码元序列中的每一码元都可选自多个可用码元。多个可用码元中的每一个可用码元对应于N条导线的与对应于多个可用码元中的其他码元的信令状态不同的信令状态。码元序列中的每一个？码元可以与针对每一转变数的可能码元转变状态的数量R相关联。码元序列可以与关联于多个可用码元中的每一码元的可能信令状态的数量R相关联。码元序列可提供RM个不同状态。这RM个不同状态可确定能够在码元序列中编码的比特数。
在步骤2206，使用N个单端驱动器来在N条导线上传送码元序列。时钟信号可被有效地嵌入码元序列的传输中。
图23是解说采用处理电路2300的装置的硬件实现的简化示例的示图2302。该处理电路通常具有处理器2316，处理器2416可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路2302可用由总线2320一般化地表示的总线架构来实现。取决于处理电路2302的具体应用和整体设计约束，总线2320可包括任何数目的互连总线和桥接器。总线2320将包括一个或多个处理器和/或硬件模块(由处理器2316、模块或电路2304、2306和2308、可配置成通过连接器或导线2314通信的线接口电路2312、以及计算机可读存储介质2318表示)的各种电路链接在一起。总线2320还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器2316负责一般性处理，包括执行存储在计算机可读存储介质2316上的软件。该软件在由处理器2316执行时使处理电路2302执行上文针对任何特定设备描述的各种功能。计算机可读存储介质2318还可被用于存储由处理器2316在执行软件时操纵的数据，包括从在连接器2314上传送的码元中解码的数据。处理电路2302进一步包括模块2304、2306和2308中的至少一个模块。模块2304、2306和2308可以是在处理器2316中运行的软件模块、驻留/存储在计算机可读存储介质2318中、是耦合至处理器2316的一个或多个硬件模块、或是其某个组合。模块2304、2306和/或2308可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于无线通信的装置2300包括被配置成将数据比特序列转换成多个(M个)转变数的模块和/或电路2304、被配置成将M个转变数转换成码元序列的模块和/或电路2306、被配置成使用N个单端驱动器来在N条导线2314上传送码元序列的模块和/或电路2308、2312。
图24是解说用于N导线通信链路上的数据通信的方法的流程图2400。通信链路可包括携带使用合适编码方案来编码的码元的多个连接器。连接器可包括导电线、光信号导体、半导互连等。该方法可由接收方设备的一个或多个处理器来执行。
在步骤2402，使用N个接收机来在多条(N条)导线上接收码元序列。
在步骤2404，从码元序列的接收中提取时钟信号。时钟信号可以从在码元序列中的连贯码元对之间的转变中编码的时钟信息中提取。码元序列中的每一对连贯码元可具有两个不同码元。
在步骤2406，使用时钟信号来将码元序列转换成M个转变数。码元序列可通过以下操作来转换成M个转变数：使用时钟来标识N条导线的信令状态的转变，以及基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。第二码元可对应于多个(R个)可能信令状态之一。
在步骤2408，将多个转变数转换成数据比特。
根据本文公开的某些方面，N条导线的每一可能信令状态可对应于多个可用码元中的不同码元。
图25是解说采用处理电路2500的装置的硬件实现的简化示例的示图2502。该处理电路通常具有处理器2516，处理器2416可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路2502可用由总线2520一般化地表示的总线架构来实现。取决于处理电路2502的具体应用和整体设计约束，总线2520可包括任何数目的互连总线和桥接器。总线2520将包括一个或多个处理器和/或硬件模块(由处理器2516、模块或电路2504、2506和2508、可配置成通过连接器或导线2514通信的线接口电路2512、以及计算机可读存储介质2518表示)的各种电路链接在一起。总线2520还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器2516负责一般性处理，包括执行存储在计算机可读存储介质2516上的软件。该软件在由处理器2516执行时使处理电路2502执行上文针对任何特定设备描述的各种功能。计算机可读存储介质2518还可被用于存储由处理器2516在执行软件时操纵的数据，包括从在连接器2514上传送的码元中解码的数据。处理电路2502进一步包括模块2504、2506、2508和2510中的至少一个模块。模块2504、2506、2508和2510可以是在处理器2516中运行的软件模块、驻留/存储在计算机可读存储介质2518中的软件模块、耦合至处理器2516的一个或多个硬件模块、或其某种组合。模块2504、2506、2508和/或2510可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于无线通信的装置2500包括被配置成使用N个接收机来在多条(N条)导线2514上接收码元序列的模块和/或电路2504、2512、被配置成从码元序列的接收中提取时钟信号的模块和/或电路2506、被配置成使用时钟信号来将码元序列转换成M个转变数的模块和/或电路2508、以及被配置成将多个转变数转换成数据比特的模块和/或电路2510。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (48)

1.一种用于多导线信令的方法，包括：
将数据比特序列转换成多个即M个转变数；
将所述M个转变数转换成码元序列，其中所述码元序列中的每一码元基于所述M个转变数中的相应转变数以及所述码元序列中的在前码元的值来选择；以及
使用N个单端驱动器来在N条导线上传送所述码元序列，其中时钟信号被有效地嵌入所述码元序列中。
2.如权利要求1所述的方法，其特征在于，从所述M个转变数到所述码元序列的转换保证所述码元序列中的每两个顺序出现的码元都是不同的。
3.如权利要求1所述的方法，其特征在于，将所述M个转变数转换成所述码元序列包括对于所述M个转变数中的每一转变数：
确定所述码元序列中的中间前趋码元；以及
将通过将所述每一转变数用作从所述中间前趋码元的偏移来标识的码元选为所述码元序列中的下一码元。
4.如权利要求1所述的方法，其特征在于，所述码元序列中的每一码元都选自多个可用码元，并且其中所述多个可用码元中的每一个可用码元对应于所述N条导线的与对应于所述多个可用码元中的其他码元的信令状态不同的信令状态。
5.如权利要求4所述的方法，其特征在于，所述码元序列中的每一个码元与针对每一转变数的可能码元转变状态的数量R相关联。
6.如权利要求4所述的方法，其特征在于，所述码元序列与关联于所述多个可用码元中的每一码元的可能信令状态的数量R相关联，并且其中所述码元序列提供RM个不同状态。
7.如权利要求6所述的方法，其特征在于，所述RM个不同状态确定能够在所述码元序列中编码的比特数。
8.一种设备，包括：
用于将数据比特序列转换成多个即M个转变数的装置；
用于将所述M个转变数转换成码元序列的装置，其中所述码元序列中的每一码元基于所述M个转变数中的相应转变数以及所述码元序列中的在前码元的值来选择；以及
用于使用N个单端驱动器来在N条导线上传送所述码元序列的装置，其中时钟信号被有效地嵌入所述码元序列中。
9.如权利要求8所述的设备，其特征在于，从所述M个转变数到所述码元序列的转换保证所述码元序列中的每两个顺序出现的码元都是不同的。
10.如权利要求8所述的设备，其特征在于，对于所述M个转变数中的每一转变数，所述用于将所述M个转变数转换成所述码元序列的装置被配置成确定所述码元序列中的中间前趋码元，并且将通过将每一转变数用作从所述中间前趋码元的偏移来标识的码元选为所述码元序列中的下一码元。
11.如权利要求8所述的设备，其特征在于，所述码元序列中的每一码元都选自多个可用码元，并且其中所述多个可用码元中的每一个可用码元对应于所述N条导线的与对应于所述多个可用码元中的其他码元的信令状态不同的信令状态。
12.如权利要求11所述的设备，其特征在于，所述码元序列中的每一个码元与针对每一转变数的可能码元转变状态的数量R相关联。
13.如权利要求11所述的设备，其特征在于，所述码元序列与关联于所述多个可用码元中的每一码元的可能信令状态的数量R相关联，并且其中所述码元序列提供RM个不同状态。
14.如权利要求13所述的设备，其特征在于，所述RM个不同状态确定能够在所述码元序列中编码的比特数。
15.一种发射机，包括：
多个单端驱动器；以及
处理电路，其被配置成：
将数据比特序列转换成多个即M个转变数；
将所述M个转变数转换成码元序列，其中所述码元序列中的每一码元基于所述M个转变数中的相应转变数以及所述码元序列中的在前码元的值来选择；以及
使用N个单端驱动器来在N条导线上传送所述码元序列，其中时钟信号被有效地嵌入所述码元序列中。
16.如权利要求15所述的发射机，其特征在于，从所述M个转变数到所述码元序列的转换保证所述码元序列中的每两个顺序出现的码元都是不同的。
17.如权利要求15所述的发射机，其特征在于，对于所述M个转变数中的每一转变数，所述处理电路被配置成：
确定所述码元序列中的中间前趋码元；以及
将通过将所述每一转变数用作从所述中间前趋码元的偏移来标识的码元选为所述码元序列中的下一码元。
18.如权利要求15所述的发射机，其特征在于，所述码元序列中的每一码元都选自多个可用码元，并且其中所述多个可用码元中的每一个可用码元对应于所述N条导线的与对应于所述多个可用码元中的其他码元的信令状态不同的信令状态。
19.如权利要求18所述的发射机，其特征在于，所述码元序列中的每一个码元与针对每一转变数的可能码元转变状态的数量R相关联。
20.如权利要求18所述的发射机，其特征在于，所述码元序列与关联于所述多个可用码元中的每一码元的可能信令状态的数量R相关联，并且其中所述码元序列提供RM个不同状态。
21.如权利要求20所述的发射机，其特征在于，所述RM个不同状态确定能够在所述码元序列中编码的比特数。
22.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
将数据比特序列转换成多个即M个转变数；
将所述M个转变数转换成码元序列，其中所述码元序列中的每一码元基于所述M个转变数中的相应转变数以及所述码元序列中的在前码元的值来选择；以及
使用N个单端驱动器来在N条导线上传送所述码元序列，其中时钟信号被有效地嵌入所述码元序列中。
23.如权利要求22所述的存储介质，其特征在于，从所述M个转变数到所述码元序列的转换保证所述码元序列中的每两个顺序出现的码元都是不同的。
24.如权利要求22所述的存储介质，其特征在于，所述指令使所述至少一个处理电路通过对于所述M个转变数中的每一转变数执行以下操作来将所述M个转变数转换成所述码元序列：
确定所述码元序列中的中间前趋码元；以及
将通过将所述每一转变数用作从所述中间前趋码元的偏移来标识的码元选为所述码元序列中的下一码元。
25.如权利要求22所述的存储介质，其特征在于，所述码元序列中的每一码元都选自多个可用码元，并且其中所述多个可用码元中的每一个可用码元对应于所述N条导线的与对应于所述多个可用码元中的其他码元的信令状态不同的信令状态。
26.如权利要求25所述的存储介质，其特征在于，所述码元序列中的每一个码元与针对每一转变数的可能码元转变状态的数量R相关联。
27.如权利要求25所述的存储介质，其特征在于，所述码元序列与关联于所述多个可用码元中的每一码元的可能信令状态的数量R相关联，并且其中所述码元序列提供RM个不同状态。
28.如权利要求27所述的存储介质，其特征在于，所述RM个不同状态确定能够在所述码元序列中编码的比特数。
29.一种用于执行多导线信令解码的方法，包括：
使用N个接收机来从多条即N条导线接收码元序列；
从所述码元序列中提取时钟信号；
使用所述时钟信号来将所述码元序列转换成M个转变数；以及
将所述M个转变数转换成数据比特，
其中，所述时钟信号是从在所述码元序列中的连贯码元对之间的转变中编码的时钟信息中提取的。
30.如权利要求29所述的方法，其特征在于，所述码元序列中的每一对连贯码元包括两个不同码元。
31.如权利要求29所述的方法，其特征在于，将所述码元序列转换成所述M个转变数包括：
使用所述时钟来标识所述N条导线的信令状态的转变；以及
基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。
32.如权利要求31所述的方法，其特征在于，所述第二码元对应于多个即R个可能信令状态之一。
33.如权利要求32所述的方法，其特征在于，所述N条导线的每一可能信令状态对应于多个可用码元中的不同码元。
34.一种设备，包括：
用于使用N个接收机来从多条即N条导线接收码元序列的装置；
用于从所述码元序列中提取时钟信号的装置；
用于使用所述时钟信号来将所述码元序列转换成M个转变数的装置；以及
用于将所述M个转变数转换成数据比特的装置，
其中，所述时钟信号是从在所述码元序列中的连贯码元对之间的转变中编码的时钟信息中提取的。
35.如权利要求34所述的设备，其特征在于，所述码元序列中的每一对连贯码元包括两个不同码元。
36.如权利要求34所述的设备，其特征在于，所述用于将所述码元序列转换成所述M个转变数的装置被配置成：
使用所述时钟来标识所述N条导线的信令状态的转变；以及
基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。
37.如权利要求36所述的设备，其特征在于，所述第二码元对应于多个即R个可能信令状态之一。
38.如权利要求37所述的设备，其特征在于，所述N条导线的每一可能信令状态对应于多个可用码元中的不同码元。
39.一种接收设备，包括：
多个接收机；以及
处理电路，其被配置成
使用N个接收机来从多条即N条导线接收码元序列；
从所述码元序列中提取时钟信号；
使用所述时钟信号来将所述码元序列转换成M个转变数；以及
将所述M个转变数转换成数据比特，
其中，所述时钟信号是从在所述码元序列中的连贯码元对之间的转变中编码的时钟信息中提取的。
40.如权利要求39所述的接收设备，其特征在于，所述码元序列中的每一对连贯码元包括两个不同码元。
41.如权利要求39所述的接收设备，其特征在于，所述处理电路被进一步配置成：
使用所述时钟来标识所述N条导线的信令状态的转变；以及
基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。
42.如权利要求41所述的接收设备，其特征在于，所述第二码元对应于多个即R个可能信令状态之一。
43.如权利要求42所述的接收设备，其特征在于，所述N条导线的每一可能信令状态对应于多个可用码元中的不同码元。
44.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
使用N个接收机来从多条即N条导线接收码元序列；
从所述码元序列中提取时钟信号；
使用所述时钟信号来将所述码元序列转换成M个转变数；以及
将所述M个转变数转换成数据比特，
其中，所述时钟信号是从在所述码元序列中的连贯码元对之间的转变中编码的时钟信息中提取的。
45.如权利要求44所述的存储介质，其特征在于，所述码元序列中的每一对连贯码元包括两个不同码元。
46.如权利要求44所述的存储介质，其特征在于，所述指令使得所述至少一个处理电路：
使用所述时钟来标识所述N条导线的信令状态的转变；以及
基于与出现在所标识的转变之前的信令状态相关联的第一码元和与出现在所标识的转变之后的信令状态相关联的第二码元的差异来计算转变数。
47.如权利要求46所述的存储介质，其特征在于，所述第二码元对应于多个即R个可能信令状态之一。
48.如权利要求47所述的存储介质，其特征在于，所述N条导线的每一可能信令状态对应于多个可用码元中的不同码元。
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