CN106063181B - 接收机电路和在接收机电路上操作的方法 - Google Patents

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Abstract

多个线接口被配置成在该多个线接口上接收经扩展信号。该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元。该经扩展信号由包括第一线接口上的第一信号在内的多个转变信号来定义。时钟信号基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来提取。第一信号的经延迟的第二实例基于该时钟信号来被采样以提供码元输出。时钟提取电路被进一步适配成基于该多个转变信号内第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成该时钟信号，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。

Description

接收机电路和在接收机电路上操作的方法
相关申请的交叉引用
本申请要求2014年8月13日提交的题为“Compact and Fast N-Factorial SingleData Rate Clock and Data Recovery Circuits(紧凑且快速的N阶乘单数据率时钟和时钟恢复电路)”的美国发明专利申请No.14/459,132、2014年4月14日提交的题为“NFactorial Dual Data Rate Clock and Data Recovery(N阶乘双数据率时钟和数据恢复)”的美国发明专利申请No.14/252,450、2014年3月26日提交的题为“Circuit ToRecover A Clock Signal From Multiple Wire Data Signals That Changes StateEvery State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data StateTransition Glitches(用于从多导线数据信号中恢复在每一状态循环改变状态并且对数据通道间偏斜以及数据状态转变毛刺免疫的时钟信号的电路)”的美国发明专利申请No.14/199,322、以及2014年3月19日提交的题为“Multi-Wire Open-Drain Link withData Symbol Transition Based Clocking(具有基于数据码元转变的时钟计时的多导线漏极开路链路)”的美国发明专利申请No.14/220,056的优先权和权益，这些申请的全部被转让给本申请受让人并且由此通过援引纳入于此。
技术领域
本公开一般涉及主机处理器与外围设备(诸如相机或传感器)之间的接口，并且更具体而言涉及改进用于N线通信接口上的单数据率数据转移的时钟生成。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。
在一个示例中，多信号数据转移系统可采用多线差分信令(诸如3相或N阶乘(N！)低电压差分信令(LVDS))，可以执行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在分开的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过转码来嵌入时钟信息是使时钟与数据信号之间的偏斜最小化以及消除用锁相环(PLL)来从数据信号中恢复时钟信息的必要性的有效途径。
时钟和数据恢复(CDR)电路是从多个数据信号中提取数据信号以及时钟信号的解码器电路。然而，从其状态转变表示时钟事件的多个数据信号来进行时钟恢复经常由于数据信号的通道间偏斜或者数据转变时的中间或无法确定的数据信号状态所导致的毛刺信号而在其恢复出的时钟信号上遭受非预期尖峰脉冲。例如，此类时钟信号可能易遭受抖动。抖动是信号转变相对于其本应转变的时间早了或晚了多少。抖动是不希望的，因为其导致传输错误和/或限制传输速度。所恢复的时钟信号可被用于提取编码在该多个导线/导体内的数据码元。
因此，需要使模拟延迟最小化、容忍抖动、并且在具有不同数量的导体的多信号系统中可伸缩的时钟恢复电路。
发明内容
一种接收机电路可包括多个线接口、多个接收机、时钟提取电路、以及负保持时间逻辑电路。该多个线接口可被配置成接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，该经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义。该多个接收机可被耦合至这些线接口。在一个示例中，该多个接收机可以是差分接收机并且第一信号是差分信号。在另一示例中，该多个接收机可以是单端接收机并且第一信号是单端信号。在各种示例中，该经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。
时钟提取电路可被适配成基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来获得时钟信号。负保持时间逻辑电路可被适配成基于该时钟信号来对第一信号的经延迟的第二实例进行采样并且提供码元输出。
在一个实现中，时钟提取电路可被进一步适配成基于该多个状态转变信号内所接收到的第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成该时钟信号，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。
在一个实现中，负保持时间逻辑电路可包括用于该多个线接口中的每一个线接口的分别的负保持时间逻辑器件，每个分别的负保持时间逻辑器件被适配成基于该时钟信号来对该多个状态转变信号内特异的收到信号的经延迟实例进行采样并且提供特异的码元输出。
在一个示例中，时钟提取电路可包括：(a)将第一信号的第一实例(SI)与第一信号的经延迟实例(SD)进行比较并且输出比较信号(NE)的比较器；(b)接收该比较信号(NE)并且输出该比较信号的经滤波版本(NEFLT)的置位-重置锁存器器件；和/或(c)延迟该比较信号的经滤波版本(NEFLT)并且输出该比较信号的经延迟经滤波版本(NEFLTD)的第一模拟延迟器件，其中该比较信号的经延迟经滤波版本(NEFLTD)用于重置该置位-重置锁存器器件。
负保持时间逻辑电路可包括接收第一信号的经延迟的第二实例(SD)并且输出码元(S)的触发器器件，其中该触发器器件由该比较信号的经滤波版本(NEFLT)来触发。
另外，在一些实现中，接收机电路可包括延迟第一信号的第一实例并且输出第一信号的经延迟的第二实例的第二模拟延迟器件。
另外，在其他实现中，该接收机电路可包括：(a)捕捉第一信号的第一实例并且输出第一信号的经延迟的第二实例的锁存器器件；和/或(b)延迟该比较信号(NE)并且使用经延迟的比较信号(NED)来触发该锁存器器件的第二模拟延迟器件。
在其他实现中，接收机电路可包括：(a)在该比较信号的经滤波版本(NEFLT)或者该比较信号的经延迟经滤波版本(NEFLTD)处于逻辑高状态时捕捉第一信号的第一实例并且输出第一信号的经延迟的第二实例的锁存器器件；和/或(b)接收该比较信号的经滤波版本(NEFLT)和该比较信号的经延迟经滤波版本(NEFLTD)作为输入并且输出用于触发该锁存器器件的信号的OR(或)门。
另外，一种在接收机电路上操作的方法可包括：(a)接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，该经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义；(b)基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来获得时钟信号；和/或(c)基于该时钟信号来对第一信号的经延迟的第二实例进行采样以提供码元输出。在各种示例中，第一信号可以是差分信号或者单端信号。在一个示例中，经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。在一些实现中，对第一信号的经延迟的第二实例的采样可以是使用负保持时间逻辑电路来进行的。
在一个示例中，该方法可进一步包括基于该多个状态转变信号内的所接收到的第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成该时钟信号，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。
在另一示例中，该方法可进一步包括基于该时钟信号来并发地对该多个状态转变信号内的多个特异信号的经延迟实例进行采样并且提供特异的码元输出。
在一些示例性实现中，获得时钟信号可包括：(a)将第一信号的第一实例(SI)与第一信号的经延迟实例(SD)进行比较以提供比较信号(NE)；(b)锁存该比较信号(NE)以获得该比较信号的经滤波版本(NEFLT)；和/或(c)延迟该比较信号的经滤波版本(NEFLT)以提供该比较信号的经延迟经滤波版本(NEFLTD)，其中该比较信号的经延迟经滤波版本(NEFLTD)用于锁存该比较信号(NE)。在第一示例中，该方法可进一步包括延迟第一信号的第一实例以获得第一信号的经延迟的第二实例。在第二示例中，该方法可进一步包括：(a)捕捉第一信号的第一实例以获得第一信号的经延迟的第二实例；和/或(b)延迟该比较信号(NE)并且使用经延迟的比较信号(NED)来触发对该比较信号(NE)的锁存。在第三示例中，该方法可进一步包括在该比较信号的经滤波版本(NEFLT)或该比较信号的经延迟经滤波版本(NEFLTD)处于逻辑高状态时捕捉第一信号的第一实例以获得第一信号的经延迟的第二实例。
附图说明
图1描绘了可采用集成电路(IC)设备之间的通信链路的装置。
图2解说了用于在集成电路设备之间采用数据链路的装置的系统架构。
图3解说了基于由多个导体A、B和C之间的差分信号定义的状态在发射机设备与接收机设备之间的一般3线差分信令方案。
图4解说了基本N阶乘多线接口的示例。
图5解说被配置用于M＝3和N＝3的M线N相极性编码发射机的示例。
图6基于循环状态转变图解说了采用三相调制数据编码方案的信令的示例。
图7是解说3相接口中的示例性接收机的框图。
图8是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路的示意图。
图9解说了由CDR电路生成的某些信号的定时的示例。
图10是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路的框图。
图11是解说在典型操作条件下CDR电路的操作的时序图。
图12是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路的框图。
图13是解说在典型操作条件下CDR电路的操作的时序图。
图14是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路的示意图。
图15解说了用于时钟和数据恢复的方法。
具体实施方式
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。但是显然的是，没有这些具体细节也可实践此(诸)方面。
本文描述的某些方面可适用于部署在电子设备之间的通信链路，这些电子设备是移动装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。移动装置的示例包括蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、可穿戴计算设备(例如，智能手表、健康或健身跟踪器等)、电器、传感器、自动售货机、或任何其他类似的功能设备。
总览
文本提供了实现具有有限数目的模拟延迟的抖动容忍技术的各种时钟恢复电路。在一个示例中，接收机电路被适配成接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元。该经扩展信号由包括第一线接口上的第一信号在内的多个状态转变信号来定义。在一些示例中，第一信号可以是差分信号或者单端信号。虽然第一信号可以扩展在多个线接口上地被接收，但是第一信号可被组合成单个信号，该单个信号携带具有受保障的从码元到码元的状态转变的码元。由于受保障的状态转变，因而第一信号也可被称为状态转变信号。
时钟信号可随后基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来提取或获得。第一信号的经延迟的第二实例可基于该时钟信号来被采样以提供码元输出。由于所接收到的第一信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，因而这些转变被检测到并且被用于生成时钟信号。
根据另一特征，该时钟信号可进一步基于该多个状态转变信号内所接收到的第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成，并且第一信号和第二信号是在不同的线接口上接收到的并发信号。
示例性操作环境
图1描绘了可采用集成电路(IC)设备之间的通信链路的装置。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。装置100可包括可操作地耦合至处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102执行的数据和指令。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126以及其他组件)。
图1中解说的一个或多个组件可根据本文描述的一个或多个方面来实现时钟和数据恢复以在多线(N线)通信系统(例如，N阶乘N！编码、以及N相编码)中恢复嵌入在差分信号转变内的时钟。注意，术语“导线”、“导体”、“连接器”、和/或“线路”可被可互换地用于指代可藉以传送差分信号的电路径。
图2是解说采用通信链路220来连接各种子组件的装置200(诸如移动装置)的某些方面的框图200。在一个示例中，装置200包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置靠近或者物理上位于装置200的不同部分中的IC设备202和222。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的按键板部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可提供多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230两者都被配置成在通信链路222上发射和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自具有处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括通过无线收发机204和天线214来维护无线通信，而第二IC设备230可支持管理或操作显示控制器232的用户接口。在该示例中，第二IC设备230可被适用于使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一条或多条总线212和242来促成。
反向链路224可以与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据速率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作以根据行业或其它标准在第一IC设备202与第二IC设备230之间传达控制、命令以及其它信息。
在一个示例中，前向和反向链路222和224可被配置或适配成支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，以810Mbps递送像素数据以供显示器刷新。在另一示例中，前向和反向链路222和224可被配置或适配成用动态随机存取存储器(DRAM)(诸如双倍数据率同步动态随机存取存储器(SDRAM)来启用通信。编码设备210和/或230可以在每一时钟转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号等。
前向和反向链路222和224可遵循或与专用工业标准兼容。在一个示例中，MIPI标准定义应用处理器IC设备202和支持移动设备中的相机或显示器的IC设备230之间的物理层接口。MIPI标准包括管控遵循移动设备的MIPI规范的产品的可操作特性的规范。MIPI标准可定义采用互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(记为N条导线)的有线总线。这N条导线可被配置成携带编码在码元中的数据，其中时钟信息被嵌入在这多条导线上传送的码元序列中。与N线接口联用的编码技术的示例包括N阶乘(N！)编码、和N相编码。
图2中解说的IC设备202和/或230(和/或本文中的组件)可根据本文描述的一个或多个方面来实现时钟和数据恢复以在多线(N线)通信系统(例如，N阶乘N！编码、以及N相编码)中恢复嵌入在差分信号转变内的时钟。
示例性编码技术
图3解说了基于由多个导体/导线A、B和C之间的差分信号定义的状态的在发射机设备300与接收机设备301之间的一般3线差分信令方案。特定循环中的差分值(例如，来自3个或更多个导体)的组合可定义状态或码元。发射机设备300和接收机设备301可以在多线路总线308上进行通信。在该示例中，三条线路A、B和C被用于总线308。接收机设备301可包括将该接收机设备310耦合到总线308的三端口接收机310。
通过保证每个循环均有码元改变来将时钟信号嵌入此3导线差分信令内。从差分信号中提取时钟信号的时钟数据恢复电路还必须使抖动最小化。此时钟信号可被用于使对该3导线差分信号中的码元的解码同步。虽然某些逻辑电路可以用于使抖动最小化，但是这些逻辑电路需要相对较大数目的逻辑器件，这在按比例升到n导线差分信令时是个问题。
在一个示例中，差分信号编码可被用于将信号从发射机设备300传送到接收机设备301。因此，多个接收机312中的每一者可被配置成取这三条线A、B和C中的两条并提供不同信号。例如，第一线A和第二线B可以用来提供第一差分信号RX_AB 314，第二线B和第三线C可以用来提供第二差分信号RX_BC 316，而第一线A和第三线C可以用来提供第三差分信号RX_CA 318。这些差分信号314、316和318可以用作对解码器电路320的输入。解码器电路320解码这三个差分信号RX_AB 314、RX_BC 316和RX_CA 318，并输出六个状态XM、YM、ZM、ZP、YP和XP。在一个示例中，这六个状态XM、YM、ZM、ZP、YP和XP中的每个状态可表示一码元，并且所使用的编码保证所传送信号的码元到码元状态转变。差分信号RX_AB 314、RX_BC 316、以及RX_CA 318的组合可被称为经扩展信号，其中该经扩展信号携带这些码元。由于其受保障的状态转变，因而差分信号RX_AB 314、RX_BC 316、以及RX_CA 318中的每一者可被称为状态转变信号。
在此示例中，接收机312被解说为取来自两个不同导线(例如，AB、BC、AC)的两个信号作为输入并且输出差分信号(即，输出信号是这两个输入信号之差)的差分接收机。在一个示例中，两个导线/导体之间的电压差可定义差分信号。在另一示例中，每个导线/导体中的电流流动方向也可被用于(单独地或与电压组合地)定义差分信号。
状态图303解说了可由三个导体A、B和C 308携带的差分信号314、316和318定义的六(6)个状态XM、YM、ZM、ZP、YP和XP。如可以观察到的，跨这三个差分信号314、316和318的电压电平可以被映射到一(1)和零(0)的不同组合。例如，状态XM的差分信号电压电平可以与“011”相关联，状态YM可以与“101”相关联，状态ZP可以与“001”相关联，状态ZM可以与“110”相关联，状态YP可以与“010”相关联，而状态XP可以与“100”相关联。
除了嵌入在状态中的信息(例如，每一状态3位)之外，还可基于状态之间的转变来编码信息。注意，任何两个状态(XM、YM、ZM、ZP、YP和XP)之间的转变在单步中发生，而不越过中间状态。如此，基于状态图303的差分数据传输方案将没有状态转变解码问题。
总线308中的每一个导体都可被驱至高、驱至低或不被驱动，且在任何单个循环中只有一个导体不被驱动。在一个实施例中，导体A相对于导体B、导体B相对于导体C、以及导体C相对于导体A之间三个差分信号RX_AB 314、RX_BC 316和RX_CA 318(例如，由接收机设备301内的解码器320接收)作为正差分电压分别被定义为逻辑1并且作为负差分电压分别被定义为逻辑0。三个差分信号314、316和318的示例波形在图304中解说。
六个可能状态(排除了引起导体A相对于导体B、导体B相对于导体C、以及导体C相对于导体A之间的零差分电压的那些状态)由信号RX_AB 314、RX_BC 316和RX_CA 318的状态根据状态图303来定义为XM、YM、ZP、ZM、YP、XP和XM。
对应于这六个可能状态XM、YM、ZP、ZM、YP、XP和XM的状态信号由接收机设备301中的解码器块320(DEC)从差分信号RX_AB 314、RX_BC 316和RX_CA 318生成，并且这些状态信号的示例性波形在示图305中示出。
在一个实施例中，从状态XM、YM、ZP、ZM、YP、XP或XM向不同状态的状态转变始终在任何单个循环中以状态转变表示要从发射机设备300向接收机设备301传送的数据的方式发生。
在一替换性实施例中，可在多线路总线308的导体/导线A、B、C上使用单端信令。在单端信令的一个示例中，一个导体/导线可携带表示信号的变动电压，而另一个导体/导线可以被连接到参考电压(例如，接地)。在此类单端信令的情形中，发射机设备300可包括多个单端漏极开路(晶体管)驱动器，每个驱动器耦合至多线路总线308的单个导线/导体A、B、C。接收机设备301可以包括一个或多个单端接收机(例如，互补金属氧化物半导体(CMOS)晶体管)，其中每个单端接收机耦合到多线路总线308的单个导线/导体A、B、C。发射机设备300可接收输入比特，将它们编码成单端信号，并且通过单端驱动器、经由多线路总线308的每个导线/导体A、B、C来向接收机设备301传送单端信号。接收机设备301通过单端接收机、经由多线路总线308的每个导线/导体A、B、C来接收单端信号，解码单端信号，并提供输出比特。在该单端系统中，解码器320可包括时钟和数据恢复(CDR)以使得从一个或多个接收到的单端信号中提取时钟信号。
图4是解说设在两个设备402和420之间的N线接口400上使用的N阶乘(N！)编码的示例的示图。在发射机402处，转码器406可被用来将数据404和时钟信息编码在要在一组N条导线414上传送的码元中。时钟信号可以推导自发射时钟412并且可以通过确保在连贯码元之间的NC2个信号中的至少一个上发生信令状态转变来被编码到在这N条导线414上在NC2个差分信号中传送的码元序列中。当N！编码被用来驱动这N条导线414时，码元的每一比特作为差分信号由一组差分线路驱动器410中的一者来传送，其中该组线路驱动器410中的诸差分驱动器被耦合到这N条导线中的不同导线对。导线对的可用组合的数目(NC2个)决定了能够在这N条导线414上传送的信号的数目。可以基于可用于每个码元传输区间的可用信令状态的数目来计算能够被编码到码元中的数据比特404的数目。
端接阻抗(通常为电阻性的)将这N条导线414中的每一条耦合到端接网络416中的共用中心点418。将会领会，这N条导线414的信令状态反映了端接网络416中的电流的组合，该电流组合归因于耦合到每条导线的差分驱动器410。将会进一步领会，中心点418是零点，藉此端接网络416中的电流在该中心点处彼此抵消。
因为链路中的这NC2个信号中的至少一个在连贯码元之间转变，所以N！编码方案不需要使用单独的时钟信道和/或非归零解码。有效地，每个转码器406通过产生其中每个码元都不同于紧挨在其前的码元的码元序列来确保在这N条导线414上传送的每对码元之间发生转变。在图4中所描绘的示例中，提供了四条导线(N＝4)，并且该4条导线能够携带4C2＝6个差分信号。转码器406可以采用映射方案来生成原始码元以供在这N条导线414上进行传输。转码器406可以将数据比特404映射到一组转变数。这些转变数可以被用来基于紧挨在其前的码元的值来选择用于传输的原始码元，以使得所选择的原始码元与此在前原始码元不同。原始码元可以由串行化器408来串行化以获得用于在N-线414上传输的码元序列。在一个示例中，转变数可以被用来参照连贯原始码元中的第一码元来查找对应于这些连贯原始码元中的第二码元的数据值。例如，在接收机420处，转码器428可以采用映射来确定在查找表中表征连贯原始码元对之间的差别的转变数。转码器406、428在每对连贯原始码元包括两个不同码元的基础上操作。
发射机402处的转码器406可以在每次码元转变处在N！-1个可用信令状态之间进行选择。在一个示例中，4！系统在每个码元转变处为要被传送的下一码元提供了4！-1＝23个信令状态。比特率可以被计算为每发射时钟循环log2(可用状态)。
根据本文中所公开的某些方面，可以采用双倍数据率(DDR)信令来通过在发射时钟412的每个周期中传送两个码元来增大接口带宽。在使用双倍数据率(DDR)时钟计时的系统中，码元转变在发射时钟的上升沿和下降沿二者处发生。发射时钟循环中的总可用状态是(N！-1)2＝(23)2＝529个，并且两个码元上可传送的数据比特404的数量可以被计算为log2(529)＝9.047比特。
接收设备420使用一组线路接收机422接收该码元序列，其中在该组线路接收机422中的每个接收机确定这N条导线414中的一对导线上的信令状态上的差别。相应地，使用NC2个接收机，其中N表示导线的数目。NC2个接收机422产生相应数目的原始码元作为输出。在所描绘的4导线示例中，在这4条导线414上接收到的信号由6个接收机(4C2＝6)处理以产生被提供到CDR 424和解串器426的原始码元信号432。原始码元信号432表示这N条导线414的信令状态，并且CDR 424可以处理原始码元信号432以生成能够由解串器426使用的接收时钟信号434。
接收时钟信号434可以是能够由外部电路系统用来处理由转码器428提供的接收到的数据430的DDR时钟信号。转码器428通过将每个码元与紧挨在其前的码元作比较来解码来自解串器426的收到码元块。转码器428产生对应于数据404的输出数据430，其被提供给发射机402。
某些其他多导线接口使用N相编码以在多条导线上传送数据。
应当注意，图4中解说的系统还可在发射机设备402与接收机设备420之间使用单端信令和单端驱动器/接收机来实现以取代差分信令、差分驱动器410和差分接收机422。在发射机设备402与接收机设备420之间使用单端信令和单端驱动器/接收机时，可排除图4中解说的端接网络416。
图5是解说被配置用于M＝3和N＝3的M导线N相极性编码发射机的示例的示图500。针对3导线3相编码器所公开的原理和技术可被应用在M导线N相极性编码器的其它配置中。
当使用N相极性编码时，导体(诸如M线总线上的信号导线510a、510b和510c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号导线510a、510b或510c可处于高阻抗状态。不被驱动的信号导线510a、510b或510c可被至少部分地拉向或驱向处于在被驱动的信号导线上提供的正和负电压电平之间基本半途的电压电平。不被驱动的信号导线510a、510b或510c可不具有流过它的电流。在图6中所解说的示例中，一组驱动器508(图5)可以控制每个信号导线510a、510b和510c的状态长达每个码元传输区间，从而对于一被传送的码元，每个信号导线510a、510b和510c可以处于三个状态中的一者(记为+1、-1和0)。在一个示例中，驱动器508可包括单位电平的电流模式驱动器。在另一示例中，驱动器508可在两个信号510a和510b上驱动相反极性电压，而第三信号510c处于高阻抗和/或被拉到接地。对于每个码元传输区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(-1状态)的信号的数目，以使得流向该接收机的电流之和总是为零。对于每一对连贯码元传输区间，至少一个信号导线510a、510b或510c在该两个码元传输区间中具有不同状态。
在图5中描绘的示例中，16位数据418被输入到映射器502，该映射器将输入数据518映射到7个码元512，以供通过信号导线510a、510b和510c来顺序传送。可使用例如并-串转换器504来串行化该7个码元512。3线3相编码器406一次一码元地接收由映射器产生的7个码元512，并且针对每个码元区间计算每个信号导线510a、510b以及510c的状态。编码器506基于输入码元以及信号导线510a、510b和510c的先前状态来选择信号导线510a、510b和510c的状态。
对M线N相编码的使用允许数个比特被编码在多个码元中，其中每码元的比特不是整数。在3导线系统的简单示例中，有3种可用的可被同时驱动的2导线组合、以及被同时驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七码元组合具有57(即78,125)种排列。相应地，这7个码元可被用于编码16比特的216(即65,536)种排列。
图6基于循环状态转变图650解说了采用三相调制数据编码方案的信令600的示例。根据该数据编码方案，三相信号可在两个方向上旋转并且可在三个导体510a、510b和510c上被传送。这三个信号中的每一个信号在导体510a、510b、510c上被独立驱动。这三个信号中的每个信号包括三相信号，其中每个导体510a、510b和510c上的信号相对于其他两个导体510a、510b和510c上的信号彼此异相120度。在任何时间点，这三个导体510a、510b、510c中的每一者处于状态{+1,0,-1}中不同的一个状态。在任何时间点，3线系统中的三个导体510a、510b、510c中的每一个导体处于与其他两条导线不同的状态。然而，当使用不止三个导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还在被活跃地驱动到+1和-1状态的两个导体510a、510b和/或510c的极性中编码信息。在608处指示了针对所描绘的状态序列的极性。
在所解说的三线示例中的任何相位状态，导体510a、510b、510c中的恰好两个导体携带实际上是针对该相位状态的差分信号的信号，而第三导体510a、510b或510c不被驱动。每个导体510a、510b或510c的相位状态可由导体510a、510b、510c与至少一个其它导体510a、510b和/或510c之间的电压差、或者由导体510a、510b、510c中的电流方向或电流缺失来确定。如状态转变图550中所示，定义了三种相位状态(S1、S2和S3)。信号可顺时针地从相位状态S1流到相位状态S2、从相位状态S2流到相位状态S3、和/或从相位状态S3流到相位状态S1，且该信号可逆时针地从相位状态S1流到相位状态S3、从相位状态S3流到相位状态S2、和/或从相位状态S2流到相位状态S1。对于其它的N值，在这N个状态之间的转变可任选地根据对应的状态图来定义，以获得状态转变之间的循环旋转。
在三导线三相通信链路的示例中，状态转变处的顺时针旋转(S1到S2)、(S2到S3)、和/或(S3到S1)可被用于编码逻辑1，而状态转变处的逆时针旋转(S1到S3)、(S3到S2)、和/或(S2到S1)可被用于编码逻辑0。相应地，可通过控制该信号是顺时针还是逆时针“旋转”来在每次转变处编码比特。例如，在三条导线510a、510b、510c从相位状态S1转变到相位状态S2时逻辑1可被编码，而在三条导线510a、510b、510c从相位状态S1转变到相位状态S3时逻辑0可被编码。在所描绘的简单的三线示例中，旋转的方向可容易地基于在转变前以及转变后三条导线510a、510b、510c中的哪条没有被驱动来确定。
信息还可以被编码在被驱动的导体510a、510b、510c的极性或者两个导体510a、510b、510c之间的电流方向中。信号602、604和606解说了在3线3相链路中的每个相位状态处分别施加于导体510a、510b、510c的电压电平。在任何时间，第一导体510a、510b、510c被耦合到正电压(例如+V)，第二导体510a、510b、510c被耦合到负电压(例如-V)，而第三导体510a、510b、510c可为开路或以其他方式不受驱动。如此，可由第一和第二导体510a、510b、510c之间的电流流动或第一和第二导体510a、510b、510c的电压极性来决定一种极性编码状态。在一些实施例中，可在每个相位转变处编码两比特的数据。解码器可确定信号相位旋转的方向以获得第一比特，而第二比特可基于信号602、604和606中的两者之间的极性差来确定。已确定了旋转方向的解码器可确定当前相位状态和施加在两个活跃导体510a、510b和/或510c之间的电压的极性，或者流过这两个活跃导体510a、510b和/或510c的电流的方向。
在本文所描述的三线、三相链路的示例中，一比特的数据可以旋转的形式，或者以该三线、三相链路中的相位变化的形式来被编码，而附加比特可以被编码在两根被驱动的导线的极性中。某些实施例通过允许从当前状态转变到任何可能状态来在3线3相编码系统的每次转变中编码不止两个比特。假定有三个旋转相位并且每个相位有两种极性，则定义了6种状态，从而使得从任何当前状态有5种状态可用。相应地，可以有每码元(转变)个比特，并且映射器可接受16比特的字并将其转换成7个码元。
图7是解说3相接口中的示例性接收机的示意性框图700。多个比较器702以及解码器704被配置成提供三条传输线或导体712a、712b和712c中的每一者的状态以及这三条传输线的状态与前一码元周期中传送的状态相比而言的变化的数字表示。从所解说的示例中可以看出，可将每个导体712a、712b或712c的电压与另两个导体712a、712b和/或712c的电压进行比较以确定每个导体712a、712b或712c的状态，以使得可以由解码器704基于比较器702的输出来检测并解码转变的发生。串-并转换器或解串器706组装7个连贯状态，该串-并转换器或解串器产生具有7个码元的码元组供解映射器708处理以获得16比特数据，这些数据比特可被缓冲在先入先出缓冲器(FIFO)710中。解码器704可包括CDR电路714，其配置成从连贯的所传送码元对之间的信令状态上的转变中提取接收时钟716。
表1。
表1解说了差分接收机702的操作。在该示例中，导线状态可以被编码在这三条导线712a、712b和712c上的电压振幅中，以使得导线的+1状态被表示为电压+V伏，导线的-1状态被表示为0伏，而未驱动状态被表示或近似为+V/2伏。具体地，表1解说了针对3线3相极性编码系统中的每条导线的差分接收机702的输出。接收机/解码器可被配置成针对被解码的每个码元在接收机的数字输出处输出码。
特定N线接口可以被适配成通过使用DDR时钟计时来提供增大的带宽，藉此新码元在发射时钟的上升沿和下降沿二者处被传送。然而，常规CDR电路可以不能够响应于DDR时钟计时和/或常规CDR电路可能会限制N！线或N相接口的最大可能操作速度。
第一示例性时钟和数据恢复电路
图8是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路808的示意图800。
图9解说了由CDR电路808生成的某些信号的定时的示例。CDR电路808可以与各种多线接口联用，包括使用N！编码、N相编码、以及使用码元转变时钟计时的其他编码方案的接口，包括采用单端多线通信链路的接口。
接收机电路800可包括4线端接网络804、多个接收机(Rcvr)806、以及时钟和数据恢复电路808。在一个示例中，时钟被嵌入在跨4个导线或导体802分布的经扩展信号内的码元转变中。CDR电路808可被配置成从在这四个导线或导体802上接收到的经扩展信号中提取时钟和数据码元。该经扩展信号可由包括第一线接口、导体、或导线上的第一信号在内的多个状态转变信号来定义。CDR电路808可包括比较器810、置位-复位锁存器814、第一模拟延迟器件S 818、以及第二模拟延迟器件T 822。时钟提取电路809可由比较器810、置位-重置锁存器814、以及第一模拟延迟器件S 818来定义。时钟提取电路809可被适配成提取信号，该信号可被用于从所接收到的第一信号中的状态转变获得时钟信号。由于经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，因而这些转变被检测到并且被用于生成时钟信号。时钟信号可使用抖动补偿来获得并且用于对来自分布在该多个接收机806上的经扩展信号的码元进行采样。
比较器810可将第一信号的第一实例(SI)830与第一信号的经延迟(即，由第二模拟延迟器件T 822延迟)的第二实例(SD)832进行比较，并且比较器810输出比较信号(NE信号)812。置位-复位锁存器814可以从比较器810接收NE信号812并提供比较信号的经滤波版本(NEFLT信号)816。第一模拟延迟器件S 818接收NEFLT信号816并输出NEFLT信号816的经延迟实例作为NEFLTD信号820。NEFLTD信号820用作置位-重置锁存器814的重置输入，以使得置位-重置锁存器814的输出在延迟S之后被重置。在一个示例中，NEFLT信号816可被用作时钟信号以对码元进行采样。
第二模拟延迟器件822可接收第一信号的第一实例(SI)830并且向比较器810提供第一信号的经延迟的第二实例(SD)832。在一个示例中，跨该多个导线或导体802分布的经扩展信号可包括或者定义多个特异的状态转变信号，这些状态转变信号在被组合时携带在连贯码元之间具有受保障的码元到码元状态转变的码元。例如，对于图3中的使用差分信令的三个导体的情形，经扩展信号可由差分信号RX_AB 314、RX_BC 316或RX_CA 318的组合来定义。第一信号可以是差分信号RX_AB 314、RX_BC 316或RX_CA 318中的一者。第一信号的第一实例(SI)830可包括例如差分信号RX_AB 314、RX_BC 316或RX_CA 318中的任一者的全部或一部分/片段。
触发器器件826还可接收第一信号的经延迟的第二实例(SD)832并且输出由NEFLT信号816触发的码元(S)834。即，触发器器件826由NEFLT信号816上的上升沿来触发。因此，第二模拟延迟器件822用于生成NE信号812。进而，NE信号812用于生成用作触发器器件826的锁存时钟的NEFLT信号816。
在操作中，在当前码元(S0)904与下一码元(S1)906之间发生转变时，SI信号830的状态开始改变。NE信号812在比较器810首次检测到SI信号830与SD信号832之间的差异时转变为高，从而使得置位-复位锁存器814被异步地置位。相应地，NEFLT信号816转变为高，并且该高状态被保持直到置位-复位锁存器814在NEFLTD 820变为高时被复位。NEFLT信号816响应于NE信号812的上升沿而转变为高状态，并且NEFLT信号816在可归因于第一模拟延迟器件S 818的延迟之后响应于NEFLTD信号820的上升沿而转变为低状态。
随着码元902、904、906、908和910之间转变的发生，由于导线间偏斜、信号过冲、信号欠冲、串话等等，SI信号830上可能发生一个或多个中间或不确定状态920、924、926、928。SI 830上的中间状态可以被认为是无效数据，并且这些中间状态可以引起NE信号812中的尖峰944、946、948和950，因为比较器810的输出返回到低状态达较短时段。尖峰944、946、948和950不会影响由置位-重置锁存器814输出的NEFLT信号816。置位-重置锁存器814有效地将NE信号812上的尖峰944、946、948和950从NEFLT信号816中阻挡和/或滤除。
触发器器件826可具有负保持时间(-ht)，因为SI信号830中的输入码元902、904、906、908和910可在该码元被触发器器件826锁存或捕捉之前改变。例如，SD信号832中的每个码元902’、904’、906’和908’在NEFLT信号816的上升时钟沿处由触发器器件826置位或捕捉，这发生在输入码元902、904、906、908和910已在SI信号830中改变之后。
CDR电路808中解说的各种元件可由各种子电路实现。例如，置位-重置锁存器814可被实现为第一逻辑电路814’，模拟延迟S器件818可被实现为一系列反相器818’，并且比较器810可被实现为第二逻辑电路810’。
第一逻辑电路814’可包括反相器840、OR门842、第一NAND门844、以及第二NAND门846。
第二逻辑电路810'可包括多个XNOR门848，其输出全部用作NAND门850的输入。NAND门850的输出可用作NE信号812。进入每个XNOR门848的每个输入信号SI[x]可对应于携带经扩展信号的一部分的特异状态转变信号。例如，在图3的差分信令的情形中，第一信号SI[0]可以是第一差分信号RX_AB 314，第二信号SI[1]可以是第二差分信号RX_BC 316，并且第三信号SI[2]可以是第三差分信号RX_CA 318。
尽管CDR电路808容忍抖动，但是这是使用仅nC2个模拟延迟和2xnC2个输入比较器来达成的，而无需2x nC2个触发器，其中nC2是可用导线对组合的数目(n)。例如，在美国专利No.8064535中，图13解说了使用2x nC2个触发器(即，用于6个导线对的组合有12个触发器)和nC2+1个模拟延迟(即，用于6个导线对的组合的7个模拟延迟)的时钟和数据恢复电路。触发器和模拟延迟两者是要包括在CDR电路中的昂贵资源，所以使其使用最小化是合意的。通过比较，在图8中，CDR电路808可使用nC2+1个模拟延迟818和822(即，用于6个导线对的组合的7个模拟延迟)和nC2个XNOR门848(即，用于6个导线对的组合的6个比较器门)来实现。
第二示例性时钟和数据恢复电路
图10是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路1008的框图1000。
图11是解说在典型操作条件下该CDR电路1008的操作的时序图1100。CDR电路1008可以与各种多线接口联用，包括使用N！编码、N相编码、以及使用码元转变时钟计时的其他编码方案的接口，其中包括采用单端多线通信链路的接口。
接收机电路1000可包括4线端接网络1004、多个接收机1006、以及时钟数据恢复电路1008。在一个示例中，时钟被嵌入在跨4个导线或导体1002分布的经扩展信号内的码元转变中。
CDR电路1008可被配置成从在这四个导线或导体1002上接收到的经扩展信号中提取时钟和数据码元。该经扩展信号可由包括第一线接口、导体、或导线上的第一信号在内的多个转变信号来定义。CDR电路1008可包括比较器1010、置位-复位锁存器1014、第一模拟延迟器件S 1018、第二模拟延迟器件T 1022、以及电平锁存器1028。时钟提取电路1009可由比较器1010、置位-重置锁存器1014、以及第一模拟延迟器件S 1018来定义。时钟提取电路1009可被适配成提取信号，该信号可被用于从所接收到的第一信号内的状态转变获得时钟信号。由于所接收到的经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，因而这些转变被检测到并且被用于生成时钟信号。时钟信号可使用抖动补偿来获得并且用于对来自分布在多个接收机1006上的经扩展信号的码元进行采样。
比较器1010可将第一信号的第一实例(SI)1030与第一信号的经延迟的第二实例(SD)1032进行比较，并且比较器1010输出比较信号(NE信号)1012。置位-复位锁存器1014可以从比较器1010接收NE信号1012并提供比较信号的经滤波版本(NEFLT信号)1016。第一模拟延迟器件S 1018接收NEFLT信号1016并输出NEFLT信号1016的经延迟实例作为NEFLTD信号1020。NEFLTD信号1020用作置位-重置锁存器1014的重置输入，以使得置位-重置锁存器1014的输出在延迟S之后被重置。在一个示例中，NEFLT信号1016可被用作时钟信号以对码元进行采样。
CDR电路1008中解说的各种元件可由各种子电路实现。例如，置位-重置锁存器1014可被实现为第一逻辑电路814’(图8)，模拟延迟S器件1018可被实现为一系列反相器818’，并且比较器1010可被实现为第二逻辑电路810’(图8)。
在一个示例中，跨导线或导体1002分布的经扩展信号可包括多个特异的转变信号，这些转变信号在被组合时携带在连贯码元之间具有受保障的码元到码元状态转变的码元。例如，对于图3中的使用差分信令的三个导体的情形，经扩展信号可由差分信号RX_AB314、RX_BC 316或RX_CA 318的组合来定义。第一信号可以是差分信号RX_AB 314、RX_BC316或RX_CA 318中的一者。第一信号的第一实例(SI)830可包括例如差分信号RX_AB 314、RX_BC 316或RX_CA 318中的任一者的全部或一部分/片段。
电平锁存器1028接收第一信号的第一实例(SI)1030并且向比较器1010提供第一信号的经延迟的第二实例(SD)1032。电平锁存器1028由NE信号1012的经延迟实例来触发。触发器器件1026还可接收第一信号的经延迟的第二实例(SD)1032并且输出由NEFLT信号1016触发的码元(S)1034。即，触发器1026由NEFLT信号1016上的上升沿来触发。因此，电平锁存器1028和第二模拟延迟器件1022用于生成NE信号1012。进而，NE信号1012用于生成用作触发器器件1026的锁存时钟的NEFLT信号1016。
在操作中，在当前码元(S0)1104与下一码元(S1)1106之间发生转变时，SI信号1030的状态开始改变。NE信号1012在比较器1010首次检测到SI信号1030与SD信号1032之间的差异时转变为高，从而使得置位-复位锁存器1014被异步地置位。相应地，NEFLT信号1016转变为高，并且该高状态被保持直到置位-复位锁存器1014在NEFLTD 1020变为高时被复位。NEFLT信号1016响应于NE信号1012的上升沿而转变为高状态，并且NEFLT信号1016在可归因于第一模拟延迟器件S 1020的延迟之后响应于NEFLTD信号1020的上升沿而转变为低状态。
随着码元1102、1104、1106、1108和1110之间转变的发生，由于导线间偏斜、信号过冲、信号欠冲、串话等等，SI信号1030上可能发生一个或多个中间或不确定状态1120、1124、1126、1128。SI信号1030上的中间状态可以被认为是无效数据，并且这些中间状态可以引起NE信号1012中的尖峰1144、1146、1148和1150，因为比较器1010的输出返回到低状态达较短时段。尖峰1144、1146、1148和1150不会影响由置位-重置锁存器1014输出的NEFLT信号1016。置位-重置锁存器1014有效地将NE信号1012上的尖峰1144、1146、1148和1150从NEFLT信号1016中阻挡和/或滤除。
触发器器件1026可具有负保持时间(-ht)，因为SI信号1030中的输入码元1102、1104、1106、1108和1110可在该码元被触发器器件1026锁存或捕捉之前改变。例如，SD信号1032中的每个码元1102’、1104’、1106’和1108’在NEFLT信号1016的上升沿处由触发器器件1026置位或捕捉，这发生在输入码元1102、1104、1106、1108和1110已在SI信号1030中改变之后。
与图8中的第一CDR电路808相比，图10中的第二CDR电路1008在SD信号1032内提供了更宽和/或更稳定的码元。具体地，通过使用NE信号的经延迟版本(信号NED 1024)来触发电平锁存器1028，可更快速地锁存第一信号的经延迟的第二实例(SD信号1032)的稳定版本，从而导致稳定的更宽码元。例如，在图9中，码元S1 906’可在SD信号832中具有宽度A，而在图11中，相应的码元S1 1106’可在SD信号1032中具有宽度B，其中宽度B>宽度A。由于在此办法中SD信号1032的稳定码元部分较宽，因而这提供了较宽的采样余裕，所以相对于图8和9中的办法而言较快的传输链路可以是有实现可能的。
相对于美国专利No.8064535的图13中的使用2x nC2个触发器和nC2+1个模拟延迟的CDR电路而言，图10的CDR电路1008仅使用两个模拟延迟1018和1022、nC2个电平锁存器1028、以及nC2个XNOR门848来实现。一般而言，电平锁存器1028要比模拟延迟实现起来成本低(在资源方面)。另外，电平锁存器在资源方面要比触发器更便宜，因为触发器要用两个电平锁存器来实现。
第三示例性时钟和数据恢复电路
图12是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路1208的框图1200。
图13是解说在典型操作条件下该CDR电路1208的操作的时序图1300。CDR电路1208可以与各种多线接口联用，包括使用N！编码、N相编码、以及使用码元转变时钟计时的其他编码方案的接口，其中包括采用单端多线通信链路的接口。
接收机电路1200可包括4线端接网络1204、多个接收机1206、以及时钟数据恢复电路1208。在一个示例中，时钟被嵌入在跨4个导线或导体1202接收的经扩展信号内的码元转变中。该经扩展信号可由包括第一线接口、导体、或导线上的第一信号在内的多个状态转变信号来定义。CDR电路1208可被配置成从在这四个导线或导体1202上接收到的经扩展信号中提取时钟和数据码元。CDR电路1208可包括比较器1210、置位-复位锁存器1214、第一模拟延迟器件S 1218、以及电平锁存器1228。时钟提取电路1209可由比较器1210、置位-重置锁存器1214、以及第一模拟延迟器件S 1218来定义。时钟提取电路1209可被适配成提取信号，该信号可被用于从诸信号获得时钟信号。时钟信号可使用抖动补偿来获得并且用于对来自在该多个接收机1206上接收到的经扩展信号中的状态转变的码元进行采样。
比较器1210可将第一信号的第一实例(SI)1230与第一信号的经延迟的第二实例(SD)1232进行比较，并且比较器1210输出比较信号(NE信号)1212。置位-复位锁存器1214可以从比较器1210接收NE信号1212并提供比较信号的经滤波版本(NEFLT信号)1216。第一模拟延迟器件S 1218接收NEFLT信号1216并输出NEFLT信号1216的经延迟实例作为NEFLTD信号1220。NEFLTD信号1220用作置位-重置锁存器1214的重置输入，以使得置位-重置锁存器1214的输出在延迟S之后被重置。在一个示例中，NEFLT信号1216可被用作时钟信号以对码元进行采样。
CDR电路1008中解说的各种元件可由各种子电路实现。例如，置位-重置锁存器1214可被实现为第一逻辑电路814’(图8)，模拟延迟S器件1218可被实现为一系列反相器818’，并且比较器1210可被实现为第二逻辑电路810’(图8)。
在一个示例中，跨导线或导体1202分布的经扩展信号可包括多个特异的转变信号，这些转变信号在被组合时携带在连贯码元之间具有受保障的码元到码元状态转变的码元。例如，对于图3中的使用差分信令的三个导体的情形，经扩展信号可由差分信号RX_AB314、RX_BC 316或RX_CA 318的组合来定义。第一信号可以是差分信号RX_AB 314、RX_BC316或RX_CA 318中的一者。第一信号的第一实例(SI)830可包括例如差分信号RX_AB 314、RX_BC 316或RX_CA 318中的任一者的全部或一部分/片段。
电平锁存器1228接收第一信号的第一实例(SI)1230并且提供第一信号的经延迟的第二实例(SD)1232。电平锁存器1228由OR门1222的结果得到的输出NEFLT_COMP 1236触发，该OR门1222以NEFLT 1216和NEFLTD信号1220作为输入。
电平锁存器1228接收第一信号的第一实例(SI)1230并且向比较器1210提供第一信号的经延迟的第二实例(SD)1232。电平锁存器1228由NE信号1212的经延迟实例来触发。触发器器件1226还可接收第一信号的经延迟的第二实例(SD)1232并且输出由NEFLT信号1216触发的码元(S)1234。即，触发器器件1226由NEFLT信号1216上的上升沿来触发。因此，电平锁存器1228用于生成NE信号1212。进而，NE信号1212用于生成用作触发器器件1226的锁存时钟的NEFLT信号1216。
在操作中，在当前码元(S0)1304与下一码元(S1)1306之间发生转变时，SI信号1230的状态开始改变。NE信号1212在比较器1210首次检测到SI信号1230与SD信号1232之间的差异时转变为高，从而使得置位-复位锁存器1214被异步地置位。相应地，NEFLT信号1216转变为高，并且该高状态被保持直到置位-复位锁存器1214在NEFLTD 1220变为高时被复位。NEFLT信号1216响应于NE信号1212的上升沿而转变为高状态，并且NEFLT信号1216在可归因于第一模拟延迟器件S 1218的延迟之后响应于NEFLTD信号1220的上升沿而转变为低状态。
随着码元1302、1304、1306、1308和1310之间转变的发生，由于导线间偏斜、信号过冲、信号欠冲、串话等等，SI信号1230上可能发生一个或多个中间或不确定状态1320、1324、1326、1328。SI信号1230上的中间状态可以被认为是无效数据，并且这些中间状态可以引起NE信号1212中的尖峰1344、1346、1348和1350，因为比较器1210的输出返回到低状态达较短时段。尖峰1344、1346、1348和1350不会影响由置位-重置锁存器1214输出的NEFLT信号1216。置位-重置锁存器1214有效地将NE信号1212上的尖峰1344、1346、1348和1350从NEFLT信号1216中阻挡和/或滤除。
触发器器件1226可具有负保持时间(-ht)，因为SI信号1230中的输入码元1302、1304、1306、1308和1310可在该码元被触发器器件1226锁存或捕捉之前改变。例如，SD信号1232中的每个码元1302’、1304’、1306’和1308’在NEFLT信号1216的上升沿处由触发器器件1226置位或捕捉，这发生在输入码元1302、1304、1306、1308和1310已在SI信号1230中改变之后。
与图8中的第一CDR电路808和图10中的第二CDR电路1008相比，此第三CDR电路1208是在没有第二模拟延迟器件T的情况下实现的，而同时仍相对于图8和图10中的办法在SD信号1232内提供更宽或更稳定的码元。图12的CDR电路1208是达成最小延迟而同时又保证采样有效数据以输出码元(S)1234的一种方式。注意，图10的CDR电路1008不能使延迟T(即，第二模拟延迟器件T 1022)与图12中的延迟(即，由OR门1222导致的延迟)一样小，因为图10中的延迟T必须具有安全余裕以计及由于制造工艺、电路径长度、温度等的变动而引起的延迟变动。
具体地，通过使用NE信号的经延迟版本(信号NEFLT_COMP 1236)来触发电平锁存器1228，可更快速地锁存第一信号的经延迟的第二实例(SD信号1232)的稳定版本，从而导致稳定的更宽码元。例如，在图9中，码元S1 906’可在SD信号832中具有宽度A，而在图13中，相应的码元S1 1306’可在SD信号1232中具有宽度B，其中宽度B>宽度A。由于在此办法中SD信号1232的稳定码元部分更宽，因而这提供了更宽的采样余裕，所以相对于图8和9中的办法而言较快的传输链路可以是有实现可能的。
相对于美国专利No.8064535的图13中的使用2x nC2个触发器和nC2+1个模拟延迟的CDR电路，图12的CDR电路1208使用仅一个模拟延迟1218、nC2个电平锁存器1228、以及nC2个XNOR门848来实现。一般而言，电平锁存器1228要比模拟延迟实现起来成本更低(在资源方面)。
示例性通用时钟和数据恢复电路
图14是包括解说从多线接口恢复时钟和数据的某些方面的示例性CDR电路1408的示意图1400。CDR电路1408可与各种多线接口联用，包括携带差分信号和/或单端信号的接口。在各种示例中，可在多线接口上接收N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号。另外，使用码元转变时钟计时的其他编码方案也可被用于在多线接口上传送信号。
接收机电路1400可包括4线端接网络1404、多个接收机1406、以及时钟和数据恢复电路1408。在一个示例中，接收机1406可以是差分接收机(例如，其输出是两个输入信号之差)。在另一示例中，接收机1406可以是单端接收机(例如，其输出是其相对于参考(诸如接地)的输入信号)。当使用单端接收机时，可以排除端接网络1404。
在一个示例中，时钟被嵌入在跨4个导线或导体1402的码元转变中。CDR电路1408可被配置成从在这四个导线或导体1402上接收到的信号中提取时钟和数据码元。
多个线接口(例如，由该多个接收机1406定义)可被配置成接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元。经扩展信号可由包括第一线接口上的第一信号在内的多个转变信号来定义。在一个示例中，第一信号可以是差分信号或者单端信号。经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。
CDR电路1408可包括时钟提取电路1410、延迟电路1422、以及负保持时间逻辑电路1426。时钟提取电路1410可被适配成从经扩展信号内的状态转变获得时钟信号。时钟信号可使用抖动补偿来获得并且用于对来自分布在该多个接收机1406上的收到经扩展信号的码元进行采样。例如，时钟信号可以基于第一信号的第一实例SI[a]1430与第一信号的经延迟的第二实例SD[a]1432之间的比较。由于经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，因而这些转变被检测到并且被用于生成时钟信号。注意，第一信号的经延迟的第二实例SD[a]1432可由延迟电路1422(例如，图8中的延迟器件T 822、图10中的第二模拟延迟器件T 1022和电平锁存器1028、和/或图12中的OR门1222和电平锁存器1228)获得。
在图8、10和11中可见到时钟提取电路1410的各种示例，其中NEFLT信号816、1016和/或1216可以用作时钟信号。
时钟提取电路1410可被适配成基于第一信号的第一实例SI[a]1430与第一信号的经延迟的第二实例SD[a]1432之间的比较来生成时钟信号。例如，NEFLT信号816、1016和/或1216在图8、10和12中生成并且可以用作用于码元提取的采样时钟信号。
在一个示例中，经扩展信号跨诸导线或导体1002分布并且可包括多个特异的转变信号，这些转变信号在被组合时携带在连贯码元之间具有受保障的码元到码元状态转变的码元。例如，对于图3中的使用差分信令的三个导体的情形，第一信号可由差分信号RX_AB314、RX_BC 316或RX_CA 318的组合来定义。第一信号的第一实例(SI)830可包括例如差分信号RX_AB 314、RX_BC 316或RX_CA 318中的任一者。
在一个实现中，时钟提取电路1410可被进一步适配成基于该多个状态转变信号内的第二信号的第一实例SI[b]与第二信号的经延迟的第二实例SD[b]之间的附加比较来生成时钟信号1414，并且第一信号SI[a]和第二信号SI[b]可以是在不同的线接口(多个接收机1406)上接收到的并发信号。
负保持时间逻辑电路1426可被适配成基于时钟信号来对第一信号的经延迟的第二实例SD[a]1432进行采样并且提供码元输出S[a]1434。在一个实现中，负保持时间逻辑电路1426可为该多个线接口中的每一个线接口包括分别的负保持时间逻辑器件，每个分别的负保持时间逻辑器件可被适配成基于时钟/触发信号1414来并发地对特异信号的经延迟实例SD[a]、SD[b、SD[c]、…、SD[n]进行采样并且提供特异的码元输出S[a]、S[b]、S[c]、…、S[n]。
图15解说了用于时钟和数据恢复的方法。可接收分布在该多个线接口上的经扩展信号，该经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，该经扩展信号由包括第一线接口上的第一信号在内的多个转变信号来定义(1502)。在各种实现中，第一信号可以是差分信号或者单端信号。在一些示例中，经扩展信号可以是N阶乘(N！)经编码信号、三相经编码信号、和/或N相经编码信号中的一者。
时钟信号可基于第一信号的第一实例与第一信号的经延迟的第二实例之间的比较来获得(1504)。第一信号的经延迟的第二实例可基于时钟信号来被采样以提供码元输出(1506)。对第一信号的经延迟的第二实例的采样可以是使用负保持时间逻辑电路来进行的。
时钟信号可基于该多个状态转变信号内第二信号的第一实例与第二信号的经延迟的第二实例之间的附加比较来生成，并且第一信号和第二信号可以是在不同的线接口上接收到的并发信号。多个特异的收到信号的经延迟实例可以基于该时钟信号来被并发地采样以提供特异的码元输出。
在一个示例中，获得时钟信号可包括：(a)将第一信号的第一实例(SI)与第一信号的经延迟实例(SD)进行比较以提供比较信号(NE)；(b)锁存比较信号(NE)以获得比较信号的经滤波版本(NEFLT)；和/或(c)延迟比较信号的经滤波版本(NEFLT)以提供比较信号的经延迟经滤波版本(NEFLTD)，其中比较信号的经延迟经滤波版本(NEFLTD)用于锁存比较信号(NE)。
根据图8和9中解说的第一方面，该方法可进一步包括延迟第一信号的第一实例以获得第一信号的经延迟的第二实例。
根据图10和11中解说的第二方面，该方法可进一步包括：(a)捕捉第一信号的第一实例以获得第一信号的经延迟的第二实例；和/或(b)延迟比较信号(NE)并且使用经延迟的比较信号(NED)来触发对比较信号(NE)的锁存。
根据图12和13中解说的第三方面，该方法可进一步包括在比较信号的经滤波版本(NEFLT)或比较信号的经延迟经滤波版本(NEFLTD)处于逻辑高状态时捕捉第一信号的第一实例以获得第一信号的经延迟的第二实例。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
虽然以具体详情和细节讨论了上述方面、安排和实施例，但图1、2、3、4、5、6、7、8、9、10、11、12、13、14和/或15中解说的一个或多个组件、步骤、特征和/或功能可以被重新编排和/或组合成单个组件、步骤、特征或功能，或实施在数个组件、步骤、或功能中。附加的元件、组件、步骤、和/或功能还可被添加或不被利用，而不会脱离本公开。图1、2、4、5、7、8、10、12、和/或14中解说的装置、设备和/或组件可以被配置成执行或采用图3、6、9、11、13、和/或15所描述的一个或多个方法、特征、参数和/或步骤。本文中描述的新颖算法还可以高效地实现在软件中和/或嵌入在硬件中。
另外，注意到至少一些实现是作为被描绘为流图、流程图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。因此，本文中描述的各种方法可部分地或全部地由可存储在非瞬态机器可读、计算机可读和/或处理器可读存储介质中并由一个或多个处理器、机器和/或设备执行的编程(例如，指令和/或数据)来实现。
本领域技术人员将可进一步领会，结合本文中公开的实施例描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为硬件、软件、固件、中间件、微代码、或其任何组合。为清楚地解说这种可互换性，以上已经以其功能性的形式一般地描述了各种解说性组件、框、模块、电路和步骤。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。
与本文中所描述的和附图中所示的示例相关联的各种特征可实现在不同示例和实现中而不会脱离本公开的范围。因此，尽管某些具体构造和安排已被描述并在附图中示出，但此类实施例仅是解说性的并且不限制本公开的范围，因为对所描述的这些实施例的各种其他添加和修改、以及删除对于本领域普通技术人员而言将是明显的。因此，本公开的范围仅由所附权利要求的字面语言及其法律等效来确定。

Claims (29)

1.一种接收机电路，包括：
多个线接口，其配置成接收分布在所述多个线接口上的经扩展信号，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号和第二线接口上的第二信号在内的多个状态转变信号来定义；
时钟提取电路，其适配成基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较以及所述第二信号的第一实例与所述第二信号的经延迟的第二实例的比较来获得时钟信号；以及
负保持时间逻辑电路，其适配成基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样并且提供码元输出。
2.如权利要求1所述的接收机电路，其特征在于，进一步包括：
耦合至所述多个线接口的多个差分接收机，其中所述第一信号是差分信号。
3.如权利要求1所述的接收机电路，其特征在于，进一步包括：
耦合至所述多个线接口的多个单端接收机，其中所述第一信号是单端信号。
4.如权利要求1所述的接收机电路，其特征在于，所述经扩展信号是N阶乘经编码信号、三相经编码信号、或具有三个或更多个相位的N相经编码信号中的一者。
5.如权利要求1所述的接收机电路，其特征在于，所述第一信号和所述第二信号是在不同的线接口上接收到的并发信号。
6.如权利要求1所述的接收机电路，其特征在于，所述负保持时间逻辑电路包括用于所述多个线接口中的每一个线接口的分别的负保持时间逻辑器件，每个分别的负保持时间逻辑器件被适配成基于所述时钟信号来对所述多个状态转变信号内的相异的收到信号的经延迟实例进行并发采样并且提供相异的码元输出。
7.如权利要求1所述的接收机电路，其特征在于，所述时钟提取电路包括：
比较器，所述比较器将所述第一信号的第一实例与所述第一信号的经延迟实例进行比较并且输出比较信号；
置位-复位锁存器器件，所述置位-复位锁存器器件接收所述比较信号并且输出所述比较信号的经滤波版本；以及
第一模拟延迟器件，所述第一模拟延迟器件延迟所述比较信号的所述经滤波版本并且输出所述比较信号的经延迟经滤波版本，其中所述比较信号的所述经延迟经滤波版本用于重置所述置位-重置锁存器器件。
8.如权利要求7所述的接收机电路，其特征在于，所述负保持时间逻辑电路包括接收所述第一信号的所述经延迟的第二实例并且输出码元的触发器器件，其中所述触发器器件由所述比较信号的所述经滤波版本来触发。
9.如权利要求7所述的接收机电路，其特征在于，进一步包括：
第二模拟延迟器件，所述第二模拟延迟器件延迟所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例。
10.如权利要求7所述的接收机电路，其特征在于，进一步包括：
锁存器，所述锁存器捕捉所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例；以及
第二模拟延迟器件，所述第二模拟延迟器件延迟所述比较信号并且使用经延迟的比较信号来触发所述锁存器器件。
11.如权利要求7所述的接收机电路，其特征在于，进一步包括：
锁存器器件，所述锁存器器件在所述比较信号的所述经滤波版本或所述比较信号的所述经延迟经滤波版本处于逻辑高状态时捕捉所述第一信号的所述第一实例并且输出所述第一信号的所述经延迟的第二实例。
12.如权利要求11所述的接收机电路，其特征在于，进一步包括：
OR门，所述OR门接收所述比较信号的所述经滤波版本和所述比较信号的所述经延迟经滤波版本作为输入并且输出用于触发所述锁存器器件的信号。
13.一种在接收机电路上操作的方法，包括：
接收分布在多个线接口上的经扩展信号，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号和第二线接口上的第二信号在内的多个状态转变信号来定义；
基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较以及所述第二信号的第一实例与所述第二信号的经延迟的第二实例之间的比较来获得时钟信号；以及
基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样以提供码元输出。
14.如权利要求13所述的方法，其特征在于，所述第一信号是单端信号。
15.如权利要求13所述的方法，其特征在于，所述经扩展信号是N阶乘经编码信号、三相经编码信号、或具有三个或更多个相位的N相经编码信号中的一者。
16.如权利要求13所述的方法，其特征在于，对所述第一信号的所述经延迟的第二实例的采样是使用负保持时间逻辑电路来进行的。
17.如权利要求13所述的方法，其特征在于，所述第一信号和所述第二信号是在不同的线接口上接收到的并发信号。
18.如权利要求13所述的方法，其特征在于，进一步包括：
基于所述时钟信号来对所述多个状态转变信号内的多个相异信号的经延迟实例进行并发采样并且提供相异的码元输出。
19.如权利要求13所述的方法，其特征在于，获得时钟信号包括：
将所述第一信号的所述第一实例与所述第一信号的所述经延迟实例进行比较以提供比较信号；
锁存所述比较信号以获得所述比较信号的经滤波版本；以及
延迟所述比较信号的所述经滤波版本以提供所述比较信号的经延迟经滤波版本，其中所述比较信号的所述经延迟经滤波版本用于锁存所述比较信号。
20.如权利要求19所述的方法，其特征在于，进一步包括：
延迟所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例。
21.如权利要求19所述的方法，其特征在于，进一步包括：
捕捉所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例；以及
延迟所述比较信号并且使用经延迟的比较信号来触发对所述比较信号的锁存。
22.如权利要求19所述的方法，其特征在于，进一步包括：
在所述比较信号的所述经滤波版本或所述比较信号的所述经延迟经滤波版本处于逻辑高状态时捕捉所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例。
23.一种接收机电路，包括：
用于接收分布在多个线接口上的经扩展信号的装置，所述经扩展信号携带在连贯码元之间具有受保障的码元到码元状态转变的码元，所述经扩展信号由包括第一线接口上的第一信号和第二线接口上的第二信号在内的多个状态转变信号来定义；
用于基于所述第一信号的第一实例与所述第一信号的经延迟的第二实例之间的比较以及所述第二信号的第一实例与所述第二信号的经延迟的第二实例之间的比较来获得时钟信号的装置；以及
用于基于所述时钟信号来对所述第一信号的所述经延迟的第二实例进行采样以提供码元输出的装置。
24.如权利要求23所述的接收机电路，其特征在于，所述第一信号和第二信号是在不同的线接口上接收到的并发信号。
25.如权利要求23所述的接收机电路，其特征在于，进一步包括：
用于基于所述时钟信号来对所述多个状态转变信号内多个相异信号的经延迟实例进行并发采样并且提供相异的码元输出的装置。
26.如权利要求23所述的接收机电路，其特征在于，获得时钟信号包括：
用于将所述第一信号的所述第一实例与所述第一信号的所述经延迟实例进行比较以提供比较信号的装置；
用于锁存所述比较信号以获得所述比较信号的经滤波版本的装置；以及
用于延迟所述比较信号的所述经滤波版本以提供所述比较信号的经延迟经滤波版本的装置，其中所述比较信号的所述经延迟经滤波版本用于锁存所述比较信号。
27.如权利要求26所述的接收机电路，其特征在于，进一步包括：
用于延迟所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例的装置。
28.如权利要求26所述的接收机电路，其特征在于，进一步包括：
用于捕捉所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例的装置；以及
用于延迟所述比较信号并且使用经延迟的比较信号来触发对所述比较信号的锁存的装置。
29.如权利要求26所述的接收机电路，其特征在于，进一步包括：
用于在所述比较信号的所述经滤波版本或所述比较信号的所述经延迟经滤波版本处于逻辑高状态时捕捉所述第一信号的所述第一实例以获得所述第一信号的所述经延迟的第二实例的装置。
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