CN105637797B - N阶乘双倍数据率时钟和数据恢复 - Google Patents

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Abstract

描述了促成多线数据通信链路上的——特别是电子装置内的两个设备之间的——数据传输的系统、方法和装置。接收自多条信号导线的码元序列中的每个码元是在奇数传输区间或者偶数传输区间中接收的。第一时钟信号生成自每个奇数传输区间和连贯的偶数传输区间之间发生的导线的信令状态上的转变。第二时钟信号生成自每个偶数传输区间和连贯的奇数传输区间之间发生的这多条导线的信令状态上的转变。该第一和第二时钟信号分别被用来捕捉在偶数和奇数传输区间中接收到的码元。

Description

N阶乘双倍数据率时钟和数据恢复
根据35U.S.C.§119的优先权要求
本专利申请要求已转让予本申请受让人的于2013年10月3日提交的题为“NFactorial Clock And Data Recovery With Negative Hold Time Sampling(使用负保持时间采样的N阶乘时钟和数据恢复)”的临时申请No.61/886,567、以及于2014年4月14日提交的题为“N Factorial Dual Data Rate Clock and Data Recovery(N阶乘双倍数据率时钟和数据恢复)”的非临时申请No.14/252,450的优先权，上述申请通过援引被明确纳入于此。
背景
领域
本公开一般涉及主机处理器与外围设备(诸如相机)之间的接口，并且更具体地涉及改进用于N线通信接口上的双倍数据率数据转移的时钟生成。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。
在一个示例中，多信号数据转移系统可采用多线差分信令(诸如3相或N阶乘(N！)低电压差分信令(LVDS))，可执行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在分别的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过转码来嵌入时钟信息是使时钟与数据信号之间的偏斜最小化以及消除用锁相环(PLL)来从数据信号中恢复时钟信息的必要性的有效途径。
移动设备的能力和功能性持续增长，并且因此存在对于移动设备及类似物等内的组件之间的不断增加的带宽的需求。相应地，存在一般对于经优化的通信以及多信号导线通信链路上的数据转移的改进的可靠性的现行需要。
概述
本文所公开的实施例提供了涉及多线接口的系统、方法和装置。该系统、方法和装置涉及能够提取用于恢复使用双倍数据率时钟计时来传送的数据的可靠时钟信号的接收机电路的使用。
在本公开的一方面，一种数据通信的方法包括从多条信号导线接收码元序列，该码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间接收，从每个奇数传输区间和连贯的偶数传区间之间发生的该多条信号导线的信令状态上的转变生成第一时钟信号，从每个偶数传输区间和连贯的奇数传输区间之间发生的该多条信号导线的信令状态上的转变生成第二时钟信号，使用该第一时钟信号来捕捉第一组码元，该第一组码元包括该码元序列中的在偶数传输区间中接收到的码元，以及使用该第二时钟信号来捕捉第二组码元，该第二组码元包括该码元序列中的在奇数传输区间中接收到的码元。
在本公开的一方面，每个奇数传输区间之前紧挨着第一偶数传输区间并且之后紧接着第二偶数传输区间。
在本公开的一方面，在码元序列中接收到的每对连贯码元包括在奇数传输区间期间接收到的一个码元和在偶数传输区间期间接收到的一个码元。
在本公开的一方面，第一时钟信号中的第一边沿的定时是基于第一码元和紧接在第一码元之后接收到的第二码元之间发生的第一转变的。第二时钟信号中的第一边沿的定时是基于第二码元和紧接在第二码元之后接收到的第三码元之间发生的第二转变的。
在本公开的一方面，第一时钟信号中的第二边沿的定时可以基于第二时钟信号中的第一边沿的定时。第二时钟信号中的第二边沿的定时可以基于第一时钟信号中的第三边沿的定时，其中第一时钟信号中的第三边沿的定时是基于第三码元和紧接在第三码元之后接收到的第四码元之间的第三转变的。
在本公开的一方面，生成第一时钟信号包括忽视第二转变。生成第二时钟信号可包括忽视第一转变。
在本公开的一方面，码元序列中的每对连贯码元包括与该多条信号导线上的不同信令状态相关联的两个码元。
在本公开的一方面，从该多条信号导线接收码元序列包括从该多条信号导线中的所有可能的具有两条信号导线的组合接收差分信号。该码元序列中的每个码元可以被编码在这些差分信号的信令状态的组合中。
在本公开的一方面，从该多条信号导线接收码元序列包括从三条信号导线中的每一条接收3相信号，其中在每个传输区间中，这三条信号导线中的每一者处于相对于其他信号导线而言不同的信令状态中。码元序列中的每个码元可以被编码在这三条信号导线的信令状态的组合中。
在本公开的一方面，一种设备包括用于从多条信号导线接收码元序列的装置，该码元序列中的每个码元是在奇数传输区间或偶数传输区间中的一者期间接收的，用于从每个奇数传输区间和连贯的偶数传区间之间发生的这多条信号导线的信令状态上的转变生成第一时钟信号的装置，用于从每个偶数传输区间和连贯的奇数传输区间之间发生的这多条信号导线的信令状态上的转变生成第二时钟信号的装置，用于使用该第一时钟信号来捕捉第一组码元的装置，该第一组码元包括该码元序列中的在偶数传输区间中接收到的码元，以及用于使用该第二时钟信号来捕捉第二组码元的装置，该第二组码元包括该码元序列中的在奇数传输区间中接收到的码元。
在本公开的一方面，一种接收机包括配置成从多条信号导线接收信号的多个线路接口电路，以及CDR电路。该CDR电路可以被配置成从该多条信号导线接收码元序列，其中该码元序列中的每个码元是在奇数传输区间或偶数传输区间中的一者期间接收的，从每个奇数传输区间和连贯的偶数传区间之间发生的这多条信号导线的信令状态上的转变生成第一时钟信号，从每个偶数传输区间和连贯的奇数传输区间之间发生的该多条信号导线的信令状态上的转变生成第二时钟信号，使用该第一时钟信号来捕捉第一组码元，该第一组码元包括码元序列中的在偶数传输区间中接收到的码元，以及使用该第二时钟信号来捕捉第二组码元，该第二组码元包括码元序列中的在奇数传输区间中接收到的码元。
在本公开的一个方面，一种处理器可读存储介质上存储有一个或多个指令。这些指令可由至少一个处理电路来执行。这些指令可以使得该至少一个处理电路从多条信号导线接收码元序列，其中该码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收，从每个奇数传输区间和连贯的偶数传区间之间发生的该多条信号导线的信令状态上的转变生成第一时钟信号，从每个偶数传输区间和连贯的奇数传输区间之间发生的该多条信号导线的信令状态上的转变生成第二时钟信号，使用该第一时钟信号来捕捉第一组码元，该第一组码元包括该码元序列中的在偶数传输区间中接收到的码元，以及使用该第二时钟信号来捕捉第二组码元，该第二组码元包括该码元序列中的在奇数传输区间中接收到的码元。
附图简述
图1描绘了在各集成电路(IC)设备之间采用数据链路的装置，该数据链路选择性地根据多个可用标准之一来操作。
图2解说了用于在IC设备之间采用数据链路的装置的系统架构。
图3解说了基本N！多线接口的示例。
图4解说了N相极性数据编码器的示例。
图5解说了经N相极性编码接口中的信令。
图6解说了3相极性数据解码器。
图7解说了根据本文所公开的某些方面的第一时钟和数据恢复电路。
图8解说了由图7的时钟和数据恢复电路生成的某些信号的定时。
图9解说了根据本文所公开的某些方面的第二时钟和数据恢复电路。
图10是解说图9的时钟和数据恢复电路的操作的时序图。
图11是解说根据本文所公开的某些方面的数据通信方法的流程图。
图12是解说根据本文所公开的某些方面的接收装置的硬件实现的简化示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可应用于部署在电子设备之间的通信链路，这些电子设备是移动装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。移动装置的示例包括蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型电脑、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、可穿戴计算设备(例如，智能手表、健康或健身跟踪器等)、电器、传感器、自动售货机、或任何其他类似的功能设备。
图1描绘了可采用IC设备之间的通信链路的装置。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。装置100可包括可操作地耦合到处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102执行的数据和指令。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126以及其他组件)。
图2是解说采用通信链路220来连接各种子组件的装置200(诸如移动电话)的某些方面的框图200。在一个示例中，装置200包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接彼此位置靠近或者物理上位于装置200的不同部分中的IC设备202和222。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可提供多个信道222、224和226。一个或多个信道226可以是双向的，并且可以工作在半双工和/或全双工模式下。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上发射和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自具有处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括通过无线收发机204和天线214来维护无线通信，而第二IC设备230可支持管理或操作显示控制器232的用户接口。在该示例中，第二IC设备230可被适用于使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可以与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据传输速率和/或时钟速率。取决于应用，前向和反向数据速率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202和第二IC设备230之间传达控制、命令以及其它信息。
在一个示例中，前向和反向链路222和224可被配置或适配成支持宽视频图形阵列(WVGA)、每秒80帧的LCD驱动器IC而不需要帧缓冲器，以810Mbps递送像素数据以供显示器刷新。在另一示例中，前向和反向链路222和224可被配置或适配成用动态随机存取存储器(DRAM)(诸如双倍数据率同步动态随机存取存储器(SDRAM)来启用通信。编码设备210和/或230可以在每一时钟转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号等。
前向和反向链路222和224可遵循或与专用工业标准兼容。在一个示例中，MIPI标准定义应用处理器IC设备202和支持移动设备中的相机或显示器的IC设备230之间的物理层接口。MIPI标准包括管控遵循移动设备的MIPI规范的产品的可操作特性的规范。MIPI标准可定义采用互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(记为N条导线)的有线总线。这N条导线可被配置成携带编码在码元中的数据，其中时钟信息被嵌入在这多条导线上传送的码元序列中。与N线接口联用的解码技术的示例包括N阶乘(N！)编码、和N相位编码。
图3是解说设在两个设备302和320之间的N线接口300上使用的N！编码的示例的示图。在发射机302处，转码器306可被用来将数据304和时钟信息编码在要在一组N条导线314上传送的码元中。时钟信号可以推导自发射时钟312并且可以通过确保在连贯码元之间的NC2个信号中的至少一个上发生信令状态转变来被编码到在这N条导线314上在NC2个差分信号中传送的码元序列中。当N！编码被用来驱动这N条导线314时，码元的每一比特作为差分信号由一组差分线路驱动器310中的一者来传送，其中该组线路驱动器310中的诸差分驱动器被耦合到这N条导线中的不同导线对。导线对的可用组合的数目(NC2个)决定了能够在这N条导线314上传送的信号的数目。可以基于可用于每个码元传输区间的可用信令状态的数目来计算能够被编码到码元中的数据比特304的数目。
终端阻抗(通常为电阻性的)将这N条导线314中的每一条耦合到终端网络316中的共用中心点318。将会领会，这N条导线314的信令状态反映了终端网络316中的电流的组合，该电流组合归因于耦合到每条导线的差分驱动器310。将会进一步领会，中心点318是零点，藉此终端网络316中的电流在该中心点处彼此抵消。
因为链路中的这NC2个信号中的至少一个在连贯码元之间转变，所以N！编码方案不需要使用单独的时钟信道和/或非归零解码。有效地，每个转码器306通过产生其中每个码元都不同于紧挨在其前的码元的码元序列来确保在这N条导线314上传送的每对码元之间发生转变。在图3中所描绘的示例中，提供了四条导线(N＝4)，并且该4条导线能够携带4C2＝6个差分信号。转码器306可以采用映射方案来生成原始码元以供在这N条导线314上进行传输。转码器306可以将数据比特304映射到一组转变数。这些转变数可以被用来基于紧挨在其前的码元的值来选择用于传输的原始码元，以使得所选择的原始码元与此在前原始码元不同。原始码元可以由串行化器308来串行化以获得用于在N-线314上传输的码元序列。在一个示例中，转变数可以被用来参照连贯原始码元中的第一码元来查找对应于连贯原始码元中的第二码元的数据值。例如，在接收机320处，转码器328可以采用映射来确定在查询表中表征连贯原始码元对之间的差别的转变数。转码器306、328在每对连贯原始码元包括两个不同码元的基础上操作。
发射机302处的转码器306可以在每次码元转变处在N！-1个可用信令状态之间进行选择。在一个示例中，4！系统在每个码元转变处为要被传送的下一码元提供了4！-1＝23个信令状态。比特率可以被计算为每发射时钟循环log2(可用状态)。
根据本文中所公开的某些方面，可以采用双倍数据率(DDR)信令来通过在发射时钟312的每个周期中传送两个码元来增大接口带宽。在使用双倍数据率(DDR)时钟计时的系统中，码元转变在发射时钟的上升沿和下降沿二者处发生。发射时钟循环中的总可用状态是(NC2-1)2＝(23)2＝529个，并且每码元可传送的数据比特304的数量可以被计算为log2(529)＝9.047比特。
接收设备320使用一组线路接收机322接收该码元序列，其中在该组线路接收机322中的每个接收机确定这N条导线314中的一对导线上的信令状态上的差别。相应地，使用NC2个接收机，其中N表示导线的数目。NC2个接收机322产生响应数目的原始码元作为输出。在所描绘的4导线示例中，在这4条导线314上接收到的信号由6个接收机(4C2＝6)处理以产生被提供到CDR 324和解串器326的原始码元信号332。原始码元信号332表示这N条导线314的信令状态，并且CDR 324可以处理原始码元信号332以生成能够由解串器326使用的接收时钟信号334。
接收时钟信号334可以是能够由外部电路系统用来处理由转码器328提供的接收到的数据330的DDR时钟信号。转码器328通过将每个码元与紧挨在其前的码元作比较来解码来自解串器326的收到码元块。转码器328产生对应于数据304的输出数据330，其被提供给发射机302。
某些其他多导线接口使用N相编码以在多条导线上传送数据。图4是解说被配置用于M＝3和N＝3的M导线N相极性编码发射机的示例的示图400。针对3导线3相编码器所公开的原理和技术可被应用在M导线N相极性编码器的其它配置中。
当使用N相极性编码时，连接器(诸如M线总线上的信号导线410a、410b和410c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号导线410a、410b或410c可处于高阻抗状态。不被驱动的信号导线410a、410b或410c可被至少部分地拉向或驱向处于在被驱动的信号导线上提供的正和负电压电平之间的基本半途的电压电平。不被驱动的信号导线410a、410b或410c可不具有流过它的电流。在图4中所解说的示例中，一组驱动器408可以控制每条信号导线410a、410b和410c的状态长达每个码元传输区间，从而对于一被传送的码元，每条信号导线410a、410b和410c可以处于三个状态中的一者(记为+1、-1和0)在一个示例中，驱动器408可包括单位电平的电流模式驱动器。在另一示例中，驱动器408可在两个信号410a和410b上驱动相反极性电压，而第三信号410c处于高阻抗和/或被拉到接地。对于每个码元传输区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(-1状态)的信号的数目，以使得流向该接收机的电流之和总是为零。对于每一对连贯码元传输区间，至少一个信号导线410a、410b或410c在该两个码元传输区间中具有不同状态。
在图4中描绘的示例中，16位数据418被输入到映射器402，该映射器将输入数据418映射到7个码元412，以供通过信号导线410a、410b和410c顺序传送。可使用例如并-串转换器404来串行化该7个码元412。3线、3相编码器406一次一码元地接收由映射器生成的7个码元412，并且针对每个码元区间计算每个信号导线410a、410b以及410c的状态。编码器406基于输入码元、以及信号导线410a、410b以及410c的先前状态来选择信号导线410a、410b以及410c的状态。
对M导线N相编码的使用允许数个比特被编码成多个码元，其中每码元的比特不是整数。在3导线系统的简单示例中，有3种可用的可被同时驱动的2导线组合、以及被同时驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七码元组合具有57(即78,125)种排列。相应地，这7个码元可被用于编码16比特的216(即65,536)种排列。
图5基于循环状态转变图550解说了采用三相调制数据编码方案的信令500的示例。根据该数据编码方案，三相信号可在两个方向上旋转并且可在三个导体410a、410b和410c上被传送。这三个信号中的每一个在导体410a、410b、410c上被独立驱动。这三个信号中的每个信号包括三相信号，其中导体410a、410b和410c中的每一者上的信号相对于导体410a、410b和410c中的另两个导体上的信号彼此异相120度。在任何时间点，这三个导体410a、410b、410c中的每一者处于状态{+1,0,-1}中的一不同状态。在任何时间点，该3导线系统中的三个导体410a、410b、410c中的每一个导体处于与其他两条导线不同的状态。然而，当使用多于三个导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还在被活跃地驱动到+1和-1状态的两个导体410a、410b和/或410c的极性中编码信息。在508处指示了针对所描绘的状态序列的极性。
在所解说的三线示例中的任何相位状态，导体410a、410b、410c中的恰好两个导体携带实际上是针对该相位状态的差分信号的信号，而第三导体410a、410b或410c不被驱动。每个导体410a、410b或410c的相位状态可由导体410a、410b、410c与至少一个其它导体410a、410b和/或410c之间的电压差、或者由导体410a、410b、410c中的电流方向或电流缺失来决定。如状态转变图550中所示，定义了三种相位状态(S1、S2和S3)。信号可顺时针地从相位状态S1流到相位状态S2、从相位状态S2流到相位状态S3、和/或从相位状态S3流到相位状态S1，且该信号可逆时针地从相位状态S1流到相位状态S3、从相位状态S3流到相位状态S2、和/或从相位状态S2流到相位状态S1。对于其它的N值，在这N个状态之间的转变可任选地根据对应的状态图来定义，以获得状态转变之间的循环旋转。
在三导线三相通信链路的示例中，状态转变处的顺时针旋转(S1到S2)、(S2到S3)、和/或(S3到S1)可被用于编码逻辑1，而状态转变处的逆时针旋转(S1到S3)、(S3到S2)、和/或(S2到S1)可被用于编码逻辑0。相应地，可通过控制该信号是顺时针还是逆时针“旋转”来在每次转变处编码比特。例如，逻辑1可在三条导线410a、410b、410c从相位状态S1转变到相位状态S2时被编码，而逻辑0可在三条导线410a、410b、410c从相位状态S1转变到相位状态S3时被编码。在所描绘的简单的三线示例中，旋转的方向可容易地基于在转换前以及转换后三条导线410a、410b、410c中的哪条没有被驱动来确定。
信息还可以被编码在被驱动的导体410a、410b、410c的极性或者两个导体410a、410b、410c之间的电流方向中。信号502、504和506解说了在三线、三相链路的每个相位状态处分别施加于导体410a、410b、410c的电压电平。在任何时间，第一导体410a、410b、410c被耦合到正电压(例如+V)，第二导体410a、410b、410c被耦合到负电压(例如-V)，而第三导体410a、410b、410c可为开路或以其他方式不受驱动。如此，可通过第一和第二导体410a、410b、410c之间的电流流动或第一和第二导体410a、410b、410c的电压极性来确定一种极性编码状态。在一些实施例中，可在每个相位转变处编码两比特的数据。解码器可确定信号相位旋转的方向以获得第一比特，而第二比特可基于信号502、504和506中的两者之间的极性差来确定。已确定了旋转方向的解码器可确定当前相位状态和施加在这两个活跃连接器410a、410b和/或410c之间的电压的极性，或者流过这两个活跃导体410a、410b和/或410c的电流的方向。
在本文所描述的三线、三相链路的示例中，一比特的数据可以旋转的形式，或者以该三线、三相链路中的相位变化的形式来被编码，而附加比特可以被编码在两根被驱动的导线的极性中。某些实施例通过允许从当前状态转变到任何可能状态来在3线3相编码系统的每次转换中编码不止两个比特。假定有三个旋转相位并且每个相位有两种极性，则定义了6种状态，从而使得从任何当前状态有5种状态可用。相应地，可以有每码元(转变)个比特，并且映射器可接受16比特的字并将其转换成7个码元。
图6是解说3相接口中的接收机的示例的示意框图600。比较器602和解码器604被配置成提供三条传输线612a、612b和612c中的每一条传输线的状态以及这三条传输线的状态与前一码元周期中传送的状态相比而言的变化的数字表示。从所解说的示例中可以看出，可将每个连接器612a、612b或612c的电压与另两个连接器612a、612b和/或612c的电压进行比较以确定每个连接器612a、612b或612c的状态，以使得可以由解码器604基于比较器602的输出来检测并解码转变的发生。串-并转换器606组装7个连续状态，该串-并转换器产生具有7个码元的组供解映射器608处理以获得16比特数据，其可被缓冲在FIFO 610中。解码器604可包括CDR电路614，其配置成从连贯的所传送码元对之间的信令状态上的转变中提取接收时钟616。
表1
表1解说了差分接收机602的操作。在该示例中，导线状态522可以被编码在这三条导线612a、612b和612c上的电压振幅中，以使得导线的+1状态被表示为电压+V伏，导线的-1状态被表示为0伏，而未驱动状态被表示或近似为+V/2伏。特别地，表1解说了针对3导线3相极性编码系统中的每条导线522的差分接收机602的输出。接收机/解码器可被配置成针对被解码的每个码元在接收机的数字输出处输出码。
特定N线接口可以被适配成通过使用DDR时钟来提供增大的带宽，藉此新码元在发射时钟的上升沿和下降沿二者处被传送。然而，常规CDR电路可以不能够响应于DDR时钟和/或常规CDR电路可能会限制N！线或N相接口的最大可能操作速度。
图7是解说CDR电路702的示例的示意图700，其解说了来自多线接口的时钟恢复的某些方面，并且图8示出了由CDR电路702生成的特定信号的定时的示例。例如，CDR电路702可以用在将时钟信息嵌入到所传送的码元中的4线数据传输方案中。CDR电路702包括比较器704、置位-复位锁存器706、单稳元件708、第二模拟延迟设备712、和电平锁存器710。比较器704可将第一状态转变信号的第一实例(SI)720与第一状态转变信号的电平锁存实例(S)722进行比较，并且比较器704输出比较信号(NE信号)714。置位-复位锁存器706可以从比较器704接收NE信号714并提供比较信号的经滤波版本(NEFLT信号)716。第一模拟延迟设备708a可接收NEFLT信号716并产生NEFLT信号716的延迟实例作为NEDEL信号722。门控元件708b接收NEFLT信号716以及NEDEL信号722，并且输出NE1SHOT信号724。NE1SHOT信号724提供由码元810和812之间的转变来有效地触发的脉冲840(参见图8)，其中该脉冲具有由第一延迟元件708a决定的历时816。由CDR 702生成的时钟信号(SDRCLK)718在第二模拟延迟设备712的输出处获取，其接收并延迟了NE1SHOT信号724。相应地，SDRCLK 718包括脉冲842，这些脉冲842具有由第一延迟元件708a决定的历时816。置位-复位锁存器706可基于SDRCLK718的状态来被复位。电平锁存器710接收SI转变信号720并输出S转变信号的电平锁存实例722，其中该电平锁存器710由SDRCLK 718的边沿来触发。
在操作中，在当前码元(S0)810与下一码元(S1)812之间发生转变时，SI信号720的状态开始改变。当比较器704首先检测到SI 720和S 722之间的差别时，NE信号714转变为高，这使得置位-复位锁存器706被异步地置位。相应地，NEFLT信号716转变为高，并且该高状态被保持直到置位-复位锁存器706在SDRCLK 718变为高时被复位。在对于NEFLT信号716的上升的延迟响应中，SDRCLK 718转变为高状态，其中，该延迟可归因于模拟延迟元件712。
随着码元之间转变的发生，由于导线间偏斜、信号过冲、信号欠冲、串话等等，SI信号720上可能发生一个或多个中间或不确定状态。SI 720上的中间状态可以被认为是无效数据，并且这些中间状态可以引起NE信号714中的尖峰838，因为比较器704的输出返回到低状态长达短时段。尖峰838通常不影响由置位-复位锁存器706输出的NEFLT信号716，因为置位-复位锁存器706有效地从NEFLT信号716中阻挡和/或滤除了NE信号714上的尖峰838。
在NEFLT信号716的上升沿之后，单稳电路708输出NE1SHOT信号724中的高状态。单稳电路708将NE1SHOT信号724保持在高状态长达延迟P时段816后NE1SHOT信号724才回到低状态。NE1SHOT信号724上的结果所得脉冲740在由模拟延迟S元件712引起的延迟S时段818之后传播到SDRCLK信号718。SDRCLK信号718的高状态将置位-复位锁存器706复位，并且NEFLT信号716转变为低。SDRCLK信号718的高状态还启用电平锁存器710，并且SI信号720的值被输出为S信号722。
比较器704检测对应于S1码元812的S信号722何时匹配于SI信号720上的码元S1码元812，并且比较器704的输出将NE信号714驱动为低。NE1SHOT信号724上的脉冲840的后沿在由模拟延迟S元件712引起的延迟S时段818之后传播到SDRCLK信号718。当正在接收新码元S2 814时，SI信号720在SDRCLK信号718的后沿842之后其向对应于码元S2 814的值的转变。
SDRCLK 718可以被提供作为输出以同步接收设备的一个或多个功能。如本文中所讨论的，SDRCLK 718包括具有由第一延迟元件708a所决定的脉冲宽度816的脉冲序列842，并且脉冲842相对于SI信号720上的转变的定时可以由第二延迟元件712来决定。在一些实例中，附加的电路可以被提供以改进使用CDR电路702的接收机的操作。在一个示例中，可以采用负延迟电路750来为从SI信号720捕捉码元的寄存器734提供改进的建立时间。
在负延迟电路750中，nC2个元件730延迟SI信号720上的数据达延迟时段或者值H808，这产生延迟的SI信号(SIDEL信号)732。.对于4线链路，可以使用nC2＝4C2＝6个延迟元件730。SIDEL信号732由提供数据输出736的采样锁存器或寄存器734采样。采样锁存器734由NEFLT 716的上升沿806来进行时钟计时，其指示例如第一码元(S0)810向第二码元(S1)812之间的转变已经开始了。因为SIDEL信号732比SI信号720落后延迟时段或值808，所以NEFLT信号716使得寄存器734捕捉第一码元(S0)810的延迟版本。由延迟元件730提供的延迟时段的历时或值H 808有效地提供了负保持时间，并且该延迟时段或者值H 808可被配置成满足为寄存器734和/或CDR 702或负延迟电路750的其他组件指定的保持时间或者定时要求。
图9是解说根据本文所公开的某些方面配置的CDR电路902的框图900。图10是解说在典型操作条件下该CDR电路902的操作的时序图1000。CDR电路902可以与各种多线接口联用，包括使用N！编码、N相编码、以及使用码元转变时钟计时的其他编码方案的接口，包括采用单端多线通信链路的接口。
在图9中描绘的示例中，CDR电路902被适配成从在N！接口950上传送的码元序列提取时钟信息，以及在DDRX信号928上提供X时钟以及在DDRY信号948上提供互补的Y时钟。DDRX信号928的上升沿可以由外部电路用来读取或捕捉所寄存的偶数码元(SX)906，而DDRY信号948的上升沿可以被外部电路用来读取或捕捉所寄存的奇数码元(SY)908。DDRX信号928和DDRY信号948可以生成自在输入信号(SI)904中的连贯原始码元之间检测到的转变。时钟信号被编码在码元周期1040a-1040d的结束处的转变中，码元周期1040a-1040d对应于奇数码元1002、1006、1010和偶数码元1004、1008。
SX 906中的输出码元包括在所解说的偶数传输区间1040a、1040c期间在SI 904中传送的码元的所寄存副本1034、1038。例如，由一组锁存器或寄存器设备920从SI 904捕捉了S0和S2码元1004、1004，并且分别在SX 906中作为所寄存的S0和S2码元1034、1038来提供。SY 908中的输出码元是在奇数传输区间(包括所解说的奇数传输区间1040b、1040d)期间在SI 904中传送的码元的所寄存副本1032、1036。例如，由一组锁存器或寄存器设备940从SI908捕捉了S-1和S1码元1002、1006，并且分别在SY 908中作为所寄存的S-1和S1码元1032、1036被提供。寄存器设备920和940提供SI 904中的码元的经稳定和延迟的版本。
DDRX信号928的生成可以通过考虑CDR 902的特定电路系统继奇数码元(S-1)1002和下一偶数码元(S0)1004之间的转变之后的操作来理解。当码元S0 1004可能不稳定长达码元传输周期1040a的一部分1044(例如，由于在SI 904中携带码元的诸信号导线的上升和下降时间上的差别)时，在码元传输周期1040a的开始1020处发生了转变。比较逻辑910检测到S0 1004和SY信号908中提供的S-1 1002的所寄存副本1032之间的差别，其通常使用耦合到接收来自寄存器940的S-1 1002的所寄存副本1032的比较器的输出的比较器。寄存器940的操作受到生成DDRY信号948的电路系统的控制，并且这些寄存器940捕捉奇数码元1002、1006并且提供所寄存码元1032、1036。
在当前码元1004与S-1 1002的所寄存副本1032不同时，比较逻辑910所输出的NEX信号922处于逻辑高状态。在第一码元周期1040a中，例如，SY信号908反应了寄存器940输出的所寄存码元S-1 1032并且因此，用来生成DDRX 928的比较逻辑910将SI 904的值与所寄存码元S-1 1032作比较。在第一码元周期1040a的开始处，SI 904随着其从码元S-1 1002改变到S0 1004处于过渡时段1044，并且由比较逻辑910输出的NEX信号922可以具有一些过渡尖峰1046，直到SI 904达成稳定并且反映S0 1004的真实值，从而比较逻辑910所输出的NEX信号922处于稳定逻辑高状态。
当NEX信号922处于逻辑高状态时，复位条件从第一置位-复位锁存器912中被移除。然而，因为DDRX信号928(其控制第一置位-复位锁存器912的置位输入)在转变时段1044的开始1020处位于逻辑低状态，所以第一置位-复位锁存器912的输出保持在逻辑低状态。因为第一置位-复位锁存器912的输出位于逻辑低状态，所以门控逻辑门914被启用并且因此将NEX信号922作为NEXG信号924传递。由比较逻辑910检测到的在连贯码元S-1 1002和S01004之间的差别引起了NEXG信号924中的转变1014，其将第二置位-复位锁存器916置位并且将在生成DDRY信号948的电路系统中的对应的置位-复位锁存器936复位。比较逻辑910可以检测转变时段1044期间在连贯码元S-1 1002和S0 1004之间的差别。对应的NEYG信号944控制第二置位-复位锁存器916的复位输入，并且当NEXG信号924处于逻辑高状态中时，NEYG信号944处于逻辑低状态中。相应地，作为第二置位-复位锁存器916的输出提供的NEXFLT信号926被驱动为高。
由于第一延迟元件918所引入的延迟1012，DDRX信号928是NEXFLT信号926的延迟版本。第一延迟元件918可配置成在当前码元1004已稳定长达足以满足为寄存器920指定的最小建立时间的时段之后提供DDRX信号928上的上升沿。DDRX信号928上的从逻辑低状态到逻辑高状态的转变1016触发了捕捉来自SI 904的原始码元S0 1004的寄存器920。DDRX信号928上逻辑高状态的呈现将第一置位-复位锁存器912置位，藉此迫使门控逻辑914的输出成为逻辑低状态。将会领会，第一置位-复位锁存器912的输出可以被配置成使置位输入优先于复位输入。当第一置位-复位锁存器912被置位时，NEXG信号924变为低，但是第二置位-复位锁存器916将其输出维持在逻辑高状态，直到被生成DDRY信号948的电路系统复位。如将会看到的，第二置位-复位锁存器916的复位在当检测到从偶数码元1004、1008到奇数码元1006、1010的转变之后，NEYG信号944转变到逻辑高状态时发生。相应地，NEXFLT信号926保持在逻辑高状态长达等于约一个码元传输周期的历时(tSYM)。
DDRX信号928到逻辑低状态的转变被第一延迟元件918相对于NEXFLT信号926的对应转变延迟。DDRX信号928保持在逻辑高状态达等于约一个码元传输周期的历时(tSYM)，其当S0 1004稳定时在点1016开始并且当S1 1006稳定时下降。相应地，当第一锁存器912的置位输入被释放并且第一锁存器912被复位时，比较逻辑910检测不到其输入之间的差别，藉此启用门控逻辑914并且使得能够检测S1 1006和S2 1008之间的转变。
生成DDRX信号928的电路系统有效地忽视S0 1004和S1 1006之间的转变，但是在NEXFLT信号926和DDRX信号928已被生成DDRY信号948的电路系统复位之后被启用以响应于S11006和S2 1008之间的转变。如能够从时序图1000看到的，结果所得的DDRX信号926具有大约50％的占空比，并且所寄存的偶数码元1030、1034和1038能够在约等于两个码元传输周期(tSYM)的时段期间被采样。
DDRY信号948以镜像复制生成DDRX信号926的方式的方式生成。DDRY信号948的生成继在偶数码元S0 1004和下一奇数码元S1 1006之间的转变之后开始。当码元S1 1006可能不稳定长达码元传输周期1040b的一部分1048(例如，由于在SI 904中携带码元的诸信号导线的上升和下降时间上的差别)时，在码元传输周期1040b的开始1042处发生了转变。比较逻辑930检测到S1 1006和S0 1004的所寄存副本1034之间的差别。比较逻辑930可包括接收来自寄存器920的S0 1004的所寄存副本1034的多个比较器。寄存器920的操作受到生成DDRX信号928的电路系统的控制，并且这些寄存器920捕捉偶数码元1004和1008并且提供所寄存码元1034和1038。
当S1 1006与S0 1004的所寄存副本1034不同时，比较逻辑930产生处于逻辑高状态的NEY信号942。当NEY信号942处于逻辑高状态时，复位条件从第三置位-复位锁存器932中被移除。然而，因为控制第三置位-复位锁存器932的DDRY信号928在转变时段1048的开始1042处于逻辑低状态，所以第三置位-复位锁存器932的输出保持在低。第三置位-复位锁存器932的逻辑低输出启用了门控逻辑门934，其因此传递NEY信号942作为NEYG信号944。由此，比较逻辑930检测到的在连贯码元S0 1004和S1 1006之间的差别引起了NEYG信号944中的向逻辑高电平的转变1024，其将第四置位-复位锁存器936置位并且将生成DDRX信号928的电路系统中的第二置位-复位锁存器916复位。对应的NEXG信号924控制第四置位-复位锁存器936的复位输入，并且当NEYG信号944处于逻辑高状态中时，NEXG信号924处于逻辑低状态中。相应地，作为第四置位-复位锁存器936的输出提供的NEYFLT信号946被驱动为逻辑高状态。
DDRY信号948是NEYFLT信号946的延迟版本，其中DDRY信号948被延迟达第二延迟元件938引入的延迟时段1022。第二延迟元件938可配置成提供在S1 1006已稳定长达足以满足为寄存器940指定的最小建立时间的时段之后发生的在DDRY信号948上的上升沿。第二延迟元件938可以与生成DDRX信号928的电路系统中的第一延迟元件918匹配。DDRY信号948上的从逻辑低状态到逻辑高状态的转变1026触发了捕捉来自SI 904的S1 1006的寄存器940。DDRY信号948上的逻辑高状态将第一置位-复位锁存器932置位，藉此迫使门控逻辑934的输出成为逻辑低状态。将会领会，第三置位-复位锁存器932的输出可以被配置成使置位输入优先于复位输入。当第三置位-复位锁存器932被置位时，NEYG信号944变为低，但是第四置位-复位锁存器936将其输出维持在逻辑高状态，直到被生成DDRX信号928的电路系统复位。如以上所描述的，第四置位-复位锁存器936的复位在当检测到从奇数码元1006到偶数码元1008的转变之后NEXG信号924转变到逻辑高状态时发生。相应地，NEYFLT信号946保持在逻辑高状态长达约一个码元传输周期(tSYM)的历时。
DDRX信号948到逻辑低状态的转变被第二延迟元件938相对于NEYFLT信号946的对应转变地延迟。DDRY信号948保持在逻辑高状态达约一个码元传输周期(tSYM)的历时，其在当S1 1006稳定时在点1016开始并且当S2 1008稳定时下降。相应地，生成DDRY信号948的电路系统有效地忽视S1 1006和S2 1008之间的转变，并且在NEYFLT信号946和DDRY信号948已被生成DDRX信号928的电路系统复位之后响应于下一转变。如能够从时序图1000中看到的，结果所得的DDRY信号946具有大约50％的占空比，并且与DDRX信号926异相大约108°，并且所寄存的奇数码元1032和1036可用于采样达大约两个码元传输周期(tSYM)。
在系统复位之后，寄存器920、940和置位-复位锁存器912、916、932、936中的一个或多个锁存器可以被初始化以确保CDR电路902可获得“稳态”操作条件并且产生可靠的输出时钟信号928和948。在一个示例中，CDR电路902可以通过控制分别产生DDRX信号928和DDRY信号948的第二和第四置位-复位锁存器916和936的启动条件来被初始化。系统复位可以使得第一置位-复位锁存器916被保持在强制“复位”状况长达超过由第一延迟元件918提供的延迟时段(延迟S 1012)的时段，而同时又使得第二置位-复位锁存器936被保持在强制“置位”状况长达超过由第二延迟元件938提供的延迟时段(延迟S 1022)的时间段。在系统复位条件被移除的点，NEXFLT信号926和DDRX信号928处于逻辑低状态，而NEYFLT信号946和DDRY信号948处于逻辑高状态。第三置位-复位锁存器932的输出被迫使成为逻辑高状态长达至少延迟S 1022的历时，这使得门控逻辑934阻挡NEY信号942。仅在第四置位-复位锁存器936由生成DDRX信号928的电路系统的操作复位之后，NEY信号942才被传递，并且在与延迟元件938相关联的延迟S 1022期满之后，DDRY信号948随后转变为低。将会领会，NEYG信号944处于逻辑低状态，直到DDRY 948信号被转变到逻辑低状态，并且比较逻辑930已检测到寄存器920所捕获的码元值和SI 904中的当前原始码元的值之间的差别。
当系统复位被移除时，DDRX信号928处于逻辑低状态，并且保持在逻辑低状态至少长达第一延迟元件918所提供的延迟时段。相应地，一旦移除了系统复位，第一置位-复位锁存器912的输出就可以处于逻辑低状态，因为DDRX信号928持续将第一置位-复位锁存器912的“置位”输入保持在低状况，并且第一置位-复位锁存器912可以已被初始化为使其输出处于逻辑低状态，或者因为比较逻辑910可以已在系统复位被应用的时间期间复位了第一置位-复位锁存器912。即使在系统复位被移除之后第一置位-复位锁存器912的输出处于逻辑高状态，由比较逻辑910执行的对于存储在奇数码元寄存器940中的值和SI 904中的当前码元之间的差别的第一检测也会将第一置位-复位锁存器912复位，这启用了NEX信号922以控制NEXG 924的值。当比较逻辑910检测到存储在奇数码元寄存器940中的值和SI 904中的当前码元之间的差别时，第二置位-复位锁存器916被置位，并且第四置位-复位锁存器936被清除，藉此在延迟S 1022时段之后，使得DDRX信号928转换到逻辑高状态并且DDRY信号948转换到逻辑低状态。DDRX信号928的上升沿触发偶数码元寄存器912以捕捉SI 904中的当前码元。在该点，CDR 902如针对稳态操作所描述的那样行进。
将会领会，CDR 902可被配置成响应于系统复位引起寄存器920、940和/或置位-复位锁存器912、916、932、936的初始条件的其他预配置。例如，若第一和第二延迟元件918和938提供显著不同的而延迟时段，若DDRX和DDRY信号928、948的不同占空比是期望的和/或基于其他要求(包括有关提供给外部电路和设备的时钟或控制信号的要求)时，可以使用不同的启动策略。
图11是解说用于N线通信链路上的数据通信的方法的流程图1100。在步骤1102，可以从多条信号导线接收码元序列。码元序列中的每个码元是在奇数传输区间或偶数传输区间之一期间接收到的。
在步骤1104处，第一时钟信号可以生成自发生在每个奇数传输区间和连贯的偶数传输区间之间发生的该多条信号导线的信令状态上的转变。
在步骤1106处，第二时钟信号生成自发生在每个偶数传输区间和连贯的奇数传输区间之间发生的该多条信号导线的信令状态上的转变。
在步骤1108，第一时钟信号可以被用来捕捉第一组码元，该第一组码元包括该码元序列中的在偶数传输区间中接收的码元。
在步骤1110，第二时钟信号可以被用来捕捉第二组码元，该第二组码元包括该码元序列中的在奇数传输区间中接收的码元。
每个奇数传输区间之前可以紧挨着第一偶数传输区间，并且之后紧接着第二偶数传输区间。
在该码元序列中接收到的每对连贯码元可包括在奇数传输区间期间接收到的一个码元和在偶数传输区间期间接收到的一个码元。
在一些实例中，第一时钟信号中的第一边沿的定时是基于在第一码元和紧接着第一码元之后接收到的第二码元之间发生的第一转变的。第二时钟信号中的第一边沿的定时是基于在第二码元和紧接着第二码元之后接收到的第三码元之间发生的第二转变的。第一时钟信号中的第二边沿的定时可以基于第二时钟信号中的第一边沿的定时。第二时钟信号中的第二边沿的定时可以基于第一时钟信号中的第三边沿的定时。第一时钟信号中的第三边沿的定时可以基于在第三码元和紧接在第三码元之后接收到的第四码元之间发生的第三转变。
在一些示例中，生成第一时钟信号包括忽视第二转变。生成第二时钟信号可包括忽视第一转变。
在一些实例中，码元序列中的每对连贯码元包括与该多条信号导线上的不同信令状态相关联的两个码元。
在一个示例中，从该多条信号导线接收码元序列包括从该多条信号导线中的所有可能的二信号导线组合接收差分信号。该码元序列中的每个码元可以被编码在这些差分信号的信令状态的组合中。
在另一个示例中，从该多条信号导线接收码元序列包括从三条信号导线中的每条导线接收3相信号。在这三条信号导线的每一条上传送的3相信号可以相对于在其他信号导线上传送的3相信号相移120度。码元序列中的每个码元可以被编码在这三条信号导线的信令状态的组合中。
图12是解说采用处理电路1202的装置的硬件实现的简化示例的示图1200。该处理电路通常具有处理器1216，处理器1216可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路1202可以用由总线1220一般化地表示的总线架构来实现。取决于处理电路1202的具体应用和整体设计约束，总线1220可包括任何数目的互连总线和桥接器。总线1220将包括一个或多个处理器和/或硬件模块(由处理器1216、模块或电路1204、1206、1208和1210、可配置成通过连接器或导线1214通信的线接口电路1212、以及计算机可读存储介质1218表示)的各种电路链接在一起。总线1220还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器1216负责一般性处理，包括执行存储在计算机可读存储介质1218上的软件。该软件在由处理器1216执行时使处理电路1202执行上文针对任何特定装置描述的各种功能。计算机可读存储介质1218还可被用于存储由处理器1216在执行软件时操纵的数据，包括从在连接器1214上传送的码元中解码的数据。处理电路1202进一步包括模块1204、1206、1208和1210中的至少一个模块。模块1204、1206、1208和1210可以是在处理器1216中运行的软件模块、驻留/存储在计算机可读存储介质1218中的软件模块、耦合至处理器1216的一个或多个硬件模块、或其某种组合。模块1204、1206、1208和/或1210可包括微控制器指令、状态机配置参数、或其某种组合。
在一个配置中，用于无线通信的装置1200包括：配置成从多条信号导线1214接收码元序列的模块和/或电路1204，该码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收；配置成从每个奇数传输区间和连贯的偶数传输区间之间发生的该多条信号导线1214的信令状态上的转变生成第一时钟信号的模块和/或电路1206；配置成从每个偶数传输区间和连贯的奇数传输区间之间发生的该多条信号导线的信令状态上的转变生成第二时钟信号的模块和/或电路1208；以及配置成使用第一时钟信号捕捉第一组码元以及进一步配置成使用第二时钟信号捕捉第二组码元的模块和/或电路1210，其中第一组码元包括该码元序列中的在偶数传输区间中接收到的码元，第二组码元包括该码元序列中的在奇数传输区间中接收到的码元。在一个示例中，图1-4、6-7和9中所解说的电路提供了可以实现由处理电路1202所执行的各种功能的逻辑。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于...的装置”来明确叙述的。

Claims (30)

1.一种数据通信的方法，包括：
从多条信号导线接收码元序列，其中所述码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收；
从在每个奇数传输区间和连贯的偶数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第一时钟信号；
从在每个偶数传输区间和连贯的奇数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第二时钟信号；
使用所述第一时钟信号来捕捉第一组码元，所述第一组码元包括所述码元序列中的在偶数传输区间中接收到的码元；以及
使用所述第二时钟信号来捕捉第二组码元，所述第二组码元包括所述码元序列中的在奇数传输区间中接收到的码元。
2.如权利要求1所述的方法，其特征在于，每个奇数传输区间之前紧挨着第一偶数传输区间并且之后紧接着第二偶数传输区间。
3.如权利要求1所述的方法，其特征在于，在所述码元序列中接收到的每对连贯码元包括在奇数传输区间期间接收到的一个码元和在偶数传输区间期间接收到的一个码元。
4.如权利要求1所述的方法，其特征在于，所述第一时钟信号的第一边沿的定时基于在第一码元和紧随所述第一码元之后接收到的第二码元之间发生的第一转变，并且其中所述第二时钟信号中的第一边沿的定时基于在所述第二码元和紧随所述第二码元之后接收到的第三码元之间发生的第二转变。
5.如权利要求4所述的方法，其特征在于，所述第一时钟信号中的第二边沿的定时基于所述第二时钟信号中的第一边沿的定时，以及其中所述第二时钟信号中的第二边沿的定时基于所述第一时钟信号中的第三边沿的定时，所述第一时钟信号中的所述第三边沿的定时基于在所述第三码元和紧随在所述第三码元之后接收到的第四码元之间发生的第三转变。
6.如权利要求4所述的方法，其特征在于，生成所述第一时钟信号包括：
忽视所述第二转变。
7.如权利要求4所述的方法，其特征在于，生成所述第二时钟信号包括：
忽视所述第一转变。
8.如权利要求1所述的方法，其特征在于，所述码元序列中的每对连贯码元包括与所述多条信号导线上的不同信令状态相关联的两个码元。
9.如权利要求1所述的方法，其特征在于，从所述多条信号导线接收所述码元序列包括：
从所述多条信号导线中的所有可能的二信号导线组合接收差分信号，其中所述码元序列中的每个码元被编码在所述差分信号的信令状态的组合中。
10.如权利要求1所述的方法，其特征在于，从所述多条信号导线接收所述码元序列包括：
从三条信号导线中的每一者接收3相信号，其中在每个传输区间中，所述三条信号导线中的每一者处于相对于其他信号导线而言不同的信令状态中，并且其中所述码元序列中的每个码元被编码在所述三条信号导线的信令状态的组合中。
11.一种数据通信的设备，包括：
用于从多条信号导线接收码元序列的装置，其中所述码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收；
用于从在每个奇数传输区间和连贯的偶数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第一时钟信号的装置；
用于从在每个偶数传输区间和连贯的奇数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第二时钟信号的装置；
用于使用所述第一时钟信号来捕捉第一组码元的装置，所述第一组码元包括所述码元序列中的在偶数传输区间中接收到的码元；以及
用于使用所述第二时钟信号来捕捉第二组码元的装置，所述第二组码元包括所述码元序列中的在奇数传输区间中接收到的码元。
12.如权利要求11所述的设备，其特征在于，每个奇数传输区间之前紧挨着第一偶数传输区间并且之后紧接着第二偶数传输区间。
13.如权利要求11所述的设备，其特征在于，在所述码元序列中接收到的每对连贯码元包括在奇数传输区间期间接收到的一个码元和在偶数传输区间期间接收到的一个码元。
14.如权利要求11所述的设备，其特征在于，所述第一时钟信号的第一边沿的定时基于在第一码元和紧随所述第一码元之后接收到的第二码元之间发生的第一转变，并且其中所述第二时钟信号中的第一边沿的定时基于所述第二码元和紧随所述第二码元之后接收到的第三码元之间发生的第二转变。
15.如权利要求14所述的设备，其特征在于，所述第一时钟信号中的第二边沿的定时基于所述第二时钟信号中的第一边沿的定时，以及其中所述第二时钟信号中的第二边沿的定时基于所述第一时钟信号中的第三边沿的定时，所述第一时钟信号中的所述第三边沿的定时基于所述第三码元和紧随在所述第三码元之后接收到的第四码元之间发生的第三转变。
16.如权利要求14所述的设备，其特征在于，所述用于生成所述第一时钟信号的装置被适配成忽视所述第二转变。
17.如权利要求14所述的设备，其特征在于，所述用于生成所述第二时钟信号的装置被适配成忽视所述第一转变。
18.如权利要求11所述的设备，其特征在于，所述码元序列中的每对连贯码元包括与所述多条信号导线上的不同信令状态相关联的两个码元。
19.如权利要求11所述的设备，其特征在于，所述用于从所述多条信号导线接收所述码元序列的装置被配置成从所述多条信号导线中的所有可能的二信号导线组合接收差分信号，其中所述码元序列中的每个码元被编码在所述差分信号的信令状态的组合中。
20.如权利要求11所述的设备，其特征在于，所述用于从所述多条信号导线接收所述码元序列的装置被配置成从三条信号导线中的每一者接收3相信号，其中在每个传输区间中，所述三条信号导线中的每一者处于相对于其他信号导线而言不同的信令状态中，并且其中所述码元序列中的每个码元被编码在所述三条信号导线的信令状态的组合中。
21.一种接收机，包括：
配置成从多条信号导线接收信号的多个线路接口电路；以及
时钟和数据恢复电路，配置成：
从所述多条信号导线接收码元序列，其中所述码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收；
从在每个奇数传输区间和连贯的偶数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第一时钟信号；
从在每个偶数传输区间和连贯的奇数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第二时钟信号；
使用所述第一时钟信号来捕捉第一组码元，所述第一组码元包括所述码元序列中的在偶数传输区间中接收到的码元；以及
使用所述第二时钟信号来捕捉第二组码元，所述第二组码元包括所述码元序列中的在奇数传输区间中接收到的码元。
22.如权利要求21所述的接收机，其特征在于，所述第一时钟信号的第一边沿的定时基于在第一码元和紧随所述第一码元之后接收到的第二码元之间发生的第一转变，并且其中所述第二时钟信号中的第一边沿的定时基于在所述第二码元和紧随所述第二码元之后接收到的第三码元之间发生的第二转变。
23.如权利要求22所述的接收机，其特征在于，所述第一时钟信号中的第二边沿的定时基于所述第二时钟信号中的第一边沿的定时，以及其中所述第二时钟信号中的第二边沿的定时基于所述第一时钟信号中的第三边沿的定时，所述第一时钟信号中的所述第三边沿的定时基于在所述第三码元和紧随在所述第三码元之后接收到的第四码元之间发生的第三转变。
24.如权利要求22所述的接收机，其特征在于，所述第一转变被生成所述第二时钟信号的电路系统忽视，并且其中所述第二转变被生成所述第一时钟信号的电路系统忽视。
25.如权利要求21所述的接收机，其特征在于，所述码元序列中的每对连贯码元包括与所述多条信号导线上的不同信令状态相关联的两个码元。
26.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
从多条信号导线接收码元序列，其中所述码元序列中的每个码元在奇数传输区间或偶数传输区间中的一者期间被接收；
从在每个奇数传输区间和连贯的偶数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第一时钟信号；
从在每个偶数传输区间和连贯的奇数传输区间之间发生的所述多条信号导线的信令状态上的转变生成第二时钟信号；
使用所述第一时钟信号来捕捉第一组码元，所述第一组码元包括所述码元序列中的在偶数传输区间中接收到的码元；以及
使用所述第二时钟信号来捕捉第二组码元，所述第二组码元包括所述码元序列中的在奇数传输区间中接收到的码元。
27.如权利要求26所述的存储介质，其特征在于，所述第一时钟信号中的第一边沿的定时基于在第一码元和紧随所述第一码元之后接收到的第二码元之间发生的第一转变，并且其中所述第二时钟信号中的第一边沿的定时基于在所述第二码元和紧随所述第二码元之后接收到的第三码元之间发生的第二转变。
28.如权利要求27所述的存储介质，其特征在于，所述第一时钟信号中的第二边沿的定时基于所述第二时钟信号中的第一边沿的定时，以及其中所述第二时钟信号中的第二边沿的定时基于所述第一时钟信号中的第三边沿的定时，所述第一时钟信号中的所述第三边沿的定时基于在所述第三码元和紧随在所述第三码元之后接收到的第四码元之间发生的第三转变。
29.如权利要求27所述的存储介质，其特征在于，所述一条或多条指令使得所述至少一个处理电路：
当生成所述第二时钟信号时忽视所述第一转变。
30.如权利要求27所述的存储介质，其特征在于，所述一条或多条指令使得所述至少一个处理电路：
当生成所述第一时钟信号时忽视所述第二转变。
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