JP2016536842A - N階乗デュアルデータレートクロックデータリカバリ - Google Patents
N階乗デュアルデータレートクロックデータリカバリ Download PDFInfo
- Publication number
- JP2016536842A JP2016536842A JP2016518120A JP2016518120A JP2016536842A JP 2016536842 A JP2016536842 A JP 2016536842A JP 2016518120 A JP2016518120 A JP 2016518120A JP 2016518120 A JP2016518120 A JP 2016518120A JP 2016536842 A JP2016536842 A JP 2016536842A
- Authority
- JP
- Japan
- Prior art keywords
- symbols
- signal
- symbol
- clock signal
- transition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011084 recovery Methods 0.000 title claims description 11
- 230000009977 dual effect Effects 0.000 title description 3
- 230000005540 biological transmission Effects 0.000 claims abstract description 138
- 230000007704 transition Effects 0.000 claims abstract description 128
- 230000011664 signaling Effects 0.000 claims abstract description 52
- 238000004891 communication Methods 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000012545 processing Methods 0.000 claims description 26
- 239000004020 conductor Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4917—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
- H04L25/4923—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/003—Arrangements for allocating sub-channels of the transmission path
- H04L5/0053—Allocation of signaling, i.e. of overhead other than pilot signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0087—Preprocessing of received signal for synchronisation, e.g. by code conversion, pulse generation or edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Power Engineering (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
本特許出願は、いずれも本出願の譲受人に譲渡され、いずれの出願も参照により明確に本明細書に組み込まれる、2013年10月3日に出願された「N Factorial Clock And Data Recovery With Negative Hold Time Sampling」と題する仮出願第61/886,567号、および2014年4月14日に出願された「N Factorial Dual Data Rate Clock and Data Recovery」と題する非仮出願第14/252,450号の優先権を主張する。
106 通信トランシーバ
108 特定用途向けIC
110 アプリケーションプログラミングインターフェース
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
202 ICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 バス
214 アンテナ
220 通信リンク
222 順方向リンク
224 逆方向リンク
226 双方向リンク
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 バス
302 トランスミッタ
306 トランスコーダ
308 シリアライザ
310 ラインドライバ
316 終端ネットワーク
320 レシーバ
322 ラインレシーバ
324 CDR
326 デシリアライザ
328 トランスコーダ
402 マッパー
404 パラレル/シリアル変換器
406 エンコーダ
408 ドライバ
602 比較器
604 デコーダ
606 シリアル/パラレル変換器
608 デマッパー
610 FIFO
614 CDR回路
Claims (30)
- データ通信の方法であって、
シンボルのシーケンスを複数の信号ワイヤから受信するステップであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、ステップと、
各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成するステップと、
各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するステップと、
前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むステップと、
前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むステップと
を備える方法。 - 各奇数送信区間は、直前に第1の偶数送信区間があり、直後に第2の偶数送信区間がある、請求項1に記載の方法。
- シンボルの前記シーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間に受信される1つのシンボルを備える、請求項1に記載の方法。
- 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項1に記載の方法。
- 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項4に記載の方法。
- 前記第1のクロック信号を生成するステップは、
前記第2の遷移を無視するステップを備える、
請求項4に記載の方法。 - 前記第2のクロック信号を生成するステップは、
前記第1の遷移を無視するステップを備える、
請求項4に記載の方法。 - シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項1に記載の方法。
- シンボルの前記シーケンスを前記複数の信号ワイヤから受信するステップは、
前記複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信するステップを備え、シンボルの前記シーケンスの中の各シンボルは、前記差動信号のシグナリング状態の組合せに符号化される、
請求項1に記載の方法。 - シンボルの前記シーケンスを前記複数の信号ワイヤから受信するステップは、
3相信号を3本の信号ワイヤの各々から受信するステップを備え、前記3本の信号ワイヤの各々は、各送信区間中に他の信号ワイヤに対して異なるシグナリング状態にあり、シンボルの前記シーケンスの中の各シンボルは、前記3本の信号ワイヤのシグナリング状態の組合せに符号化される、
請求項1に記載の方法。 - シンボルのシーケンスを複数の信号ワイヤから受信するための手段であって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、手段と、
各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成するための手段と、
各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するための手段と、
前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むための手段と、
前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むための手段と
を備える装置。 - 各奇数送信区間は、直前に第1の偶数送信区間があり、直後に第2の偶数送信区間がある、請求項11に記載の装置。
- シンボルの前記シーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間に受信される1つのシンボルを備える、請求項11に記載の装置。
- 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項11に記載の装置。
- 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項14に記載の装置。
- 前記第1のクロック信号を生成するための前記手段は、前記第2の遷移を無視するように適合される、請求項14に記載の装置。
- 前記第2のクロック信号を生成するための前記手段は、前記第1の遷移を無視するように適合される、請求項14に記載の装置。
- シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項11に記載の装置。
- シンボルの前記シーケンスを前記複数の信号ワイヤから受信するための前記手段は、前記複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信するように構成され、シンボルの前記シーケンスの中の各シンボルは、前記差動信号のシグナリング状態の組合せに符号化される、請求項11に記載の装置。
- シンボルの前記シーケンスを前記複数の信号ワイヤから受信するための前記手段は、3相信号を3本の信号ワイヤの各々から受信するように構成され、前記3本の信号ワイヤの各々は、各送信区間中に他の信号ワイヤに対して異なるシグナリング状態にあり、シンボルの前記シーケンスの中の各シンボルは、前記3本の信号ワイヤのシグナリング状態の組合せに符号化される、請求項11に記載の装置。
- レシーバであって、
信号を複数の信号ワイヤから受信するように構成される複数のラインインターフェース回路と、
クロックデータリカバリ回路であって、
シンボルのシーケンスを前記複数の信号ワイヤから受信することであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、受信することと、
各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、
各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、
前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むことと、
前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むことと
を行うように構成されるクロックデータリカバリ回路と
を備えるレシーバ。 - 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項21に記載のレシーバ。
- 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項22に記載のレシーバ。
- 前記第1の遷移は、前記第2のクロック信号を生成する回路によって無視され、前記第2の遷移は、前記第1のクロック信号を生成する回路によって無視される、請求項22に記載のレシーバ。
- シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項21に記載のレシーバ。
- 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されると、前記少なくとも1つの処理回路に、
シンボルのシーケンスを複数の信号ワイヤから受信することであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、受信することと、
各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、
各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、
前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むことと、
前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むこととをさせる、
プロセッサ可読記憶媒体。 - 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項26に記憶媒体。
- 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項27に記載の記憶媒体。
- 前記1つまたは複数の命令は、前記少なくとも1つの処理回路に、
前記第2のクロック信号を生成する時に前記第1の遷移を無視させる、
請求項27に記載の記憶媒体。 - 前記1つまたは複数の命令は、前記少なくとも1つの処理回路に、
前記第1のクロック信号を生成する時に前記第2の遷移を無視させる、
請求項27に記載の記憶媒体。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361886567P | 2013-10-03 | 2013-10-03 | |
US61/886,567 | 2013-10-03 | ||
US14/252,450 | 2014-04-14 | ||
US14/252,450 US9178690B2 (en) | 2013-10-03 | 2014-04-14 | N factorial dual data rate clock and data recovery |
PCT/US2014/058609 WO2015050980A1 (en) | 2013-10-03 | 2014-10-01 | N factorial dual data rate clock and data recovery |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016536842A true JP2016536842A (ja) | 2016-11-24 |
JP6059404B2 JP6059404B2 (ja) | 2017-01-11 |
Family
ID=52776945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016518120A Active JP6059404B2 (ja) | 2013-10-03 | 2014-10-01 | N階乗デュアルデータレートクロックデータリカバリ |
Country Status (8)
Country | Link |
---|---|
US (1) | US9178690B2 (ja) |
EP (1) | EP3053296B1 (ja) |
JP (1) | JP6059404B2 (ja) |
KR (1) | KR101661089B1 (ja) |
CN (1) | CN105637797B (ja) |
ES (1) | ES2791781T3 (ja) |
HU (1) | HUE049862T2 (ja) |
WO (1) | WO2015050980A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9313058B2 (en) | 2013-03-07 | 2016-04-12 | Qualcomm Incorporated | Compact and fast N-factorial single data rate clock and data recovery circuits |
US9337997B2 (en) | 2013-03-07 | 2016-05-10 | Qualcomm Incorporated | Transcoding method for multi-wire signaling that embeds clock information in transition of signal state |
US9374216B2 (en) | 2013-03-20 | 2016-06-21 | Qualcomm Incorporated | Multi-wire open-drain link with data symbol transition based clocking |
US9203599B2 (en) | 2014-04-10 | 2015-12-01 | Qualcomm Incorporated | Multi-lane N-factorial (N!) and other multi-wire communication systems |
US9755818B2 (en) | 2013-10-03 | 2017-09-05 | Qualcomm Incorporated | Method to enhance MIPI D-PHY link rate with minimal PHY changes and no protocol changes |
US9735948B2 (en) | 2013-10-03 | 2017-08-15 | Qualcomm Incorporated | Multi-lane N-factorial (N!) and other multi-wire communication systems |
JP6219538B2 (ja) * | 2014-03-06 | 2017-10-25 | クアルコム,インコーポレイテッド | 複数のワイヤデータ信号のためのクロック復元回路 |
US9621332B2 (en) * | 2015-04-13 | 2017-04-11 | Qualcomm Incorporated | Clock and data recovery for pulse based multi-wire link |
US9520988B1 (en) * | 2015-08-04 | 2016-12-13 | Qualcomm Incorporated | Adaptation to 3-phase signal swap within a trio |
US9485080B1 (en) * | 2015-09-01 | 2016-11-01 | Qualcomm Incorporated | Multiphase clock data recovery circuit calibration |
US20180062887A1 (en) * | 2016-08-24 | 2018-03-01 | Qualcomm Incorporated | Using full ternary transcoding in i3c high data rate mode |
EP3529956B1 (en) * | 2016-10-24 | 2021-07-21 | Qualcomm Incorporated | Reducing transmitter encoding jitter in a c-phy interface using multiple clock phases to launch symbols |
CN111934707A (zh) | 2019-04-25 | 2020-11-13 | 恩智浦有限公司 | 数据发射代码和接口 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1385306A1 (en) * | 2002-07-22 | 2004-01-28 | Texas Instruments Limited | Method and apparatus for synchronising multiple serial datastreams in parallel |
JP2005210695A (ja) * | 2003-12-22 | 2005-08-04 | Kawasaki Microelectronics Kk | データ伝送方式およびデータ伝送回路 |
WO2008151251A1 (en) * | 2007-06-05 | 2008-12-11 | Rambus, Inc. | Techniques for multi-wire encoding with an embedded clock |
JP2010520715A (ja) * | 2007-03-02 | 2010-06-10 | クゥアルコム・インコーポレイテッド | 3相及び極性符号化されたシリアルインタフェース |
JP2011517159A (ja) * | 2008-03-05 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 多元送信機システム及び方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5959568A (en) * | 1996-06-26 | 1999-09-28 | Par Goverment Systems Corporation | Measuring distance |
JP3425905B2 (ja) | 1999-10-14 | 2003-07-14 | Necエレクトロニクス株式会社 | クロック信号抽出回路及びそれを有するパラレルディジタルインタフェース並びにクロック信号抽出方法及びそれを有するパラレルデータビット信号の同期化方法 |
US7346357B1 (en) * | 2001-11-08 | 2008-03-18 | At&T Corp. | Frequency assignment for multi-cell IEEE 802.11 wireless networks |
US7167527B1 (en) * | 2002-05-02 | 2007-01-23 | Integrated Memory Logic, Inc. | System and method for multi-symbol interfacing |
US7397848B2 (en) | 2003-04-09 | 2008-07-08 | Rambus Inc. | Partial response receiver |
DE102004013093B3 (de) | 2004-03-17 | 2005-07-21 | Infineon Technologies Ag | Empfängerschaltung für ein Gegentaktübertragungsverfahren |
US7307554B2 (en) | 2004-12-20 | 2007-12-11 | Kawasaki Microelectronics, Inc. | Parallel data transmission method and parallel data transmission system |
US20070073932A1 (en) * | 2005-09-13 | 2007-03-29 | Alcatel | Method and apparatus for a configurable data path interface |
JP4850253B2 (ja) * | 2006-09-29 | 2012-01-11 | 株式会社エヌ・ティ・ティ・ドコモ | 送信装置及び送信フレーム構成方法 |
US7881415B2 (en) | 2006-12-29 | 2011-02-01 | Atmel Corporation | Communication protocol method and apparatus for a single wire device |
US8588280B2 (en) | 2007-12-19 | 2013-11-19 | Rambus Inc. | Asymmetric communication on shared links |
US8659957B2 (en) | 2011-03-07 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
US9838226B2 (en) * | 2012-01-27 | 2017-12-05 | Apple Inc. | Methods and apparatus for the intelligent scrambling of control symbols |
US9374216B2 (en) | 2013-03-20 | 2016-06-21 | Qualcomm Incorporated | Multi-wire open-drain link with data symbol transition based clocking |
US9337997B2 (en) | 2013-03-07 | 2016-05-10 | Qualcomm Incorporated | Transcoding method for multi-wire signaling that embeds clock information in transition of signal state |
-
2014
- 2014-04-14 US US14/252,450 patent/US9178690B2/en active Active
- 2014-10-01 HU HUE14793347A patent/HUE049862T2/hu unknown
- 2014-10-01 CN CN201480054735.0A patent/CN105637797B/zh active Active
- 2014-10-01 WO PCT/US2014/058609 patent/WO2015050980A1/en active Application Filing
- 2014-10-01 EP EP14793347.7A patent/EP3053296B1/en active Active
- 2014-10-01 JP JP2016518120A patent/JP6059404B2/ja active Active
- 2014-10-01 ES ES14793347T patent/ES2791781T3/es active Active
- 2014-10-01 KR KR1020167010807A patent/KR101661089B1/ko active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1385306A1 (en) * | 2002-07-22 | 2004-01-28 | Texas Instruments Limited | Method and apparatus for synchronising multiple serial datastreams in parallel |
JP2005210695A (ja) * | 2003-12-22 | 2005-08-04 | Kawasaki Microelectronics Kk | データ伝送方式およびデータ伝送回路 |
JP2010520715A (ja) * | 2007-03-02 | 2010-06-10 | クゥアルコム・インコーポレイテッド | 3相及び極性符号化されたシリアルインタフェース |
WO2008151251A1 (en) * | 2007-06-05 | 2008-12-11 | Rambus, Inc. | Techniques for multi-wire encoding with an embedded clock |
JP2011517159A (ja) * | 2008-03-05 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 多元送信機システム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105637797B (zh) | 2019-01-04 |
JP6059404B2 (ja) | 2017-01-11 |
KR101661089B1 (ko) | 2016-09-28 |
US9178690B2 (en) | 2015-11-03 |
ES2791781T3 (es) | 2020-11-05 |
WO2015050980A1 (en) | 2015-04-09 |
CN105637797A (zh) | 2016-06-01 |
KR20160057483A (ko) | 2016-05-23 |
EP3053296B1 (en) | 2020-03-18 |
US20150098536A1 (en) | 2015-04-09 |
EP3053296A1 (en) | 2016-08-10 |
HUE049862T2 (hu) | 2020-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6059404B2 (ja) | N階乗デュアルデータレートクロックデータリカバリ | |
TWI720008B (zh) | 用於三相介面之多相位時脈資料回復 | |
US9313058B2 (en) | Compact and fast N-factorial single data rate clock and data recovery circuits | |
US9928208B2 (en) | Methods to send extra information in-band on inter-integrated circuit (I2C) bus | |
US20140254712A1 (en) | Voltage mode driver circuit for n-phase systems | |
US20150220472A1 (en) | Increasing throughput on multi-wire and multi-lane interfaces | |
US9673961B2 (en) | Multi-lane N-factorial (N!) and other multi-wire communication systems | |
JP6219538B2 (ja) | 複数のワイヤデータ信号のためのクロック復元回路 | |
US9735948B2 (en) | Multi-lane N-factorial (N!) and other multi-wire communication systems | |
US9319178B2 (en) | Method for using error correction codes with N factorial or CCI extension | |
US9490964B2 (en) | Symbol transition clocking clock and data recovery to suppress excess clock caused by symbol glitch during stable symbol period | |
KR102520096B1 (ko) | 인코딩된 멀티-레인 n-팩토리얼 및 다른 멀티-와이어 통신 시스템들 | |
KR102265187B1 (ko) | 클럭 복구 회로 | |
WO2015081120A1 (en) | N-phase phase and polarity encoded serial interface |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20160915 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161208 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6059404 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |