JP6059404B2 - Ｎ階乗デュアルデータレートクロックデータリカバリ - Google Patents

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Description

米国特許法第119条の下での優先権の主張
本特許出願は、いずれも本出願の譲受人に譲渡され、いずれの出願も参照により明確に本明細書に組み込まれる、2013年10月3日に出願された「N Factorial Clock And Data Recovery With Negative Hold Time Sampling」と題する仮出願第61/886,567号、および2014年4月14日に出願された「N Factorial Dual Data Rate Clock and Data Recovery」と題する非仮出願第14/252,450号の優先権を主張する。
本開示は、一般に、ホストプロセッサとカメラなどの周辺デバイスとの間のインターフェースに関し、より詳細には、N個のワイヤ通信インターフェース上でのダブルデータレートデータ転送のためのクロック生成を改善することに関する。
セルラー電話など、モバイルデバイスの製造業者は、モバイルデバイスの構成要素を、異なる製造業者を含む様々な供給元から取得し得る。たとえば、セルラー電話におけるアプリケーションプロセッサは第1の製造業者から取得されることがあり、セルラー電話のディスプレイは第2の製造業者から取得されることがある。アプリケーションプロセッサおよびディスプレイまたは他のデバイスは、標準ベースのまたはプロプライエタリな物理インターフェースを使用して相互接続され得る。たとえば、ディスプレイは、モバイル業界プロセッサインターフェースアライアンス(MIPI)によって規定されたディスプレイシステムインターフェース(DSI)規格に準拠するインターフェースを提供し得る。
一例では、マルチ信号データ転送システムは、3相またはN階乗(N!)の低電圧差動シグナリング(LVDS)などのマルチワイヤ差動シグナリングを使用し得、トランスコーディング(たとえば、ある符号化タイプから別の符号化タイプへのデジタル対デジタルデータ変換)は、クロック情報を別個のデータレーン(差動伝送経路)の中で送る代わりにシンボルサイクルごとにシンボル遷移を発生させることによって、シンボルクロック情報を埋め込むように実行され得る。トランスコーディングによってクロック情報を埋め込むことは、クロックとデータ信号との間のスキューを最小限に抑えるための、ならびにクロック情報をデータ信号から復元するための位相ロックループ(PLL)の必要をなくすための効果的な方法である。
モバイルデバイスの能力および機能は発達し続け、モバイルデバイスなどの中の構成要素の間で絶えず増大する帯域幅に対して、結果として生じる需要が存在する。したがって、マルチ信号ワイヤ通信リンク上のデータ転送の全般的かつ改善された信頼性において、最適化された通信に対する持続的な必要性が存在する。
本明細書で開示する実施形態は、マルチワイヤインターフェースに関するシステム、方法および装置を提供する。システム、方法および装置は、ダブルデータレートクロッキングを使用して送信されたデータの復元のための、信頼できるクロック信号を抽出し得るレシーバ回路の使用に関する。
本開示の一態様では、データ通信の方法は、シンボルのシーケンスを複数の信号ワイヤから受信することであって、シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信されることと、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数のワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数のワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを取り込むことと、第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを取り込むこととを含む。
本開示の一態様では、各奇数送信区間は、直前に第1の偶数送信区間があり、直後に第2の偶数送信区間がある。
本開示の一態様では、シンボルのシーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間中に受信される1つのシンボルを含む。
本開示の一態様では、第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づく。第2のクロック信号の中の第1のエッジのタイミングは、第2のシンボルと、第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づき得る。
本開示の一態様では、第1のクロック信号の中の第2のエッジのタイミングは、第2のクロック信号の中の第1のエッジのタイミングに基づく。第2のクロック信号の中の第2のエッジのタイミングは、第1のクロック信号の中の第3のエッジのタイミングに基づき得、ここで、第1のクロック信号の中の第3のエッジのタイミングは、第3のシンボルと、第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく。
本開示の一態様では、第1のクロック信号を生成することは、第2の遷移を無視することを含む。第2のクロック信号を生成することは、第1の遷移を無視することを含み得る。
本開示の一態様では、シンボルのシーケンスの中の連続したシンボルの各ペアは、複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む。
本開示の一態様では、シンボルのシーケンスを複数の信号ワイヤから受信することは、複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信することを含む。シンボルのシーケンスの中の各シンボルは、差動信号のシグナリング状態の組合せに符号化され得る。
本開示の一態様では、シンボルのシーケンスを複数の信号ワイヤから受信することは、3相信号を3本の信号ワイヤの各々から受信することを含み、ここで、3本の信号ワイヤの各々は、各送信区間中に他の信号ワイヤに対して異なるシグナリング状態にある。シンボルのシーケンスの中の各シンボルは、3本の信号ワイヤのシグナリング状態の組合せに符号化され得る。
本開示の一態様では、装置は、シンボルのシーケンスを複数の信号ワイヤから受信するための手段であって、シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される手段と、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成するための手段と、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するための手段と、第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを取り込むための手段と、第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを取り込むための手段とを含む。
本開示の一態様では、レシーバは、信号を複数の信号ワイヤから受信するように構成される複数のラインインターフェース回路と、CDR回路とを含む。CDR回路は、シンボルのシーケンスを複数の信号ワイヤから受信することであって、シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信されることと、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを取り込むことと、第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを取り込むこととを行うように構成され得る。
本開示の一態様では、プロセッサ可読記憶媒体は、その上に記憶された1つまたは複数の命令を有する。命令は、少なくとも1つの処理回路によって実行され得る。命令は、少なくとも1つの処理回路に、シンボルのシーケンスを複数の信号ワイヤから受信することであって、シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信されることと、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを取り込むことと、第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを取り込むこととをさせ得る。
複数の利用可能な規格のうちの1つに従って選択的に動作する集積回路(IC)デバイス間のデータリンクを使用する装置を示す図である。 ICデバイス間のデータリンクを使用する装置に関するシステムアーキテクチャを示す図である。 基本的なN!マルチワイヤインターフェースの一例を示す図である。 N相極性データエンコーダの一例を示す図である。 N相極性符号化インターフェースにおけるシグナリングを示す図である。 3相極性データデコーダを示す図である。 本明細書で開示されるいくつかの態様による、第1のクロックデータリカバリ回路を示す図である。 図7のクロックデータリカバリ回路によって生成されるいくつかの信号のタイミングを示す図である。 本明細書で開示されるいくつかの態様による、第2のクロックデータリカバリ回路を示す図である。 図9のクロックデータリカバリ回路の動作を示すタイミング図である。 本明細書で開示されるいくつかの態様による、データ通信のための方法を示すフローチャートである。 本明細書で開示されるいくつかの態様による、受信装置に関するハードウェア実装の簡略化された例を示す図である。
様々な態様が、ここで、図面を参照して説明される。以下の説明において、説明の目的のため、多数の特定の詳細が、1つまたは複数の態様の完全な理解をもたらすために記載される。しかしながら、そのような態様は、これらの特定の詳細なしで実施され得ることは、明らかであろう。
本出願で使用される時、「構成要素」、「モジュール」、「システム」などの用語は、限定はしないが、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどの、コンピュータ関連のエンティティを含むものとする。たとえば、構成要素は、限定はしないが、プロセッサ上で実行されているプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行のスレッド、プログラム、および/またはコンピュータであり得る。例として、コンピューティングデバイス上で実行されるアプリケーションと、コンピューティングデバイスの両方は、構成要素であり得る。1つまたは複数の構成要素は、実行のプロセスおよび/またはスレッド内に存在することができ、構成要素は、1つのコンピュータ上に位置することができ、および/または、2つ以上のコンピュータ間に分散され得る。加えて、これらの構成要素は、その上に記憶された様々なデータ構造を有する、様々なコンピュータ可読媒体から実行してもよい。構成要素は、ローカルシステム内、分散システム内の他の構成要素と対話し、および/または、インターネットなどのネットワークを越えて他のシステムと信号によって対話する1つの構成要素からのデータなどの、1つまたは複数のデータパケットを有する信号に従うようなローカルプロセスおよび/またはリモートプロセスによって通信することができる。
その上、「または」という用語は、排他的な「または」よりもむしろ包括的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明白でない限り、「XはAまたはBを使用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「XはAまたはBを使用する」という句は、以下の例のいずれかによって満たされる。XはAを使用する。XはBを使用する。またはXはAとBの両方を使用する。加えて、本出願および添付の特許請求の範囲で使用する冠詞「a」および「an」は、別段に規定されていない限り、または単数形を示すことが文脈から明白でない限り、概して「1つもしくは複数」を意味するものと解釈すべきである。
本発明のいくつかの態様は、電話、モバイルコンピューティングデバイス、アプライアンス、自動車用電子機器、アビオニクスシステムなどの、モバイル装置の下位構成要素である電子デバイス間に配備される通信リンクに対して適用可能であり得る。モバイル装置の例は、セルラー電話、スマートフォン、セッション開始プロトコル(SIP)電話、ラップトップ、ノートブック、ネットブック、スマートブック、携帯情報端末(PDA)、衛星ラジオ、全地球測位システム(GPS)デバイス、マルチメディアデバイス、ビデオデバイス、デジタルオーディオプレーヤ(たとえば、MP3プレーヤ)、カメラ、ゲーム機、ウェアラブルコンピューティングデバイス(たとえば、スマートウォッチ、ヘルスもしくはフィットネストラッカーなど)、アプライアンス、センサー、自動販売機、または任意の他の類似の機能デバイスを含む。
図1は、ICデバイス間で通信リンクを使用し得る装置を示す。一例では、装置100は、無線アクセスネットワーク(RAN)、コアアクセスネットワーク、インターネット、および/または別のネットワークと、RFトランシーバを介して通信するワイヤレス通信デバイスを含み得る。装置100は、処理回路102に動作可能に結合された通信トランシーバ106を含み得る。処理回路102は、特定用途向けIC(ASIC)108などの1つまたは複数のICデバイスを含み得る。ASIC108は、1つまたは複数の処理デバイス、論理回路などを含み得る。処理回路102は、処理回路102によって実行され得る命令、およびデータを保持することができるメモリ112などのプロセッサ可読ストレージを含み得、かつ/またはそれに結合され得る。処理回路102は、オペレーティングシステム、およびワイヤレスデバイスのメモリデバイス112などの記憶媒体内に存在するソフトウェアモジュールの実行をサポートし可能にするアプリケーションプログラミングインターフェース(API)110レイヤのうちの、1つまたは複数によって制御され得る。メモリデバイス112は、読取り専用メモリ(ROM)もしくはランダムアクセスメモリ(RAM)、電気的消去可能プログラマブルROM(EEPROM)、フラッシュカード、または処理システム内およびコンピューティングプラットフォーム内で使用され得る任意のメモリデバイスを含み得る。処理回路102は、装置100を構成および操作するために使用される操作パラメータおよび他の情報を保持し得るローカルデータベース114を含み得るか、またはそれにアクセスし得る。ローカルデータベース114は、データベースモジュール、フラッシュメモリ、磁気媒体、EEPROM、光媒体、テープ、ソフトディスクまたはハードディスクなどのうちの1つまたは複数を使用して実装され得る。処理回路はまた、構成要素の中でも、アンテナ122、ディスプレイ124などの外部デバイス、ボタン128、キーパッド126などのオペレータ制御装置に動作可能に結合され得る。
図2は、様々な下位構成要素を接続するために通信リンク220を使用するモバイル装置などの、装置200のいくつかの態様を示すブロック概略図200である。一例では、装置200は、通信リンク220を介してデータおよび制御情報を交換する複数のICデバイス202および230を含む。通信リンク220は、互いに極近傍に配置されるか、または装置200の異なる部分に物理的に配置されるICデバイス202および230を接続するために使用され得る。一例では、通信リンク220は、ICデバイス202および230を担持するチップキャリア、基板または回路板上に設けられ得る。別の例では、第1のICデバイス202は、フリップフォンのキーパッドセクション内に配置され得、一方、第2のICデバイス230は、フリップフォンのディスプレイセクション内に配置され得る。別の例では、通信リンク220の一部分は、ケーブル接続または光接続を含み得る。
通信リンク220は、複数のチャネル222、224および226を提供し得る。1つまたは複数のチャネル226は、双方向性であってよく、半二重モードおよび/または全二重モードで動作し得る。1つまたは複数のチャネル222および224は、一方向性であってよい。通信リンク220は、非対称であってよく、一方向において高い帯域幅を提供する。本明細書で説明する一例では、第1の通信チャネル222は順方向リンク222と呼ばれることがあり、第2の通信リンク224は逆方向リンク224と呼ばれることがある。ICデバイス202および230の両方が通信リンク222上で送信および受信するように構成される場合でも、第1のICデバイス202はホストシステムまたはトランスミッタとして指定され得、第2のICデバイス230はクライアントシステムまたはレシーバとして指定され得る。一例では、順方向リンク222は、第1のICデバイス202から第2のICデバイス230へデータを通信する時、より高いデータレートで動作し得、逆方向リンク224は、第2のICデバイス230から第1のICデバイス202へデータを通信する時、より低いデータレートで動作し得る。
ICデバイス202および230は、各々、プロセッサあるいは他の処理回路もしくは処理デバイスおよび/またはコンピューティング回路もしくはコンピューティングデバイス206、236を有し得る。一例では、第1のICデバイス202は、ワイヤレストランシーバ204およびアンテナ214を介するワイヤレス通信を維持することを含む、装置200のコア機能を実行し得、第2のICデバイス230は、ディスプレイコントローラ232を管理するかまたは動作させるユーザインターフェースをサポートし得る。一例では、第2のICデバイス230は、カメラコントローラ234を使用するカメラまたはビデオ入力デバイスの動作を制御するように適合され得る。ICデバイス202および230のうちの1つまたは複数によってサポートされる他の特徴は、キーボード、音声認識構成要素、および他の入力デバイスまたは出力デバイスを含み得る。ディスプレイコントローラ232は、液晶ディスプレイ(LCD)パネル、タッチスクリーンディスプレイ、インジケータなどのディスプレイをサポートする回路およびソフトウェアドライバを含み得る。記憶媒体208および238は、それぞれのプロセッサ206および236、ならびに/またはICデバイス202および230の他の構成要素によって使用される命令およびデータを保持するように適合された、一時的記憶デバイスおよび/または非一時的記憶デバイスを含み得る。各プロセッサ206、236およびその対応する記憶媒体208、238、ならびに他のモジュールおよび回路の間の通信は、1つまたは複数のバス212および242によって、それぞれ、容易にされ得る。
逆方向リンク224は、順方向リンク222と同じ様式で操作され得、順方向リンク222および逆方向リンク224は、同等の速度または異なる速度で送信することが可能であり得、ここで速度は、データ転送レートおよび/またはクロックレートとして表され得る。順方向および逆方向のデータレートは、アプリケーションに応じて桁が実質的に同じであるかまたは桁が異なることがある。いくつかのアプリケーションでは、単一の双方向リンク226が、第1のICデバイス202と第2のICデバイス230との間の通信をサポートし得る。順方向リンク222および/または逆方向リンク224は、たとえば、順方向リンク222および逆方向リンク224が同じ物理接続を共有し、半二重様式で動作する時、双方向モードで動作するように構成可能であり得る。一例では、通信リンク220は、工業規格または他の規格に従って第1のICデバイス202と第2のICデバイス230との間で制御情報、コマンド情報および他の情報を通信するように操作され得る。
一例では、順方向リンク222および逆方向リンク224は、ワイドビデオグラフィックスアレイ(WVGA)の毎秒80フレームのLCDドライバICをフレームバッファなしでサポートするように構成され得るか、またはそのように適合され得、ディスプレイリフレッシュのために810Mbpsでピクセルデータを配信する。別の例では、順方向リンク222および逆方向リンク224は、ダブルデータレート同期型ダイナミックランダムアクセスメモリ(SDRAM)などのダイナミックランダムアクセスメモリ(DRAM)間の通信を可能にするように構成され得るか、またはそのように適合され得る。符号化デバイス202および/または230は、クロック遷移ごとに複数のビットを符号化することができ、ワイヤの複数のセットが、SDRAMからのデータ、制御信号、アドレス信号などを送信および受信するために使用され得る。
順方向リンク222および逆方向リンク224は、特定用途向け業界規格に適合し得るか、または準拠し得る。一例では、MIPI規格は、アプリケーションプロセッサICデバイス202と、モバイルデバイス内のカメラまたはディスプレイをサポートするICデバイス230との間の物理レイヤインターフェースを定義する。MIPI規格は、モバイルデバイス用のMIPI仕様に適合する製品の動作特性を支配する仕様を含む。MIPI規格は、相補型金属酸化物半導体(CMOS)パラレルバスを使用するインターフェースを定義し得る。
図2の通信リンク220は、(N本のワイヤとして示す)複数の信号ワイヤを含むワイヤ接続バスとして実装され得る。N本のワイヤは、シンボルの中で符号化されたデータを搬送するように構成され得、ここで、クロック情報は、複数のワイヤを介して送信されるシンボルのシーケンス内に埋め込まれる。N個のワイヤインターフェースとともに使用される符号化技法の例は、N階乗(N!)符号化およびN相符号化を含む。
図3は、2つのデバイス302と320との間に設けられたN個のワイヤインターフェース300の上で使用されるN!符号化の例を示す図である。トランスミッタ302において、トランスコーダ306は、データ304およびクロック情報を、N本のワイヤ314のセットを介して送信されるべきシンボルの中で符号化するために使用され得る。クロック情報は、送信クロック312から導出され得、シグナリング状態遷移がNC2個の信号のうちの少なくとも1つの上の連続したシンボル間で発生することを確実にすることによって、NC2個の差動信号の中でN本のワイヤ314を介して送信されるシンボルのシーケンスの中で符号化され得る。N本のワイヤ314を駆動するためにN!符号化が使用される時、シンボルの各ビットは、差動ラインドライバ310のセットのうちの1つによって差動信号として送信され、ここで、ラインドライバ310のセットの中の差動ドライバは、N本のワイヤの異なるペアに結合されている。ワイヤペアの利用可能な組合せの数(NC2)は、N本のワイヤ314を介して送信され得る信号の数を決定する。シンボルの中で符号化され得るデータビット304の数は、各シンボル送信区間に対して利用可能な、利用可能なシグナリング状態の数に基づいて計算され得る。
終端インピーダンス(通常は抵抗)は、N本のワイヤ314の各々を、終端ネットワーク316の中の共通の中心点318に結合する。N本のワイヤ314のシグナリング状態が、各ワイヤに結合されている差動ドライバ310に起因すると考えられる終端ネットワーク316の中の電流の組合せを反映することが理解されよう。中心点318がヌルポイントであり、それによって、終端ネットワーク316の中の電流が中心点において互いを消去することがさらに理解されよう。
リンクの中のNC2個の信号のうちの少なくとも1つが連続したシンボルの間で遷移するので、N!符号化方式は、別個のクロックチャネルおよび/または非ゼロ復帰復号を使用する必要がない。事実上、各トランスコーダ306は、各シンボルがその直前にあるシンボルと異なるシンボルのシーケンスを生成することによって、遷移がN本のワイヤ314の上で送信されるシンボルの各ペアの間で発生することを確実にする。図3に示す例では、4本のワイヤが設けられ(N=4)、4本のワイヤは4C2=6通りの差動信号を搬送することができる。トランスコーダ306は、N本のワイヤ314の上での送信用の未加工シンボルを生成するためのマッピング方式を使用し得る。トランスコーダ306は、データビット304を遷移番号のセットにマッピングし得る。遷移番号は、選択される未加工シンボルが先行する未加工シンボルと異なるように、直前にあるシンボルの値に基づいて送信用の未加工シンボルを選択するために使用され得る。未加工シンボルは、N本のワイヤ314を介した送信用のシンボルのシーケンスを取得するために、シリアライザ308によってシリアライズされ得る。一例では、遷移番号は、連続した未加工シンボルのうちの1番目を参照して、連続した未加工シンボルのうちの2番目に対応するデータ値を探索するために使用され得る。レシーバ320において、トランスコーダ328は、たとえば、ルックアップテーブルの中で、連続した未加工シンボルのペア間の差を特徴づける遷移番号を決定するためのマッピングを使用し得る。トランスコーダ306、328は、未加工シンボルのすべての連続したペアが相異なる2シンボルを含むことに基づいて動作する。
トランスミッタ302におけるトランスコーダ306は、シンボル遷移ごとにN!-1個の利用可能なシグナリング状態の間で選択し得る。一例では、4!のシステムは、各シンボル遷移において送信されるべき次のシンボルに対して4!-1=23通りのシグナリング状態を形成する。ビットレートは、送信クロックサイクル当たりのlog2(available_states)として計算され得る。
本明細書で開示されるいくつかの態様によれば、デュアルデータレート(DDR)シグナリングは、送信クロック312の各期間の中で2つのシンボルを送信することによって、インターフェース帯域幅を増大させるために使用され得る。シンボル遷移は、ダブルデータレート(DDR)クロッキングを使用するシステムでの送信クロックの立上りエッジと立下りエッジの両方において発生する。送信クロックサイクルの中で利用可能な全状態は(NC2-1)2=(23)2=529通りであり、シンボル当たり送信され得るデータビット304の数はlog2(529)=9.047ビットとして計算され得る。
受信デバイス320は、ラインレシーバ322のセットを使用してシンボルのシーケンスを受信し、ここで、ラインレシーバ322のセットの中の各レシーバは、N本のワイヤ314のうちの1つのペア上でのシグナリング状態の差を決定する。したがって、NC2個のレシーバが使用され、ここで、Nはワイヤの数を表す。NC2個のレシーバ322は、対応する数の未加工シンボルを出力として生成する。示される4ワイヤの例では、4本のワイヤ314の上で受信される信号は、CDR324およびデシリアライザ326に供給される未加工シンボル信号332を生成するための6個のレシーバ(4C2=6)によって処理される。未加工シンボル信号332は、N本のワイヤ314のシグナリング状態の見本であり、CDR324は、未加工シンボル信号332を処理して、デシリアライザ326によって使用され得る受信クロック信号334を生成し得る。
受信クロック信号334は、トランスコーダ328によって供給される受信データ330を処理するために外部回路によって使用され得るDDRクロック信号であり得る。トランスコーダ328は、各シンボルをその直前にあるものと比較することによって、デシリアライザ326からの受信シンボルのブロックを復号する。トランスコーダ328は、トランスミッタ302に供給されたデータ304に相当する出力データ330を生成する。
いくつかの他のマルチワイヤインターフェースは、複数のワイヤを介してデータを送信するためにN相符号化を使用する。図4は、M=3およびN=3に対して構成されるMワイヤ、N相極性符号化トランスミッタの一例を示す図400である。3ワイヤ、3相エンコーダに対して開示される原理および技法は、Mワイヤ、N相極性エンコーダの他の構成に適用され得る。
N相極性符号化が使用される時、Mワイヤバス上の信号ワイヤ410a、410bおよび410cなどのコネクタは、駆動されないか、正に駆動されるか、または負に駆動され得る。非駆動信号ワイヤ410a、410bまたは410cは、高インピーダンス状態にあり得る。非駆動信号ワイヤ410a、410bまたは410cは、駆動された信号ワイヤ上にもたらされる正電圧レベルと負電圧レベルとの間の実質的に中間に存在する電圧レベルに向かって、少なくとも部分的にプルまたは駆動され得る。非駆動信号ワイヤ410a、410bまたは410cは、それを通して流れる電流を有し得ない。図4に示す例では、ドライバ408のセットは、各信号ワイヤ410a、410bおよび410cが、送信されるシンボルに対して3つの状態(+1、-1、および0として示す)のうちの1つであり得るように、各シンボル送信区間に対して各信号ワイヤ410a、410bおよび410cの状態を制御し得る。一例では、ドライバ408は、単一レベル電流モードドライバを含み得る。別の例では、ドライバ408は、2つの信号410aおよび410bの上で反対の極性の電圧を駆動し得、第3の信号410cは高インピーダンスにあり、かつ/またはグランドへプルされる。各シンボル送信区間に対して、少なくとも1つの信号が非駆動(0)状態にあり、正(+1状態)に駆動される信号の数は、負(-1状態)に駆動される信号の数に等しく、それにより、レシーバへ流れる電流の合計は常にゼロである。連続したシンボル送信区間の各ペアに対して、少なくとも1つの信号ワイヤ410a、410bまたは410cは、2つのシンボル送信区間の中で相異なる状態を有する。
図4に示す例では、16ビットデータ418がマッパー402へ入力され、マッパー402は、入力データ418を、信号ワイヤ410a、410bおよび410cを介して連続的に送信するための7シンボル412にマッピングする。7シンボル412は、たとえば、パラレル/シリアル変換器404を使用してシリアライズされ得る。3ワイヤ、3相エンコーダ406は、マッパーによって生成された7シンボル412を一回に1シンボルとして受信し、各シンボル区間に対する各信号ワイヤ410a、410bおよび410cの状態を計算する。エンコーダ406は、入力シンボルならびに信号ワイヤ410a、410bおよび410cの前の状態に基づいて、信号ワイヤ410a、410bおよび410cの状態を選択する。
Mワイヤ、N相符号化の使用により、いくつかのビットが複数のシンボルの中で符号化されることが可能になり、この場合、シンボル当たりのビットは整数でない。3ワイヤシステムの簡単な例では、同時に駆動され得る2本のワイヤの3つの利用可能な組合せが存在し、同時に駆動されるワイヤのペアに極性の2つの可能な組合せが存在し、6つの可能な状態が得られる。各遷移は現在の状態から発生するので、6つの状態のうちの5つは、遷移ごとに利用可能である。少なくとも1つのワイヤの状態が、各遷移において変化する必要がある。5つの状態に対して、log2(5)≒2.32ビットが、シンボルごとに符号化され得る。したがって、シンボル当たり2.32ビットを搬送する7シンボルが16.24ビットを符号化できるので、マッパーは、16ビットワードを受容し得、それを7シンボルに変換し得る。言い換えれば、5つの状態を符号化する7シンボルの組合せは、57(78,125)通りの順列を有する。したがって、7シンボルが使用されて、16ビットとしての216(65,536)通りの順列を符号化し得る。
図5は、円形の状態遷移図550に基づく3相変調データ符号化方式を使用するシグナリング500の一例を示す。データ符号化方式によれば、3相信号は2つの方向に回転することができ、3つの導体410a、410bおよび410cの上で送信され得る。3つの信号の各々は、導体410a、410b、410cの上で独立に駆動される。3つの信号の各々は3相信号を含み、各導体410a、410bおよび410cの上の信号は他の2つの導体410a、410bおよび410cの上の信号に対して120度位相がずれている。任意の時点において、3つの導体410a、410b、410cの各々は、状態{+1、0、-1}のうちの相異なる1つにある。任意の時点において、3ワイヤシステムにおける3つの導体410a、410b、410cの各々は、他の2本のワイヤと異なる状態にある。しかしながら、3つを越える導体すなわちワイヤが使用される時、ワイヤの2つ以上のペアは同じ状態にあってよい。示される符号化方式はまた、情報を、アクティブに+1状態および-1状態に駆動される2つの導体410a、410bおよび/または410cの極性に符号化する。極性は、示されている状態のシーケンスに関して508において示される。
示されている3ワイヤの中の任意の位相状態において、導体410a、410b、410cのうちの厳密に2つは、その位相状態に対して事実上差動信号である信号を搬送し、第3の導体410a、410bまたは410cは駆動されない。各導体410a、410b、410cに関する位相状態は、導体410a、410bまたは410cと、少なくとも1つの他の導体410a、410bおよび/または410cとの間の電圧差によって、または導体410a、410bまたは410cの中の電流フローの方向もしくは電流フローがないことによって、決定され得る。状態遷移図550に示すように、3つの位相状態(S1、S2およびS3)が定義される。信号は、位相状態S1から位相状態S2へ、位相状態S2から位相状態S3へ、および/または位相状態S3から位相状態S1へ、時計回りに循環することができ、信号は、位相状態S1から位相状態S3へ、位相状態S3から位相状態S2へ、および/または位相状態S2から位相状態S1へ、反時計回りに循環することができる。Nの他の値に関して、N個の状態間の遷移が、対応する状態図に従って随意に定義されて、状態遷移間の循環的な回転を得ることができる。
3ワイヤ、3相通信リンクの例では、状態遷移における時計回りの回転(S1〜S2)、(S2〜S3)、および/または(S3〜S1)は、論理1を符号化するために使用され得、状態遷移における反時計回りの回転(S1〜S3)、(S3〜S2)、および/または(S2〜S1)は論理0を符号化するために使用され得る。したがって、1ビットは、各遷移において、信号が時計回りに「回転する」のかそれとも反時計回りに「回転する」のかを制御することによって符号化され得る。たとえば、論理1は、3本のワイヤ410a、410b、410cが位相状態S1から位相状態S2へ遷移する時に符号化され得、論理0は、3本のワイヤ410a、410b、410cが位相状態S1から位相状態S3へ遷移する時に符号化され得る。示されている簡単な3ワイヤの例では、回転の方向は、3本のワイヤ410a、410b、410cのうちの遷移の前後で駆動されないものに基づいて、容易に決定され得る。
情報はまた、駆動される導体410a、410b、410cの極性、または2つの導体410a、410b、410cの間での電流フローの方向に符号化され得る。信号502、504、および506は、3ワイヤ、3相リンクの中の各位相状態において、それぞれ導体410a、410b、410cに印加される電圧レベルを示す。任意の時間において、第1の導体410a、410b、410cは正電圧(たとえば、+V)に結合され、第2の導体410a、410b、410cは、負電圧(たとえば、-V)に結合され、第3の導体410a、410b、410cは、開回路であってよく、または他の方法で駆動されなくてもよい。したがって、ある極性符号化状態は、第1および第2の導体410a、410b、410cの間の電流フロー、または第1および第2の導体410a、410b、410cの電圧極性によって決定され得る。いくつかの実施形態では、データの2ビットが各位相遷移において符号化され得る。デコーダは、信号の位相回転の方向を決定して第1のビットを取得することができ、第2のビットは、信号502、504および506のうちの2つの間での極性の違いに基づいて決定され得る。回転の方向を決定したデコーダは、2つのアクティブなコネクタ410a、410bおよび/もしくは410cの間に印加されている電圧の現在の位相状態および極性、または2つのアクティブな導体410a、410bおよび/もしくは410cを通る電流フローの方向を決定することができる。
本明細書で説明される3ワイヤ、3相リンクの例では、データの1ビットは、3ワイヤ、3相リンクの中の回転または位相変化に符号化され得、さらなるビットは、駆動される2本のワイヤの極性に符号化され得る。いくつかの実施形態は、現在の状態から可能な状態のいずれかへの遷移を可能にすることによって、3ワイヤ、3相符号化システムの各遷移の中で2つを越えるビットを符号化する。3つの回転位相および各位相に対する2つの極性が与えられると、現在の任意の状態から5つの状態が利用可能であるような6つの状態が定義される。したがって、シンボル(遷移)当たりlog2(5)≒2.32ビットが存在し得、マッパーは16ビットワードを受容し得、それを7シンボルに変換し得る。
図6は、3相インターフェースの中のレシーバの一例を示すブロック概略図600である。比較器602およびデコーダ604は、3本の伝送線路612a、612bおよび612cの各々の状態、および前のシンボル期間中に送信された状態と比較した3本の伝送線路の状態の変化のデジタル表現を提供するように構成される。示される例から見られ得るように、遷移の発生が比較器602の出力に基づいてデコーダ604によって検出および復号され得るように、各コネクタ612a、612bまたは612cの電圧が他の2つのコネクタ612a、612bおよび/または612cの電圧と比較されて、各コネクタ612a、612bまたは612cの状態を決定し得る。7つの連続した状態は、シリアル/パラレル変換器606によって組み立てられ、シリアル/パラレル変換器606は、FIFO610の中にバッファリングされ得る16ビットのデータを取得するためにデマッパー608によって処理されるべき7シンボルのセットを生成する。デコーダ604は、受信クロック616を、送信されたシンボルの連続したペアの間でのシグナリング状態における遷移から抽出するように構成されるCDR回路614を含み得る。
Figure 0006059404
Table 1(表1)は、差動レシーバ602の動作を示す。本例では、ワイヤの+1状態が電圧+Vボルトとして表され、ワイヤの-1状態が0ボルトとして表され、非駆動状態が+V/2ボルトとして表されるかまたは近似されるように、ワイヤ状態522は、3ワイヤ612a、612bおよび612cの上の電圧振幅に符号化され得る。詳細には、Table 1(表1)は、3ワイヤ3相極性符号化システムの中の各ワイヤ522に対する差動レシーバ602の出力を示す。レシーバ/デコーダは、復号された各シンボルに対して、レシーバのデジタル出力部においてコードを出力するように構成され得る。
いくつかのN個のワイヤインターフェースは、DDRクロッキングの使用を通じて帯域幅の増大をもたらすように適合され得、それによって、新しいシンボルが送信クロックの立上りエッジと立下りエッジの両方において送信される。しかしながら、従来のCDR回路は、DDRクロッキングに応答できないことがあり、かつ/または従来のCDR回路は、N!ワイヤまたはN相のインターフェースの最大可能な動作速度を制限することがある。
図7は、マルチワイヤインターフェースからのクロック復元のいくつかの態様を示すCDR回路702の一例を示す概略図700であり、図8は、CDR回路702によって生成されるいくつかの信号のタイミングの一例を示す。CDR回路702は、たとえば、クロック情報を送信シンボルの中に埋め込む4ワイヤデータ伝送方式において使用され得る。CDR回路702は、比較器704、セットリセットラッチ706、ワンショット要素708、第2のアナログ遅延デバイス712、およびレベルラッチ710を含む。比較器704は、第1の状態遷移信号の第1のインスタンス(SI)720と第1の状態遷移信号のレベルラッチされたインスタンス(S)722とを比較し得、比較器704は、比較信号(NE信号)714を出力する。セットリセットラッチ706は、NE信号714を比較器704から受信し得、比較信号のフィルタリングされたバージョン(NEFLT信号)716を提供する。第1のアナログ遅延デバイス708aは、NEFLT信号716を受信し得、NEFLT信号716の遅延したインスタンスをNEDEL信号722として生成し得る。ゲーティング要素708bは、NEFLT信号716およびNEDEL信号722を受信し、NE1SHOT信号724を出力する。NE1SHOT信号724は、事実上シンボル810と812との間の遷移によってトリガされたパルス840(図8参照)を提供し、ここで、パルスは、第1の遅延要素708aによって決定される継続時間816を有する。CDR702によって生成されるクロック信号(SDRCLK)718は、NE1SHOT信号724を受信し遅延させる第2のアナログ遅延デバイス712の出力において得られる。したがって、SDRCLK718は、第1の遅延要素708aによって決定される継続時間816を有するパルス842を含む。セットリセットラッチ706は、SDRCLK718の状態に基づいてリセットされ得る。レベルラッチ710は、SI遷移信号720を受信し、S遷移信号としてのレベルラッチされたインスタンス722を出力し、ここで、レベルラッチ710はSDRCLK718のエッジによってトリガされる。
動作においては、現在のシンボル(S0)810と次のシンボル(S1)812との間で遷移が発生した時、SI信号720の状態が変化し始める。比較器704が最初にSI720とS722との間の差を検出した時、NE信号714がハイに遷移し、セットリセットラッチ706を非同期にセットする。したがって、NEFLT信号716はハイに遷移し、このハイ状態は、SDRCLK718がハイになる時にセットリセットラッチ706がリセットされるまで維持される。SDRCLK718は、NEFLT信号716の立上りに遅延して応答してハイ状態に遷移し、ここで、遅延は、アナログ遅延要素712に起因する。
シンボル間の遷移が発生する時、ワイヤ間のスキュー、信号のオーバーシュート、信号のアンダーシュート、クロストークなどにより、1つまたは複数の中間的または不確かな状態がSI信号720の上に発生することがある。SI720上の中間状態は無効なデータとして見なされてよく、短い時間期間の間に比較器704の出力がロー状態に向かって戻る時、これらの中間状態はNE信号714においてスパイク838を引き起こすことがある。セットリセットラッチ706がNE信号714上のスパイク838をNEFLT信号716から効果的にブロックおよび/または遮断するので、スパイク838は、通常、セットリセットラッチ706によって出力されるNEFLT信号716に影響を及ぼさない。
NEFLT信号716の立上りエッジの後、ワンショット回路708は、NE1SHOT信号724においてハイ状態を出力する。ワンショット回路708は、NE1SHOT信号724がロー状態に戻る前に、遅延P期間816にわたってNE1SHOT信号724をハイ状態において維持する。NE1SHOT信号724上の得られたパルス840は、アナログ遅延S要素712によってもたらされる遅延S期間818の後のSDRCLK信号718に伝搬する。SDRCLK信号718のハイ状態はセットリセットラッチ706をリセットし、NEFLT信号716がローに遷移する。SDRCLK信号718のハイ状態はまた、レベルラッチ710をイネーブルし、SI信号720の値がS信号722として出力される。
比較器704は、S1シンボル812に対応するS信号722がSI信号720上のシンボルS1シンボル812と一致する時を検出し、比較器704の出力がNE信号714をローに駆動する。NE1SHOT信号724上でのパルス840の後方エッジは、アナログ遅延S要素712によってもたらされる遅延S期間818の後のSDRCLK信号718に伝搬する。新しいシンボルS2 814が受信されると、SDRCLK信号718の後方エッジ842の後、SI信号720は、シンボルS2 814に対応する値へのその遷移を始める。
SDRCLK718は、受信デバイスの1つまたは複数の機能を同期させるための出力として提供されてよい。本明細書で説明するように、SDRCLK718は、第1の遅延要素708aによって決定されるパルス幅816を有するパルス842のシーケンスを含み、SI信号720上での遷移に対するパルス842のタイミングは、第2の遅延要素712によって決定され得る。いくつかの事例では、さらなる回路がCDR回路702を使用するレシーバの動作を改善するために設けられてよい。一例では、負の遅延回路750が、シンボルをSI信号720から取り込むレジスタ734のためのセットアップタイムを改善するために使用され得る。
負の遅延回路750の中で、nC2個の要素730は、SI信号720上のデータを遅延期間すなわち値H808だけ遅延させ、遅延したSI信号(SIDEL信号)732を生成する。4ワイヤリンクに対して、nC2=4C2=6個の遅延要素730が使用され得る。SIDEL信号732は、データ出力736を提供するサンプリングラッチすなわちレジスタ734によってサンプリングされる。サンプリングラッチ734は、たとえば、第1のシンボル(S0)810から第2のシンボル(S1)812への間の遷移が始まったことを示すNEFLT716の立上りエッジ806によってクロッキングされる。SIDEL信号732が遅延期間すなわち値808だけSI信号720に遅れているので、NEFLT信号716は、レジスタ734に第1のシンボル(S0)810の遅延したバージョンを取り込ませる。遅延要素730によってもたらされる遅延期間すなわち値H808としての継続時間は、負のホールドタイムを効果的にもたらし、遅延期間すなわち値H808は、レジスタ734および/またはCDR702もしくは負の遅延回路750の他の構成要素に対して規定されるホールドタイムまたはタイミング要件を満たすように構成され得る。
図9は、本明細書で開示されるいくつかの態様に従って構成されるCDR回路902を示すブロック図900である。図10は、典型的な動作状態の下でのCDR回路902の動作を示すタイミング図1000である。CDR回路902は、シングルエンドのマルチワイヤ通信リンクを使用するインターフェースを含めて、N!符号化、N相符号化、およびシンボル遷移クロッキングを使用する他の符号化方式を使用するインターフェースを含む様々なマルチワイヤインターフェースとともに使用され得る。
図9に示す例では、CDR回路902は、N!インターフェース950を介して送信されたシンボルのシーケンスからクロック情報を抽出し、DDRX信号928上のXクロックおよびDDRY信号948上の相補的なYクロックを提供するように適合される。DDRX信号928の立上りエッジは、登録偶数シンボル(SX)906を読み取るまたは取り込むために外部回路によって使用され得、DDRY信号948の立上りエッジは、登録奇数シンボル(SY)908を読み取るまたは取り込むために外部回路によって使用され得る。DDRX信号928およびDDRY信号948は、入力信号(SI)904の中の連続した未加工シンボル間で検出される遷移から生成され得る。クロック情報は、奇数シンボル1002、1006、1010および偶数シンボル1004、1008に対応する、シンボル期間1040a〜1040dの終わりにおける遷移の中で符号化される。
SX906における出力シンボルは、示される偶数送信区間1040a、1040cの中でSI904において送信されたシンボルの登録コピー1034、1038を含む。たとえば、S0およびS2シンボル1004、1008は、ラッチすなわちレジスタデバイス920のセットによってSI904から取り込まれ、それぞれ、登録S0およびS2シンボル1034、1038としてSX906の中に提供される。SY908における出力シンボルは、示される奇数送信区間1040b、1040dを含む奇数送信区間の中でSI904において送信されたシンボルの登録コピー1032、1036である。たとえば、S-1およびS1シンボル1002、1006は、ラッチすなわちレジスタデバイス940のセットによってSI904から取り込まれ、それぞれ、登録S-1およびS1シンボル1032、1036としてSY908の中に提供される。レジスタデバイス920および940は、SI904におけるシンボルの安定化され遅延したバージョンを提供する。
DDRX信号928の生成は、奇数シンボル(S-1)1002と次の偶数シンボル(S0)1004との間の遷移の後に続く、CDR902のいくつかの回路の動作を考察することによって理解され得る。たとえば、SI904の中でシンボルを搬送する信号ワイヤの立上り時間および立下り時間の差に起因して、シンボルS0 1004がシンボルの送信期間1040aの一部分1044に対して不安定であり得る時、遷移がシンボル送信期間1040aの開始1020において発生する。比較論理910は、通常、S-1 1002の登録コピー1032をレジスタ940から受信する比較器の出力に結合される比較器を使用して、S0 1004と、SY信号908において提供されるS-1 1002の登録コピー1032との間の差を検出する。レジスタ940の動作は、DDRY信号948を生成する回路によって制御され、これらのレジスタ940は、奇数シンボル1002、1006を取り込み、登録シンボル1032、1036を提供する。
現在のシンボル1004がS-1 1002の登録コピー1032と異なる時、比較論理910によって出力されるNEX信号922は論理ハイ状態にある。第1のシンボル期間1040aの中で、たとえば、SY信号908は、レジスタ940によって出力される登録シンボルS-1 1032を反映し、したがって、DDRX928を生成するために使用される比較論理910は、SI904の値を登録シンボルS-1 1032と比較する。第1のシンボル期間1040aの始まりにおいて、SI904はシンボルS-1 1002からS0 1004へ変化するような遷移期間1044にあり、比較論理910によって出力されるNEX信号922が安定な論理ハイ状態にあるようにSI904が安定に達しS0 1004の真の値を反映するまで、比較論理910によって出力されるNEX信号922は、いくつかの遷移スパイク1046を有することがある。
NEX信号922が論理ハイ状態にある時、リセット状態は第1のセットリセットラッチ912から解消される。ただし、第1のセットリセットラッチ912のセット入力を制御するDDRX信号928が遷移期間1044の開始1020において論理ロー状態にあるので、第1のセットリセットラッチ912の出力は論理ロー状態のままである。第1のセットリセットラッチ912の出力が論理ロー状態にあるので、ゲーティング論理ゲート914はイネーブルされ、したがって、NEX信号922をNEXG信号924として伝達する。比較論理910によって検出される連続したシンボルS-1 1002とS0 1004との間の差により、第2のセットリセットラッチ916をセットし、DDRY信号948を生成する回路の中の対応するセットリセットラッチ936をリセットするNEXG信号924における遷移1014が生じる。比較論理910は、遷移期間1044の中で、連続したシンボルS-1 1002とS0 1004との間の差を検出し得る。対応するNEYG信号944は、第2のセットリセットラッチ916のリセット入力を制御し、NEXG信号924が論理ハイ状態にある時、NEYG信号944は論理ロー状態にある。したがって、第2のセットリセットラッチ916の出力として提供されるNEXFLT信号926は、ハイに駆動される。
第1の遅延要素918によって挿入される遅延1012のために、DDRX信号928はNEXFLT信号926の遅延したバージョンである。第1の遅延要素918は、現在のシンボル1004がレジスタ920に対して規定された最小限のセットアップタイムを満たすために十分な時間期間にわたって安定であった後に発生する、DDRX信号928上の立上りエッジを提供するように構成され得る。DDRX信号928上での論理ロー状態から論理ハイ状態への遷移1016は、未加工シンボルS0 1004をSI904から取り込むレジスタ920をトリガする。論理ハイ状態がDDRX信号928上に存在することは、第1のセットリセットラッチ912をセットし、それによって、ゲーティング論理914の出力を論理ロー状態になるように強制する。第1のセットリセットラッチ912の出力が、セット入力をリセット入力よりも優先させるように構成され得ることが理解されよう。第1のセットリセットラッチ912がセットされると、NEXG信号924はローに進むが、第2のセットリセットラッチ916は、DDRY信号948を生成する回路によってリセットされるまでその出力を論理ハイ状態に維持する。見られるように、第2のセットリセットラッチ916のリセットは、偶数シンボル1004、1008から奇数シンボル1006、1010への遷移の検出の後、NEYG信号944が論理ハイ状態に遷移する時に発生する。したがって、NEXFLT信号926は、約1シンボルの送信期間に等しい継続時間(tSYM)にわたって論理ハイ状態のままである。
DDRX信号928の論理ロー状態への遷移は、第1の遅延要素918によってNEXFLT信号926の対応する遷移に対して遅延される。DDRX信号928は、S0 1004が安定である時の点1016において始まり、S1 1006が安定である時に立ち下がる、約1シンボルの送信期間に等しい継続時間(tSYM)にわたって論理ハイ状態のままである。したがって、比較論理910は、第1のラッチ912のセット入力が解放された時と、第1のラッチ912がリセットされた時との間のその入力の差を検出せず、それによって、ゲーティング論理914およびS1 1006とS2 1008との間の遷移の検出をイネーブルする。
DDRX信号928を生成する回路は、S0 1004とS1 1006との間の遷移を効果的に無視するが、NEXFLT信号926およびDDRX信号928がDDRY信号948を生成する回路によってリセットされた後のS1 1006とS2 1008との間の遷移に対処するためにイネーブルされる。タイミング図1000から見られ得るように、得られたDDRX信号926は、近似的に50%のデューティサイクルを有し、登録偶数シンボル1030、1034および1038は、2シンボルの送信期間(tSYM)にほぼ等しい時間期間中にサンプリングされ得る。
DDRY信号948は、DDRX信号926を生成する方式を模倣する方式で生成される。DDRY信号948の生成は、偶数シンボルS0 1004と次の奇数シンボルS1 1006との間の遷移の後に続いて始まる。たとえば、SI904の中でシンボルを搬送する信号ワイヤの立上り時間および立下り時間の差に起因して、シンボルS1 1006がシンボルの送信期間1040bの一部分1048に対して不安定であり得る時、遷移がシンボル送信期間1040bの開始1042において発生する。比較論理930は、S1 1006と、S0 1004の登録コピー1034との間の差を検出する。比較論理930は、S0 1004の登録コピー1034をレジスタ920から受信する複数の比較器を含んでよい。レジスタ920の動作は、DDRX信号928を生成する回路によって制御され、これらのレジスタ920は、偶数シンボル1004および1008を取り込み、登録シンボル1034および1038を提供する。
比較論理930は、S1 1006がS0 1004の登録コピー1034と異なる時に論理ハイ状態にあるNEY信号942を生成する。NEY信号942が論理ハイ状態にある時、リセット状態は第3のセットリセットラッチ932から解消される。ただし、第3のセットリセットラッチ932のセット入力を制御するDDRY信号948が遷移期間1048の開始1042において論理ロー状態にあるので、第3のセットリセットラッチ932の出力はローのままである。第3のセットリセットラッチ932の論理ロー出力は、ゲーティング論理934をイネーブルし、したがって、NEY信号942をNEYG信号944として伝達する。したがって、比較論理930によって検出される連続したシンボルS0 1004とS1 1006との間の差により、第4のセットリセットラッチ936をセットし、DDRX信号928を生成する回路の中の第2のセットリセットラッチ916をリセットするNEYG信号944における論理ハイレベルへの遷移1024が生じる。対応するNEXG信号924は、第4のセットリセットラッチ936のリセット入力を制御し、NEYG信号944が論理ハイ状態にある時、NEXG信号924は論理ロー状態にある。したがって、第4のセットリセットラッチ936の出力として提供されるNEYFLT信号946は、論理ハイ状態に駆動される。
DDRY信号948は、NEYFLT信号946の遅延したバージョンであり、ここで、DDRY信号948は、第2の遅延要素938によって挿入される遅延期間1022だけ遅延される。第2の遅延要素938は、S1 1006がレジスタ940に対して規定された最小限のセットアップタイムを満たすために十分な時間期間にわたって安定であった後に発生する、DDRY信号948上の立上りエッジを提供するように構成され得る。第2の遅延要素938は、DDRX信号928を生成する回路の中の、第1の遅延要素918に整合され得る。DDRY信号948上での論理ロー状態から論理ハイ状態への遷移1026は、S1 1006をSI904から取り込むレジスタ940をトリガする。DDRY信号948上の論理ハイ状態は、第3のセットリセットラッチ932をセットし、それによって、ゲーティング論理934の出力を論理ロー状態になるように強制する。第3のセットリセットラッチ932の出力が、セット入力をリセット入力よりも優先させるように構成され得ることが理解されよう。第3のセットリセットラッチ932がセットされると、NEYG信号944はローに進むが、第4のセットリセットラッチ936は、DDRX信号928を生成する回路によってリセットされるまでその出力を論理ハイ状態に維持する。上述されたように、第4のセットリセットラッチ936のリセットは、奇数シンボル1006から偶数シンボル1008への遷移の検出の後、NEXG信号924が論理ハイ状態に遷移する時に発生する。したがって、NEYFLT信号946は、約1シンボルの送信期間(tSYM)の継続時間にわたって論理ハイ状態のままである。
DDRY信号948の論理ロー状態への遷移は、第2の遅延要素938によってNEYFLT信号946の対応する遷移に対して遅延される。DDRY信号948は、S1 1006が安定である時の点1026において始まり、S2 1008が安定である時に立ち下がる、約1シンボルの送信期間(tSYM)としての継続時間にわたって論理ハイ状態のままである。したがって、DDRY信号948を生成する回路は、S1 1006とS2 1008との間の遷移を効果的に無視し、NEYFLT信号946およびDDRY信号948がDDRX信号928を生成する回路によってリセットされた後の次の遷移に応答する。タイミング図1000から見られ得るように、得られたDDRY信号946は、近似的に50%のデューティサイクルを有し、DDRX信号926と約180°位相がずれており、登録奇数シンボル1032および1036は、約2シンボルの送信期間(tSYM)にわたってサンプリングのために利用可能である。
システムリセットの後、レジスタ920、940およびセットリセットラッチ912、916、932、936のうちの1つまたは複数は、CDR回路902が「定常状態」の動作状態に到達し確かな出力クロック信号928および948を生成することを確実にするように初期化され得る。一例では、CDR回路902は、それぞれDDRX信号928およびDDRY信号948を生成する第2および第4のセットリセットラッチ916および936のスタートアップ状態を制御することによって、初期化されてよい。システムリセットにより、第1のセットリセットラッチ916が、第1の遅延要素918によってもたらされる遅延期間(遅延S1012)を越える時間期間にわたって強制された「リセット」状態に保持され得、第2のセットリセットラッチ936が、第2の遅延要素938によってもたらされる遅延期間(遅延S1022)を越える時間期間にわたって強制された「セット」状態に保持され得る。システムリセット状態が解消される間際に、NEXFLT信号926およびDDRX信号928は論理ロー状態にあり、NEYFLT信号946およびDDRY信号948は論理ハイ状態にある。少なくとも遅延S1022の継続時間にわたって、第3のセットリセットラッチ932の出力が論理ハイ状態になるように強制され、ゲート論理934にNEY信号942をブロックさせる。NEY信号942は、第4のセットリセットラッチ936がDDRX信号928を生成する回路の動作によってリセットされた後でのみ伝達され、DDRY信号948は、その後、遅延要素938と関連した遅延S1022が満了した後にローに遷移する。DDRY948信号が論理ロー状態に遷移し比較論理930がレジスタ920によって取り込まれるシンボルの値とSI904における現在の未加工シンボルの値との間の差を検出するまで、NEYG信号944が論理ロー状態にあることが理解されよう。
DDRX信号928は、システムリセットが解消された時に論理ロー状態にあり、少なくとも第1の遅延要素918によってもたらされる遅延期間にわたって論理ロー状態のままである。したがって、DDRX信号928が第1のセットリセットラッチ912の「セット」入力をロー状態に保持し続け、第1のセットリセットラッチ912がその出力を論理ロー状態にして初期化され得るので、またはシステムリセットが適用された時間中に比較論理910が第1のセットリセットラッチ912をリセットし得るので、第1のセットリセットラッチ912の出力は、システムリセットの解消の時に論理ロー状態にあり得る。たとえシステムリセットが解消された後に第1のセットリセットラッチ912の出力が論理ハイ状態にあったとしても、奇数シンボルのレジスタ940に記憶されている値とSI904における現在のシンボルとの間の差の比較論理910による最初の検出は、第1のセットリセットラッチ912をリセットし、NEX信号922がNEXG924の値を制御できるようになる。比較論理910が奇数シンボルのレジスタ940に記憶されている値とSI904における現在のシンボルとの間の差を検出した時、第2のセットリセットラッチ916がセットされ、第4のセットリセットラッチ936はクリアされ、それによって、遅延S1022期間の後、DDRX信号928を論理ハイ状態に遷移させDDRY信号948を論理ロー状態に遷移させる。DDRX信号928の立上りエッジは、偶数シンボルのレジスタ912をSI904における現在のシンボルを取り込むようにトリガする。この時点において、CDR902は定常状態の動作に関して説明されたように進む。
CDR902が、レジスタ920、940および/またはセットリセットラッチ912、916、932、936のシステムリセットに応じた初期状態の他の事前構成をもたらすように構成されてよいことが理解されよう。たとえば、第1および第2の遅延要素918および938が実質的に異なる遅延期間をもたらす場合、DDRXおよびDDRY信号928、948に対して異なるデューティサイクルが望まれ、および/または外部の回路およびデバイスへ供給されるクロックまたは制御信号に関係する要件を含む他の要件に基づく場合、異なるスタートアップ方式が使用されてよい。
図11は、N個のワイヤ通信リンク上のデータ通信のための方法を示すフローチャート1100である。ステップ1102において、シンボルのシーケンスは、複数の信号ワイヤから受信され得る。シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される。
ステップ1104において、第1のクロック信号は、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から生成され得る。
ステップ1106において、第2のクロック信号は、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から生成される。
ステップ1108において、第1のクロック信号が使用されて、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを取り込み得る。
ステップ1110において、第2のクロック信号が使用されて、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを取り込み得る。
各奇数送信区間は、直前に第1の偶数送信区間があり得、直後に第2の偶数送信区間があり得る。
シンボルのシーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間中に受信される1つのシンボルを含み得る。
いくつかの事例では、第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づく。第2のクロック信号の中の第1のエッジのタイミングは、第2のシンボルと、第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づき得る。第1のクロック信号の中の第2のエッジのタイミングは、第2のクロック信号の中の第1のエッジのタイミングに基づき得る。第2のクロック信号の中の第2のエッジのタイミングは、第1のクロック信号の中の第3のエッジのタイミングに基づき得る。第1のクロック信号の中の第3のエッジのタイミングは、第3のシンボルと、第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づき得る。
いくつかの例では、第1のクロック信号を生成することは、第2の遷移を無視することを含む。第2のクロック信号を生成することは、第1の遷移を無視することを含み得る。
いくつかの事例では、シンボルのシーケンスの中の連続したシンボルの各ペアは、複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む。
一例では、シンボルのシーケンスを複数の信号ワイヤから受信することは、複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信することを含む。シンボルのシーケンスの中の各シンボルは、差動信号のシグナリング状態の組合せに符号化され得る。
別の例では、シンボルのシーケンスを複数の信号ワイヤから受信することは、3相信号を3本の信号ワイヤの各々から受信することを含む。3本の信号ワイヤの各々の上で送信される3相信号は、他の信号ワイヤ上で送信される3相信号に対して120度だけ位相シフトされ得る。シンボルのシーケンスの中の各シンボルは、3本の信号ワイヤのシグナリング状態の組合せに符号化され得る。
図12は、処理回路1202を使用する装置のためのハードウェア実装の簡略化された例を示す図1200である。処理回路は、一般に、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ、シーケンサ、および状態機械のうちの1つまたは複数を含み得るプロセッサ1216を有する。処理回路1202は、バス1220によって概して表されるバスアーキテクチャを用いて実装され得る。バス1220は、処理回路1202の具体的な用途および全体的な設計制約に応じて、任意の数の相互接続バスおよびブリッジを含み得る。バス1220は、プロセッサ1216、モジュールまたは回路1204、1206、1208、および1210、コネクタまたはワイヤ1214を介して通信するように構成可能なラインインターフェース回路1212、ならびにコンピュータ可読記憶媒体1218によって表される、1つもしくは複数のプロセッサおよび/またはハードウェアモジュールを含む様々な回路を互いにリンクする。バス1220はまた、タイミングソース、周辺機器、電圧調整器、および電力管理回路などの様々な他の回路をリンクし得、これらの回路は当技術分野でよく知られており、したがってこれ以上は説明しない。
プロセッサ1216は、コンピュータ可読記憶媒体1218上に記憶されたソフトウェアの実行を含む、全般的な処理を担当する。ソフトウェアは、プロセッサ1216によって実行される時、処理回路1202に任意の特定の装置について上記で説明した様々な機能を実行させる。コンピュータ可読記憶媒体1218はまた、ソフトウェアを実行する時にコネクタ1214を介して送信されたシンボルから復号されるデータを含む、プロセッサ1216によって操作されるデータを記憶するために使用され得る。処理回路1202は、モジュール1204、1206、1208、および1210のうちの少なくとも1つをさらに含む。モジュール1204、1206、1208、および1210は、プロセッサ1216内で動作しコンピュータ可読記憶媒体1218に存在する/記憶されるソフトウェアモジュール、プロセッサ1216に結合された1つもしくは複数のハードウェアモジュール、またはそれらの何らかの組合せであってよい。モジュール1204、1206、1208、および/または1210は、マイクロコントローラ命令、状態機械構成パラメータ、またはそれらの何らかの組合せを含んでよい。
一構成では、ワイヤレス通信のための装置1200は、シンボルのシーケンスを複数の信号ワイヤ1214から受信するように構成されるモジュールおよび/または回路1204を含み、シンボルのシーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信され、モジュールおよび/または回路1206は、各奇数送信区間と、引き続く偶数送信区間との間で発生する複数の信号ワイヤ1214のシグナリング状態における遷移から、第1のクロック信号を生成するように構成され、モジュールおよび/または回路1208は、各偶数送信区間と、引き続く奇数送信区間との間で発生する複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するように構成され、モジュールおよび/または回路1210は、偶数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第1のセットを、第1のクロック信号を使用して取り込むように構成され、奇数送信区間中に受信されるシンボルのシーケンスの中のシンボルを含むシンボルの第2のセットを、第2のクロック信号を使用して取り込むようにさらに構成される。一例では、図1〜図4、図6〜図7および図9に示す回路は、処理回路1202によって実行される様々な機能を実施し得る論理を備える。
開示されたプロセスにおけるステップの特定の順序または階層は、例示的な手法の説明であることを理解されたい。設計上の選好に基づいて、プロセスにおけるステップの特定の順序または階層が並べ替えられ得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示したものであり、提示された特定の順序または階層に限定されることを意味するものではない。
前の説明は、いかなる当業者も本明細書に記載された様々な態様を実施することが可能になるように提供される。これらの態様への様々な修正形態は当業者には容易に明らかであり、本明細書で定義された一般的な原理は他の態様に適用され得る。したがって、特許請求の範囲は本明細書に示された態様に限定されるものではなく、文言通りの特許請求の範囲に整合するすべての範囲を与えられるべきであり、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「1つまたは複数の」を意味するものである。特に別段の定めがない限り、「いくつか(some)」という用語は、1つまたは複数を指す。当業者に知られているか、または後で知られることになる、本開示全体にわたって記載された様々な態様の要素に対するすべての構造的および機能的な均等物は、参照により本明細書に明確に組み込まれ、特許請求の範囲によって包含されるものである。その上、本明細書で開示された内容は、そのような開示が特許請求の範囲において明確に列挙されているかどうかにかかわらず、公に供されるものではない。いかなるクレーム要素も、要素が「ための手段」という語句を使用して明確に列挙されていない限り、ミーンズプラスファンクションとして解釈されるべきではない。
102 処理回路
106 通信トランシーバ
108 特定用途向けIC
110 アプリケーションプログラミングインターフェース
112 メモリデバイス
114 ローカルデータベース
122 アンテナ
124 ディスプレイ
126 キーパッド
128 ボタン
202 ICデバイス
204 ワイヤレストランシーバ
206 プロセッサ
208 記憶媒体
210 物理レイヤドライバ
212 バス
214 アンテナ
220 通信リンク
222 順方向リンク
224 逆方向リンク
226 双方向リンク
230 ICデバイス
232 ディスプレイコントローラ
234 カメラコントローラ
236 プロセッサ
238 記憶媒体
240 物理レイヤドライバ
242 バス
302 トランスミッタ
306 トランスコーダ
308 シリアライザ
310 ラインドライバ
316 終端ネットワーク
320 レシーバ
322 ラインレシーバ
324 CDR
326 デシリアライザ
328 トランスコーダ
402 マッパー
404 パラレル/シリアル変換器
406 エンコーダ
408 ドライバ
602 比較器
604 デコーダ
606 シリアル/パラレル変換器
608 デマッパー
610 FIFO
614 CDR回路

Claims (25)

  1. データ通信の方法であって、
    シンボルのシーケンスを複数の信号ワイヤから受信するステップであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、ステップと、
    各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成するステップと、
    各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するステップと、
    前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むステップと、
    前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むステップとを備え、
    シンボルの前記シーケンスの中の各シンボルは、対応する送信区間に対して前記複数の信号ワイヤのシグナリング状態を定義し、
    データは、シンボルの前記シーケンスの中の連続したシンボルの各ペアにおける、シンボル間の値の差に符号化される、
    方法。
  2. 各奇数送信区間は、直前に第1の偶数送信区間があり、直後に第2の偶数送信区間がある、請求項1に記載の方法。
  3. シンボルの前記シーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間に受信される1つのシンボルを備える、請求項1に記載の方法。
  4. 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項1に記載の方法。
  5. 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項4に記載の方法。
  6. シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項1に記載の方法。
  7. シンボルの前記シーケンスを前記複数の信号ワイヤから受信するステップは、
    前記複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信するステップであって、シンボルの前記シーケンスの中の各シンボルは、前記差動信号のシグナリング状態の組合せに符号化される、ステップと、
    シンボルの前記シーケンスの中の連続したシンボルのペア間の値の差を、遷移番号を使用して表現するステップと、
    前記遷移番号をトランスコードして出力データを生成するステップと
    を備える、請求項1に記載の方法。
  8. シンボルの前記シーケンスを前記複数の信号ワイヤから受信するステップは、
    3相信号を3本の信号ワイヤの各々から受信するステップを備え、前記3本の信号ワイヤの各々の上で、前記3相信号は、各送信区間中に他の信号ワイヤに対して異なる位相状態にあり、シンボルの前記シーケンスの中の各シンボルは、前記3本の信号ワイヤのシグナリング状態の組合せに符号化される、
    請求項1に記載の方法。
  9. シンボルのシーケンスを複数の信号ワイヤから受信するための手段であって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、手段と、
    各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成するための手段と、
    各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成するための手段と、
    前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むための手段と、
    前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むための手段とを備え、
    シンボルの前記シーケンスの中の各シンボルは、対応する送信区間に対して前記複数の信号ワイヤのシグナリング状態を定義し、
    データは、シンボルの前記シーケンスの中の連続したシンボルの各ペアにおける、シンボル間の値の差に符号化される、
    装置。
  10. 各奇数送信区間は、直前に第1の偶数送信区間があり、直後に第2の偶数送信区間がある、請求項9に記載の装置。
  11. シンボルの前記シーケンスの中で受信される連続したシンボルの各ペアは、奇数送信区間中に受信される1つのシンボルおよび偶数送信区間に受信される1つのシンボルを備える、請求項9に記載の装置。
  12. 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項9に記載の装置。
  13. 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項12に記載の装置。
  14. シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項9に記載の装置。
  15. シンボルの前記シーケンスを前記複数の信号ワイヤから受信するための前記手段は、前記複数の信号ワイヤのうちの2つの信号ワイヤのすべての可能な組合せの中からの差動信号を受信するように構成され、シンボルの前記シーケンスの中の各シンボルは、前記差動信号のシグナリング状態の組合せに符号化され、前記装置は、
    データをシンボルの前記シーケンスから復号するための手段をさらに備え、データを復号するための前記手段は、シンボルの前記シーケンスの中の連続したシンボルのペア間の値の差を、遷移番号を使用して表現するように構成され、データを復号するための前記手段は、出力データを前記遷移番号から生成するように構成されるトランスコーダを含む、
    請求項9に記載の装置。
  16. シンボルの前記シーケンスを前記複数の信号ワイヤから受信するための前記手段は、3相信号を3本の信号ワイヤの各々から受信するように構成され、前記3本の信号ワイヤの各々の上で、前記3相信号は、各送信区間中に他の信号ワイヤに対して異なる位相状態にあり、シンボルの前記シーケンスの中の各シンボルは、前記3本の信号ワイヤのシグナリング状態の組合せに符号化される、請求項10に記載の装置。
  17. レシーバであって、
    信号を複数の信号ワイヤから受信するように構成される複数のラインインターフェース回路と、
    クロックデータリカバリ回路であって、
    シンボルのシーケンスを前記複数の信号ワイヤから受信することであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、受信することと、
    各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、
    各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、
    前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むことと、
    前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むこととを行うように構成され、
    シンボルの前記シーケンスの中の各シンボルは、対応する送信区間に対して前記複数の信号ワイヤのシグナリング状態を定義し、
    データは、シンボルの前記シーケンスの中の連続したシンボルの各ペアにおける、シンボル間の値の差に符号化される、
    クロックデータリカバリ回路と
    を備えるレシーバ。
  18. 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項17に記載のレシーバ。
  19. 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項18に記載のレシーバ。
  20. 前記第1の遷移は、前記第2のクロック信号を生成する回路によって無視され、前記第2の遷移は、前記第1のクロック信号を生成する回路によって無視される、請求項18に記載のレシーバ。
  21. シンボルの前記シーケンスの中の連続したシンボルの各ペアは、前記複数の信号ワイヤ上の異なるシグナリング状態に関連付けられた2つのシンボルを含む、請求項17に記載のレシーバ。
  22. 1つまたは複数の命令を有するプロセッサ可読記憶媒体であって、前記1つまたは複数の命令が、少なくとも1つの処理回路によって実行されると、前記少なくとも1つの処理回路に、
    シンボルのシーケンスを複数の信号ワイヤから受信することであって、シンボルの前記シーケンスの中の各シンボルは、奇数送信区間または偶数送信区間のうちの1つの中で受信される、受信することと、
    各奇数送信区間と、引き続く偶数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第1のクロック信号を生成することと、
    各偶数送信区間と、引き続く奇数送信区間との間で発生する前記複数の信号ワイヤのシグナリング状態における遷移から、第2のクロック信号を生成することと、
    前記第1のクロック信号を使用して、偶数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第1のセットを取り込むことと、
    前記第2のクロック信号を使用して、奇数送信区間中に受信されるシンボルの前記シーケンスの中のシンボルを備えるシンボルの第2のセットを取り込むこととをさせ、
    シンボルの前記シーケンスの中の各シンボルは、対応する送信区間に対して前記複数の信号ワイヤのシグナリング状態を定義し、
    データは、シンボルの前記シーケンスの中の連続したシンボルの各ペアにおける、シンボル間の値の差に符号化される、
    非一時的プロセッサ可読記憶媒体。
  23. 前記第1のクロック信号の中の第1のエッジのタイミングは、第1のシンボルと、前記第1のシンボルの直後に受信される第2のシンボルとの間で発生する第1の遷移に基づき、前記第2のクロック信号の中の第1のエッジのタイミングは、前記第2のシンボルと、前記第2のシンボルの直後に受信される第3のシンボルとの間で発生する第2の遷移に基づく、請求項22に非一時的プロセッサ可読記憶媒体。
  24. 前記第1のクロック信号の中の第2のエッジのタイミングは、前記第2のクロック信号の中の前記第1のエッジの前記タイミングに基づき、前記第2のクロック信号の中の第2のエッジのタイミングは、前記第1のクロック信号の中の第3のエッジのタイミングに基づき、前記第1のクロック信号の中の前記第3のエッジの前記タイミングは、前記第3のシンボルと、前記第3のシンボルの直後に受信される第4のシンボルとの間で発生する第3の遷移に基づく、請求項23に記載の非一時的プロセッサ可読記憶媒体。
  25. さらに、シンボルの前記シーケンスの中の各シンボルは、対応する送信区間に対して前記複数の信号ワイヤのシグナリング状態を定義し、データは、シンボルの前記シーケンスの中の連続したシンボルの各ペアにおける、シンボル間の値の差に符号化される、請求項1に記載の方法。
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