KR20150126906A - N-페이즈 시스템들을 위한 전압 모드 드라이버 회로 - Google Patents

N-페이즈 시스템들을 위한 전압 모드 드라이버 회로 Download PDF

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KR20150126906A
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철규 이
조지 앨런 와일리
쇼이치로 센고쿠
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퀄컴 인코포레이티드
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Abstract

데이터 송신, 특히 전자 기기 내에서 2 개의 디바이스들 간의 데이터 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명되어 있다. 송신 라인들은 송신 라인들이 달리 구동되지 않을 때 N-페이즈 극성 인코딩된 송신기에서 선택적으로 종단된다. 데이터는 복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 맵핑된다. 심볼들의 시퀀스는 3 개의 신호들로 인코딩된다. 3 개의 단자들 각각은 단자가 달리 구동되지 않을 때 트랜지스터들이 임퍼던스들의 쌍을 통하여 제 1 및 제 2 전압 레벨들로 단자를 커플링하게 활성화되도록 구동될 수도 있다. 그 후, 단자는 중간 전압 레벨을 향하여 풀링되는 한편 단자는 송신 라인에 원하는 임피던스 레벨을 제공한다.

Description

N-페이즈 시스템들을 위한 전압 모드 드라이버 회로{VOLTAGE MODE DRIVER CIRCUIT FOR N-PHASE SYSTEMS}
본 출원은 미국 특허청에 2013 년 3월 7일자로 제출된 미국 특허 가출원 번호 제61/774,425호의 이익을 우선권으로 주장하며, 그 전체 내용을 여기서는 참조로서 포함한다.
본 개시물은 일반적으로 고속 데이터 통신들에 관한 것이고, 보다 구체적으로는, 전자 디바이스들의 컴포넌트들, 특히 멀티 페이즈 인코딩 및 디코딩 간에 비대칭 통신들에 관한 것이다.
고속 인터페이스들은 모바일 무선 디바이스들 및 다른 복잡한 장치들의 컴포넌트들과 회로들 간에 빈번하게 이용된다. 예를 들어, 특정 디바이스들은 통신 링크들을 통하여 서로 상호작용하는 프로세싱, 통신들, 저장 및/또는 디스플레이 디바이스들을 포함할 수도 있다. SDRAM (synchronous dynamic random access memory) 을 포함하는 이들 디바이스들 중 일부는 프로세서 클록 레이트에서 데이터를 제공 또는 소모하고 정보를 제어할 수 있다. 디스플레이 제어기들과 같은 다른 디바이스들은 비교적 낮은 비디오 리플레시 레이트들에서 여러 데이터 양들을 요구할 수도 있다.
고속 인터페이스들은 종종 클록 스큐에 의해 제한되며, 간섭을 받는다. 고주파수 신호들은 종종 임계 신호들에 공통 모드 거부를 제공하기 위한 차동 인터페이스들을 이용하여 송신된다. 와이드 데이터 및 제어 버스들 상에서 큰 양의 데이터를 송신 및 수신하는 메모리 디바이스들과 같은 디바이스들에 있어서, 인터페이스들은 고가일 수도 있고 상당한 전력을 소모할 수도 있으며 회로 기판 상에서 상당한 면적을 차지할 수도 있다.
여기에 개시된 실시형태들은 하나 이상의 데이터 링크들을 통하여 통신적으로 커플링되고 전자 장치에서 공동 위치될 수도 있는 2 개의 디바이스들 사이에서 통신하기 위한 시스템들, 방법들 및 장치들을 제공한다.
본 개시물의 일 양태에서, 데이터 트랜스퍼를 위한 방법은 복수의 와이어들 상에서 송신되는 심볼들의 시퀀스에 데이터를 맵핑하는 단계, 3 개의 신호들에서 심볼들의 시퀀스를 인코딩하는 단계, 및 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하는 단계를 포함한다. 3 개의 신호들 각각은 송신될 각각의 심볼에 대해 3 페이즈들 중 하나에 있을 수도 있다. 3 개의 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있을 수도 있다. 3 개의 단자들 각각을 구동하는 것은, 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하여, 제 1 트랜지스터가 턴온할 때, 단자가 제 1 전압 레벨을 향하여 구동되게 된다. 3 개의 단자들 각각을 구동하는 것은, 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하여, 제 2 트랜지스터가 턴온할 때, 단자가 제 2 전압 레벨을 향하여 구동되게 된다. 3 개의 단자들 각각을 구동하는 것은 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 1 트랜지스터와 제 2 트랜지스터를 턴오프하는 것을 포함할 수도 있다.
본 개시물의 일 양태에서, 제 1 트랜지스터와 제 2 트랜지스터 양쪽 모두가 턴 오프될 때, 제 3 단자는 제 3 전압 레벨을 향하여 드리프트한다. 제 3 전압 레벨은 제 1 전압 레벨과 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재할 수도 있다.
본 개시물의 일 양태에서, 3 개의 단자들 각각을 구동하는 것은 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때, 제 3 트랜지스터를 턴온하고, 제 4 트랜지스터를 턴온하는 것을 포함한다. 제 3 트랜지스터가 턴온하고 제 4 트랜지스터가 턴온할 때 단자는 제 3 전압 레벨을 향하여 풀링된다. 제 3 전압 레벨은 제 1 전압 레벨과 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재한다. 3 개의 신호들 중 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 제 3 트랜지스터와 제 4 트랜지스터는 턴오프될 수도 있다. 제 3 트랜지스터를 턴온하는 것은 대응하는 단자로 하여금, 제 1 임피던스를 통하여 제 1 전압에 커플링되게 하고, 제 4 트랜지스터를 턴온하는 것은 제 2 임피던스를 통하여 제 2 전압에 커플링되게 한다. 제 1 임피던스와 제 2 임피던스는 단자에서 원하는 임피던스를 제공하도록 선택될 수도 있다.
본 개시물의 일 양태에서, 정보는 심볼들의 시퀀스에서의 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩된다. 송신되는 각각의 심볼에 대하여, 3 개의 신호들 중 2 개의 신호들은 제 1 페이즈 또는 제 2 페이즈에 있고, 정보는 2 개의 신호들의 상대 극성으로 인코딩될 수도 있다.
본 개시물의 일 양태에서, 장치는, 복수의 와이어들 상에서 송신되는 심볼들의 시퀀스에 데이터를 맵핑하는 수단, 3 개의 신호들에서 심볼들의 시퀀스를 인코딩하는 수단, 및 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하는 수단을 포함한다. 3 개의 신호들 각각은 송신될 각각의 심볼에 대해 3 페이즈들 중 하나에 있다. 3 개의 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있을 수도 있다. 3 개의 단자들 각각을 구동하는 수단은, 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하여, 제 1 트랜지스터가 턴온할 때, 단자가 제 1 전압 레벨을 향하여 구동되게 되며, 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하여, 제 2 트랜지스터가 턴온할 때, 단자가 제 2 전압 레벨을 향하여 구동되게 되며, 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 1 트랜지스터와 제 2 트랜지스터를 턴오프하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 송신기는 복수의 와이어들 상에서 송신되는 심볼들의 시퀀스에 데이터를 맵핑하고, 3 개의 신호들에서 심볼들의 시퀀스를 인코딩하도록 구성되는 프로세싱 회로, 및 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하도록 구성되는 라인 드라이버를 포함한다. 3 개의 신호들 각각은 송신되는 각각의 심볼에 대해 3 페이즈들 중 하나에 있다. 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있다. 각각의 심볼 간격 동안에 3 개의 단자들 중 하나를 구동하는 것은, 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하여, 제 1 트랜지스터가 턴온할 때, 단자가 제 1 전압 레벨을 향하여 구동되게 하는 것; 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하여, 제 2 트랜지스터가 턴온할 때, 단자가 제 2 전압 레벨을 향하여 구동되게 하는 것, 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 1 트랜지스터와 제 2 트랜지스터를 턴오프하는 것 중 하나를 포함할 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체는 하나 이상의 명령들을 저장 또는 유지한다. 적어도 하나의 프로세싱 회로에 의해 실행될 때, 명령들은 적어도 하나의 프로세싱 회로로 하여금, 복수의 와이어들 상에서 송신되는 심볼들의 시퀀스에 데이터를 맵핑하게 하고, 3 개의 신호들에서 심볼들의 시퀀스를 인코딩하게 하고, 그리고 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하게 할 수도 있다. 3 개의 신호들 각각은 송신될 각각의 심볼에 대해 3 페이즈들 중 하나에 있을 수도 있다. 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있을 수도 있다. 각각의 단자에 대하여, 단자는 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하여, 제 1 트랜지스터가 턴온할 때, 단자가 제 1 전압 레벨을 향하여 구동되게 되며, 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하여, 제 2 트랜지스터가 턴온할 때, 단자가 제 2 전압 레벨을 향하여 구동되게 되며, 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 1 트랜지스터와 제 2 트랜지스터를 턴오프함으로써 구동될 수도 있다.
도 1 은 장치 내의 디바이스들 간의 N-페이즈 극성 인코딩된 데이터 링크를 채용하는 장치를 나타낸다.
도 2 는 N-페이즈 극성 인코딩된 데이터 링크를 채용한 장치에 대한 시스템 아키텍쳐를 나타낸다.
도 3 은 N-페이즈 극성 데이터 인코더의 일 예를 나타낸다.
도 4 는 N-페이즈 극성 인코딩된 인터페이스에서의 시그널링을 나타낸다.
도 5 는 3-와이어, 3-페이즈 통신 링크의 예에서 상태 트랜지션들을 나타내는 상태도이다.
도 6 은 3-페이즈 극성 데이터 디코더를 나타낸다.
도 7 은 M-와이어, N-페이즈 극성 데이터 인코딩을 위한 드라이버를 나타낸다.
도 8 은 각각의 상태에 대해 구동되는 2 쌍의 와이어들을 갖는 6 개의 와이어들을 이용하여 심볼들을 송신하는 인코더의 모델을 보여주는 개략도이다.
도 9 는 3-페이즈 극성 인코딩 회로의 모델을 보여주는 개략도이다.
도 10 은 차동 신호들을 송신하는데 이용되는 통상의 물리적 계층 드라이버를 나타낸다.
도 11 은 3-페이즈 시스템에서의 신호 와이어를 구동하는데 이용되는 라인 인터페이스들의 예들을 나타낸다.
도 12 는 데이터 트랜스퍼 방법을 나타내는 플로우도이다.
도 13 은 N-페이즈 극성 인코딩된 신호의 송신기에 대한 하드웨어 구현의 일 예를 나타내는 다이어그램이다.
이제, 도면들을 참조하여 여러 양태들이 설명된다. 다음의 설명에서, 설명의 목적으로, 하나 이상의 양상들의 완전한 이해를 제공하기 위해 다양한 특정한 세부사항들이 제시된다. 그러나, 이러한 양상(들)은 이러한 특정한 세부사항들이 없이 구현될 수도 있음이 자명할 수도 있다.
본 출원에서 사용되는 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같지만 이에 제한되지 않는 컴퓨터 관련 엔터티를 포함하도록 의도된다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 애플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 2 이상의 컴퓨터들 사이에서 분산될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수 있다. 컴포넌트들은 하나 이상의 데이터 패킷들, 예컨대, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터를 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
추가로, 용어 "또는 (or)" 은 배타적인 "또는" 보다 포괄적인 "또는" 을 의미하도록 의도된다. 즉, 달리 특정되지 않거나 문맥에서 명확하지 않다면, 구절 "X 는 A 또는 B 를 채용한다" 는 임의의 자연스럽고 포괄적인 치환들을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 채용한다" 는 하기의 경우들 중 임의의 것에 의해 만족된다 : X 는 A 를 채용한다; X 는 B 를 채용한다; 또는 X 는 A 와 B 양자를 채용한다. 추가로, 본 출원 및 청구항들에서 이용되는 것과 같은 관사 "a" 및 "an" 는 달리 특정되지 않거나 문맥에서 단수 형태인 것으로 명확히 지시되지 않았다면 "하나 이상 (one or more)" 을 의미하도록 일반적으로 간주되어야 한다.
특정 개시된 예들은 복수의 컨덕터들 (즉, M 개의 컨덕터들 또는 와이어들) 을 포함하는 멀티-페이즈 데이터 인코딩 및 디코딩 방법들을 채용하는 시스템들 및 장치에 관한 것이다. M 개의 컨덕터들은 통상적으로 3 개 이상의 컨덕터들을 포함하며, 각각의 컨덕터는 와이어로서 지칭될 수도 있지만, M 개의 컨덕터들은 회로 보드 상의 또는 반도체 집적 회로 (IC) 디바이스의 전도성 층 내의 전도성 트레이스들을 포함할 수도 있다. M 개의 컨덕터들은 복수의 송신 그룹들로 나누어질 수도 있으며, 각각의 그룹은 송신될 데이터의 블록의 일부분을 인코딩한다. N-페이즈 인코딩 방식이 정의되며, 여기에서 데이터의 비트들이 M 개의 컨덕터들에 대한 페이즈 트랜지션들 및 극성 변화들로 인코딩된다. 일 예에서, 3-와이어 시스템에 대한 N-페이즈 인코딩 방식은 3 개의 페이즈 상태들 및 2 개의 극성들을 포함할 수도 있으며, 각각의 상태로부터 6 개의 상태들 및 5 개의 가능한 트랜지션들을 제공한다. 결정적 전압 및/또는 전류 변화들이 검출 및 디코딩되어 M 개의 컨덕터들로부터 데이터가 추출된다. 디코딩은 독립적인 컨덕터들 또는 컨덕터들의 쌍에 의존하지 않고, 타이밍 정보는 M 개의 컨덕터들에서 페이즈 및/또는 극성 트랜지션들로부터 직접 도출될 수도 있다. N-페이즈 극성 데이터 트랜스퍼는 임의의 시그널링 인터페이스, 이를 테면, 예를 들어, 전기적, 광학적 및 무선 주파수 (RF) 인터페이스들에 적용될 수 있다.
본 발명의 특정 양태들은 전자 컴포넌트들 간에 배치된 통신 링크들에 적용가능할 수도 있으며, 이 전자 컴포넌트는 디바이스의 서브컴포넌트들, 이를 테면, 전화기, 모바일 컴퓨팅 디바이스들, 가전 제품들, 오토모바일 전자기기들, 항공 전자기기들 등을 포함할 수도 있다. 도 1 을 참조하여 보면, 예를 들어, M-와이어, N-페이즈 인코딩을 채용한 장치 (100) 는 장치 (100) 의 동작을 제어하도록 구성되는 프로세싱 회로 (102) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 내에서 소프트웨어 애플리케이션들에 액세스하여 실행시키고 논리 회로들 및 다른 디바이스들을 제어할 수도 있다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 통신 트랜시버 (106) 를 통하여 통신하는 무선 통신 디바이스를 포함할 수도 있다. 통신 트랜시버 (106) 는 프로세싱 회로 (102) 에 동작가능하게 커플링될 수도 있다. 프로세싱 회로 (102) 는 하나 이상의 IC 디바이스들, 이를 테면, 응용 주문형 IC (ASIC) (108) 를 포함할 수도 있다. ASIC (108) 은 하나 이상의 프로세싱 디바이스들, 논리 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행가능할 수도 있는 명령들 및 데이터를 유지할 수도 있는 프로세서 판독가능 저장부 (112) 를 포함하고/하거나 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 저장부 (112) 내에 상주하는 소프트웨어 모듈의 실행을 가능하게 하고 지원하는 애플리케이션 프로그래밍 인터페이스 (API)(110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 저장부 (112) 는 ROM (read-only memory) 또는 RAM (random-access memory), EEPROM (electrically erasable programmable read-only memory), 플래시 메모리 디바이스, 또는 프로세싱 시스템 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하고/하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈 또는 서버, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 오퍼레이터 제어장치, 예컨대 버튼 (128) 및 키패드 (126) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 무선 모바일 디바이스, 모바일 전화, 모바일 컴퓨팅 시스템, 무선 전화, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스들, 등등과 같은 장치의 특정 양태들을 도시하는 블록 개략도 (200) 이다. 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함할 수도 있다. 통신 링크 (220) 는 서로 근접하게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치된 IC 디바이스들 (202 및 230) 을 접속하는데 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 전화의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 통신 링크 (220) 의 일부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 포함할 수도 있다. 하나 이상의 채널 (226) 은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널들 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭적이며, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본원에 기술된 일 예에서, 제 1 통신 채널 (222) 은 순방향 링크 (222) 로 지칭될 수도 있는 반면, 제 2 통신 채널 (224) 은 역방향 링크 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (220) 를 통해 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 마스터 및/또는 송신기로서 지정될 수도 있고, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 슬레이브 및/또는 수신기로서 지정될 수도 있다. 일 예에서, 순방향 링크 (222) 는 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있지만, 역방향 링크 (224) 는 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 포함할 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있지만, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있고, 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어할 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시장치들 등등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세싱 회로들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세싱 회로 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이하게 될 수도 있다.
역방향 링크 (224) 는 순방향 링크 (222) 와 동일한 방식으로 동작될 수도 있다. 순방향 링크 (222) 와 역방향 링크 (224) 는 대등한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기의 오더들에 의해 실질적으로 동일하거나 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 링크 (226) 는 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 간의 통신들을 지원할 수도 있다. 순방향 링크 (222) 및/또는 역방향 링크 (224) 는 예컨대, 순방향 및 역방향 링크들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다.
특정 예들에서, 역방향 링크 (224) 는 동기화 목적을 위하여, 제어 목적을 위하여, 전력 관리를 용이하게 하기 위하여 및/또는 설계의 간략화를 위하여 순방향 링크 (222) 로부터 클록 신호를 유도한다. 클록 신호는 순방향 링크 (222) 상에서 신호들을 송신하는데 이용되는 심볼 클록의 주파수를 분할함으로써 얻어지는 주파수를 가질 수도 있다. 심볼 클록은 순방향 링크 (222) 상에서 송신되는 심볼들에서 슈퍼임포즈되거나 또는 달리 인코딩될 수도 있다. 심볼 클록의 파생 물인 클록 신호의 이용은 송신기들 및 수신기들 (트랜시버들 (210, 240)) 의 고속 동기화를 허용하고, 트레이닝 및 동기화를 가능하게 하는 프레이밍에 대한 필요 없이 데이터 신호들의 고속 시작 및 정지를 가능하게 한다.
특정 예들에서, 단일의 쌍방향 링크 (226) 는 제 1 프로세싱 디바이스 (202) 와 제 2 프로세싱 디바이스 (230) 사이의 통신들을 지원할 수도 있다. 일부 인스턴스들에서, 제 1 프로세싱 디바이스 (202) 와 제 2 프로세싱 디바이스 (230) 는 프로세싱 디바이스와 메모리 디바이스들, 이를 테면, DRAM (dynamic random access memory) 사이에 전송되는 데이터, 어드레스 및 제어 신호들의 인코딩 및 디코딩을 제공한다.
일 예에서, 버스들 (212 및/또는 242) 중 하나 이상은 M-와이어, N-페이즈 인코딩 기술을 이용하여 DDR (double data rate) SDRAM 에 대한 액세스를 제공할 수도 있다. N-페이즈 극성 인코딩 디바이스들 (210 및/또는 240) 은 트랜지션 당 다수의 비트들을 인코딩할 수 있고, 와이어들의 다수의 세트들은 SDRAM 으로부터의 데이터, 제어 신호들, 어드레스 신호들 등을 송신 및 수신하는데 이용될 수 있다.
다른 예에서, 통신 링크 (220) 는 고속 디지털 인터페이스, 이를 테면, MDDI (mobile display digital interface) 를 포함하고, 하나 이상의 데이터 링크들 (222, 224 및 226) 은 N-페이즈 극성 인코딩을 이용할 수도 있다. 트랜시버들 (210 및 240) 은 통신 링크 (20) 상에서 송신되는 데이터를 인코딩 및 디코딩할 수도 있다. N-페이즈 극성 인코딩의 사용은 고속 데이터 전송을 제공하고, 다른 인터페이스들의 전력의 1/2 또는 그 미만을 소비할 수도 있는데, 이는 더 적은 드라이버들이 N-페이즈 극성 인코딩된 데이터 링크들 (220) 에서 활성이기 때문이다. N-페이즈 극성 인코딩 디바이스들 (210 및/또는 240) 은 통신 링크 (220) 에서의 트랜지션 마다 다수의 비트들을 인코딩할 수 있다. 일 예에서, 3-페이즈 및 극성 인코딩의 조합은 프레임 버퍼 없이 제 2 LCD 드라이버 IC 마다 WVGA (wide video graphics array) 80 개 프레임들을 지원하는데 사용될 수도 있어, 디스플레이 리프레시를 위해 810 Mbps 에서 픽셀 데이터를 전달한다.
여기에 개시된 특정 양태들에 따르면, M-와이어, N-페이즈 극성 통신 링크의 특징들은 변화하는 동작적 요건들 및 상황들을 수용하도록 동적으로 변경될 수도 있다. 예를 들어, N-페이즈 신호를 송신하는데 이용되는 와이어들의 수는 보다 높은 가용 대역폭을 얻기 위해 증가될 수도 있고/있거나 N-페이즈 신호를 송신하는데 이용되는 와이어들의 수는 IC 디바이스들 (202 및 230) 에 의한 전력 소모를 감소시킥키기 위해 감소될 수도 있다. N-페이즈 신호를 일 방향으로 송신하는데 이용되는 와이어들의 수는 N-페이즈 신호를 다른 일 방향으로 송신하는데 이용되는 와이어들의 수에 독립적으로 적응될 수도 있다. 물리적 계층 드라이버들 (210 및 240) 에서의 수신 회로들 및 송신 회로들은 통신 링크들 (220) 이 하이버네이션 또는 파워 온 후에 활성화될 때 송신되는 제어 정보를 이용하여 구성될 수도 있다. 제어 정보는 미리 정의된 프로토콜에 따라 송신될 수도 있고, 이에 의해 최소의 와이어들이 예를 들어, 통신 링크 (220) 의 구성을 특정하는 제어 메시지를 전달하도록 활성화된다. 제어 메시지는 셧다운 커맨드, 웨이크업 커맨드와 함께, 및/또는 각각의 송신에 선행하는 프리앰블에서 대안으로서 또는 추가적으로 송신될 수도 있다. 일부 예들에서, 통신 링크 (220) 의 구성은 트레이닝 및/또는 동기 시퀀스 동안에 결정되며, 이에 의해 수신 물리 계층 드라이버들 (210 또는 240) 은 어느 와이어들/컨덕터들이 액티브 상태에 있는지를 결정하기 위하여, N-페이즈 신호에 대응하는 트랜잭션들에 대한 가용의 와이어들 또는 다른 컨덕터들을 모니터링한다.
도 3 은 M-와이어, N-페이즈 극성 인코딩 송신기가 M=3 및 N=3 에 대하여 구성되는 일 예를 나타내는 다이어그램 (300) 이다. 3-와이어, 3-페이즈 인코딩의 예는 오직 본 개시의 특정 양태들의 설명들을 간략화하기 위한 목적으로 선택된다. 3-와이어, 3-페이즈 인코더들에 대하여 개시된 원칙들 및 기술들은 M-와이어, N-페이즈 극성 인코더들의 다른 구성들에 적용될 수 있다.
N-페이즈 극성 인코딩이 사용될 경우, M-와이어 버스에서 신호 와이어들 (310a, 310b 및 310c) 과 같은 커넥터들은 구동되지 않거나, 양으로 구동되거나, 음으로 구동될 수도 있다. 비구동 신호 와이어 (310a, 310b 또는 310c) 는 고-임피던스 상태에 있을 수도 있다. 비구동 신호 와이어 (310a, 310b 또는 310c) 는 구동된 신호 와이어들에 제공된 양의 전압 레벨과 음의 전압 레벨들 간의 실질적으로 중간에 놓인 전압 레벨로 구동될 수도 있다. 비구동 신호 와이어 (310a, 310b 또는 310c) 는 어떤 전류도 그 와이어를 통해 플로우되지 않게 할 수도 있다. 도 3 에 예시된 예에서, 각 신호 와이어 (310a, 310b 및 310c) 는 드라이버들 (308) 을 사용하여 (+1, -1, 또는 0 으로 표시된) 3 개의 상태들 중 하나에 있을 수도 있다. 일 예에서, 드라이버들 (308) 은 단위 레벨 전류 모드 드라이버들을 포함할 수도 있다. 다른 예에서, 드라이버들 (308) 은, 제 3 신호 (310c) 가 고 임피던스이고 및/또는 접지로 풀링되는 동안, 2 개의 신호들 (310a 및 310b) 에서 반대의 극성 전압들을 구동할 수도 있다. 각각의 송신 심볼 간격 동안, 양의 (+1 상태) 구동된 신호들의 수가 음의 (-1 상태) 구동된 신호들의 수와 동일한 동안 적어도 하나의 신호는 비구동 (0) 상태에 있고, 따라서 수신기에 플로우하는 전류의 합은 항상 제로가 된다. 연속하는 심볼 송신 간격들의 각각의 쌍에서, 적어도 하나의 신호 와이어 (310a, 310b, 또는 310c) 는 2 개의 심볼 송신 간격들에서 상이한 상태를 갖는다.
도 3 에 도시된 예에서, 16-비트 데이터 (318) 가 맵퍼 (302) 에 입력되고, 맵퍼는 신호 와이어들 (310a, 310b 및 310c) 을 통하여 순차적으로 송신하기 위하여 입력 데이터 (318) 를 7개의 심볼들 (312) 에 맵핑한다. 7 개의 심볼들 (312) 이 예를 들어, 병렬 투 직렬 변환기들 (304) 을 이용하여 직렬화될 수도 있다. M-와이어, N-페이즈 인코더 (306) 는 맵퍼에 의해 한번에 하나의 심볼씩 생성된 7개의 심볼들 (312) 을 수신하고, 각각의 심볼 간격에 대해 각각의 신호 와이어 (310a, 310b 및 310c) 의 상태를 컴퓨팅한다. 인코더 (306) 는 신호 와이어들 (310a, 310b 및 310c) 의 이전 상태들 및 입력 심볼들에 기초하여 신호 와이어들 (310a, 310b 및 310c) 의 상태들을 선택한다.
M-와이어, N-페이즈 인코딩의 사용은, 심볼당 비트들이 정수가 아닌 경우, 다수의 비트들이 복수의 심볼들로 인코딩되는 것을 허용한다. 4-와이어 시스템의 간단한 예에서, 동시에 구동될 수도 있는 2 개 와이어들의 4 개의 사용가능한 조합들, 및 구동되는 와이어들의 쌍에서 극성의 2 개의 가능한 조합들이 존재하며, 6 개의 가능한 상태들을 발생한다. 각각의 트랜지션이 현재 상태로부터 발생하기 때문에 6 개 상태들 중 5 개 상태는 매 트랜지션에서 사용가능하다. 적어도 하나의 와이어의 상태는 각각의 트랜지션에서 변화하도록 요구된다. 5 개 상태들에서,
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비트들이 심볼마다 인코딩될 수도 있다. 따라서, 심볼당 2.32 비트들을 전달하는 7 개 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16-비트 워드를 수용하여 7 개 심볼들로 컨버팅할 수도 있다. 즉, 5 개 상태들을 인코딩하는 7 개 심볼들의 조합은 57 (78,125) 치환들을 갖는다. 따라서, 7 개 심볼들은 16 비트들의 216 (65,536) 치환들을 인코딩하는데 사용될 수도 있다.
도 4 는 순환 (circular) 상태 트랜지션 다이어그램 (450) 에 기초하여 3-페이즈 변조 데이터 인코딩 방식을 채용하는 시그널링 (400) 의 일 예를 나타낸다. 데이터 인코딩 방식에 따르면, 3-페이즈 신호는 2 개의 방향들로 회전할 수도 있고 3 개의 컨덕터들 (310a, 310b 및 310c) 상에서 송신될 수도 있다. 3 개의 신호들 각각은 컨덕터들 (310a, 310b, 310c) 상에서 독립적으로 구동될 수도 있다. 3 개의 신호들 각각은 3-페이즈 신호를 포함하며, 각각의 컨덕터 상의 각각의 신호 (410a, 410b 및 410c) 는 다른 두개의 컨덕터들 상의 신호들 (410a, 410b 및 410c) 에 대해 120 도 이상에 있다. 임의의 시점에서, 3 개의 컨덕터들 (310a, 310b, 310c) 각각은 상태들 {+1, 0, -1} 중 상이한 하나에 있다. 임의의 시점에서, 3-와이어 시스템에서의 3 개의 컨덕터들 (310a, 310b, 310c) 각각은 다른 2 개의 와이어들과 상이한 상태에 있다. 3 개 보다 많은 컨덕터들 또는 와이어들이 이용될 때, 와이어들의 2 개 이상의 쌍들이 동일한 상태에 있을 수도 있다. 예시된 인코딩 방식은 또한 +1 과 -1 상태들로 액티브하게 구동되는 2 개의 컨덕터들 (310a, 310b 및/또는 310c) 의 극성에서 정보를 인코딩한다. 극성은 묘사된 상태들의 시퀀스에 대하여 408 에 표시된다.
예시된 3-와이어 예에서의 임의의 페이즈 상태에서, 정확히 2 개의 컨덕터들 (310a, 310b, 310c) 이 그 페이즈 상태에 대하여 효과적으로 차동 신호인 신호를 전달하는 한편, 제 3 컨덕터 (310a, 310b 또는 310c) 는 구동되지 않는다. 각각의 컨덕터 (310a, 310b, 310c) 에 대한 페이즈 상태는 컨덕터 (310a, 310b 또는 310c) 와 적어도 하나의 다른 컨덕터 (310a, 310b 및/또는 310c) 간의 전압 차이에 의해, 또는 컨덕터 (310a, 310b 또는 310c) 에서 전류 플로우의 방향, 또는 전류 플로우의 결여에 의해 결정될 수도 있다. 상태 트랜지션 다이어그램 (450) 에 도시된 바와 같이, 3-페이즈 상태들 (S1, S2 및 S3) 이 정의된다. 신호는 페이즈 상태 (S1) 로부터 페이즈 상태 (S2) 로, 페이즈 상태 (S2) 로부터 페이즈 상태 (S3) 로, 및/또는 페이즈 상태 (S3) 로부터 페이즈 상태 (S1) 로 시계방향으로 플로우할 수도 있고, 신호는 페이즈 상태 (S3) 로부터 페이즈 상태 (S1) 로, 페이즈 상태 (S3) 로부터 페이즈 상태 (S2) 로, 및/또는 페이즈 상태 (S2) 로부터 페이즈 상태 (S1) 로 반시계방향으로 플로우할 수도 있다. N 의 다른 값들에서, N개의 상태들 간의 트랜지션들은 상태 트랜지션들 간의 순환 회전을 얻기 위하여 대응하는 상태도에 따라 선택적으로 정의될 수도 있다.
3-와이어, 3-페이즈 통신 링크의 예에서, 상태 트랜지션에서의 시계방향 회전들 (S1 로부터 S2 로), (S2 로부터 S3 으로), 및/또는 (S3 으로부터 S1 로) 이 로직 1 을 인코딩하는데 이용될 수도 있는 한편, 반시계방향 회전들 (S1 로부터 S3 으로), (S3 으로부터 S2 로), 및/또는 (S2 로부터 S1 로) 이 로직 0 을 인코딩하는데 이용될 수도 있다. 이에 따라 비트는 신호가 시계방향으로 또는 반시계방향으로 "회전하는"지의 여부를 제어함으로써 각각의 트랜지션으로 인코딩될 수도 있다. 예를 들어, 로직 1 은 3 개의 와이어들 (310a, 310b, 310c) 이 페이즈 상태 (S1) 로부터 페이즈 상태 (S2) 로 트랜지션할 때 인코딩될 수도 있고, 로직 0 은 3 개의 와이어들 (310a, 310b, 310c) 이 페이즈 상태 (S1) 로부터 페이즈 상태 (S3) 로 트랜지션할 때 인코딩될 수도 있다. 예시된 단순 3-와이어 예에서, 회전 방향은 3 개의 와이어들 (310a, 310b, 310c) 중 어느 것이 트랜지션 전 및 후에 구동되지 않는지에 기초하여 쉽게 결정될 수도 있다.
정보는 또한 구동되는 컨덕터들 (310a, 310b, 310c) 의 극성 또는 두개의 컨덕터들 (310a, 310b, 310c) 간의 전류 플로우의 방향으로 인코딩될 수도 있다. 신호들 (402, 404, 및 406) 은 3-와이어, 3-페이즈 링크에 있어서 각각의 페이즈 상태에서 각각 컨덕터들 (310a, 310b, 310c) 에 인가되는 전압 레벨들을 나타낸다. 임의의 시간에, 제 1 컨덕터 (310a, 310b, 310c) 는 양의 전압 (예를 들어, +V) 에 커플링되고, 제 2 컨덕터 (310a, 310b, 310c) 는 음의 전압 (예를 들어, -V) 에 커플링되는 한편, 제 3 컨덕터 (310a, 310b, 310c) 는 회로 개방될 수도 있거나 달리 구동되지 않을 수도 있다. 이에, 하나의 극성 인코딩 상태는 제 1 및 제 2 컨덕터들 (310a, 310b, 310c) 간의 전류 플로우에 의해 또는 제 1 및 제 2 컨덕터들 (310a, 310b, 310c) 의 전압 극성들에 의해 결정될 수도 있다. 일부 실시형태들에서, 2 비트의 데이터가 각각의 페이즈 트랜지션으로 인코딩될 수도 있다. 디코더는 제 1 비트를 얻기 위해 단일의 페이즈 회전의 방향을 결정할 수도 있고, 제 2 비트는 신호들 (402, 404 및 406) 중 2 개의 신호들 간의 극성 차이에 기초하여 결정될 수도 있다. 2 개의 액티브 컨덕터들 (310a, 310b 및/또는 310c) 간에 인가되는 전압의 극성 및 전류 페이즈 상태, 또는 두개의 액티브 컨덕터들 (310a, 310b 및/또는 310c) 을 통과하는 전류 플로우의 방향을 결정할 수도 있다.
여기에 설명된 3-와이어, 3-페이즈 링크의 예에서, 1 비트의 데이터는 3-와이어, 3-페이즈 링크에서의 페이즈 변화 또는 회전으로 인코딩될 수도 있고 추가의 1 비트는 2 개의 구동되는 와이어들의 극성으로 인코딩될 수도 있다. 특정 실시형태들은 현재 상태로부터 임의의 가능한 상태로의 트랜지션을 허용함으로써 3-와이어, 3-페이즈 인코딩 시스템의 각각의 트랜지션으로 2 보다 많은 비트들을 인코딩한다. 3 개의 회전 페이즈들과 각각의 페이즈에 대해 2 개의 극성들이 주어지면, 6 개의 상태들이 정의되어, 5 개의 상태들이 임의의 현재 상태로부터 가용된다. 따라서, 심볼 (트랜지션) 당
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비트들이 존재할 수도 있고, 맵퍼는 16-비트 워드를 수용하여 이를 7 개의 심볼들로 변환할 수도 있다.
도 5 는 3-와이어, 3-페이즈 통신 링크의 예에서 6 개의 상태들 및 30 개의 가능한 상태 트랜지션들을 나타내는 상태도 (500) 이다. 도 5 는 모든 가능한 상태들 (502, 504, 506, 512, 514 및 516) 을 묘사함으로써 도 4 에서의 상태 트랜지션 다이어그램 (450) 상에서 확장한다. 이들 상태들 (502, 504, 506, 512, 514 및 516) 은 도 4 의 페이즈 트랜지션 다이어그램 (450) 에서 예시된 페이즈 상태들 (S1, S2 및 S3) 의 양의 극성 및 음의 극성 버전들을 포함한다. 명료화를 위하여, 페이즈/극성 상태들의 세트가 알파벳으로 라벨링되며 {+x, -x, +y, -y, +z, -z} 을 포함하고, 여기에서 예를 들어, +x 와 -x 는 상이한 극성이지만 동일한 페이즈 상태를 가진 상태들을 나타낸다. 모델 상태 엘리먼트 (520) 에 도시된 바와 같이, 상태도 (500) 에서의 각각의 상태 (502, 504, 506, 512, 514 및 516) 는 와이어들 (310a, 310b 및 310c) 상에서 각각 송신되는 신호들 (402, 404 및 406) 의 전압 상태를 나타내는 필드 (522) 를 포함한다. 예를 들어, 상태 (502)(+x) 에서, 신호 (402) = +1, 신호 (404) = -1 및 신호 (406) = 0 이다. 또한, 도 5 에는 예를 들어, -x 상태 (512) 와 -y 상태 (514) 사이의 트랜지션 경로 (524) 를 포함하여, 상태들 (502, 504, 506, 512, 514 및 516) 사이에 5 개의 가능한 트랜지션 경로들이 도시되어 있다.
도 6 은 3-페이즈 인터페이스에 접속하도록 적응된 수신기에서의 특정 물리 계층 (PHY) 컴포넌트들을 보여주는 일 예를 나타내는 블록 개략도 (600) 이다. 비교기들 (602) 및 디코더 (604) 는 이전 심볼 주기에서 송신되는 상태에 접속되는 3 개의 송신 라인들의 상에서의 변경 뿐만 아니라 3 개의 송신 라인들 (612a, 612b 및 612c) 각각의 상태의 디지털 표현을 제공하도록 구성된다. 예시된 예로부터 알 수 있는 바와 같이, 각각의 커넥터 (612a, 612b 또는 612c) 의 전압은 각각의 커넥터 (612a, 612b 또는 612c) 의 상태를 결정하기 위해 다른 2 개의 커넥터들 (612a, 612b 및/또는 612c) 의 전압들에 접속되어, 트랜지션의 발생이 검출되고 비교기들 (602) 의 출력들에 기초하여 디코더 (604) 에 의해 디코딩될 수 있게 된다. 7 개의 연속하는 상태들은 시리얼 투 패럴렐 컨버터들 (606) 로 조립되며, 이 시리얼 투 패럴렐 컨버터들은 FIFO (610) 에서 버퍼링될 수도 있는 16 비트의 데이터를 얻기 위해 디맵퍼 (608) 에 의해 프로세싱될 7 개의 심볼들의 세트들을 생성한다.
[표 1]
Figure pct00003
도 5 를 또한 참조하여 보면, 표 1 은 3-와이어 3-페이즈 극성 인코딩 시스템에서 각각의 와이어 (522) 에 대한 차동 수신기들 (602) 의 출력들을 예시한다. 예에서, 와이어 상태들 (522) 은 3 개의 와이어들 (612a, 612b 및 612c) 상에서 전압 진폭으로 디코딩될 수도 있어, 와이어의 +1 상태는 전압 +V 볼트로서 표현되게 되고, 와이어의 -1 상태는 0 볼트로서 표현되게 되며, 비구동 상태는 +V/2 볼트로서 표현 또는 근사화되게 된다. 수신기/디코더는 디코딩된 각각의 심볼에 대하여 수신기의 디지털 출력에서의 코드를 출력하도록 구성될 수도 있다.
도 7 은 M-와이어, N-페이즈 인코딩 시스템 및 M 의 여러 값들에 대한 비트 인코딩 능력들의 특정 양태들, 및 M-와이어, N-페이즈 인코딩 시스템의 구성들을 나타내는 블록 개략도 (700) 를 포함한다. 송신기에서 수신된 데이터는 M-와이어 버스 (708) 를 통하여 순차적으로 송신될 복수의 심볼들에 맵핑될 수도 있다. 맵핑 방식은 M-와이어 버스 (708) 에 대한 구성을 결정할 수도 있다. 일 예에서, M-와이어 버스 (708) 에서의 복수의 커넥터들은 미리 정해진 페이즈 각도만큼 시프트된, 동일한 N-페이즈 신호를 전달할 수도 있다. 다른 예에서, M-와이어 버스 (708) 는 G 와이어들의 그룹들로 세분화될 수도 있으며, 각각의 그룹은 상이한 N-페이즈 신호들을 전달한다. 이후 예에서, 9-와이어 버스 (708) 가 3 개의 상이한 3-와이어 버스 세그먼트들로서 구성될 수도 있다. 특정 양태들에 따르면, 맵퍼 (704) 는 인코딩 방식을 동적으로 정의하여, M-와이어 버스 (708) 를 재구성하고 M-와이어, N-페이즈 드라이버 (706) 를 제어하도록 적응될 수도 있다. 일 예에서, 맵퍼 (704) 는 M-와이어, N-페이즈 인코딩 시스템을 재구성하여 원하는 대역폭을 제공하고/하거나 전력 소모를 제한하도록 적응될 수도 있다. 따라서, 맵퍼 (704) 는 데이터 대역폭에 대한 디맨드가 낮을 때 M-와이어 버스 (708) 의 부분들을 선택적으로 인에이블 및 디스에이블할 수도 있고, 맵퍼 (704) 는 증가된 대역폭을 얻기 위하여, M-와이어 버스 (708) 의 추가의 부분들을 인에이블할 수도 있다.
수신기에서, N-페이즈 심볼들은 M-와이어 버스 (708) 로부터 통상 복수의 송신 클록 사이클들에 걸쳐 수신되어 누적된다. 그 후, 누적된 심볼들은 심볼 투 비트 맵퍼 (712) 에 의해 디코딩될 수도 있다. 송신 클록들은 M-와이어 버스 (708) 의 하나 이상의 부분들로부터 도출될 수도 있고 구성 정보는 프라이머리 채널을 제공하는 커넥터들의 지정된 그룹을 이용하여 통신될 수도 있다. 3 개의 상이한 3-와이어 버스 세그먼트들로서 구성된 9-와이어 버스 (708) 의 예에서, 하나의 버스 세그먼트는 파워 업 및 동기화 동안에 이용될 디폴트 인코딩 방식으로 프라이머리 채널로서 식별될 수도 있다. 버스를 통하여 통신되는 커맨드들은 송신기 및 수신기로 하여금, 3-와이어 세그먼트들 중 하나 이상에서 하이버네이션 스테이지에 진입하게 할 수도 있다.
N-페이즈 데이터 전달은 통신 매체에 제공될 때 3 개 보다 많은 신호 와이어들 또는 다른 커넥터들을 이용할 수도 있다. 구동될 수도 있는 추가적인 신호 와이어들의 이용은 동시에 상태들 및 극성들의 더 많은 조합들을 제공하고, 상태들 사이의 각각의 트랜지션으로 인코딩되는 더 많은 비트들의 데이터를 허용한다. 이는 시스템의 스루풋을 상당히 개선시킬 수 있는 한편, 데이터 비트들을 송신하도록 다수의 차동 페어들을 이용하는 통신 링크들에 반대되어 전력 소비를 제한하면서 증가된 대역폭을 제공한다. 전력 소모는 또한 각각의 송신에 대한 액티브 커넥터들의 수를 동적으로 구성함으로써 제한될 수 있다.
도 8 은 각각의 상태에 대해 구동되는 2 쌍의 와이어들을 갖는 6 개의 와이어들을 이용하여 심볼들을 송신하는 인코더의 모델을 보여주는 개략도이다. 6 와이어는 A 내지 F 로 라벨링될 수 있어, 일 상태에서, 와이어 A 및 F 는 양으로 구동되고 와이어들 B 및 E 는 음으로 구동되고 그리고 C 및 D 는 구동되지 않는다 (또는 전류가 흐르지 않는다). 이 예에서, N-페이즈 신호는 3 개의 페이즈들을 갖는다. 각각의 페이즈 상태는 양 또는 음의 극성을 가질 수도 있다. 예시된 모델에서, 각각의 와이어는 양의 전력 소스 또는 음의 전류 소스에 접속될 수도 있거나 또는 어떠한 전류 소스에도 접속되지 않을 수도 있다. 전류는 통상적으로 송신 와이어의 특성 임피던스인 임피던스 (Z0) 를 갖는 와이어를 통과하여 플로우한다. 도 8 에 도시된 바와 같이, 양의 전류들은 2 개의 음의 전류들에 의해 상쇄된다.
6 개의 와이어들에서:
Figure pct00004
의 액티브하게 구동되는 와이어들의 가능한 조합들과 함께:
Figure pct00005
의 각각의 페이즈 상태에 대한 극성의 상이한 조합들이 존재할 수도 있다.
15 개의 액티브하게 구동되는 와이어들의 가능한 조합들은:
Figure pct00006
을 포함할 수도 있다.
구동되는 4 개의 와이어들 중에서, 2 개의 와이어들의 가능한 조합들이 양으로 구동된다 (다른 2 개는 음이어야 한다). 극성의 조합들은:
Figure pct00007
을 포함할 수도 있다.
따라서, 상이한 상태들의 총 개수는 15 x 6 = 90 로서 계산될 수도 있다. 연속하는 심볼들 사이의 트랜지션을 보장하기 위하여, 89 개의 상태들이 임의의 전류 상태로부터의 트랜지션에 가용되며 각각의 심볼에 인코딩될 수도 있는 비트들의 수는 심볼 당
Figure pct00008
로서 계산될 수도 있다. 이 예에서, 5 x 6.47 = 32.35 비트인 것으로 주어지면, 32-비트 워드가 맵퍼에 의해 5 개의 심볼들로 인코딩될 수 있다.
임의의 사이즈의 버스에 대하여 구동될 수 있는 와이어들의 조합들의 수에 대한 일반 식은 동시에 구동되는 와이어들의 수 및 버스에서의 와이어들의 수의 함수로서 나타낸다:
Figure pct00009
구동되는 와이어들에 대한 극성의 조합들의 수에 대한 식은:
Figure pct00010
이다.
심볼당 비트의 수는:
Figure pct00011
이다.
도 7 은 와이어들 및 와이어 페어들의 구성들 및 M (즉, 와이어들의 수) 의 여러 값들에 대한 비트 인코딩을 보여주는 차트 (720) 를 포함한다.
일부 실시형태에서, 인코더는 증가된 대역폭이 요구될 때, N-페이즈 인코딩을 위해 이용되는 와이어들의 수를 증가시키도록 구성될 수도 있다. 대역폭은 예를 들어, 비디오 클립이 장치 (100) 의 유저에게 디스플레이될 때 또는 데이터의 버스트가 프로세싱 회로들 및/또는 메모리 디바이스들 사이에 트랜스퍼될 때 변화할 수도 있다. 대역폭에서의 변화들은 또한 특정 애플리케이션 요구들 뿐만 아니라 전력 제어 대책에 대응 또는 관련할 수도 있다. 예를 들어, 도 2 의 장치는 대역폭에 대한 디맨드가 축소될 때 배터리 수명을 보전할 수도 있는 전력 절감 대책들을 개시하기 위해 커넥터들 (220) 을 동적으로 재구성할 수도 있다.
증가된 또는 감소된 대역폭이 요구 또는 요청될 때, 인코더는 N-페이즈 인코딩에 이용되는 액티브 컨덕터들의 수를 증가 또는 감소시킬 수도 있다. 이러한 적응성 인코딩은 여러 대역폭의 전력 효율적인 제공을 가능하게 할 수 있다. 일 예에서, 추가적인 와이어들이 원자 단위들로 추가될 수 있다. 원자 단위는 (여기에 설명된) 3-페이즈, 극성 인코딩을 채택하는 3 개의 와이어들을 포함할 수도 있다. 다른 예에서, 추가적인 인코딩 상태들은 M-와이어, N-페이즈 버스에 와이어들의 쌍을 추가함으로써 정의될 수도 있다. 다른 예에서, 추가적인 인코딩 상태들은 단일의 와이어를 추가함으로써 얻어질 수도 있고, 이에 의해 각각의 상태 대해 구동되지 않는다. 비구동 와이어의 추가는 구동되는 와이어들의 쌍을 추가하는 것보다 전력 소모를 적게 증가시킬 수도 있다.
도 9 는 3-와이어, 3-페이즈 극성 인코딩 회로의 모델을 나타낸다. 전류는 특성 임피던스 (Z0) 를 갖는 와이어들에 접속될 수도 있는 대응하는 단자들 (902, 904 및/또는 906) 에 거쳐 3 개의 신호 와이어들 중 2 개를 통하여 흐른다. 제 3 신호 와이어는 전류가 통하여 흐르지 않는다. 여기에서 논의되는 바와 같이, 각각의 페이즈 상태는 양의 극성 또는 음의 극성을 갖는 것으로 정의될 수 있지만, 설명의 간략화를 위하여, 도 9 에서의 예는 각각의 페이즈 상태의 양의 극성 상태만을 묘사한다. "+x" 상태를 얻기 위하여, 전류는 단자 (902) 로부터 단자 (904) 까지 924, 926, 928 을 통과한다. "+y" 상태를 얻기 위하여, 전류는 단자 (904) 로부터 단자 (906) 까지 934, 936, 938 을 통과한다. "+z" 상태를 얻기 위하여, 전류는 단자 (906) 로부터 단자 (902) 까지 944, 946, 948 을 통과한다. 비구동 신호는 수신기에서 종단 저항기들에 의해 중립 전압을 향하여 풀링될 수도 있다.
여기에 개시된 특정 양태들에 따르면, M-와이어, N-페이즈 물리 계층 (N-페이즈 PHY) 인터페이스가 멀티페이즈 신호를 지원하도록 제공된다. 도 4 를 다시 참조하여 보면, 일 예에서, 와이어 (310a, 310b, 310c) 상에 제공되는 3-페이즈 신호 (402, 404, 406) 는 어떠한 전류도 송신되지 않고/않거나 와이어 (310a, 310b, 310c) 가 회로 개방되는 하나의 비구동 신호 및 반대 극성으로 된 2 개의 액티브 신호들에 의해 정의된다. 3-페이즈 PHY 는 전류 플로우를 방지하기 위해, 비구동 신호로 하여금 송신 라인 회로의 양 단부들에서 중립 전압 (예를 들어, 0 볼트) 로 트랜지션하게 함으로써, 3-페이즈 신호를 인코딩 및 디코딩할 수도 있다.
통상의 인터페이스들은 비구동 상태로 인코딩되는 정보를 갖지 않는다. 도 10 은 신호들을 송신하는데 이용되는 통상의 차동 물리 계층 (DPHY) 을 예시하는 다이어그램 (1000) 이다. 데이터 비트들은 레지스터 (1002) 또는 유사한 디바이스에 의해 캡쳐된다. 데이터 비트들은 바이트, 워드 또는 다른 비트들의 그룹핑을 포함할 수도 있다. 캡쳐된 비트들은 시프트 레지스터 (1004) 또는 다른 패럴렐 투 시리얼 컨버터를 이용하여 시리얼화된다. 시리얼화기 (1004) 는 인터페이스의 송신 레이트에서 클로킹된다. 차동 드라이버 (1006) 는 차동 신호로 각각의 비트를 변환한다. 차동 신호는 2 개의 신호 와이어들 (1008a 및 1008b) 을 구동할 수도 있다. 일 예에서, 2 개의 신호 와이어들 (1008a, 1008b) 은 상이한 전압들에서 구동될 수도 있으며, 이 전압은 반대 극성들을 가질 수도 있다. 다른 예에서, 전류는 2 개의 와이어들 (1008a 및 1008b) 사이에서 한 방향으로 또는 다른 방향으로 통과된다. 일부 예들에서, 드라이버 (1006) 는 상이한 드라이버 (도시 생략) 로 하여금 와이어들 (1008a 및 1008b) 을 구동하게 하도록 효과적으로 접속 해제될 수도 있는 인에이 3 상 (tri-state) 버퍼일 수도 있다.
차동 라인 드라이버 라인 (1010) 은 모든 시그널링 상태들에 대하여 효과적으로 서로의 반전인 신호들 (1016a 및 1016b) 의 쌍을 제공하도록 구성되는 트랜지스터들 (1012a, 1012b, 1014a 및 1014b) 을 포함할 수도 있다. 통상의 DPHY (1010) 는 구동되지 않는 상태의 상태 및 2 개 이상의 다른 와이어들의 상태에 기초하여 정보가 인코딩되는 비구동 상태를 정의하지 않는다.
도 11 은 3-페이즈 PHY 에서의 신호 와이어를 구동하는데 이용될 수도 있는 라인 인터페이스들의 예들 (1100 및 1120) 을 나타낸다. 일 예 (1100) 에서, 트랜지스터 (1102) 는 풀업 신호를 수신하고 트랜지스터 (1104) 는 풀 다운 신호를 수신한다. 출력 단자 (1106) 가 액티브 (+1 또는 -1) 시그널링 상태로 구동될 때, 트랜지스터들 (1102 또는 1104) 중 하나는 턴온되고 출력 단자 (1106) 는 하나의 시그널링 상태 또는 다른 하나의 시그널링 상태로 액티브하게 구동된다. 출력 단자 (1106) 가 구동되지 않고, 비액티브 (0) 시그널링 상태에 있을 때, 풀업 제어도 풀다운 제어도 모두 액티브 상태에 있지 않고 트랜지스터들 (1102 및 1104) 양쪽 모두는 턴 오프된다. 트랜지스터들 (1102 및 1104) 양쪽 모두가 턴오프되어 비액티브 (0) 시그널링 상태를 얻을 때, 출력 단자 (1106) 는 통상적으로 구동된 라인들의 공통 모드 레벨에서 안정화된다. 그러나, 안정화 시간은 트랜지스터 (1102 또는 1104) 에 의해 액티브하게 구동되는 상태들에 대한 것보다 비구동 상태들에 대하여 더 오래 있는 스큐 시간들을 가져온다. 안정화 시간 및 대응하는 스큐 시간은 송신 라인 또는 단자 (1106) 를 종단시킴으로서 개선될 수도 있다. 일 예에서, 저항성 소자 또는 다른 부하들일 수도 있는 임피던스의 쌍이 송신기 또는 수신기에 제공될 수도 있어, 신호 와이어 또는 단자 (1106) 로 하여금 더 신속하게 중립 전압 레벨을 획득하게 하고 신호 와이어 또는 단자 (1106) 를 중립 전압에서 유지하게 한다.
제 2 예 (1120) 에서, 액티브 종단은 드라이버 회로의 단자 (1132) 에 접속된 와이어 또는 다른 송신 라인을 보다 신속하게 안정화시키기 위해 제공될 수도 있다. 이 예에서, 추가적인 종단 회로는 2 개의 종단 트랜지스터들 (1126 및 1128) 을 포함하며 이 트랜지스터들은, 풀업 트랜지스터 (1122) 도 풀 다운 트랜지스터 (1124) 도 턴온되지 않을 때, 양쪽 모두가 턴온되며, 즉, 풀업 트랜지스터 (1122) 와 풀 다운 트랜지스터 (1124) 양쪽 모두가 턴 오프될 때, 2 개의 종단 트랜지스터들 (1126 및 1128) 이 턴온된다. 검출 로직 (여기서는, NOR 함수)(1130) 은 트랜지스터 (1122) 도 트랜지스터 (1124) 도 인에이블되지 않을 때를 결정하고 검출 로직은 추가적인 종단 트랜지스터들 (1126 및 1128) 을 활성화하여 이에 의해 출력 단자 (1132) 에서의 송신 와이어로 하여금 더 신속하게 0 상태로 수렴하게 한다. 종단 트랜지스터들 (1126 또는 1128) 중 하나는 +1 전압 레벨로 임피던스를 통하여 출력 단자 (1132) 를 커플링하고 제 2 종단 트랜지스터 (1128 또는 1126) 는 -1 전압 레벨로 임피던스를 통하여 출력 단자 (1132) 를 커플링하여, 출력 단자 (1132) 에서의 전압이 0 상태 전압 레벨을 향하여 풀링된다. 0 상태는 통상적으로 +1 과 -1 상태들의 전압 레벨들 사이의 전압 레벨로서 정의된다. 종단 트랜지스터들 (1126 또는 1128) 과 연관된 임피던스들은 종단 회로가 신호 와이어의 특성 임피던스와 매칭하도록 선택될 수도 있다.
도 12 는 데이터 트랜스퍼 방법을 나타내는 플로우도이다. 데이터 트랜스퍼 방법은 멀티 페이즈 신호들에서 복수의 심볼들의 송신을 포함할 수도 있다. 각각의 심볼은 신호들의 특정 쌍에 대한 극성과 각각의 신호에 대한 페이즈 상태를 정의할 수도 있다. 상기 방법은 송신기에 의해 수행될 수도 있다.
단계 1202 에서, 송신기는 복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 데이터를 맵핑시킬 수도 있다.
단계 1204 에서, 송신기는 3 개의 신호들에서의 심볼들의 시퀀스를 인코딩할 수도 있다. 3 개의 신호들 각각은 송신될 각각의 심볼에 대해 3 페이즈들 중 하나에 있을 수도 있다. 3 개의 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있을 수도 있다.
단계 1206 에서, 송신기는 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동할 수도 있다.
1206' 으로 도시된 바와 같이, 3 개의 단자들 각각을 구동하는 것은 각각의 심볼에 대해 수행되는 복수의 단계들 중 하나를 포함한다.
단계 1208 에서, 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때, 송신기는 제 1 트랜지스터를 턴온시키거나 또는 달리 활성화할 수도 있고, 제 2 트랜지스터를 턴오프하거나 또는 달리 비활성화할 수도 있다. 제 1 트랜지스터가 턴온될 때, 대응하는 단자는 제 1 전압 레벨을 향하여 구동된다.
단계 1210 에서, 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때, 송신기는 제 2 트랜지스터를 턴온시키거나 또는 달리 활성화할 수도 있고, 제 1 트랜지스터를 턴오프하거나 또는 달리 비활성화할 수도 있다. 제 2 트랜지스터가 턴온될 때, 대응하는 단자는 제 2 전압 레벨을 향하여 구동된다.
단계 1212 에서, 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때, 송신기는 제 1 트랜지스터와 제 2 트랜지스터를 턴오프시킬 수도 있다. 제 1 트랜지스터가 턴오프되고 제 2 트랜지스터가 턴오프될 때, 대응하는 단자는 제 3 전압 레벨을 향하여 드리프트할 수도 있다. 제 3 전압 레벨은 제 1 전압 레벨과 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재할 수도 있다. 3 개의 신호들 중 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 제 3 트랜지스터와 제 4 트랜지스터는 턴오프될 수도 있다.
본 개시물에 개시된 특정 양태들에 따르면, 3 개의 단자들 각각을 구동하는 것은 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때, 제 3 트랜지스터를 턴온하고, 제 4 트랜지스터를 턴온하는 것을 포함할 수도 있다. 제 3 트랜지스터가 턴온하고 제 4 트랜지스터가 턴온할 때 단자는 제 3 전압 레벨을 향하여 풀링된다. 제 3 전압 레벨은 제 1 전압 레벨과 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재할 수도 있다. 제 3 트랜지스터를 턴온하는 것은 대응하는 단자로 하여금, 제 1 임피던스를 통하여 제 1 전압에 커플링되게 하고, 제 4 트랜지스터를 턴온하는 것은 제 2 임피던스를 통하여 제 2 전압에 커플링되게 한다. 제 1 임피던스와 제 2 임피던스는 단자에서 원하는 임피던스를 제공하도록 선택될 수도 있다.
본 개시물에 개시된 특정 양태들에 따르면, 정보는 심볼들의 시퀀스에서의 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩된다. 송신될 각각의 심볼들에 대하여 3 개의 신호들 중 2 개의 신호들은 제 1 페이즈 또는 제 2 페이즈에 있고, 정보는 2 개의 신호들의 상대 극성으로 인코딩될 수도 있다.
도 13 은 프로세싱 회로 (1302) 를 채용하는 장치에 대한 하드웨어 구현의 예를 예시하는 다이어그램 (1300) 이다. 프로세싱 회로 (1302) 는 버스 (1320) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1320) 는 프로세싱 시스템 (1302) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1320) 는 프로세서 (1316), 모듈들 (1304, 1306 및 1308), 및 컴퓨터 판독가능 매체 (1318) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (1320) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세싱 회로 (1302) 는 라인 드라이버 (1312) 및 연관 로직에 커플링되거나 이들을 포함할 수도 있다. 라인 드라이버들 (1312) 은 복수의 와이어들 (1314) 에 커플링될 수도 있다. 라인 드라이버들 (1312) 은 버스를 통하여 여러 다른 장치와 통신하는 수단을 제공한다. 프로세싱 회로 (1302) 는 컴퓨터 판독가능 매체 (1318) 에 커플링된 프로세서 (1310) 를 포함한다. 프로세서 (1310) 는 컴퓨터 판독가능 매체 (1318) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (1310) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (1302) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 매체 (1318) 는 또한 소프트웨어를 실행시킬 때 프로세서 (1310) 에 의해 조작되는 데이터를 저장하는데 이용될 수도 있다. 프로세싱 시스템은 모듈들 (1304, 1306 및 1308) 중 적어도 하나를 더 포함한다. 모듈들 (1304, 1306 및 1308) 은 컴퓨터 판독가능 매체 (1318) 상에 상주/저장되는, 프로세서 (1310) 에서 실행되는 소프트웨어 모듈, 프로세서 (1310) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다.
일 구성에서, 장치 (1300) 는 복수의 와이어들 상에서 송신되는 심볼들의 시퀀스에 데이터를 맵핑하도록 구성되는 모듈, 회로 또는 다른 수단 (1304), 3 개의 신호들에서 심볼들의 시퀀스를 인코딩하도록 구성되는 모듈, 회로 또는 다른 수단 (1306), 및 라인 드라이버들 (1312) 로 하여금 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하게 하도록 구성되는 모듈, 회로 또는 다른 수단 (1308) 을 포함한다. 이 예에서, 모듈, 회로 또는 다른 수단 (1308) 은 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하며, 3 개의 신호들 중 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하며, 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 1 트랜지스터와 제 2 트랜지스터를 턴오프하도록 구성된다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세스들에서 단계들의 특정의 순서 또는 계층이 재배열될 수도 있다. 수반하는 방법은 여러 단계들의 현재의 엘리먼트들을 간단한 순서로 청구하며, 제시되는 특정의 순서 또는 계층에 한정시키려고 의도된 것이 아니다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 구체적으로 언급하지 않는 한, 용어 "일부 (some)" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떤 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (36)

  1. 데이터 트랜스퍼 방법으로서,
    복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 데이터를 맵핑하는 단계;
    3 개의 신호들에서 상기 심볼들의 시퀀스를 인코딩하는 단계로서, 상기 3 개의 신호들 각각은 송신되는 각각의 심볼에 대한 3 개의 페이즈들 중 하나에 있고, 상기 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있는, 상기 심볼들의 시퀀스를 인코딩하는 단계; 및
    상기 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하는 단계를 포함하며,
    상기 3 개의 단자들 각각을 구동하는 단계는,
    상기 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 단계로서, 상기 제 1 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 1 전압 레벨을 향하여 구동되는, 상기 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 단계;
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 단계로서, 상기 제 2 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 2 전압 레벨을 향하여 구동되는, 상기 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 단계; 및
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 턴오프하는 단계를 포함하는, 데이터 트랜스퍼 방법.
  2. 제 1 항에 있어서,
    상기 제 1 트랜지스터가 턴오프되고 상기 제 2 트랜지스터가 턴오프될 때, 상기 3 개의 단자들 각각은 제 3 전압 레벨을 향하여 드리프트하고, 상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 데이터 트랜스퍼 방법.
  3. 제 1 항에 있어서,
    상기 3 개의 단자들 각각을 구동하는 단계는,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때 제 3 트랜지스터를 턴온하고 제 4 트랜지스터를 턴온하는 단계를 포함하며, 상기 제 3 트랜지스터가 턴온되고 상기 제 4 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 3 전압 레벨을 향하여 풀링되는, 데이터 트랜스퍼 방법.
  4. 제 3 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 데이터 트랜스퍼 방법.
  5. 제 3 항에 있어서,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 상기 제 3 트랜지스터는 턴오프되고, 상기 제 4 트랜지스터는 턴오프되는, 데이터 트랜스퍼 방법.
  6. 제 3 항에 있어서,
    상기 제 3 트랜지스터를 턴온하는 것은 상기 3 개의 단자들 각각으로 하여금, 제 1 임피던스를 통하여 제 1 전압에 커플링되게 하고, 상기 제 4 트랜지스터를 턴온하는 것은 상기 3 개의 단자들 각각으로 하여금, 제 2 임피던스를 통하여 제 2 전압에 커플링되게 하는, 데이터 트랜스퍼 방법.
  7. 제 6 항에 있어서,
    상기 제 1 임피던스와 상기 제 2 임피던스는 상기 3 개의 단자들 각각에서 원하는 임피던스를 제공하도록 선택되는, 데이터 트랜스퍼 방법.
  8. 제 1 항에 있어서,
    정보는 상기 심볼들의 시퀀스에서 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩되는, 데이터 트랜스퍼 방법.
  9. 제 1 항에 있어서,
    송신되는 각각의 심볼에 대하여, 상기 3 개의 신호들 중 2 개의 신호들은 상기 제 1 페이즈 또는 상기 제 2 페이즈에 있고, 정보는 상기 2 개의 신호들의 상대 극성으로 인코딩되는, 데이터 트랜스퍼 방법.
  10. 복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 데이터를 맵핑하는 수단;
    3 개의 신호들에서 상기 심볼들의 시퀀스를 인코딩하는 수단으로서, 상기 3 개의 신호들 각각은 송신되는 각각의 심볼에 대한 3 개의 페이즈들 중 하나에 있고, 상기 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있는, 상기 심볼들의 시퀀스를 인코딩하는 수단; 및
    상기 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하는 수단을 포함하며,
    상기 3 개의 단자들 각각을 구동하는 수단은,
    상기 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 것으로서, 상기 제 1 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 1 전압 레벨을 향하여 구동되는, 상기 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하고;
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 것으로서, 상기 제 2 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 2 전압 레벨을 향하여 구동되는, 상기 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하고; 그리고
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 턴오프하도록 구성되는, 장치.
  11. 제 10 항에 있어서,
    상기 제 1 트랜지스터가 턴오프되고 상기 제 2 트랜지스터가 턴오프될 때, 상기 3 개의 단자들 각각은 제 3 전압 레벨을 향하여 드리프트하고, 상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 장치.
  12. 제 10 항에 있어서,
    상기 3 개의 단자들 각각을 구동하는 것은,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때 제 3 트랜지스터를 턴온하고 제 4 트랜지스터를 턴온하며, 상기 제 3 트랜지스터가 턴온되고 상기 제 4 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 3 전압 레벨을 향하여 풀링되는 것을 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 장치.
  14. 제 12 항에 있어서,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 상기 제 3 트랜지스터는 턴오프되고, 상기 제 4 트랜지스터는 턴오프되는, 장치.
  15. 제 12 항에 있어서,
    상기 3 개의 단자들 각각은 상기 제 3 트랜지스터가 턴온될 때, 제 1 임피던스를 통하여 제 1 전압에 커플링되고, 상기 3 개의 단자들 각각은 상기 제 4 트랜지스터가 턴온될 때, 제 2 임피던스를 통하여 제 2 전압에 커플링되는, 장치.
  16. 제 15 항에 있어서,
    상기 제 1 임피던스와 상기 제 2 임피던스는 상기 3 개의 단자들 각각에서 원하는 임피던스를 제공하도록 선택되는, 장치.
  17. 제 10 항에 있어서,
    정보는 상기 심볼들의 시퀀스에서 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩되는, 장치.
  18. 제 10 항에 있어서,
    송신되는 각각의 심볼에 대하여, 상기 3 개의 신호들 중 2 개의 신호들은 상기 제 1 페이즈 또는 상기 제 2 페이즈에 있고, 정보는 상기 2 개의 신호들의 상대 극성으로 인코딩되는, 장치.
  19. 송신기로서,
    라인 드라이버들에 의해 구동되는 복수의 단자들;
    프로세싱 회로; 및
    3 개의 신호들 중 하나에 따라 3 개의 단자들 중 하나를 구동하도록 구성되는 라인 드라이버를 포함하며,
    상기 프로세싱 회로는,
    복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 데이터를 맵핑하고,
    상기 3 개의 신호들에서 상기 심볼들의 시퀀스를 인코딩하는 것으로서, 상기 3 개의 신호들 각각은 송신되는 각각의 심볼에 대한 3 개의 페이즈들 중 하나에 있고, 상기 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있는, 상기 심볼들의 시퀀스를 인코딩하도록 구성되고,
    상기 3 개의 단자들 중 하나를 구동하는 것은,
    상기 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 것으로서, 상기 제 1 트랜지스터가 턴온될 때, 상기 3 개의 단자들 중 하나가 제 1 전압 레벨을 향하여 구동되는, 상기 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 것;
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 것으로서, 상기 제 2 트랜지스터가 턴온될 때, 상기 3 개의 단자들 중 하나가 제 2 전압 레벨을 향하여 구동되는, 상기 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 것; 및
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 턴오프하는 것을 포함하는, 송신기.
  20. 제 19 항에 있어서,
    상기 제 1 트랜지스터가 턴오프되고 상기 제 2 트랜지스터가 턴오프될 때, 상기 3 개의 단자들 중 하나는 제 3 전압 레벨을 향하여 드리프트하고, 상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 송신기.
  21. 제 19 항에 있어서,
    상기 프로세싱 회로는,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때 제 3 트랜지스터를 턴온하고 제 4 트랜지스터를 턴온하도록 구성되며, 상기 제 3 트랜지스터가 턴온되고 상기 제 4 트랜지스터가 턴온될 때, 상기 3 개의 단자들 중 하나가 제 3 전압 레벨을 향하여 풀링되는, 송신기.
  22. 제 21 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 송신기.
  23. 제 21 항에 있어서,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 상기 제 3 트랜지스터는 턴오프되고, 상기 제 4 트랜지스터는 턴오프되는, 송신기.
  24. 제 21 항에 있어서,
    상기 3 개의 단자들 각각은 상기 제 3 트랜지스터가 턴온될 때, 제 1 임피던스를 통하여 제 1 전압에 커플링되고, 상기 3 개의 단자들 각각은 상기 제 4 트랜지스터가 턴온될 때, 제 2 임피던스를 통하여 제 2 전압에 커플링되는, 송신기.
  25. 제 24 항에 있어서,
    상기 제 1 임피던스와 상기 제 2 임피던스는 상기 3 개의 단자들 각각에서 원하는 임피던스를 제공하도록 선택되는, 송신기.
  26. 제 19 항에 있어서,
    정보는 상기 심볼들의 시퀀스에서 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩되는, 송신기.
  27. 제 19 항에 있어서,
    송신되는 각각의 심볼에 대하여, 상기 3 개의 신호들 중 2 개의 신호들은 상기 제 1 페이즈 또는 상기 제 2 페이즈에 있고, 정보는 상기 2 개의 신호들의 상대 극성으로 인코딩되는, 송신기.
  28. 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체로서,
    상기 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 때, 상기 적어도 하나의 프로세싱 회로로 하여금,
    복수의 와이어들 상에 송신되는 심볼들의 시퀀스에 데이터를 맵핑하게 하고;
    3 개의 신호들에서 상기 심볼들의 시퀀스를 인코딩하게 하는 것으로서, 상기 3 개의 신호들 각각은 송신되는 각각의 심볼에 대한 3 개의 페이즈들 중 하나에 있고, 상기 신호들은 각각의 심볼의 송신 동안에 서로 상이한 페이즈들에 있는, 상기 심볼들의 시퀀스를 인코딩하게 하며;
    상기 3 개의 신호들 중 하나에 따라 3 개의 단자들 각각을 구동하게 하고,
    상기 3 개의 단자들 각각을 구동하게 하는 것은,
    상기 3 개의 신호들 중 대응하는 하나가 제 1 페이즈에 있을 때 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 것으로서, 상기 제 1 트랜지스터가 턴온될 때, 3 개의 단자들 각각이 제 1 전압 레벨을 향하여 구동되는, 상기 제 1 트랜지스터를 턴온하고 제 2 트랜지스터를 턴오프하는 것,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 2 페이즈에 있을 때 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 것으로서, 상기 제 2 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 2 전압 레벨을 향하여 구동되는, 상기 제 2 트랜지스터를 턴온하고 제 1 트랜지스터를 턴오프하는 것, 및
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 3 페이즈에 있을 때, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 턴오프하는 것에 의한 것인, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  29. 제 28 항에 있어서,
    상기 제 1 트랜지스터가 턴오프되고 상기 제 2 트랜지스터가 턴오프될 때, 상기 3 개의 단자들 각각은 제 3 전압 레벨을 향하여 드리프트하고, 상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  30. 제 28 항에 있어서,
    상기 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금,
    상기 3 개의 신호들 중 대응하는 하나가 제 3 페이즈에 있을 때 제 3 트랜지스터를 턴온하고 제 4 트랜지스터를 턴온하게 하며, 상기 제 3 트랜지스터가 턴온되고 상기 제 4 트랜지스터가 턴온될 때, 상기 3 개의 단자들 각각이 제 3 전압 레벨을 향하여 풀링되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  31. 제 30 항에 있어서,
    상기 제 3 전압 레벨은 상기 제 1 전압 레벨과 상기 제 2 전압 레벨에 의해 경계지어지는 전압 범위 내에 존재하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  32. 제 30 항에 있어서,
    상기 3 개의 신호들 중 상기 대응하는 하나가 제 1 페이즈 또는 제 2 페이즈에 있을 때, 상기 제 3 트랜지스터는 턴오프되고, 상기 제 4 트랜지스터는 턴오프되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  33. 제 30 항에 있어서,
    상기 3 개의 단자들 각각은 상기 제 3 트랜지스터가 턴온될 때, 제 1 임피던스를 통하여 제 1 전압에 커플링되고, 상기 3 개의 단자들 각각은 상기 제 4 트랜지스터가 턴온될 때, 제 2 임피던스를 통하여 제 2 전압에 커플링되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  34. 제 33 항에 있어서,
    상기 제 1 임피던스와 상기 제 2 임피던스는 상기 3 개의 단자들 각각에서 원하는 임피던스를 제공하도록 선택되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  35. 제 28 항에 있어서,
    정보는 상기 심볼들의 시퀀스에서 심볼들 간의 각각의 트랜지션에서 페이즈 회전으로 인코딩되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  36. 제 28 항에 있어서,
    송신되는 각각의 심볼에 대하여, 상기 3 개의 신호들 중 2 개의 신호들은 상기 제 1 페이즈 또는 상기 제 2 페이즈에 있고, 정보는 상기 2 개의 신호들의 상대 극성으로 인코딩되는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
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US14/199,064 2014-03-06
US14/199,064 US9172426B2 (en) 2013-03-07 2014-03-06 Voltage mode driver circuit for N-phase systems
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WO (1) WO2014138646A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101959139B1 (ko) * 2017-10-13 2019-03-15 한양대학교 산학협력단 동시 스위칭 잡음 및 간섭을 제거하는 고속 데이터 송수신 시스템 및 방법
KR20190083058A (ko) * 2018-01-03 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음이 없고 높은 신호선 효율을 가지는 송신기 및 이에 있어서 데이터 전송 방법
KR20190083316A (ko) * 2018-01-03 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음이 없고 높은 신호선 효율을 가지는 송신기 및 이에 있어서 데이터 전송 방법
WO2019135443A1 (ko) * 2018-01-05 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음을 제거하면서 클록 및 데이터를 전송할 수 있는 송신기 및 이의 동작 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9215063B2 (en) * 2013-10-09 2015-12-15 Qualcomm Incorporated Specifying a 3-phase or N-phase eye pattern
TWI793631B (zh) * 2014-03-25 2023-02-21 日商新力股份有限公司 發送裝置
US9166584B1 (en) * 2014-06-09 2015-10-20 Xilinx, Inc. Current-encoded signaling
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
US20160179739A1 (en) * 2014-12-17 2016-06-23 Intel Corporation Symmetrically coupled differential channel
US10419252B2 (en) 2015-06-22 2019-09-17 Qualcomm Incorporated Low power physical layer driver topologies
US9998154B2 (en) * 2015-06-22 2018-06-12 Qualcomm Incorporated Low power physical layer driver topologies
US9553635B1 (en) 2015-07-24 2017-01-24 Qualcomm Incorporated Time based equalization for a C-PHY 3-phase transmitter
US9520988B1 (en) 2015-08-04 2016-12-13 Qualcomm Incorporated Adaptation to 3-phase signal swap within a trio
JP6665441B2 (ja) * 2015-08-10 2020-03-13 ソニー株式会社 送信装置、受信装置、および通信システム
CN109417521B (zh) * 2016-04-28 2022-03-18 康杜实验室公司 低功率多电平驱动器
KR20190068546A (ko) * 2016-10-24 2019-06-18 퀄컴 인코포레이티드 론치 심볼들에 다중 클록 위상들을 사용하여 c-phy 인터페이스에서의 송신기 인코딩 지터의 감소
TW201830940A (zh) * 2017-02-08 2018-08-16 陳淑玲 三線式傳輸的穿戴裝置
TW201843945A (zh) * 2017-03-03 2018-12-16 日商索尼半導體解決方案公司 傳送裝置及通信系統
US10496583B2 (en) 2017-09-07 2019-12-03 Kandou Labs, S.A. Low power multilevel driver for generating wire signals according to summations of a plurality of weighted analog signal components having wire-specific sub-channel weights
CN108073539A (zh) * 2017-12-27 2018-05-25 上海集成电路研发中心有限公司 一种mipi接口的d-phy电路
US10855254B2 (en) * 2019-01-31 2020-12-01 Marvell Asia Pte, Ltd. Systems and methods for calibrating impedance of a low power voltage-mode transmitter driver
US10873323B2 (en) * 2019-01-31 2020-12-22 Marvell Asia Pte, Ltd. Systems and methods for calibrating impedance of a low power voltage-mode transmitter driver
WO2023287437A1 (en) * 2021-07-16 2023-01-19 Lattice Semiconductor Corporation Communication systems and methods

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH572687A5 (ko) * 1972-04-11 1976-02-13 Europ Teletransmission
JPS59108430A (ja) * 1982-12-13 1984-06-22 Matsushita Electric Ind Co Ltd ２値−３値変換回路
JPH0691459B2 (ja) * 1986-05-21 1994-11-14 松下電器産業株式会社 ３値出力回路
JPH02174445A (ja) * 1988-12-27 1990-07-05 Toshiba Corp 複線式データ伝送装置
JPH0442616A (ja) * 1990-06-08 1992-02-13 Rohm Co Ltd ３値出力回路
US6051990A (en) * 1997-11-13 2000-04-18 Quantum Corporation Asymmetric current mode driver for differential transmission lines
ATE400097T1 (de) 2001-08-13 2008-07-15 Motorola Inc Drahtlose kommunikation mit sendediversität
US7170949B2 (en) * 2002-03-14 2007-01-30 Intel Corporation Methods and apparatus for signaling on a differential link
JPWO2005074219A1 (ja) 2004-01-28 2007-11-15 松下電器産業株式会社 データ送信装置、データ受信装置、伝送路符号化方法および復号方法
KR100782305B1 (ko) 2006-01-09 2007-12-06 삼성전자주식회사 3개의 전송선의 차동신호화에 의한 데이터 신호 송수신장치 및 송수신 방법
US8064535B2 (en) * 2007-03-02 2011-11-22 Qualcomm Incorporated Three phase and polarity encoded serial interface
US7936180B2 (en) * 2008-02-01 2011-05-03 Mediatek Inc. Serial link transmitter

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101959139B1 (ko) * 2017-10-13 2019-03-15 한양대학교 산학협력단 동시 스위칭 잡음 및 간섭을 제거하는 고속 데이터 송수신 시스템 및 방법
WO2019074146A1 (ko) * 2017-10-13 2019-04-18 한양대학교 산학협력단 동시 스위칭 잡음 및 간섭을 제거하는 고속 데이터 송수신 시스템 및 방법
US11502714B2 (en) 2017-10-13 2022-11-15 Industry-University Cooperation Foundation Hanyang University High-speed data transmitting/receiving system and method of removing simultaneous switching noise and inter-symbol interference
KR20190083058A (ko) * 2018-01-03 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음이 없고 높은 신호선 효율을 가지는 송신기 및 이에 있어서 데이터 전송 방법
KR20190083316A (ko) * 2018-01-03 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음이 없고 높은 신호선 효율을 가지는 송신기 및 이에 있어서 데이터 전송 방법
WO2019135444A1 (ko) * 2018-01-03 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음이 없고 높은 신호선 효율을 가지는 송신기 및 이에 있어서 데이터 전송 방법
WO2019135443A1 (ko) * 2018-01-05 2019-07-11 한양대학교 산학협력단 동시 스위칭 잡음을 제거하면서 클록 및 데이터를 전송할 수 있는 송신기 및 이의 동작 방법
KR20190083792A (ko) * 2018-01-05 2019-07-15 한양대학교 산학협력단 동시 스위칭 잡음을 제거하면서 클록 및 데이터를 전송할 수 있는 송신기 및 이의 동작 방법

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