CN105164659B - 用于n相系统的电压模式驱动器电路 - Google Patents

用于n相系统的电压模式驱动器电路 Download PDF

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Abstract

描述了促成数据传输(特别是电子装备内的两个设备之间的数据传输)的系统、方法和设备。在N相极性编码发射机中，当传输线原本将为未驱动时，该传输线被选择性地端接。数据被映射成要在多条导线上传送的码元序列。该码元序列被编码在三个信号中。这三个端子中的每一个可被驱动以使得晶体管被激活以在端子原本未被驱动时通过一对阻抗来将该端子耦合至第一和第二电压电平。该端子随后被拉向中间电压电平，同时该端子向传输线呈现期望的阻抗水平。

Description

用于N相系统的电压模式驱动器电路
相关申请的交叉引用
本申请要求于2013年3月7日向美国专利局提交的临时专利申请No.61/774,425的优先权和权益，其全部内容通过引用纳入于此。
背景
领域
本公开一般涉及高速数据通信，更具体而言，涉及电子设备的各组件之间的不对称通信，尤其涉及多相编码和解码。
背景技术
高速接口频繁地用在移动无线设备和其他复杂装置的各电路和组件之间。例如，某些设备可包括通过通信链路来彼此交互的处理、通信、存储、和/或显示设备。这些设备中的一些(包括同步动态随机存取存储器(SDRAM))可以能够以处理器时钟速率来提供或消费数据和控制信息。其他设备(诸如显示控制器)可能需要以相对较低视频刷新率的可变数据量。
高速接口常常受到时钟偏斜的限制并且遭受干扰。高频信号常常使用差分接口来传送以提供针对关键信号的共模抑制。在通过宽数据和控制总线来传送和接收大量数据的设备(诸如存储器设备)中，接口可能是昂贵的并且可能消耗大量的功率和电路板上的占用空间。
概述
本文公开的实施例提供了用于在可共处于电子装置中并且通过一个或多个数据链路通信地耦合的两个设备之间进行通信的系统、方法和装置。
在本公开的一方面，一种用于数据传输的方法包括将数据映射成要在多条导线上传送的码元序列，将所述码元序列编码在三个信号中，以及根据这三个信号之一来驱动三个端子中的每一个。对于要传送的每个码元，这三个信号中的每一个可以处于三个相位中的一个。在每个码元的传输期间，这三个信号彼此处于不同相位。驱动这三个端子中的每一个可包括当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，以使得当所述第一晶体管导通时所述端子被驱动朝向第一电压电平。驱动这三个端子中的每一个可包括当所述三个信号中的一个相应信号处于第二相位时，导通第二晶体管且截止第一晶体管，以使得当所述第二晶体管导通时所述端子被驱动朝向第二电压电平。驱动这三个端子中的每一个可包括当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管。
在本公开的一个方面，当该第一晶体管和第二晶体管两者均截止时，该端子朝第三电压电平漂移。第三电压电平可位于由第一电压电平和第二电压电平界定的电压范围内。
在本公开的一个方面，驱动这三个端子中的每一个包括当这三个信号中的所述一个相应信号处于第三相位时导通第三晶体管和导通第四晶体管。当第三晶体管被导通且第四晶体管被导通时，该端子被拉向第三电压电平。第三电压电平位于由第一电压电平和第二电压电平界定的电压范围内。当这三个信号中的一个相应信号处于第一相位或处于第二相位时，第三晶体管和第四晶体管可被截止。导通第三晶体管使得该相应端子通过第一阻抗耦合至第一电压，而导通第四晶体管使得该相应端子通过第二阻抗耦合至第二电压。第一阻抗和第二阻抗可被选择以在该端子处提供期望的阻抗。
在本公开的一个方面，信息被编码在所述码元序列中的码元之间的每个转变处的相位旋转中。对于每个所传送码元，这三个信号中的两个信号处于第一相位或第二相位，且信息可被编码在这两个信号的相对极性中。
在本公开的一方面，一种设备包括用于将数据映射成要在多条导线上传送的码元序列的装置，用于将所述码元序列编码在三个信号中的装置，以及用于根据这三个信号中的一个相应信号来驱动三个端子中的每一个的装置。对于要传送的每个码元，这三个信号中的每一个处于三个相位中的一个。在每个码元的传输期间，这三个信号彼此处于不同相位。用于驱动这三个端子中的每个端子的装置可被配置成当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，以使得当所述第一晶体管导通时该相应端子被驱动朝向第一电压电平；当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，以使得当所述第二晶体管导通时所述相应端子被驱动朝向第二电压电平；以及当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管。
在本公开的一方面，一种发射机包括被配置成将数据映射成要在多条导线上传送的码元序列以及将所述码元序列编码在三个信号中的处理电路，以及被配置成根据这三个信号之一来驱动三个端子之一的线驱动器。对于每个所传送码元，这三个信号中的每一个处于三个相位中的一个。在每个码元的传输期间，所述信号彼此处于不同相位。在每个码元区间期间驱动这三个端子之一可包括以下操作之一：
当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，以使得当所述第一晶体管导通时所述相应端子被驱动朝向第一电压电平；当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，以使得当所述第二晶体管导通时所述相应端子被驱动朝向第二电压电平；以及当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管。
在本公开的一个方面，处理器可读存储介质存储或维持一个或多个指令。在由至少一个处理电路执行时，所述指令可以使所述至少一个处理电路将数据映射成要在多条导线上传送的码元序列，将所述码元序列编码在三个信号中，以及根据这三个信号之一来驱动三个端子中的每一个。对于要传送的每个码元，这三个信号中的每一个可以处于三个相位中的一个。在每个码元的传输期间，所述信号可以彼此处于不同相位。对于每个端子，该端子可通过以下操作来驱动：当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，以使得当所述第一晶体管导通时所述端子被驱动朝向第一电压电平；当所述三个信号中的一个相应信号处于第二相位时，导通第二晶体管且截止第一晶体管，以使得当所述第二晶体管导通时所述端子被驱动朝向第二电压电平；以及当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管。
附图简述
图1描绘了在装置内的各设备之间采用N相极性编码数据链路的装置。
图2解说了采用N相极性编码数据链路的装置的系统架构。
图3解说了N相极性数据编码器的示例。
图4解说了N相极性编码接口中的信令。
图5是解说3导线3相通信链路的示例中的状态转变的状态图。
图6解说了3相极性数据解码器。
图7解说了用于M导线N相极性数据编码的驱动器。
图8是示出使用6条导线来传送码元的编码器的模型的示意图，其中针对每个状态驱动2对导线。
图9是示出3相极性编码电路的模型的示意图。
图10解说了用于传送差分信号的常规物理层驱动器。
图11包括用于驱动3相系统中的信号导线的线接口的示例。
图12是解说数据传输方法的流程图。
图13是解说N相极性编码信号的发射机的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此类方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算设备上和/或分布在两台或更多台计算设备之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”被以下任何实例所满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
所公开的某些示例涉及采用涉及多个导体(即，M个导体或导线)的多相数据编码和解码方法的系统和装置。该M个导体通常包括三个或更多个导体，并且每个导体可指代一条导线，当然该M个导体可包括电路板上或者半导体集成电路(IC)设备的导电层内的导电迹线。该M个导体可被分成多个传输群，每一群对要传送的数据块的一部分进行编码。N相编码方案被定义，其中数据比特被编码在该M个导体上的相位转变和极性变化中。在一个示例中，用于3导线系统的N相编码方案可包括三个相位状态和两个极性，从而提供6个状态和从每个状态的5个可能转变。可检测并解码确定性的电压和/或电流变化以从M个导体中提取数据。解码不依赖于独立的导体或导体对，并且可直接从该M个导体中的相位和/或极性转变中推导出定时信息。N相极性数据传输可被应用于任何信令接口，诸如举例而言电气、光学以及射频(RF)接口。
本发明的某些方面可适用于被部署在电子组件之间的通信链路，这些电子组件可包括设备(诸如电话、移动计算设备、电器、汽车电子、航空电子系统等)的子组件。参考图1，例如，采用M导线N相编码的装置100可包括被配置成控制装置100的操作的处理电路102。处理电路102可访问并执行软件应用以及控制装置100内的逻辑电路和其他设备。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可操作地耦合到处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储112，该处理器可读存储112可维护可由处理电路102执行的指令和数据。处理电路102可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并实现驻留在无线设备的存储112中的软件模块的执行。存储112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)、闪存设备、或可被用于处理系统和计算平台中的任何存储器设备。处理电路102可包括和/或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的工作参数和其它信息。该本地数据库114可使用数据库模块或服务器、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。
图2是解说装置的某些方面的框图200，该装置诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接可定位成彼此靠近或者物理上位于装置200的不同部件中的IC设备202和230。在一个示例中，通信链路220可设在承载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。通信链路220的一部分可包括电缆或光连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工模式和/或全双工模式中操作。一个或多个信道222、224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机(host)、主设备(master)和/或发射机，而第二IC设备230可以被指定为客户机、从设备(slave)和/或接收机，即便IC设备202和230两者都被配置成在通信链路220上进行传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、以及其它输入或输出设备。该显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理电路206和236和/或IC设备202和230的其它组件所使用的指令和数据。每个处理电路206、236及其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式工作。前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表达为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并且以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。
在某些示例中，反向链路224从前向链路222推导时钟信号，以用于同步目的、用于控制目的、促进功率管理和/或用于简化设计。该时钟信号可具有通过对用于在前向链路222上传送信号的码元时钟的频率进行分频所获得的频率。码元时钟可被叠加或以其他方式编码在前向链路222上传送的码元中。使用作为码元时钟的衍生的时钟信号允许发射机和接收机(收发机210、240)的快速同步并使得数据信号能够快速开始和停止而无需成帧(framing)来启用训练和同步。
在某些示例中，单个双向链路226可支持第一处理设备202与第二处理设备230之间的通信。在一些实例中，第一处理设备202和第二处理设备230提供在处理设备与存储器设备(诸如动态随机存取存储器(DRAM))之间传送的数据、地址和控制信号的编码和解码。
在一个示例中，总线212和/或242中的一个或多个总线可使用M导线N相编码技术来提供对双数据率(DDR)SDRAM的访问。N相极性编码设备210和/或240可每个转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号等。
在另一示例中，通信链路220包括高速数据接口，诸如移动显示数字接口(MDDI)，且一个或多个数据链路222、224和226可使用N相极性编码。收发机210和240可编码和解码在通信链路220上传送的数据。对N相极性编码的使用提供了高速数据传输，并且可消耗其它接口的功率的一半或更少，因为在N相极性编码数据链路220中更少的驱动器是活跃的。N相极性编码设备210和/或240可在该接口(其可包括总线)上每个转变编码多个比特。在一个示例中，3相和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps的速率递送像素数据以供显示器刷新。
根据本文公开的某些方面，M导线N相极性通信链路的特性可被动态修改以容适变化的操作要求和环境。例如，用于传送N相信号的导线数目可被增加以获得更高可用带宽和/或用于传送N相信号的导线数目可被减少以降低IC设备202和230的功耗。用于在一个方向上传送N相信号的导线数目可独立于用于在另一方向上传送N相信号的导线数目来适配。可使用在通信链路220在休眠或上电之后被激活时传送的控制信息来配置物理层驱动器210和240中的接收电路和传送电路。该控制信息可根据预定义协议来传送，由此最小数目的导线被激活以携带指定例如通信链路220的配置的控制消息。该控制消息可替换地或附加地与关机命令、唤醒命令一起传送、和/或在每次传输之前的前置码中传送。在一些示例中，通信链路220的配置可在训练和/或同步序列期间确定，由此接收方物理层驱动器210或240监视可用导线或其他导体以发现与N相信号相对应的转变，以便确定哪些导线/导体是活跃的。
图3是解说被配置用于M＝3和N＝3的M导线N相极性编码发射机的示例的示图300。出于简化对本公开的某些方面的描述的目的而单单选择了3导线3相编码的示例。针对3导线3相编码器所公开的原理和技术可被应用在M导线N相极性编码器的其它配置中。
当使用N相极性编码时，连接器(诸如M导线总线上的信号导线310a、310b和310c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号导线310a、310b或310c可处于高阻抗状态。不被驱动的信号导线310a、310b或310c可被驱动到处于在被驱动的信号导线上提供的正和负电压电平之间的基本中间点的电压电平。不被驱动的信号导线310a、310b或310c可不具有流过它的电流。在图3中所解说的示例中，每个信号导线310a、310b和310c可以处于使用驱动器308的三种状态(标记为+1、-1、或0)中的一种。在一个示例中，驱动器308可包括单位电平的电流模式驱动器。在另一示例中，驱动器308可在两个信号310a和310b上驱动相反极性电压，而第三信号310c处于高阻抗和/或被拉到接地。对于每个所传送的码元区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(－1状态)的信号的数目，以使得流向接收机的电流之和总是为零。对于每一对连续码元传输区间，至少一个信号导线310a、310b或310c在该两个码元传输区间中具有不同状态。
在图3中描绘的示例中，16位数据318被输入到映射器302，该映射器将输入数据318映射成7个码元312，以通过信号导线310a、310b和310c顺序传送。可使用例如并串转换器304来串行化该7个码元312。M导线N相编码器306一次一码元地接收由映射器产生的7个码元312，并且针对每个码元区间计算每个信号导线310a、310b和310c的状态。编码器306基于输入码元以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
对M导线N相编码的使用允许多个比特被编码成多个码元，其中每个码元的比特不是整数。在3导线系统的简单示例中，有3种可用的2导线组合(这2根导线可被同时驱动)、以及被同时驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态中的5种状态可用。在每次转变时，要求至少一个导线的状态改变。有5种状态，则每个码元可编码个比特。相应地，映射器可接受16比特的字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七个码元的组合具有57(即78125)种排列。相应地，这7个码元可被用于编码16比特的216(即65536)种排列。
图4基于循环状态转变图450解说了采用三相调制数据编码方案的信令400的示例。根据数据编码方案，三相信号可在两个方向上旋转并且可在三个导体310a、310b和310c上传送。这三个信号中的每一个在导体310a、310b、310c上被独立驱动。这三个信号中的每一个信号包括三相信号，其中每个导体410a、410b和410c上的每个信号相对于另外两个导体410a、410b和410c上的信号异相120度。在任何时间点，三个导体310a、310b、310c中的每一个处于状态{+1,0,-1}中的一个不同状态。在任何时间点，3导线系统中的三个导体310a、310b、310c中的每一个导体与其他两个导线处于不同状态。当使用多于三个导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还以被活跃地驱动到+1和-1状态的两个导体310a、310b和/或310c的极性来编码信息。在408处指示了针对所描绘的状态序列的极性。
在所解说的3导线示例中的任何相位状态，导体310a、310b、310c中的恰好两个导体携带的信号实际上是针对该相位状态的差分信号，而第三个导体310a、310b或310c未被驱动。每个导体310a、310b、310c的相位状态可通过该导体310a、310b或310c与至少一个其他导体310a、310b和/或310c之间的电压差、或通过导体310a、310b或310c中的电流方向或不存在电流来确定。如状态转变图450中所示，定义了三种相位状态(S1、S2和S3)。信号可顺时针地从相位状态S1流动到相位状态S2、从相位状态S2流动到相位状态S3、和/或从相位状态S3流动到相位状态S1，且该信号可逆时针地从相位状态S1流动到相位状态S3、从相位状态S3流动到相位状态S2、和/或从相位状态S2流动到相位状态S1。对于其它的N值，N个状态之间的转变可根据对应的状态图来可任选地定义，以获得状态转变之间的环型旋转。
在3导线3相通信链路的示例中，状态转变处的顺时针旋转(S1到S2)、(S2到S3)、和/或(S3到S1)可被用于编码逻辑1，而状态转变处的逆时针旋转(S1到S3)、(S3到S2)、和/或(S2到S1)可被用于编码逻辑0。相应地，可通过控制信号是顺时针还是逆时针“旋转”来在每次转变处对比特进行编码。例如，逻辑1可在三根导线310a、310b、310c从相位状态S1转变到相位状态S2时被编码，而逻辑0可在三根导线310a、310b、310c从相位状态S1转变到相位状态S3时被编码。在所描绘的简单的3导线示例中，旋转方向可容易地基于在转变前以及转变后三根导线310a、310b、310c中的哪一根导线没有被驱动来确定。
信息还可以被编码在被驱动的导体310a、310b、310c的极性中或者两个导体310a、310b、310c之间的电流方向中。信号402、404和406解说了在3导线3相链路中的每个相位状态处分别施加于导体310a、310b、310c的电压电平。在任何时间，第一导体310a、310b、310c被耦合到正电压(例如+V)，第二导体310a、310b、310c被耦合到负电压(例如－V)，而第三导体310a、310b、310c可为开路或以其他方式未驱动。如此，可通过第一和第二导体310a、310b、310c之间的电流流动或第一和第二导体310a、310b、310c的电压极性来确定一种极性编码状态。在一些实施例中，可在每个相位转变处编码两个比特的数据。解码器可确定信号相位旋转的方向以获得第一比特，而第二比特可基于信号402、404和406中的两个信号之间的极性差异来确定。已确定了旋转方向的解码器可确定当前相位状态和施加在两个活跃连接器310a、310b和/或310c之间的电压的极性，或者流过两个活跃导体310a、310b和/或310c的电流的方向。
在本文所描述的3导线3相链路的示例中，一个比特的数据可以被编码在3导线3相链路中的旋转或相位变化中，而附加比特可以被编码在两根被驱动的导线的极性中。某些实施例通过允许从当前状态转变到任何可能状态来在3导线3相编码系统的每次转换中编码不止两个比特。假定有3个旋转相位以及每个相位有两种极性，则定义出6种状态，使得从任何当前状态有5种状态可用。相应地，可以有每码元(转变)个比特，因此映射器可接受16比特的字并将其转换成7个码元。
图5是解说3导线3相通信链路的示例中的6种状态和30种可能状态转变的状态图500。图5通过描绘所有可能状态502、504、506、512、514和516来在图4的状态转变图450上展开。这些状态502、504、506、512、514和516包括图4的相位转变图450中解说的相位状态S1、S2和S3的正极性和负极性版本为了清楚起见，该相位/极性状态集合以字母标记且包括{+x,-x,+y,-y,+z,-z}，其中例如+x和–x表示具有相同相位状态但是具有不同极性的状态。如在模型状态元素520中所示，状态图500中的每种状态502、504、506、512、514和516包括显示分别在导线310a、310b和310c上传送的信号402、404和406的电压状态的字段522。例如，在状态502(+x)中，信号402＝+1，信号404＝-1，且信号406＝0。图5中还示出了状态502、504、506、512、514和516之间的5条可能的转变路径，包括例如在–x状态512和–y状态514之间的转变路径。
图6是解说示出被适配成连接至3相接口的接收机中的某些物理层(PHY)组件的示例的示意性框图600。比较器602和解码器604被配置成提供三条传输线612a、612b和612c中的每一条传输线的状态以及这三条传输线的状态与前一码元周期中传送的状态相比的变化的数字表示。从所解说的示例中可以看出，每个连接器612a、612b或612c的电压可与另外两个连接器612a、612b和/或612c的电压进行比较以确定每个连接器612a、612b或612c的状态，以使得可以由解码器604基于比较器602的输出来检测并解码转变的发生。串并转换器606组装7个连续状态，该串并转换器产生7个码元的集合供解映射器608处理以获得可被缓冲在FIFO 610中的16比特数据。
表1。
还参考图5，表1解说了针对3导线3相极性编码系统中的每条导线522的差分接收机602的输出。在该示例中，导线状态522可以被编码在三条导线612a、612b和612c上的电压振幅中，以使得导线的+1状态被表示为电压+V伏，导线的-1状态被表示为0伏，而未驱动状态被表示或近似为+V/2伏。接收机/解码器可被配置成针对被解码的每个码元在接收机的数字输出处输出码。
图7包括示意性框图700，其解说了M导线N相编码系统的某些方面和针对M导线N相编码系统的各种M值和配置的比特编码能力。在发射机处收到的数据可被映射成数个码元以通过M导线总线708顺序传送。该映射方案可确定M导线总线708的配置。在一个示例中，M导线总线708中的多个连接器可携带相同的N相信号(其移位了预定的相位角)。在另一示例中，M导线总线708可被细分为G条导线的群，其中每一群携带不同的N相信号。在后一示例中，9导线总线708可被配置为三个不同的3导线总线分段。根据某些方面，映射器704可被适配成动态地定义编码方案，以重新配置M导线总线708并控制M导线N相驱动器706的操作。在一个示例中，映射器704可被适配成重新配置M导线N相编码系统以提供期望带宽和/或限制功耗。由此，映射器704可在对数据带宽的需求较低时选择性地启用和禁用M导线总线708的各部分，且映射器704可启用M导线总线708的附加部分以获得增加的带宽。
在接收机处，通常在多个传输时钟循环上从M导线总线708接收并累积N相码元。所累积的码元随后可被码元到比特映射器712解码。传送时钟可从M导线总线708的一个或多个部分推导出，而配置信息可使用提供主信道的指定连接器群来传达。在被配置为三个不同的3导线总线分段的9导线总线708的示例中，一个总线分段可被标识为要在上电和同步期间使用的具有默认编码方案的主信道。通过该总线传达的命令可使发射机和接收机在3导线分段中的一个或多个上进入休眠阶段。
N相数据传输可使用在通信介质中提供的不止三根信号导线或其他连接器。使用可被同时驱动的附加信号导线提供了更多状态和极性的组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，同时相对于使用多个差分对来传送数据比特的通信链路限制了功耗，同时提供了增加的带宽。通过动态地配置针对每次传输的活跃连接器的数目，可进一步限制功耗。
图8是示出使用6导线传送码元的编码器的模型的示意图，其中针对每个状态驱动2对导线。6根导线可被标记为A到F，以使得在一个状态下，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不承载电流)。在该示例中，N相信号可具有3个相位。每个相位状态可具有正极性或负极性。在该解说性模型中，每根导线可连接至正电流源、负电流源、或不连接至电流源。电流流过具有阻抗Z0的导线，该阻抗通常是该传输导线的特性阻抗。如图8中所示，正电流被两个负电流抵消。
对于6根导线，可以有：
种可能的被活跃驱动的导线组合，其中对于每个相位状态，有：
种不同的极性组合。
这15种不同的被活跃驱动的导线组合可包括：
在4个被驱动的导线中，可能是两根导线被驱动为正(而另两个必须被驱动为负)的组合。极性的组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15x 6＝90。为了确保各相继码元之间的转变，从任何当前状态有89个状态可用于转变，并且可被编码在每个码元中的比特数目可被计算为：每码元log2(89)≡6.47个比特。在这一示例中，给定5x 6.47＝32.35个比特，映射器可将32比特的字编码成5个码元。
针对任何大小的总线可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
被驱动的导线的极性组合的数目的方程为：
每码元的比特数目为：
图7包括示出针对M的各种值(即，导线的数目)以及导线和导线对的配置的比特编码的图表720。
在一些实施例中，编码器可被配置成在需要增加的带宽时增加用于N相编码的导线数目。带宽可在例如视频剪辑将被显示给装置100的用户时或当要在处理电路和/或存储器设备之间传输数据突发时改变。带宽变化还可对应于或涉及功率控制措施以及具体应用需求。例如，图2的装置可动态地重新配置连接器220以发起功率节省措施，该措施可在带宽需求减少时节省电池寿命。
当需要或请求增加或减少的带宽时，编码器可增加或减少要被用于N相编码的活跃导体的数目。此类自适应编码可实现功率高效地提供可变带宽。在一个示例中，可按原子单元添加附加导线。原子单元可包括采用3相极性编码(本文所述的)的三条导线。在另一示例中，可通过向M导线N相总线添加导线对来定义附加编码状态。在另一示例中，可通过添加单根导线来获得附加编码状态，由此对于每种状态有两根导线未被驱动。添加未被驱动的导线可比添加被驱动的导线对增加的功耗更少。
图9解说了3导线3相极性编码电路的模型。电流通过可连接至具有特征阻抗(Z0)的导线的相应端子902、904和/或906被传递通过三条信号导线中的两条。没有电流传递通过第三条信号导线。如本文讨论的，每个相位状态可被定义为具有正极性或负极性，尽管图9的示例仅描绘了每个相位状态的正极性状况以简化描述。为了获得“+x”状态，电流从端子902传递(924、926、928)到端子904。为了获得“+y”状态，电流从端子904传递(934、936)到端子906。为了获得“+z”状态，电流从端子906传递(944、946)到端子902。未驱动信号可通过接收机处的端接电阻器拉向中性电压。
根据本文公开的某些方面，提供M导线N相物理层(N相PHY)接口以支持多相信号。再次参考图4，在一个示例中，在导线310a、310b、310c上提供的3相信号402、404、406由相反极性的两个活跃信号和一个未驱动信号(其中没有电流被传送和/或导线310a、310b、310c开路)定义。3相PHY可通过使未驱动信号在传输线电路两端处转变到中性电压(例如0伏特)以防止电流的方式来编码和解码3相信号。
常规接口不具有被编码在未驱动状态中的信息。图10是解说用于传送信号的常规差分物理层(DPHY)的示图1000。数据比特被寄存器1002或类似设备捕捉。这些数据比特可包括字节、字、或其他比特编组。使用移位寄存器1004或其他并串转换器将所捕捉的比特串行化。以接口的传输速率来提供串行化器1004的时钟。差分驱动器1006将每个比特转换为差分信号。差分可驱动两条信号导线1008a和1008b。在一个示例中，这两条信号导线1008a、1008b可以不同电压来驱动，这些不同电压可具有相反的极性。在另一示例中，电流在这两条导线1008a和1008b之间在一个方向或另一个方向上传递。在一些实例中，驱动器1006可以是可被有效断开连接以使不同驱动器(未示出)能够驱动导线1008a和1008b的三态缓冲器。
差分线驱动器线1010可包括被配置成提供对于所有信令状态而言实际上彼此为逆的信号对1016a和1016b的晶体管1012a、1012b、1014a和1014b。常规DPHY 1010不定义这样的未驱动状态——其中基于未驱动状态的状态和两个或更多个其他导线的状态来编码信息。
图11解说可被用于驱动3相PHY中的信号导线的线接口的示例1100和1120。在一个示例1100中，晶体管1102接收上拉信号而晶体管1104接收下拉信号。当输出端子1106要被驱动到活跃(+1或-1)信令状态时，晶体管1102或1104之一被导通而输出端子1106被活跃地驱动到一种或另一种信令状态。当输出端子1106为未驱动且处于不活跃(0)信令状态时，上拉或下拉控制均不活跃且两个晶体管1102和1104均截止。当晶体管1102和1104两者都截止以获得不活跃(0)信令状态时，输出端子1106通常稳定在被驱动线的共模电平处。然而，该稳定时间可导致针对未驱动状态要比针对被晶体管1102或1104活跃驱动的状态更长的偏斜时间。该稳定时间和相应的偏斜时间可通过端接传输线或端子1106来改善。在一个示例中，可在发射机处或在接收机处提供一对阻抗(其可以是电阻性的)或其他负载，以使得信号导线或端子1106能够更快速获得中性电压电平且将信号导线或端子1106维持在中性电压。
在第二示例1120中，可提供有源端接以更快速稳定连接至驱动器电路的端子1132的导线或其他传输线。在此示例中，附加的端接电路包括两个端接晶体管1126和1128，这两个端接晶体管在上拉晶体管1122和下拉晶体管1124均未被导通时可均被导通；也就是说，当上拉晶体管1122和下拉晶体管1124均截止时，这两个端接晶体管1126和1128被导通。检测逻辑(此处为或非(NOR)功能)1130确定晶体管1122和1124何时皆未被启用且检测逻辑激活附加端接晶体管1126和1128，由此使得输出端子1132处的传输导线更快地收敛在0状态上。端接晶体管1126或1128之一将输出端子1132通过阻抗耦合到+1电压电平，而第二端接晶体管1128或1126将输出端子1132通过阻抗耦合至-1电压电平，以使得输出端子1132处的电压被拉向0状态电压电平。该0状态通常被定义为+1和-1状态的电压电平之间的电压电平。与端接晶体管1126或1128相关联的阻抗可被选择，以使得端接电路与信号导线的特征阻抗相匹配。
图12是解说数据传输方法的流程图。该数据传输方法可涉及在多相信号中传送多个码元。每个码元可定义每个信号的相位状态和特定信号对的极性。该方法可由发射机来执行。
在步骤1202，发射机可将数据映射成要在多条导线上传送的码元序列。
在步骤1204，发射机可将码元序列编码在三个信号中。对于要传送的每个码元，这三个信号中的每一个可以处于三个相位中的一个。在每个码元的传输期间，这三个信号可以处于彼此不同的相位。
在步骤1206，发射机可根据这三个信号之一来驱动三个端子中的每一个。
如在1206’所示，驱动这三个端子中的每一个包括针对每个码元执行多个步骤之一。
在步骤1208，当这三个信号中的一个相应信号处于第一相位时，发射机可导通或以其他方式激活第一晶体管且截止或以其他方式停用第二晶体管。当第一晶体管导通时，相应端子被驱动朝向第一电压电平。
在步骤1210，当这三个信号中的这一个相应信号处于第二相位时，发射机可导通或以其他方式激活第二晶体管且截止或以其他方式停用第一晶体管。当第二晶体管导通时，相应端子被驱动朝向第二电压电平。
在步骤1212，当这三个信号中的这一个相应信号处于第三相位时，发射机可截止第一晶体管和第二晶体管。当第一晶体管被截止且第二晶体管被截止时，该相应端子可朝第三电压电平漂移。第三电压电平可位于由第一电压电平和第二电压电平界定的电压范围内。当这三个信号中的这一个相应信号处于第一相位或处于第二相位时，第三晶体管和第四晶体管可被截止。
根据本文公开的某些方面，驱动这三个端子中的每一个可包括当这三个信号中的这一个相应信号处于第三相位时导通第三晶体管和导通第四晶体管。当第三晶体管被导通且第四晶体管被导通时，该相应端子被拉向第三电压电平。第三电压电平可位于由第一电压电平和第二电压电平界定的电压范围内。导通第三晶体管可使得端子通过第一阻抗耦合至第一电压，而导通第四晶体管可使得该端子通过第二阻抗耦合至第二电压。第一阻抗和第二阻抗可被选择以在端子处提供期望的阻抗。
根据本文公开的某些方面，信息可以被编码在码元序列中的各码元之间的每个转变处的相位旋转中。对于要传送的每个码元，这三个信号中的两个信号可处于第一相位或第二相位，且信息可以被编码在这两个信号的相对极性中。
图13是解说采用处理系统1302的设备的硬件实现的示例的示图1300。处理电路1302可用由总线1320一般化地表示的总线架构来实现。取决于处理电路1302的具体应用和整体设计约束，总线1320可包括任何数目的互连总线和桥接器。总线1320将各种电路链接在一起，包括一个或多个处理器和/或硬件模块(由处理器1310、模块1304、1306、1308以及计算机可读介质1318表示)。总线1320还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理电路1302可包括或耦合至线驱动器1312和相关联的逻辑。线驱动器1312可耦合至多条导线1314。线驱动器1312提供用于通过总线与各种其他设备通信的装置。处理电路1302包括耦合至计算机可读介质1318的处理器1310。处理器1310负责一般性处理，包括执行存储在计算机可读介质1318上的软件。该软件在由处理器1310执行时使处理电路1302执行上文针对任何特定装置描述的各种功能。计算机可读介质1318还可被用于存储由处理器1310在执行软件时操纵的数据。处理系统进一步包括模块1304、1306和1308中的至少一个模块。模块1304、1306和1308可以是在处理器1310中运行的软件模块、驻留/存储在计算机可读介质1318中、是耦合至处理器1310的一个或多个硬件模块、或是其某个组合。
在一种配置中，设备1300包括被配置成将数据映射成要在多条导线上传送的码元序列的模块、电路或其他装置1304，被配置成将码元序列编码在三个信号中的模块、电路或其他装置1306，以及被配置成使线驱动器1312根据这三个信号之一来驱动三个端子中的每一个的模块、电路或其他装置1308。在一个示例中，模块、电路或其他装置1308被配置成当这三个信号中的一个相应信号处于第一相位时导通第一晶体管且截止第二晶体管，当这三个信号中的这一个相应信号处于第二相位时导通第二晶体管且截止第一晶体管，以及当这三个信号中的这一个相应信号处于第三相位时截止第一晶体管和第二晶体管。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。这些过程中的步骤的具体次序和层次可基于设计偏好来重新安排。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (28)

1.一种数据传输方法，包括：
将数据映射成要在多条导线上传送的码元序列；
将所述码元序列编码在三个信号中，其中对于要传送的每个码元，所述三个信号中的每一个信号处于三个相位中的一个相位，并且其中在每个码元的传输期间所述信号处于彼此不同的相位；以及
根据所述三个信号之一来驱动三个端子中的每个端子，其中驱动所述三个端子中的所述每个端子包括：
当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，其中当所述第一晶体管导通时所述三个端子中的所述每个端子被驱动朝向第一电压电平；
当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，其中当所述第二晶体管导通时所述三个端子中的所述每个端子被驱动朝向第二电压电平；
当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管；以及
当所述三个信号中的所述一个相应信号处于第三相位时导通第三晶体管且导通第四晶体管，其中当所述第三晶体管导通且所述第四晶体管导通时所述三个端子中的所述每个端子被拉向第三电压电平。
2.如权利要求1所述的方法，其特征在于，所述第三电压电平位于由所述第一电压电平和所述第二电压电平界定的电压范围内。
3.如权利要求1所述的方法，其特征在于，当所述三个信号中的所述一个相应信号处于所述第一相位或处于所述第二相位时，所述第三晶体管被截止且所述第四晶体管被截止。
4.如权利要求1所述的方法，其特征在于，导通所述第三晶体管使得所述三个端子中的所述每个端子通过第一阻抗耦合至所述第一电压电平，且导通所述第四晶体管使得所述三个端子中的所述每个端子通过第二阻抗耦合至所述第二电压电平。
5.如权利要求4所述的方法，其特征在于，所述第一阻抗和所述第二阻抗被选择以在所述三个端子中的所述每个端子处提供期望阻抗。
6.如权利要求1所述的方法，其特征在于，信息被编码在所述码元序列中的码元之间的每个转变处的相位旋转中。
7.如权利要求1所述的方法，其特征在于，对于要被传送的每个码元，所述三个信号中的两个信号处于所述第一相位或所述第二相位，且其中信息被编码在所述两个信号的相对极性中。
8.一种用于数据传输的设备，包括：
用于将数据映射成要在多条导线上传送的码元序列的装置；
用于将所述码元序列编码在三个信号中的装置，其中对于要传送的每个码元，所述三个信号中的每一个信号处于三个相位中的一个相位，并且其中在每个码元的传输期间所述信号处于彼此不同的相位；以及
用于根据所述三个信号之一来驱动三个端子中的每个端子的装置，其中用于驱动所述三个端子中的所述每个端子的装置被配置成：
当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，其中当所述第一晶体管导通时所述三个端子中的所述每个端子被驱动朝向第一电压电平；
当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，其中当所述第二晶体管导通时所述三个端子中的所述每个端子被驱动朝向第二电压电平；
当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管；以及
当所述三个信号中的所述一个相应信号处于第三相位时导通第三晶体管且导通第四晶体管，其中当所述第三晶体管导通且所述第四晶体管导通时所述三个端子中的所述每个端子被拉向第三电压电平。
9.如权利要求8所述的设备，其特征在于，所述第三电压电平位于由所述第一电压电平和所述第二电压电平界定的电压范围内。
10.如权利要求8所述的设备，其特征在于，当所述三个信号中的所述一个相应信号处于所述第一相位或处于所述第二相位时，所述第三晶体管被截止且所述第四晶体管被截止。
11.如权利要求8所述的设备，其特征在于，当所述第三晶体管被导通时所述三个端子中的所述每个端子通过第一阻抗耦合至所述第一电压电平，且当所述第四晶体管被导通时所述三个端子中的所述每个端子通过第二阻抗耦合至所述第二电压电平。
12.如权利要求11所述的设备，其特征在于，所述第一阻抗和所述第二阻抗被选择以在所述三个端子中的所述每个端子处提供期望阻抗。
13.如权利要求8所述的设备，其特征在于，信息被编码在所述码元序列中的码元之间的每个转变处的相位旋转中。
14.如权利要求8所述的设备，其特征在于，对于要被传送的每个码元，所述三个信号中的两个信号处于所述第一相位或所述第二相位，且其中信息被编码在所述两个信号的相对极性中。
15.一种发射机，包括：
由线驱动器驱动的多个端子；以及
处理电路，其被配置成
将数据映射成要在多条导线上传送的码元序列；以及
将所述码元序列编码在三个信号中，其中对于要传送的每个码元，所述三个信号中的每一个信号处于三个相位中的一个相位，并且其中在每个码元的传输期间所述信号处于彼此不同的相位；以及
被配置成根据所述三个信号之一来驱动三个端子中的一个端子的线驱动器，其中驱动所述三个端子中的所述一个端子包括：
当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，其中当所述第一晶体管导通时所述三个端子中的所述一个端子被驱动朝向第一电压电平；
当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，其中当所述第二晶体管导通时所述三个端子中的所述一个端子被驱动朝向第二电压电平；
当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管；以及
当所述三个信号中的所述一个相应信号处于第三相位时导通第三晶体管且导通第四晶体管，其中当所述第三晶体管导通且所述第四晶体管导通时所述三个端子中的所述一个端子被拉向第三电压电平。
16.如权利要求15所述的发射机，其特征在于，所述第三电压电平位于由所述第一电压电平和所述第二电压电平界定的电压范围内。
17.如权利要求15所述的发射机，其特征在于，当所述三个信号中的所述一个相应信号处于所述第一相位或处于所述第二相位时，所述第三晶体管被截止且所述第四晶体管被截止。
18.如权利要求15所述的发射机，其特征在于，当所述第三晶体管被导通时所述三个端子中的所述每个端子通过第一阻抗耦合至所述第一电压电平，且当所述第四晶体管被导通时所述三个端子中的所述每个端子通过第二阻抗耦合至所述第二电压电平。
19.如权利要求18所述的发射机，其特征在于，所述第一阻抗和所述第二阻抗被选择以在所述三个端子中的所述每个端子处提供期望阻抗。
20.如权利要求15所述的发射机，其特征在于，信息被编码在所述码元序列中的码元之间的每个转变处的相位旋转中。
21.如权利要求15所述的发射机，其特征在于，对于要被传送的每个码元，所述三个信号中的两个信号处于所述第一相位或所述第二相位，且其中信息被编码在所述两个信号的相对极性中。
22.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
将数据映射成要在多条导线上传送的码元序列；
将所述码元序列编码在三个信号中，其中对于要传送的每个码元，所述三个信号中的每一个信号处于三个相位中的一个相位，并且其中在每个码元的传输期间所述信号处于彼此不同的相位；以及
通过以下操作来根据所述三个信号中的一个信号驱动三个端子中的每个端子：
当所述三个信号中的一个相应信号处于第一相位时，导通第一晶体管且截止第二晶体管，其中当所述第一晶体管导通时所述三个端子中的所述每个端子被驱动朝向第一电压电平；
当所述三个信号中的所述一个相应信号处于第二相位时，导通所述第二晶体管且截止所述第一晶体管，其中当所述第二晶体管导通时所述三个端子中的所述每个端子被驱动朝向第二电压电平；
当所述三个信号中的所述一个相应信号处于第三相位时截止所述第一晶体管和所述第二晶体管；以及
当所述三个信号中的所述一个相应信号处于第三相位时导通第三晶体管且导通第四晶体管，其中当所述第三晶体管导通且所述第四晶体管导通时所述三个端子中的所述每个端子被拉向第三电压电平。
23.如权利要求22所述的存储介质，其特征在于，所述第三电压电平位于由所述第一电压电平和所述第二电压电平界定的电压范围内。
24.如权利要求22所述的存储介质，其特征在于，当所述三个信号中的所述一个相应信号处于所述第一相位或处于所述第二相位时，所述第三晶体管被截止且所述第四晶体管被截止。
25.如权利要求22所述的存储介质，其特征在于，当所述第三晶体管被导通时所述三个端子中的所述每个端子通过第一阻抗耦合至所述第一电压电平，且当所述第四晶体管被导通时所述三个端子中的所述每个端子通过第二阻抗耦合至所述第二电压电平。
26.如权利要求25所述的存储介质，其特征在于，所述第一阻抗和所述第二阻抗被选择以在所述三个端子中的所述每个端子处提供期望阻抗。
27.如权利要求22所述的存储介质，其特征在于，信息被编码在所述码元序列中的码元之间的每个转变处的相位旋转中。
28.如权利要求22所述的存储介质，其特征在于，对于要被传送的每个码元，所述三个信号中的两个信号处于所述第一相位或所述第二相位，且其中信息被编码在所述两个信号的相对极性中。
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