CN107810493B - 低功率物理层驱动器拓扑 - Google Patents

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Abstract

描述了促成数据传输(特别是电子装备内的两个设备之间的数据传输)的系统、方法和设备。在N相极性编码发射机中，当传输线原本将为未驱动时，该传输线被选择性地端接。数据被映射成要在多条导线上传送的码元序列。该码元序列被编码在三个信号中。多个端子中的第一端子可被驱动以使得晶体管被激活以将第一端子耦合到第一和第二电压电平。第一端子可被进一步驱动以使得专用晶体管被激活以将第一端子耦合到中间电压电平。专用晶体管基于用于驱动这三个端子中的第二端子的电压电平以及用于驱动这三个端子中的第三端子的电压电平来激活。

Description

低功率物理层驱动器拓扑
相关申请的交叉引用
本申请要求于2015年6月22日提交的题为“LOW POWER PHYSICAL LAYER DRIVERTOPOLOGIES(低功率物理层驱动器拓扑)”的美国临时申请S/N.62/183,050以及于2016年6月3日提交的题为“LOW POWER PHYSICAL LAYER DRIVER TOPOLOGIES(低功率物理层驱动器拓扑)”的美国非临时申请No.15/172,913的优先权和权益，这些申请的全部内容通过引用纳入于此。
背景
领域
本公开一般涉及高速数据通信，尤其涉及用于驱动多相系统中的信号线的线接口。
背景技术
高速接口频繁地用在移动设备和其他复杂装置的各电路和组件之间。例如，某些设备可包括通过通信链路来彼此交互的处理、通信、存储、和/或显示设备。这些设备中的一些(包括同步动态随机存取存储器(SDRAM))可以能够以处理器时钟速率来提供或消费数据和控制信息。其他设备(诸如显示控制器)可能需要以相对较低视频刷新率的可变数据量。
高速接口经常受限于时钟偏斜并遭受干扰。经常使用差分接口来传送高频信号以提供针对关键信号的共模抑制。在通过宽数据和控制总线来传送和接收大量数据的设备(诸如存储器设备)中，接口可能是昂贵的并且可能消耗大量的功率和电路板上的占用空间。
概述
本文公开的实施例提供了用于在可共处于电子装置中并且通过一个或多个数据链路通信地耦合的两个设备之间进行通信的系统、方法和装置。
在本公开的一方面中，一种用于数据传输的方法包括将数据映射到将经由多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；以及获取将经由多个端子中的第一端子传送的信号，其中该信号是这三个信号之一。该方法还包括在该信号处于第一相位时通过从第一驱动器输出第一电压电平来驱动第一端子，在该信号处于第二相位时通过从第一驱动器输出第二电压电平来驱动第一端子，以及在第一信号处于第三相位时通过从第二驱动器输出第三电压电平来驱动第一端子。第三电压电平是基于用于驱动多个端子中的第二端子的第四电压电平以及基于用于驱动多个端子中的第三端子的第五电压电平来输出的。
在本公开的一方面中，第一驱动器包括第一晶体管和第二晶体管。从第一驱动器输出第一电压电平包括在该信号处于第一相位时导通第一晶体管并截止第二晶体管以输出第一电压电平。在第一电压电平被输出时第一端子被驱动朝向第一电压电平。从第一驱动器输出第二电压电平包括在该信号处于第二相位时导通第二晶体管并截止第一晶体管以输出第二电压电平。在第二电压电平被输出时第一端子被驱动朝向第二电压电平。在该信号处于第三相位时，第一晶体管和第二晶体管被截止。
该方法还可包括通过从第三驱动器输出第四电压电平来驱动多个端子中的第二端子以及通过从第四驱动器输出第五电压电平来驱动该多个端子中的第三端子。在本公开的一方面中，第二驱动器包括第三晶体管和第四晶体管。在第一信号处于第三相位时从第二驱动器输出第三电压电平包括接收从第三驱动器输出的第四电压电平以及从第四驱动器输出的第五电压电平，以及根据接收到的第四电压电平和接收到的第五电压电平来导通第二驱动器的第三晶体管和第四晶体管以输出第三电压电平。在第三电压电平被输出时第一端子被驱动朝向第三电压电平。
在一方面，第三电压电平在由第一电压电平和第二电压电平界定的电压范围内。此外，在第一信号处于第一相位或第二相位时，第三晶体管和第四晶体管被截止。
在本公开的一方面，一种用于数据传输的装备包括用于将数据映射到将经由多个端子在多条导线上传送的码元序列的装置；用于在三个信号中编码该码元序列的装置，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；用于获取将经由该多个端子中的第一端子传送的信号的装置，其中该信号是这三个信号之一；用于在该信号处于第一相位时通过从第一驱动器输出第一电压电平来驱动第一端子的装置；用于在该信号处于第二相位时通过从第一驱动器输出第二电压电平来驱动第一端子的装置；用于在该信号处于第三相位时通过从第二驱动器输出第三电压电平来驱动第一端子的装置，其中第三电压电平是基于用于驱动该多个端子中的第二端子的第四电压电平并基于用于驱动该多个端子中的第三端子的第五电压电平来输出的；用于通过从第三驱动器输出第四电压电平来驱动第二端子的装置；以及用于通过从第四驱动器输出第五电压电平来驱动第三端子的装置。
在本公开的一方面中，发射机包括由线驱动器驱动的多个端子以及处理电路，该处理电路被配置成将数据映射到将经由该多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；以及获取将经由多个端子中的第一端子传送的信号，其中该信号是这三个信号之一。发射机还包括第一线驱动器，第一线驱动器被配置成在该信号处于第一相位时通过输出第一电压电平来驱动第一端子，以及在该信号处于第二相位时通过输出第二电压电平来驱动第一端子。发射机还包括第二线驱动器，第二线驱动器被配置成在该信号处于第三相位时通过输出第三电压电平来驱动第一端子，其中第三电压电平是基于用于驱动该多个端子中的第二端子的第四电压电平并基于用于驱动该多个端子中的第三端子的第五电压电平来输出的。发射机还包括被配置成通过输出第四电压电平来驱动第二端子的第三线驱动器以及被配置成通过输出第五电压电平来驱动第三端子的第四线驱动器。
在本公开的一方面，一种具有一个或多个指令的处理器可读存储介质，这些指令在由至少一个处理电路执行时使该至少一个处理电路将数据映射到将经由多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；获取将经由该多个端子中的第一端子传送的信号，其中该信号是这三个信号之一；在该信号处于第一相位时通过输出第一电压电平来驱动第一端子；在该信号处于第二相位时通过输出第二电压电平来驱动第一端子；在该信号处于第三相位时通过输出第三电压电平来驱动第一端子，其中第三电压电平是基于用于驱动该多个端子中的第二端子的第四电压电平并基于用于驱动该多个端子中的第三端子的第五电压电平来输出的；通过输出第四电压电平来驱动第二端子；以及通过输出第五电压电平来驱动第三端子。
在本公开的一方面中，一种数据传输方法包括将数据映射到将经由多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；以及获取将经由多个端子中的一端子传送的信号，其中该信号是这三个信号之一。该方法还包括在该信号处于第一相位时通过导通第一晶体管来驱动该端子，其中在第一晶体管被导通时该端子被驱动朝向第一电压电平；在该信号处于第二相位时通过导通第二晶体管来驱动该端子，其中在第二晶体管被导通时该端子被驱动朝向第二电压电平；以及在该信号处于第三相位时通过导通第三晶体管来驱动该端子。当第三晶体管被导通时，该端子被驱动朝向第三电压电平。第三电压电平在由第一电压电平和第二电压电平界定的电压范围内。此外，第三晶体管基于从还调节提供给第一晶体管的电压的电压调节器提供的电压来导通。
在一方面，在该信号处于第一相位时驱动该端子包括截止第二晶体管和第三晶体管。在另一方面，在该信号处于第二相位时驱动该端子包括截止第一晶体管和第三晶体管。在另一方面，在该信号处于第三相位时驱动该端子包括截止第一晶体管和第二晶体管。
在本公开的一方面，一种用于数据传输的装备包括用于将数据映射到将经由多个端子在多条导线上传送的码元序列的装置；用于在三个信号中编码该码元序列的装置，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；用于获取将经由该多个端子中的一端子传送的信号的装置，其中该信号是这三个信号之一；用于在该信号处于第一相位时通过导通第一晶体管来驱动该端子的装置，其中在第一晶体管被导通时该端子被驱动朝向第一电压电平；用于在该信号处于第二相位时通过导通第二晶体管来驱动该端子的装置，其中在第二晶体管被导通时该端子被驱动朝向第二电压电平；以及用于在该信号处于第三相位时通过导通第三晶体管来驱动该端子的装置。当第三晶体管被导通时，该端子被驱动朝向第三电压电平。第三电压电平在由第一电压电平和第二电压电平界定的电压范围内。此外，第三晶体管基于从还调节提供给第一晶体管的电压的电压调节器提供的电压来导通。
在本公开的一方面中，发射机包括由线驱动器驱动的多个端子以及处理电路，该处理电路被配置成将数据映射到将经由该多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；以及获取将经由多个端子中的一端子传送的信号，其中该信号是这三个信号之一。该发射机还包括线驱动器，该线驱动器被配置成在该信号处于第一相位时通过导通第一晶体管来驱动该端子，其中在第一晶体管被导通时该端子被驱动朝向第一电压电平；在该信号处于第二相位时通过导通第二晶体管来驱动该端子，其中在第二晶体管被导通时该端子被驱动朝向第二电压电平；以及在该信号处于第三相位时通过导通第三晶体管来驱动该端子，其中在第三晶体管被导通时该端子被驱动朝向第三电压电平，并且其中第三晶体管基于从还调节提供给第一晶体管的电压的电压调节器提供的电压来导通。
在本公开的一方面，一种具有一个或多个指令的处理器可读存储介质，这些指令在由至少一个处理电路执行时使该至少一个处理电路将数据映射到将经由多个端子在多条导线上传送的码元序列；在三个信号中编码该码元序列，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中在每一码元的传输期间这三个信号彼此处于不同相位；获取将经由该多个端子中的一端子传送的信号，其中该信号是这三个信号之一；在该信号处于第一相位时通过导通第一晶体管来驱动该端子，其中在第一晶体管被导通时该端子被驱动朝向第一电压电平；在该信号处于第二相位时通过导通第二晶体管来驱动该端子，其中在第二晶体管被导通时该端子被驱动朝向第二电压电平；以及在该信号处于第三相位时通过导通第三晶体管来驱动该端子，其中在第三晶体管被导通时该端子被驱动朝向第三电压电平，并且其中第三晶体管基于从还调节提供给第一晶体管的电压的电压调节器提供的电压来导通。
附图简述
图1描绘了在装置内的各设备之间采用N相极性编码数据链路的装置。
图2解说了采用N相极性编码数据链路的装置的系统架构。
图3解说了N相极性数据编码器的示例。
图4解说了N相极性编码式接口中的信令。
图5是解说3线、3相通信链路的示例中的状态转变的状态图。
图6解说了3相极性数据解码器。
图7解说了用于M线N相极性数据编码的驱动器。
图8是示出使用6条导线传送码元的编码器的模型的示意图，其中针对每个状态驱动2对导线。
图9是示出3相极性编码电路的模型的示意图。
图10解说了用于驱动3相系统中的信号线的线接口的示例。
图11解说了用于驱动3相系统中的三条信号线的线接口的第一示例。
图12解说了用于驱动3相系统中的三条信号线的线接口的第二示例。
图13解说了用于驱动3相系统中的三条信号线的线接口的第三示例。
图14解说了用于驱动3相系统中的三条信号线的线接口的第四示例。
图15解说了与上拉晶体管和中拉晶体管一起操作的LDO调节器的第一示例。
图16解说了与上拉晶体管和中拉晶体管一起操作的LDO调节器的第二示例。
图17是解说N相极性编码信号的发射机的硬件实现的示例的示图。
图18是解说数据传输方法的流程图。
图19是解说另一数据传输方法的流程图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。但是显然的是，没有这些具体细节也可实践此(诸)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者都可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算设备上和/或分布在两台或更多台计算设备之间。另外，这些组件能从其上存储有各种数据结构的各种计算机可读介质来执行。这些组件可借助于本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所用的冠词“一”和“某”一般应当被理解成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
多相编码和解码的示例性描述
所公开的某些示例涉及采用涉及多个导体(即，M个导体或导线)的多相数据编码和解码方法的系统和装置。该M个导体通常包括三个或更多个导体，并且每个导体可指代一条导线，当然该M个导体可包括电路板上或者半导体集成电路(IC)设备的导电层内的导电迹线。该M个导体可被划分成多个传输群，每一群对要传送的数据块的一部分进行编码。N相编码方案被定义，其中数据比特被编码在该M个导体上的相位转变和极性变化中。在一个示例中，用于3线系统的N相编码方案可包括三个相位状态和两个极性，从而提供6个状态和从每个状态的5个可能转变。可检测并解码确定性的电压和/或电流变化以从M个导体中提取数据。解码不依赖于独立的导体或导体对，并且可直接从该M个导体中的相位和/或极性转变中推导出定时信息。N相极性数据传输可被应用于任何信令接口，诸如举例而言电气、光学以及射频(RF)接口。
本发明的某些方面可适用于被部署在电子组件之间的通信链路，这些电子组件可包括设备(诸如电话、移动计算设备、电器、汽车电子、航空电子系统等)的子组件。参考图1，例如，采用M线、N相编码的装置100可包括被配置成控制装置100的操作的处理电路102。处理电路102可访问并执行软件应用以及控制装置100内的逻辑电路和其他设备。在一个示例中，装置100可包括通信设备，该无线通信设备通过RF通信收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。通信收发机106可以可操作地耦合至处理电路102。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC 108可包括一个或多个处理设备、逻辑电路、等等。处理电路102可包括和/或被耦合到处理器可读存储112，该处理器可读存储112可维护可由处理电路102执行的指令和数据。处理电路102可由操作系统以及支持并实现驻留在设备的存储112中的软件模块的执行的应用编程接口(API)110层中的一者或多者来控制。存储112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程只读存储器(EEPROM)、闪存设备、或可被用于处理系统和计算平台中的任何存储器设备。处理电路102可包括和/或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。该本地数据库114可使用数据库模块或服务器、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126)、以及其他组件。
图2是解说装置200的某些方面的框图，该装置诸如是移动设备、移动电话、移动计算系统、笔记本计算机、平板计算设备、媒体播放器、游戏设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接IC设备202和230，IC设备202和230可定位成彼此紧邻或者物理上位于装置200的不同部件中。在一个示例中，通信链路220可设在承载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的按键板区段中，而第二IC设备230可位于该折叠式电话的显示器区段中。通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工模式和/或全双工模式中操作。一个或多个信道222、224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在本文描述的一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机(host)、主控方(master)和/或发射机，而第二IC设备230可以被指定为客户端、从动方(slave)和/或接收机，即便IC设备202和230两者都被配置成在通信链路220上进行传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器或其它处理和/或计算电路或设备206、236。在一个示例中，第一IC设备202可执行装置200的核心功能，包括维护通过收发机204和天线214的通信，而第二IC设备230可支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其他特征可包括键盘、语音识别组件、以及其他输入或输出设备。该显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动器。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理电路206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理电路206、236及其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式来操作。前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表达为数据传输速率和/或时钟速率。取决于应用，前向和反向数据率可以基本上相同或可相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并且以半双工方式工作时，前向链路222和/或反向链路224可以是可配置成以双向模式操作的。
在某些示例中，反向链路224从前向链路222推导时钟信号以用于同步目的、用于控制目的、促进功率管理和/或用于简化设计。该时钟信号可具有通过对用于在前向链路222上传送信号的码元时钟的频率进行分频所获得的频率。码元时钟可被叠加或以其他方式编码在前向链路222上传送的码元中。使用作为码元时钟的衍生物的时钟信号允许发射机和接收机(收发机210、240)的快速同步并使得数据信号能够快速开始和停止而无需靠成帧(framing)来启用训练和同步。
在某些示例中，单个双向链路226可支持第一处理设备202与第二处理设备230之间的通信。在一些实例中，第一处理设备202和第二处理设备230提供在处理设备与存储器设备(诸如动态随机存取存储器(DRAM))之间传送的数据、地址和控制信号的编码和解码。
在一个示例中，总线212和/或242中的一个或多个总线可使用M线N相编码技术来提供对双数据率(DDR)SDRAM的访问。N相极性编码设备210和/或240可每个转变编码多个比特，且多组导线可被用来传送和接收来自SDRAM的数据、控制信号、地址信号等。
在另一示例中，通信链路220包括高速数据接口，诸如移动显示数字接口(MDDI)，且一个或多个数据链路222、224和226可使用N相极性编码。收发机210和240可以对在通信链路220上传送的数据进行编码和解码。对N相极性编码的使用提供了高速数据传输，并且可消耗其它接口的功率的一半或更少，因为在N相极性编码数据链路220中更少的驱动器是活跃的。N相极性编码设备210和/或240可在该接口(其可包括总线)上每转变编码多个比特。在一个示例中，3相和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps的速率递送像素数据以供显示器刷新。
根据本文公开的某些方面，M线N相极性通信链路的特性可被动态修改以容适变化的操作要求和环境。例如，用于传送N相信号的导线数目可被增加以获得更高可用带宽和/或用于传送N相信号的导线数目可被减少以降低IC设备202和230的功耗。用于在一个方向上传送N相信号的导线数目可独立于用于在另一方向上传送N相信号的导线数目来适配。可使用在通信链路220在休眠或上电之后被激活时传送的控制信息来配置物理层驱动器210和240中的接收电路和传送电路。该控制信息可根据预定义协议来传送，由此最小数目的导线被激活以携带指定例如通信链路220的配置的控制消息。该控制消息可替换地或附加地与关机命令、唤醒命令一起传送、和/或在每次传输之前的前置码中传送。在一些示例中，通信链路220的配置可在训练和/或同步序列期间确定，由此接收方物理层驱动器210或240监视可用导线或其他导体以发现与N相信号相对应的转变，以便确定哪些导线/导体是活跃的。
图3是解说被配置用于M＝3和N＝3的M线N相极性编码发射机的示例的示图300。仅出于简化对本公开的某些方面的描述的目的而选择了该3线、3相编码的示例。针对3线3相编码器所公开的原理和技术可被应用在M线N相极性编码器的其它配置中。
当使用N相极性编码时，导体(诸如M线总线上的信号线310a、310b和310c)可不被驱动、被驱动为正、或被驱动为负。不被驱动的信号线310a、310b或310c可处于高阻抗状态。不被驱动的信号线310a、310b或310c可被驱动到处于在被驱动的信号线上提供的正和负电压电平之间的基本中间点的电压电平。不被驱动的信号线310a、310b或310c可不具有流过它的电流。在图3中所解说的示例中，每个信号线310a、310b和310c可以处于使用驱动器308的三种状态(标记为+1、-1、或0)中的一种。在一个示例中，驱动器308可包括单位电平的电流模式驱动器。在另一示例中，驱动器308可在两个信号310a和310b上驱动相反极性电压，而第三信号310c处于高阻抗和/或被拉到接地。对于每个所传送的码元区间，至少一个信号处于不被驱动(0)状态，而被驱动为正(+1状态)的信号的数目等于被驱动为负(－1状态)的信号的数目，以使得流向接收机的电流之和总是为零。对于每一对连续码元传输区间，至少一个信号线310a、310b或310c在该两个码元传输区间中具有不同状态。
在图3中描绘的示例中，16位数据318被输入到映射器302，该映射器将输入数据318映射成7个码元312，以通过信号线310a、310b和310c顺序传送。可使用例如并-串转换器304来串行化该7个码元312。M线N相编码器306一次一码元地接收由映射器产生的7个码元312，并且针对每个码元区间计算每个信号线310a、310b和310c的状态。编码器306基于输入码元以及信号线310a、310b和310c的先前状态来选择信号线310a、310b和310c的状态。
对M线、N相编码的使用准许数个比特被编码在多个码元中，其中每码元的比特不是整数。在3导线系统的简单示例中，有3种可用的可被同时驱动的2导线组合、以及被同时驱动的导线对上的2种可能的极性组合，从而产生6个可能状态。由于每个转变从当前状态发生，因此在每次转变时有6种状态之中的5种状态可用。在每次转变时，要求至少一条导线的状态改变。在有5种状态的情况下，每码元可编码
Figure BDA0001516119820000121
个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换句话说，编码五种状态的七码元组合具有57(78125)种排列。相应地，这7个码元可被用于编码16比特的216(65536)种排列。
图4基于循环状态转变图450解说了采用三相调制数据编码方案的信令400的示例。根据数据编码方案，三相信号可在两个方向上旋转并且可在三个导体310a、310b和310c上传送。这三个信号中的每一个在导体310a、310b和310c上被独立驱动。这三个信号中的每个信号包括三相信号，其中每个导体310a、310b和310c上的每个信号相对于其他两个导体310a、310b和310c上的信号彼此异相120度。在任何时间点，三个导体310a、310b、310c中的每一者处于状态{+1,0,-1}中的一个不同状态。在任何时间点，3导线系统中的三个导体310a、310b、310c中的每一个导体与其他两个导线处于不同状态。当使用多于三条导体或导线时，两对或更多对导线可处于相同状态。所解说的编码方案还在被有源地驱动到+1和-1状态的两个导体310a、310b和/或310c的极性中编码信息。在408处指示了针对所描绘的状态序列的极性。
在所解说的三线示例中的任何相位状态，导体310a、310b、310c中的恰好两个导体携带实际上是针对该相位状态的差分信号的信号，而第三导体310a、310b、或310c不被驱动。每个导体310a、310b、310c的相位状态可按导体310a、310b或310c与至少一条其它导体310a、310b和/或310c之间的电压差、或者按导体310a、310b或310c中的电流方向或电流缺失来确定。如状态转变图450中所示，定义了三个相位状态(S1、S2和S3)。信号可顺时针地从相位状态S1流到相位状态S2、从相位状态S2流到相位状态S3、和/或从相位状态S3流到相位状态S1，且该信号可逆时针地从相位状态S1流到相位状态S3、从相位状态S3流到相位状态S2、和/或从相位状态S2流到相位状态S1。对于其它的N值，在这N个状态之间的转变可任选地根据对应的状态图来定义，以获得状态转变之间的循环旋转。
在三线三相通信链路的示例中，状态转变处的顺时针旋转(S1到S2)、(S2到S3)、和/或(S3到S1)可被用于编码逻辑1，而状态转变处的逆时针旋转(S1到S3)、(S3到S2)、和/或(S2到S1)可被用于编码逻辑0。相应地，可通过控制该信号是顺时针还是逆时针“旋转”来在每次转变处编码比特。例如，在三条导线310a、310b、310c从相位状态S1转变到相位状态S2时逻辑1可被编码，而在三条导线310a、310b、310c从相位状态S1转变到相位状态S3时逻辑0可被编码。在所描绘的简单的三线示例中，旋转的方向可容易地基于在转变前以及转变后三条导线310a、310b和310c中的哪一条没有被驱动来确定。
信息还可以被编码在被驱动的导体310a、310b和310c的极性中或者两个导体310a、310b和310c之间的电流方向中。信号402、404和406解说了在3导线3相链路中的每个相位状态处分别施加于导体310a、310b和310c的电压电平。在任何时间，第一导体310a、310b、310c被耦合到正电压(例如+V)，第二导体310a、310b、310c被耦合到负电压(例如－V)，而第三导体310a、310b、310c可为开路或以其他方式未驱动。如此，可按第一和第二导体310a、310b、310c之间的电流流动或者第一和第二导体310a、310b、310c的电压极性来确定一个极性编码状态。在一些实施例中，可在每个相位转变处编码两比特的数据。解码器可确定信号相位旋转的方向以获得第一比特，而第二比特可基于信号402、404和406中的两者之间的极性差来确定。已确定了旋转方向的解码器可确定当前相位状态和施加在两个活跃导体310a、310b和/或310c之间的电压的极性，或者流过两条活跃导体310a、310b和/或310c的电流的方向。
在本文所描述的三线三相链路的示例中，一比特的数据可以该三线三相链路中的旋转或相位变化的形式来编码，而附加比特可以被编码在两根被驱动的导线的极性中。某些实施例通过允许从当前状态转变到任何可能状态来在三线三相编码系统的每次转变中编码不止两个比特。假定有三个旋转相位并且每个相位有两种极性，则定义了6种状态，从而使得从任何当前状态有5个状态可用。相应地，可以有每码元(转变)
Figure BDA0001516119820000141
个比特，并且映射器可接受16比特字并将其转换成7个码元。
图5是解说3线3相通信链路的示例中的6种状态和30种可能状态转变的状态图500。图5通过描绘所有可能的状态502、504、506、512、514和516来在图4中的状态转变图450上进行了扩展。这些状态502、504、506、512、514和516包括图4的相位转变图450中解说的相位状态S1、S2和S3的正极性和负极性版本。为了清楚起见，该相位/极性状态集合以字母标记且包括{+x,-x,+y,-y,+z,-z}，其中例如+x和–x表示具有相同相位状态但是具有不同极性的状态。如在模型状态元素520中所示，状态图500中的每种状态502、504、506、512、514和516包括显示分别在导线310a、310b和310c上传送的信号402、404和406的电压状态的导线状态字段522。例如，在状态502(+x)信号402＝+1中，信号404＝-1且信号406＝0。图5中还示出了状态502、504、506、512、514和516之间的5条可能的转变路径，包括例如在–x状态512和–y状态514之间的转变路径524。
图6是解说示出被适配成连接至3相接口的接收机中的某些物理层(PHY)组件的示例的示意性框图600。比较器602和解码器604被配置成提供三条传输线612a、612b和612c中的每一条传输线的状态以及这三条传输线的状态与前一码元周期中传送的状态相比而言的变化的数字表示。从所解说的示例中可以看出，可将每个导体612a、612b或612c的电压与另两个导体612a、612b和/或612c的电压进行比较以确定每个导体612a、612b或612c的状态，以使得可以由解码器604基于比较器602的输出来检测并解码转变的发生。串-并转换器606组装7个连续状态，该串-并转换器产生具有7个码元的集合供解映射器608处理以获得16比特数据，其可被缓冲在先进先出模块(FIFO)610中。
Figure BDA0001516119820000151
表1
还参考图5，表1解说了针对3线3相极性编码系统中的每一导线状态522的差分接收机602的输出。在该示例中，导线状态522可以被编码在三条导线612a、612b和612c上的电压振幅中，以使得导线的+1状态被表示为电压+V伏，导线的-1状态被表示为0伏，而未驱动状态被表示或近似为+V/2伏。接收机/解码器可被配置成针对被解码的每个码元在接收机的数字输出处输出码。
图7包括示意性框图700，其解说了M线N相编码系统的某些方面和针对M线N相编码系统的各种M值和配置的比特编码能力。在发射机处收到的数据可被映射成数个码元以通过M线总线708顺序传送。该映射方案可确定M线总线708的配置。在一个示例中，M线总线708中的多个连接器可携带相同的N相信号(其移位了预定的相位角)。在另一示例中，M线总线708可被细分为G条导线的群，其中每一群携带不同的N相信号。在后一示例中，9线总线708可被配置为三个不同的3线总线分段。根据某些方面，映射器704可被适配成动态地定义编码方案，以重新配置M线总线708并控制M线N相驱动器706的操作。在一个示例中，映射器704可被适配成重新配置M线N相编码系统以提供期望带宽和/或限制功耗。由此，映射器704可在对数据带宽的需求较低时选择性地启用和禁用M线总线708的各部分，且映射器704可启用M线总线708的附加部分以获得增加的带宽。
在接收机处，通常在多个传输时钟循环上从M线总线708接收并累积N相码元。所累积的码元随后可被码元到比特映射器712解码。传送时钟可从M线总线708的一个或多个部分推导出，而配置信息可使用提供主信道的指定导体群来传达。在被配置为三个不同的3线总线分段的9线总线708的示例中，一个总线分段可被标识为要在上电和同步期间使用的具有默认编码方案的主信道。通过该总线传达的命令可使发射机和接收机在3线分段中的一个或多个上进入休眠阶段。
N相数据传输可使用在通信介质中提供的不止三根信号线或其他导体。使用可被同时驱动的附加信号线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，同时相对于使用多个差分对来传送数据比特的通信链路限制了功耗，同时提供了增加的带宽。通过动态地配置针对每次传输的活跃导体的数目，可进一步限制功耗。
图8是示出使用6条导线传送码元的编码器的模型的示意图，其中针对每个状态驱动2对导线。6条导线可被标记为A到F，以使得在一个状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。在该示例中，N相信号可具有3个相位。每一相位状态可具有正或负极性。在该解说性模型中，每根导线可连接至正电流源、负电流源、或不连接至电流源。电流流过具有阻抗Z0的导线，该阻抗通常是该传输导线的特性阻抗。如图8中所示，正电流被两个负电流抵消。
对于6条导线，可以有：
Figure BDA0001516119820000161
个可能的被有源地驱动的导线组合，其中对于每个相位状态，有：
Figure BDA0001516119820000162
个不同的极性组合。
这15个不同的被有源地驱动的导线组合可包括：
Figure BDA0001516119820000171
在4条被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15x 6＝90。为了确保连贯码元之间的转变，89个状态可供从任何当前状态转变，并且可被编码在每个码元中的比特的数目可被计算为：每码元
Figure BDA0001516119820000175
个比特。在这一示例中，给定5x6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
Figure BDA0001516119820000172
被驱动的导线的极性组合的数目的方程为：
Figure BDA0001516119820000173
每码元的比特数目为：
Figure BDA0001516119820000174
图7包括示出针对M的各种值(即，导线的数目)以及导线和导线对的配置的比特编码的图表720。
在一些实施例中，编码器可被配置成在需要增加的带宽时增加用于N相编码的导线数目。带宽可在例如视频剪辑将被显示给装置100的用户时或当要在处理电路和/或存储器设备之间传输数据突发时改变。带宽变化还可对应于或涉及功率控制措施以及具体应用需求。例如，图2的装置可以动态地将链路220重新配置成在带宽需求减少时发起可节省电池寿命的功率节省措施。
当需要或请求增加或减少的带宽时，编码器可增加或减少要被用于N相编码的活跃导体的数目。此类自适应编码可实现功率高效地提供可变带宽。在一个示例中，可按原子单元添加附加导线。原子单元可包括采用3相极性编码(本文所述的)的三条导线。在另一示例中，可通过向M线N相总线添加导线对来定义附加编码状态。在另一示例中，可通过添加单根导线来获得附加编码状态，由此对于每种状态有两根导线未被驱动。添加未被驱动的导线可比添加被驱动的导线对增加的功耗更少。
图9解说了3线3相极性编码电路的模型。电流通过可连接至具有特征阻抗(Z0)的导线的相应端子902、904和/或906被传递通过三条信号线中的两条。在一方面，没有电流传递通过第三条信号线。然而，在其它方面，电流可以传递通过第三条信号线。如本文讨论的，每个相位状态可被定义为具有正极性或负极性，尽管图9的示例仅描绘了每个相位状态的正极性状况以简化描述。为了获得“+x”状态910，电流从端子902传递(924、926、928)到端子904。为了获得“+y”状态930，电流从端子904传递(932、934、936)到端子906。为了获得“+z”状态940，电流从端子906传递(942、944、946)到端子902。未驱动信号可通过接收机处的端接电阻器拉向中性电压。
根据本文公开的某些方面，提供M线N相物理层(N相PHY)接口以支持多相信号。再次参考图4，在一个示例中，在导线310a、310b、310c上提供的3相信号402、404、406由相反极性的两个活跃信号和一个未驱动信号(其中没有电流被传送和/或导线310a、310b、310c开路)定义。3相PHY可通过使未驱动信号在传输线电路两端处转变到中性电压(例如0伏特)以防止电流的方式来编码和解码3相信号。
用于驱动三相通信链路中的信号线的示例性操作环境
图10解说可用于驱动3相PHY中的信号线的线接口1000的示例。在一个示例中，晶体管1002接收上拉信号，而晶体管1004接收下拉信号。当输出端子1006将被驱动到活跃(+1或-1)信令状态时，晶体管1002或1004之一被导通并且输出端子1006被有源地驱动到一个信令状态或另一信令状态。当输出端子1006将为未驱动且处于不活跃(0)信令状态时，上拉和下拉控制均不活跃且两个晶体管1002和1004均截止。输出端子1006通常在晶体管1002和1004两者都截止时稳定于被驱动线的共模电平以获得非活跃(0)信令状态。然而，该稳定时间可导致针对未驱动状态要比针对被晶体管1002或1004有源地驱动的状态更长的偏斜时间。该稳定时间和相应的偏斜时间可通过端接传输线或端子1006来改善。在一个示例中，可在发射机处或在接收机处提供一对阻抗(其可以是电阻性的)或其他负载，以使得信号线或端子1006能够更快速获得中性电压电平且将信号线或端子1006维持在中性电压。
高速串行接口(诸如C-PHY接口(C-PHY))在用于连接到外设(包括显示器和相机)的带宽受限信道上提供高吞吐量。C-PHY可使用三相编码并通过三线通道(或三重通道)传送码元以产生每码元2.28个比特的有效传输。在三线三重通道内，三条导线中的两条导线可被驱动到相反电平(例如，高电平和低电平)，而第三条导线可被端接到中间电平(共模电平)，并且驱动导线的电压在每一码元处变化。
传统的C-PHY驱动器拓扑要么不驱动中间电平电压，要么在使用附加电路段(其甚至在达到中间电平电压后继续消耗功率)来驱动中间电平电压时招致面积和功率惩罚。在一方面，C-PHY三相发射机可能需要驱动器能够将高、低或中间(共模)电平电压驱动到传送信道上。如果驱动器无法驱动中间(共模)电平电压，则该驱动器可达到的数据率可被严重受限。此外，驱动器在不使用接收机侧端接的较低功率应用中可能变得不可用。然而，驱动中间电平电压可能引入对驱动器设计的附加负担并导致增加驱动器的功率和面积消耗。对于较低功率和性能应用，附加功率是不合乎需要的。因此，为了帮助缓解该负担，本公开提供了可以在进行或不进行接收机侧三重通道端接的情况下使用的新C-PHY驱动器拓扑。与传统办法相比，利用具有接收机侧端接的新C-PHY驱动器拓扑实现更高数据率应用，同时降低功率。利用不具有接收机侧端接的新C-PHY驱动器拓扑可限制数据率，但提供附加功率节省。
图11解说了用于驱动3相系统中的三条信号线的线接口的第一示例1100。图12解说了用于驱动3相系统中的三条信号线的线接口的第二示例1200。在图11的第一示例1100中，电压模式驱动器(发射机)1120利用接收机(RX)端接，其中可以在接收机1140处提供阻抗以使得传输线1130或输出端子1122、1124和1126更快地获得中间电平电压并将传输线1130或输出端子1122、1124和1126维持在中间电平电压。如图11所示，传输线1130可具有50欧姆的特性阻抗，并且接收机1140可使用50欧姆阻抗来端接传输线1130。然而，接收机1140处的端接不限于使用50欧姆阻抗，因为可根据本公开使用各种其他阻抗值。图12的第二示例1200可具有与第一示例1100的架构几乎等同的架构，不同之处在于电压模式驱动器(发射机)1120不利用RX端接(在图12中被称为“RX无端接”)。因此，在第二示例1200中，不在接收机侧提供阻抗以使得传输线1130(或者输出端子1122、1124和1126)更快速获得中间电平电压和/或将传输线1130(或者输出端子1122、1124和1126)维持在中间电平电压。
对于第一示例1100(RX端接实例)和第二示例1200(RX无端接实例)，驱动三条信号线(即，输出端子1122、1124和1126)的线接口以类似方式操作。因此，以下关于线接口驱动输出端子的描述适用于第一示例1100和第二示例1200两者。
在一方面，电压模式驱动器1120使用上拉分段(或驱动器)和下拉分段(或驱动器)来将相关联的输出端子驱动朝向高电平电压和低电平电压。电压模式驱动器1120进一步使用附加分段(或驱动器)，这些附加分段专用于将相关联的输出端子驱动朝向中间电平电压。附加分段在第一电压信号和第二电压信号之间上拉和/或下拉电压，第一电压信号用于将除了相关联的输出端子之外的第一输出端子驱动朝向高/低电平电压，第二电压信号用于将除了相关联的输出端子之外的第二输出端子驱动朝向高/低电平电压。
电压模式驱动器1120可包括用于将第一输出端子1122驱动朝向高电平电压和低电平电压的分段(或驱动器)A1。分段A1包括被配置成接收第一上拉信号(Pu_a)的上拉晶体管1102以及被配置成接收第一下拉信号(Pd_a)的下拉晶体管1104。当第一输出端子1122将被驱动朝向高电平电压(例如，+1信令状态)时，分段A1被配置成通过导通上拉晶体管1102并截止下拉晶体管1104来输出对应于高电平电压的电压信号，由此使得第一输出端子1122被有源地驱动朝向高电平电压。当第一输出端子1122将被驱动朝向低电平电压(例如，-1信令状态)时，分段A1被配置成通过导通下拉晶体管1104并截止上拉晶体管1102来输出对应于低电平电压的电压信号，由此使得第一输出端子1122被有源地驱动朝向低电平电压。当第一输出端子1122将被驱动朝向中间电平电压(例如，0信令状态)时，上拉晶体管1102和下拉晶体管1104两者都被截止。
电压模式驱动器1120可进一步包括用于将第二输出端子1124驱动朝向高电平电压和低电平电压的分段(或驱动器)B1。分段B1包括被配置成接收第二上拉信号(Pu_b)的上拉晶体管1106以及被配置成接收第二下拉信号(Pd_b)的下拉晶体管1108。当第二输出端子1124将被驱动朝向高电平电压(例如，+1信令状态)时，分段B1被配置成通过导通上拉晶体管1106并截止下拉晶体管1108来输出对应于高电平电压的电压信号，由此使得第二输出端子1124被有源地驱动朝向高电平电压。当第二输出端子1124将被驱动朝向低电平电压(例如，-1信令状态)时，分段B1被配置成通过导通下拉晶体管1108并截止上拉晶体管1106来输出对应于低电平电压的电压信号，由此使得第二输出端子1124被有源地驱动朝向低电平电压。当第二输出端子1124将被驱动朝向中间电平电压(例如，0信令状态)时，上拉晶体管1106和下拉晶体管1108两者都被截止。
电压模式驱动器1120可进一步包括用于将第三输出端子1126驱动朝向高电平电压和低电平电压的分段(或驱动器)C1。分段C1包括被配置成接收第三上拉信号(Pu_c)的上拉晶体管1110以及被配置成接收第三下拉信号(Pd_c)的下拉晶体管1112。当第三输出端子1126将被驱动朝向高电平电压(例如，+1信令状态)时，分段C1被配置成通过导通上拉晶体管1110并截止下拉晶体管1112来输出对应于高电平电压的电压信号，由此使得第三输出端子1126被有源地驱动朝向高电平电压。当第三输出端子1126将被驱动朝向低电平电压(例如，-1信令状态)时，分段C1被配置成通过导通下拉晶体管1112并截止上拉晶体管1110来输出对应于低电平电压的电压信号，由此使得第三输出端子1126被有源地驱动朝向低电平电压。当第三输出端子1126将被驱动朝向中间电平电压(例如，0信令状态)时，上拉晶体管1110和下拉晶体管1112两者都被截止。
电压模式驱动器1120可进一步包括附加分段(或驱动器)，这些附加非段专用于将相应的输出端子驱动朝向中间电平电压。例如，分段(或驱动器)A2)驱动第一输出端子1122朝向中间电平电压，分段(或驱动器)B2驱动第二输出端子1124朝向中间电平电压，而分段(或驱动器)C2驱动第三输出端子1126朝向中间电平电压。
作为示例，用于驱动输出端子朝向中间电平电压的操作将首先参照被配置成驱动第二输出端子1124朝向中间电平电压的分段B2来描述。值得注意的是，用于使用分段A2来驱动第一输出端子1122的操作以及用于使用分段C2来驱动第三输出端子1126的操作类似于所描述的用于使用分段B2来驱动第二输出端子1124的操作。
分段B2被配置成接收中拉信号(Pm_b)。分段B2包括被配置成基于从分段A1接收到的电压信号来输出电压信号的晶体管1114以及被配置成基于从分段C1接收到的电压信号来输出电压信号的晶体管1116。当第二输出端子1124将被驱动朝向中间电平电压(例如，0信令状态)时，晶体管1114从分段A1接收旨在驱动第一输出端子1122朝向高电压电平或低电压电平的电压信号。同时，晶体管1116从分段C1接收旨在驱动第三输出端子1126朝向高电压电平或低电压电平的电压信号。在从分段A1和分段C1接收到电压信号之际，晶体管1114和晶体管1116分别被激活(导通)并且一起驱动第二输出端子1124朝向由高电压电平(与第一输出端子1122或第三输出端子1126相关)和低电压电平(与第一输出端子1122或第三输出端子1126相关)界定的电压范围内的电压电平。在一方面，在分段B1驱动第二输出端子1124朝向高电压电平或低电压电平时，分段B2被截止。
分段A2被配置成接收中拉信号(Pm_a)。分段A2包括被配置成基于从分段B1接收到的电压信号来输出电压信号的晶体管1154以及被配置成基于从分段C1接收到的电压信号来输出电压信号的晶体管1156。当第一输出端子1124将被驱动朝向中间电平电压(例如，0信令状态)时，晶体管1154从分段B1接收旨在驱动第二输出端子1124朝向高电压电平或低电压电平的电压信号。同时，晶体管1156从分段C1接收旨在驱动第三输出端子1126朝向高电压电平或低电压电平的电压信号。在从分段B1和分段C1接收到电压信号之际，晶体管1154和晶体管1156分别被激活(导通)并且一起驱动第一输出端子1122朝向由高电压电平(与第二输出端子1124或第三输出端子1126相关)和低电压电平(与第二输出端子1124或第三输出端子1126相关)界定的电压范围内的电压电平。在一方面，在分段A1驱动第一输出端子1122朝向高电压电平或低电压电平时，分段A2被截止。
分段C2被配置成接收中拉信号(Pm_c)。分段C2包括被配置成基于从分段A1接收到的电压信号来输出电压信号的晶体管1164以及被配置成基于从分段B1接收到的电压信号来输出电压信号的晶体管1166。当第三输出端子1126将被驱动朝向中间电平电压(例如，0信令状态)时，晶体管1164从分段A1接收旨在驱动第一输出端子1122朝向高电压电平或低电压电平的电压信号。同时，晶体管1166从分段B1接收旨在驱动第二输出端子1124朝向高电压电平或低电压电平的电压信号。在从分段A1和分段B1接收到电压信号之际，晶体管1164和晶体管1166分别被激活(导通)并且一起驱动第三输出端子1126朝向由高电压电平(与第一输出端子1122或第二输出端子1124相关)和低电压电平(与第一输出端子1122或第二输出端子1124相关)界定的电压范围内的电压电平。在一方面，在分段C1驱动第三输出端子1126朝向高电压电平或低电压电平时，分段C2被截止。
鉴于以上公开内容，因为使用拆分式源端接拓扑来达成源电阻，所以每一单独驱动器分段可具有更高电阻，从而导致面积节省。另外，通过实现拆分式源端接拓扑并利用两个输出导线电平电压来驱动输出端子朝向中间电平电压(而不是电源电压轨)，减少了驱动器消耗的平均电流，由此提供功率节省。此外，因为还在接收机端接共模处创造了中间电平电压，所以用于将输出端子驱动到中间电平电压所消耗的电流减小，因为共模电压在发射机和接收机两者处稳定。上述电压模式驱动器的另一优点是可通过选择不同的上拉和下拉电阻来使用更高的电源电压。这启用了可放弃低压差(LDO)调节器的架构，由此提供进一步的面积和功率节省。通常，LDO调节器被用来提供C-PHY信令所需的低电平电压供应(0.4)。能够在维持信令要求的同时使用更高的电压供应缓解了对LDO调节器的需求。
图13解说了用于驱动3相系统中的三条信号线的线接口的第三示例1300。图14解说了用于驱动3相系统中的三条信号线的线接口的第四示例1400。在图13的第三示例1300中，电压模式驱动器(发射机)1320利用接收机(RX)端接，其中可以在接收机1340处提供阻抗以使得传输线1330或输出端子1322、1324和1326更快地获得中间电平电压并将传输线1330或输出端子1322、1324和1326维持在中间电平电压。如图13所示，传输线1330可具有50欧姆的特性阻抗，并且接收机1340可使用50欧姆阻抗来端接传输线1330。然而，接收机1340处的端接不限于使用50欧姆阻抗，因为可根据本公开使用各种其他阻抗值。图14的第四示例1400可具有与第三示例1300的架构几乎等同的架构，不同之处在于电压模式驱动器(发射机)1320不利用RX端接(在图14中被称为“RX无端接”)。因此，在第四示例1400中，不在接收机侧提供阻抗以使得传输线1330(或者输出端子1322、1324和1326)更快速获得中间电平电压和/或将传输线1330(或者输出端子1322、1324和1326)维持在中间电平电压。
对于第三示例1300(RX端接实例)和第四示例1400(RX无端接实例)，驱动三条信号线(即，输出端子1322、1324和1326)的线接口以类似方式操作。因此，线接口对输出端子的驱动将参照第三示例1300来描述。然而，该描述也可适用于第四示例1400。
在一方面，电压模式驱动器1320使用上拉分段(或驱动器)和下拉分段(或驱动器)来将相关联的输出端子驱动朝向高电平电压和低电平电压。电压模式驱动器1320进一步使用附加分段(或驱动器)，这些附加分段专用于将相关联的输出端子驱动朝向中间电平电压。由附加分段驱动的中间电平电压可以从上拉分段用来驱动相关联的输出端子朝向高电平电压的相同的电源电压轨导出。
电压模式驱动器1320可包括用于基于接收到的第一上拉信号(Pu_a)来驱动第一输出端子1322朝向高电平电压的第一上拉晶体管1302以及用于基于接收到的第一下拉信号(Pd_a)来驱动第一输出端子1322朝向低电平电压的第一下拉晶体管1304。当第一输出端子1322将被驱动朝向高电平电压(例如，+1信令状态)时，第一上拉晶体管1302被导通并且第一下拉晶体管1304被截止，由此使得第一输出端子1322被有源地驱动朝向高电平电压。当第一输出端子1322将被驱动朝向低电平电压(例如，-1信令状态)时，第一下拉晶体管1304被导通并且第一上拉晶体管1302被截止，由此使得第一输出端子1322被有源地驱动朝向低电平电压。当第一输出端子1322将被驱动朝向中间电平电压(例如，0信令状态)时，第一上拉晶体管1302和第一下拉晶体管1304两者都被截止。
电压模式驱动器1320还可包括用于基于接收到的第二上拉信号(Pu_b)来驱动第二输出端子1324朝向高电平电压的第二上拉晶体管1306以及用于基于接收到的第二下拉信号(Pd_b)来驱动第二输出端子1324朝向低电平电压的第二下拉晶体管1308。当第二输出端子1324将被驱动朝向高电平电压(例如，+1信令状态)时，第二上拉晶体管1306被导通并且第二下拉晶体管1308被截止，由此使得第二输出端子1324被有源地驱动朝向高电平电压。当第二输出端子1324将被驱动朝向低电平电压(例如，-1信令状态)时，第二下拉晶体管1308被导通并且第二上拉晶体管1306被截止，由此使得第二输出端子1324被有源地驱动朝向低电平电压。当第二输出端子1324将被驱动朝向中间电平电压(例如，0信令状态)时，第二上拉晶体管1306和第二下拉晶体管1308两者都被截止。
电压模式驱动器1220还可包括用于基于接收到的第三上拉信号(Pu_c)来驱动第三输出端子1326朝向高电平电压的第三上拉晶体管1310以及用于基于接收到的第三下拉信号(Pd_c)来驱动第三输出端子1326朝向低电平电压的第三下拉晶体管1312。当第三输出端子1326将被驱动朝向高电平电压(例如，+1信令状态)时，第三上拉晶体管1310被导通并且第三下拉晶体管1312被截止，由此使得第三输出端子1326被有源地驱动朝向高电平电压。当第三输出端子1326将被驱动朝向低电平电压(例如，-1信令状态)时，第三下拉晶体管1312被导通并且第三上拉晶体管1310被截止，由此使得第三输出端子1326被有源地驱动朝向低电平电压。当第三输出端子1326将被驱动朝向中间电平电压(例如，0信令状态)时，第三上拉晶体管1310和第三下拉晶体管1312两者都被截止。
电压模式驱动器1320可进一步包括附加分段(或驱动器)，这些附加非段专用于将相应的输出端子驱动朝向中间电平电压。例如，第一中拉晶体管1314驱动第一输出端子1322朝向中间电平电压，第二中拉晶体管1316驱动第二输出端子1324朝向中间电平电压，而第三中拉晶体管1318驱动第三输出端子1326朝向中间电平电压。
作为示例，用于驱动输出端子朝向中间电平电压的操作将首先参照被配置成驱动第一输出端子1322朝向中间电平电压的第一中拉晶体管1314来描述。值得注意的是，用于使用第二中拉晶体管1316来驱动第二输出端子1324的操作以及用于使用第三中拉晶体管1318来驱动第三输出端子1326的操作类似于所描述的用于使用第一中拉晶体管1314来驱动第一输出端子1322的操作。
第一中拉晶体管1314被配置成接收第一中拉信号(Pm_a)。当基于Pm_a将第一输出端子1322驱动朝向中间电平电压(例如，0信令状态)时，第一中拉晶体管1314使用电源电压VM来激活并且驱动第一输出端子1322朝向由高电压电平和低电压电平界定的电压范围内的电压电平。在一方面，当第一上拉晶体管1302驱动第一输出端子1322朝向高电压电平时或者当第一下拉晶体管1304驱动第一输出端子1322朝向低电压电平时，第一中拉晶体管1314被截止。在一方面，用于激活第一中拉晶体管1314的电源电压VM从供应用于激活第一上拉晶体管1302的电压VO的相同的电源电压轨供应/导出。因此，调节供应给第一中拉晶体管1314的电压VM的电压调节器也调节供应给第一上拉晶体管1302的电压VO。
第二中拉晶体管1316被配置成接收第二中拉信号(Pm_b)。当基于Pm_b将第二输出端子1324驱动朝向中间电平电压(例如，0信令状态)时，第二中拉晶体管1316使用电源电压VM来激活并且驱动第二输出端子1324朝向由高电压电平和低电压电平界定的电压范围内的电压电平。在一方面，当第二上拉晶体管1306驱动第二输出端子1324朝向高电压电平时或者当第二下拉晶体管1308驱动第二输出端子1324朝向低电压电平时，第二中拉晶体管1316被截止。在一方面，用于激活第二中拉晶体管1316的电源电压VM从供应用于激活第二上拉晶体管1306的电压VO的相同的电源电压轨供应/导出。因此，调节供应给第二中拉晶体管1316的电压VM的电压调节器也调节供应给第二上拉晶体管1306的电压VO。
第三中拉晶体管1318被配置成接收第三中拉信号(Pm_c)。当基于Pm_c将第三输出端子1326驱动朝向中间电平电压(例如，0信令状态)时，第三中拉晶体管1318使用电源电压VM来激活并且驱动第三输出端子1326朝向由高电压电平和低电压电平界定的电压范围内的电压电平。在一方面，当第三上拉晶体管1310驱动第三输出端子1326朝向高电压电平时或者当第三下拉晶体管1312驱动第三输出端子1326朝向低电压电平时，第三中拉晶体管1318被截止。在一方面，用于激活第三中拉晶体管1318的电源电压VM从供应用于激活第三上拉晶体管1310的电压VO的相同的电源电压轨供应/导出。因此，调节供应给第三中拉晶体管1318的电压VM的电压调节器也调节供应给第三上拉晶体管1310的电压VO。
图15解说了与上拉晶体管和中拉晶体管一起操作的LDO调节器的第一示例1500。图16解说了与上拉晶体管和中拉晶体管一起操作的LDO调节器的第二示例1600。在第一示例1500中，LDO调节器1502调节供应给第一上拉晶体管1302的电压，但不调节供应给第一中拉晶体管1314的电压VM。根据第一示例1500，供应给第一中拉晶体管1314的电压VM经由作为由LDO调节器1502用来调节供应给第一上拉晶体管1302的电压的分支的副本的供应分支来接收。在第二示例1600中，LDO调节器1602调节供应给第一上拉晶体管1302的电压以及供应给第一中拉晶体管1314的电压VM两者。根据第二示例1600，供应给第一中拉晶体管1314的电压VM经由LDO调节器1602用来调节供应给第一上拉晶体管1302的电压的相同的供应分支来接收。
鉴于以上公开内容，由中拉分段(晶体管/驱动器)驱动的电压从供应由上拉分段(晶体管/驱动器)用来驱动输出端子朝向高电平电压的电压的相同的电源电压轨导出。因此，中拉驱动器所消耗的电流减小，因为共模电压和中间电平电压分别在接收机和发射机两者处稳定。这导致更低的功耗，而不牺牲通过在转变期间驱动中间电压获得的性能益处。另一优点是当在没有接收机端接的情况下利用上述拓扑时，不存在直流(DC)路径，并且只消耗用于对输出导线电容进行充电和放电的交流电(AC)。这允许不进行接收机端接的情况下用于低数据率应用的非常低功率操作。
用于驱动三相通信链路中的信号线的示例性设备和方法
图17是解说根据本公开的至少一个示例的装置1700的组件选集的框图。装置1700包括外部总线接口(或通信接口电路)1702、存储介质1704、用户接口1706、存储器设备1708以及处理电路1710。处理电路耦合至外部总线接口1702、存储介质1704、用户接口1706和存储器设备1708中的每一者或被置于与其处于电通信。
外部总线接口1702提供装置1700的各组件到外部总线1712的接口。外部总线接口1702可包括例如以下一者或多者：信号驱动器电路、信号接收机电路、放大器、信号滤波器、信号缓冲器、或者用来与信令总线或其它类型的信令媒体对接的其它电路系统。
处理电路1710被安排成获得、处理和/或发送数据，控制数据访问与存储，发布命令，以及控制其他期望操作。在至少一个示例中，处理电路1710可包括被适配成实现由恰适介质提供的期望编程的电路系统。在一些实例中，处理电路1710可包括适配成执行期望功能(在实现编程或在不实现编程的情况下)的电路系统。作为示例，处理电路1710可被实现为一个或多个处理器、一个或多个控制器、和/或配置成执行可执行编程和/或执行期望功能的其他结构。处理电路1710的示例可包括被设计成执行本文所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑组件、分立的门或晶体管逻辑、分立的硬件组件、或者其任何组合。通用处理器可包括微处理器，以及任何常规处理器、控制器、微控制器、或状态机。处理电路1710还可实现为计算组件的组合，诸如DSP与微处理器的组合、数个微处理器、与DSP核协作的一个或多个微处理器、ASIC和微处理器、或任何其他数目的变化配置。处理电路1710的这些示例是为了解说，并且还设想了落在本公开范围内的其他合适的配置。
处理电路1710适配成用于进行处理，包括执行可存储在存储介质1704上的编程。如本文中使用的，术语“编程”或“指令”应当被宽泛地解释成不构成限定地包括指令集、指令、代码、代码段、程序代码、程序、编程、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数等，无论其被称为软件、固件、中间件、微代码、硬件描述语言、还是其他术语。
在一些实例中，处理电路1710可包括以下一者或多者：数据至码元映射电路/模块1714、码元至信号编码电路/模块1716、信号获得电路/模块1718或者端子驱动电路/模块1720。
数据至码元映射电路/模块1714可包括被适配成将数据映射到将经由多个端子在多条导线上传送的码元序列的电路系统和/或指令(例如，存储在存储介质1704上的数据至码元映射指令1722)。例如，在一些实现中，数据首先从存储器设备1708中检索并且然后由数据至码元映射电路/模块1714映射到码元序列。该码元序列随后被输出(例如，存储在存储器设备1708中或传递到另一组件)。
码元至信号编码电路/模块1716可包括被适配成在三个信号中编码该码元序列的电路系统和/或指令(例如，存储在存储介质1704上的码元至信号编码指令1724)，其中这三个信号中的每一者针对将传送的每一码元处于三个相位之一，并且其中这三个信号在每一码元的传输期间彼此处于不同相位。例如，在一些实现中，该码元序列被首先从存储器设备1708或者数据至码元映射电路/模块1714获取，并且然后由码元至信号编码电路/模块1716编码在三个信号中。这些信号随后被输出(例如，存储在存储器设备1708中或传递到另一组件)。
信号获得电路/模块1718可包括被适配成获得将经由多个端子中的一端子传送的信号的电路系统和/或指令(例如，存储在存储介质1704上的信号获得指令1726)，其中该信号是这三个信号之一。例如，在一些实现中，信号获得电路/模块1718从存储器设备1708或者码元至信号编码电路/模块1716获得该信号。
在本公开的一方面，端子驱动电路/模块1720可包括被适配成执行以下操作的电路系统和/或指令(例如，存储在存储介质1704上的端子驱动指令1728)：在该信号处于第一相位时通过从第一驱动器输出第一电压电平来驱动第一端子；在该信号处于第二相位时通过从第一驱动器输出第二电压电平来驱动第一端子；在该信号处于第三相位时通过从第二驱动器输出第三电压电平来驱动第一端子，其中第三电压电平是基于用于驱动多个端子中的第二端子的第四电压电平以及基于用于驱动多个端子中的第三端子的第五电压电平来输出的；通过从第三驱动器输出第四电压电平来驱动第二端子；以及通过从第四驱动器输出第五电压电平来驱动第三端子。在本公开的另一方面，端子驱动电路/模块1720可包括被适配成执行以下操作的电路系统和/或指令(例如，存储在存储介质1704上的端子驱动指令1728)：在该信号处于第一相位时通过导通第一晶体管来驱动该端子，其中在第一晶体管被导通时该端子被驱动朝向第一电压电平；在该信号处于第二相位时通过导通第二晶体管来驱动该端子，其中在第二晶体管被导通时该端子被驱动朝向第二电压电平；以及在该信号处于第三相位时通过导通第三晶体管来驱动该端子，其中在第三晶体管被导通时该端子被驱动朝向第三电压电平，并且其中第三晶体管基于从还调节提供给第一晶体管的电压的电压调节器提供的电压来导通。
存储介质1704可代表用于存储编程、电子数据、数据库、或其他数字信息的一个或多个处理器可读设备。存储介质1704还可被用于存储由处理电路1710在执行编程时操纵的数据。存储介质1704可以是能被处理电路1710访问的任何可用介质，包括便携式或固定存储设备、光学存储设备、以及能够存储、包含和/或携带编程的各种其他介质。作为示例而非限定，存储介质1704可包括处理器可读存储介质，诸如磁存储设备(例如，硬盘、软盘、磁条)、光学存储介质(例如，压缩盘(CD)、数字多用盘(DVD))、智能卡、闪存设备(例如，闪存卡、闪存条、钥匙型驱动)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、和/或用于存储编程的其他介质、以及其任何组合。因此，在一些实现中，存储介质可以是非瞬态(例如，有形)存储介质。
存储介质1704可被耦合至处理电路1710以使得处理电路1710能从存储介质1704读取信息和向存储介质1704写入信息。也就是说，存储介质1704可耦合至处理电路1710，从而存储介质1704至少能由处理电路1710访问，包括其中存储介质1704整合到处理电路1710的示例和/或其中存储介质1704与处理电路1710分开的示例。
由存储介质1704存储的编程/指令在由处理电路1710执行时使处理电路1710执行本文描述的各种功能和/或过程步骤中的一者或多者。例如，存储介质1704可包括以下一者或多者：数据至码元映射指令1722、码元至信号编码指令1724、信号获得指令1726或者端子驱动指令1728。因此，根据本公开的一个或多个方面，处理电路1710被适配成(结合存储介质1704)执行用于本文所描述的任何或所有装置的任何或所有过程、功能、步骤和/或例程。如本文所使用的，涉及处理电路1710的术语“适配”可指代处理电路1710(协同存储介质1704)被配置、采用、实现和/或编程(以上一者或多者)以执行根据本文描述的各种特征的特定过程、功能、步骤和/或例程。
存储器设备1708可表示一个或多个存储器设备并且可包括以上列出的任何存储器技术或者任何其它合适的存储器技术。存储器设备1708可存储延迟相关信息连同装置1700的一个或多个组件所使用的其它信息。存储器设备1708还可用于存储由处理电路1710或由装置1700的某种其他组件操纵的数据。在一些实现中，存储器设备1708和存储介质1704被实现为共用存储器组件。
用户接口1706包括使得用户能够与装置1700交互的功能性。例如，用户接口1706可与一个或多个用户输出设备(例如，显示设备等)以及一个或多个用户输入设备(例如，按键板、触觉输入设备等)对接。
谨记以上内容，根据本公开的与多导线信令相关的操作的示例将结合图18和19的流程图更详细地描述。出于方便目的，图18和19的操作(或本文所讨论或教导的任何其它操作)可被描述为是由特定组件来执行的。然而，应当领会，在各个实现中，这些操作可由其他类型的组件来执行，并且可使用不同数目个组件来执行。还应当领会，在给定实现中可以不采用本文所描述的操作中的一个或多个操作。
图18是解说数据传输方法的流程图。该数据传输方法可涉及在多相信号中传送多个码元。每个码元可定义每个信号的相位状态和特定信号对的极性。该方法可由发射机(例如，电压模式驱动器1120或装置1700)执行。
该发射机可将数据映射到将经由多个端子在多条导线上传送的码元序列(1802)。该发射机可进一步在三个信号中编码该码元序列(1804)。对于要传送的每个码元，这三个信号中的每一个可以处于三个相位中的一个。在每个码元的传输期间，这三个信号可以彼此处于不同的相位。
发射机可获得(1806)将经由多个端子(例如，输出端子1122、1124、1126)中的第一端子(例如，输出端子1124)传送的信号。该信号可以是这三个信号之一。
该发射机可以在该信号处于第一相位时通过从第一驱动器(例如，驱动器B1)输出第一电压电平(例如，对应于高电平电压)来驱动第一端子(例如，输出端子1124)(1808)。
该发射机可以在该信号处于第二相位时通过从第一驱动器(例如，驱动器B1)输出第二电压电平(例如，对应于低电平电压)来驱动第一端子(例如，输出端子1124)(1810)。
该发射机可通过从第三驱动器(例如，驱动器A1)输出第四电压电平(例如，对应于高电平电压或低电平电压)来驱动多个端子中的第二端子(例如，输出端子1122)并且通过从第四驱动器(例如，驱动器C1)输出第五电压电平(例如，对应于高电平电压或低电平电压)来驱动多个端子中的第三端子(例如，输出端子1126)(1812)。
该发射机可以在该信号处于第三相位时通过从第二驱动器(例如，驱动器B2)输出第三电压电平(例如，对应于中间电平电压)来驱动第一端子(例如，输出端子1124)(1814)。第三电压电平是基于从第三驱动器(例如，驱动器A1)输出以用于驱动第二端子(例如，输出端子1122)的第四电压电平并且基于从第四驱动器(例如，驱动器C1)输出以用于驱动第三端子(例如，输出端子1126)的第五电压电平来输出的。此外，第三电压电平处在由第一电压电平和第二电压电平界定的范围内。
根据本文公开的某些方面，第一驱动器(例如，驱动器B1)包括第一晶体管(例如，上拉晶体管1106)以及第二晶体管(例如，下拉晶体管1108)。因此，发射机可通过在该信号处于第一相位时导通第一晶体管并截止第二晶体管以输出第一电压电平来从第一驱动器输出第一电压电平。当第一电压电平被输出时第一端子(例如，输出端子1124)被驱动朝向第一电压电平(例如，高电平电压)。此外，发射机可通过在该信号处于第二相位时导通第二晶体管并截止第一晶体管以输出第二电压电平来从第一驱动器输出第二电压电平。当第二电压电平被输出时第一端子(例如，输出端子1124)被驱动朝向第二电压电平(例如，低电平电压)。在该信号处于第三相位时，第一晶体管(例如，上拉晶体管1106)和第二晶体管(例如，下拉晶体管1108)被截止。
根据本文公开的某些方面，第二驱动器(例如，驱动器B2)包括第三晶体管(例如，晶体管1114)以及第四晶体管(例如，晶体管1116)。因此，发射机可通过以下操作来在该信号处于第三相位时从第二驱动器输出第三电压电平：接收从第三驱动器(例如，驱动器A1)输出的第四电压电平以及从第四驱动器(例如，驱动器C1)输出的第五电压电平，并且根据接收到的第四电压电平和接收到的第五电压电平来导通第二驱动器(例如，驱动器B2)的第三晶体管(例如，晶体管1114)和第四晶体管(例如晶体管1116)以输出第三电压电平。当第三电压电平被输出时第一端子(例如，输出端子1124)被驱动朝向第三电压电平(例如，中间电平电压)。在本公开的一方面，第三电压电平(例如，中间电平电压)在由第一电压电平(例如，高电平电压)和第二电压电平(例如，低电平电压)界定的电压范围内。此外，在该信号处于第一相位或第二相位时，第三晶体管(例如，晶体管1114)和第四晶体管(例如，晶体管1116)被截止。
图19是解说数据传输方法的流程图。该数据传输方法可涉及在多相信号中传送多个码元。每个码元可定义每个信号的相位状态和特定信号对的极性。该方法可由发射机(例如，电压模式驱动器1320或装置1700)执行。
该发射机可将数据映射到将经由多个端子在多条导线上传送的码元序列(1902)。该发射机可进一步在三个信号中编码该码元序列(1904)。对于要传送的每个码元，这三个信号中的每一个可以处于三个相位中的一个。在每个码元的传输期间，这三个信号可以彼此处于不同的相位。
发射机可获得(1906)将经由多个端子中的一端子(例如，输出端子1322、1324或1326)传送的信号。该信号可以是这三个信号之一。
发射机可以在第一信号处于第一相位时通过导通第一晶体管(例如，上拉晶体管1302、1306或1310)并截止第二晶体管(例如，下拉晶体管1304、1308或1312)来驱动该端子(1908)。当第一晶体管导通时，该端子被驱动朝向第一电压电平(例如，高电平电压)。
发射机可以在第一信号处于第二相位时通过导通第二晶体管(例如，下拉晶体管1304、1308或1312)并截止第一晶体管(例如，上拉晶体管1302、1306或1310)来驱动该端子(1910)。当第二晶体管导通时，该端子被驱动朝向第二电压电平(例如，低电平电压)。
发射机可以在第一信号处于第三相位时通过导通第三晶体管(例如，中拉晶体管1314、1316或1318)来驱动该端子。当第三晶体管导通时，该端子被驱动朝向第三电压电平(例如，中间电平电压)。在本公开的一方面，第三电压电平在由第一电压电平(例如，高电平电压)和第二电压电平(例如，低电平电压)界定的电压范围内。在本公开的另一方面，第三晶体管(例如，中拉晶体管1314、1316或1318)基于从电压调节器(例如，LDO 1602)供应的电压(例如，电压VM)来导通，LDO 1602还调节供应给第一晶体管(例如，上拉晶体管1302、1306或1310)的电压(例如，电压VO)。
根据本文公开的各方面，在第一信号处于第三相位时驱动端子可包括发射机截止第一晶体管(例如，上拉晶体管1302、1306或1310)和第二晶体管(例如，下拉晶体管1304、1308或1312)。此外，在第一信号处于第一相位或第二相位时驱动端子可包括发射机可截止第三晶体管(例如，中拉晶体管1314、1316或1318)。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所述的各个方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是“一个或多个”。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (16)

1.一种数据传输方法，包括：
将数据映射到将经由多个端子在多条导线上传送的码元序列；
将所述码元序列编码在三个信号中，其中所述三个信号中的每一个信号针对将传送的每一码元处于三个相位中的一个相位，并且其中在每个码元的传输期间所述三个信号彼此处于不同相位；
获得将经由所述多个端子中的第一端子传送的信号，其中所述信号是所述三个信号之一；
在所述信号处于第一相位时通过从第一驱动器输出第一电压电平来驱动所述第一端子；
在所述信号处于第二相位时通过从所述第一驱动器输出第二电压电平来驱动所述第一端子；以及
在所述信号处于第三相位时通过从第二驱动器输出第三电压电平来驱动所述第一端子，其中所述第三电压电平是基于从用于驱动所述多个端子中的第二端子的第三驱动器输出的第四电压电平并基于从用于驱动所述多个端子中的第三端子的第四驱动器输出的第五电压电平来输出的。
2.如权利要求1所述的方法，其特征在于，所述第三电压电平在由所述第一电压电平和所述第二电压电平界定的电压范围内。
3.如权利要求1所述的方法，其特征在于，所述第一驱动器包括第一晶体管和第二晶体管，并且
其中从所述第一驱动器输出所述第一电压电平包括在所述信号处于所述第一相位时导通所述第一晶体管并截止所述第二晶体管以输出所述第一电压电平，其中在所述第一电压电平被输出时所述第一端子被驱动朝向所述第一电压电平。
4.如权利要求3所述的方法，其特征在于，从所述第一驱动器输出所述第二电压电平包括在所述信号处于所述第二相位时导通所述第二晶体管并截止所述第一晶体管以输出所述第二电压电平，其中在所述第二电压电平被输出时所述第一端子被驱动朝向所述第二电压电平。
5.如权利要求3所述的方法，其特征在于，在所述信号处于所述第三相位时，所述第一晶体管和所述第二晶体管被截止。
6.如权利要求1所述的方法，其特征在于，进一步包括：
通过从所述第三驱动器向所述第二端子输出所述第四电压电平来驱动所述第二端子，其中所述第四电压电平还被输出到所述第二驱动器；以及
通过从所述第四驱动器向所述第三端子输出所述第五电压电平来驱动所述第三端子，其中所述第五电压电平还被输出到所述第二驱动器。
7.如权利要求6所述的方法，其特征在于，所述第二驱动器包括第三晶体管和第四晶体管，并且在所述信号处于所述第三相位时从所述第二驱动器输出所述第三电压电平包括：
接收从所述第三驱动器输出的所述第四电压电平以及从所述第四驱动器输出的所述第五电压电平；以及
根据接收到的第四电压电平和接收到的第五电压电平来导通所述第二驱动器的所述第三晶体管和所述第四晶体管以输出所述第三电压电平，其中在所述第三电压电平被输出时所述第一端子被驱动朝向所述第三电压电平。
8.如权利要求7所述的方法，其特征在于，在所述信号处于所述第一相位或所述第二相位时，所述第三晶体管和所述第四晶体管被截止。
9.一种发射机，包括：
由线驱动器驱动的多个端子；
处理电路，其被配置成：
将数据映射到将经由所述多个端子在多条导线上传送的码元序列，将所述码元序列编码在三个信号中，其中所述三个信号中的每一个信号针对将传送的每一码元处于三个相位中的一个相位，并且其中在每个码元的传输期间所述三个信号彼此处于不同相位，以及
获得将经由所述多个端子中的第一端子传送的信号，其中所述信号是所述三个信号之一；
第一线驱动器，其被配置成：
在所述信号处于第一相位时通过输出第一电压电平来驱动所述第一端子，以及
在所述信号处于第二相位时通过输出第二电压电平来驱动所述第一端子；以及
第二线驱动器，其被配置成在所述信号处于第三相位时通过输出第三电压电平来驱动所述第一端子，其中所述第三电压电平是基于从用于驱动所述多个端子中的第二端子的第三线驱动器输出的第四电压电平并基于从用于驱动所述多个端子中的第三端子的第四线驱动器输出的第五电压电平来输出的。
10.如权利要求9所述的发射机，其特征在于，所述第三电压电平在由所述第一电压电平和所述第二电压电平界定的电压范围内。
11.如权利要求9所述的发射机，其特征在于，所述第一线驱动器包括第一晶体管和第二晶体管，并且
其中所述第一线驱动器被配置成在所述信号处于所述第一相位时导通所述第一晶体管并截止所述第二晶体管以输出所述第一电压电平，其中在所述第一电压电平被输出时所述第一端子被驱动朝向所述第一电压电平。
12.如权利要求11所述的发射机，其特征在于，所述第一线驱动器被配置成在所述信号处于所述第二相位时导通所述第二晶体管并截止所述第一晶体管以输出所述第二电压电平，其中在所述第二电压电平被输出时所述第一端子被驱动朝向所述第二电压电平。
13.如权利要求11所述的发射机，其特征在于，所述第一线驱动器被配置成在所述信号处于所述第三相位时截止所述第一晶体管和所述第二晶体管。
14.如权利要求9所述的发射机，其特征在于，
所述第三线驱动器被配置成通过向所述第二端子输出所述第四电压电平来驱动所述第二端子，其中所述第四电压电平还被输出到所述第二线驱动器；以及
所述第四线驱动器被配置成通过向所述第三端子输出所述第五电压电平来驱动所述第三端子，其中所述第五电压电平还被输出到所述第二线驱动器。
15.如权利要求14所述的发射机，其特征在于，所述第二线驱动器包括第三晶体管和第四晶体管，并且其中被配置成在所述信号处于所述第三相位时输出所述第三电压电平的所述第二线驱动器被配置成：
接收从所述第三线驱动器输出的所述第四电压电平以及从所述第四线驱动器输出的所述第五电压电平；以及
根据接收到的第四电压电平和接收到的第五电压电平来导通所述第二线驱动器的所述第三晶体管和所述第四晶体管以输出所述第三电压电平，其中在所述第三电压电平被输出时所述第一端子被驱动朝向所述第三电压电平。
16.如权利要求15所述的发射机，其特征在于，所述第二线驱动器被配置成在所述信号处于所述第一相位或所述第二相位时截止所述第三晶体管和所述第四晶体管。
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