KR20160057483A - N 계승 듀얼 데이터 레이트 클록 및 데이터 복구 - Google Patents

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Abstract

다중-와이어 데이터 통신 링크를 통한 데이터의 송신, 특히 전자 장치 내에서 2 개의 디바이스들 간의 데이터 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명되어 있다. 복수의 신호 와이어들로부터 수신된 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간에서 수신된다. 제 1 클록 신호는 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 와이어들의 시그널링 상태에서의 트랜지션들로부터 생성된다. 제 2 클록 신호는 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에서의 트랜지션들로부터 생성된다. 제 1 및 제 2 클록 신호들은 짝수 및 홀수 송신 구간들 각각에서 수신된 심볼들을 캡쳐하는데 이용된다.

Description

N 계승 듀얼 데이터 레이트 클록 및 데이터 복구{N FACTORIAL DUAL DATA RATE CLOCK AND DATA RECOVERY}
35 U.S.C. §119 하의 우선권 주장
본 특허 출원은 2013년 10월 3일 출원된, 발명의 명칭이 "N Factorial Clock And Data Recovery With Negative Hold Time Sampling" 인 미국 가출원 번호 제61/886,567호, 및 2014년 4월 14일 출원된, 발명의 명칭이 "N Factorial Dual Data Rate Clock and Data Recovery"인 미국 비가출원 번호 제14/252,450호를 우선권으로 주장하며, 이들은 본 출원의 양수인에게 양도되었으며 여기서는 이들 출원들을 참조로서 포함한다.
기술분야
본 개시물은 일반적으로 호스트 프로세서 및 주변 디바이스, 이를 테면, 카메라 사이의 인터페이스에 관한 것으로, 보다 구체적으로는, N-와이어 통신 인터페이스에 대한 더블 데이터 레이트 데이터 전달을 위한 클록 생성을 개선하는 것에 관한 것이다.
예를 들어, 모바일 디바이스들, 이를 테면, 셀룰라 폰들의 제조자들은 상이한 제조자들을 포함한 여러 소스들로부터 모바일 디바이스들의 컴포넌트들을 구할 수 있다. 예를 들어, 셀룰라 폰에서의 애플리케이션 프로세서는 제 1 제조자로부터 구할 수도 있는 한편, 셀룰라 폰에 대한 디스플레이는 제 2 제조자로부터 구할 수도 있다. 애플리케이션 프로세서 및 디스플레이 또는 다른 디바이스는 표준 기반 또는 주변의 물리적 인터페이스를 이용하여 상호접속될 수도 있다. 예를 들어, 디스플레이는 모바일 산업 프로세서 인터페이스 얼라이언스 (Mobile Industry Processor Interface Alliance; MIPI) 에 의해 규정되는 디스플레이 시스템 인터페이스 (Display System Interface; DSI) 표준에 따르는 인터페이스를 제공할 수도 있다.
일 예에서, 다중-신호 데이터 전달 시스템은 다중-와이어 차동 시그널링, 이를 테면, 3-페이즈, 또는 N-계승 (N!) 로우 전압 차동 시그널링 (low-voltage differential signaling; LVDS) 을 채택할 수도 있고, 트랜스코딩 (예를 들어, 한 인코딩 유형으로부터 다른 인코딩 유형으로의 디지털 투 디지털 데이터 변환) 은 별도의 데이터 레인들 (차동 송신 경로들) 에서 클록 정보를 전송하는 대신에, 매 심볼 사이클에서 심볼 트랜지션을 야기함으로써 심볼 클록 정보를 임베딩하도록 수행될 수도 있다. 트랜스코딩에 의해 클록 정보를 인베딩하는 것은, 클록 및 데이터 신호들 사이의 스큐를 최소화할 뿐만 아니라 데이터 신호들로부터 클록 정보를 복구하기 위해 위상 동기 루프 (phase-locked loop; PLL) 의 필요성을 제거하는 효율적인 방식이다.
모바일 디바이스들의 기능들 및 능력들은 계속 성장하고 있으며, 모바일 디바이스들 등 내에서의 컴포넌트들 사이의 계속 증가하는 대역폭에 대한 결과적인 요구가 존재한다. 따라서, 일반적으로 다중-신호 통신 링크들 상에서 데이터 전달의 개선된 신뢰성 및 최적화된 통신들을 위한 계속되는 요구가 존재한다.
본원에서 개시된 실시형태들은 다중-와이어 인터페이스들에 관련된 시스템들, 방법들 및 장치들을 제공한다. 시스템들, 방법들 및 장치들은 더블 데이터 레이트 클록킹을 이용하여 송신되는 데이터의 복구를 위하여 신뢰성있는 클록 신호들을 추출할 수 있는 수신기 회로들의 이용에 관한 것이다.
본 개시물의 일 양태에서, 데이터 통신들의 방법은 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계로서, 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 시퀀스를 수신하는 단계, 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하는 단계, 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하는 단계, 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하는 단계, 및 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하는 단계를 포함한다.
본 개시물의 일 양태에서, 각각의 홀수 송신 구간은 제 1 짝수 송신 각격에 의해 바로 선행하고 제 2 짝수 송신 구간이 바로 후행한다.
본 개시물의 일 양태에서, 심볼들의 시퀀스에서 수신된 연속하는 심볼들의 각각의 페어는 홀수 송신 구간에서 동안에 수신된 하나의 심볼 및 짝수 송신 구간 동안에 수신된 하나의 심볼을 포함한다.
본 개시물의 일 양태에서, 제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 제 1 심볼 직후에 수신된 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초한다. 제 2 클록 신호에서의 제 1 에지의 타이밍은 제 2 심볼과, 제 2 심볼 직후에 수신된 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초할 수도 있다.
본 개시물의 일 양태에서, 제 1 클록 신호에서의 제 2 에지의 타이밍은 제 2 클록 신호에서의 제 1 에지의 타이밍에 기초한다. 제 2 클록 신호에서의 제 2 에지의 타이밍은 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초할 수도 있고, 여기에서 제 1 클록 신호에서의 제 3 에지의 타이밍은 제 3 심볼과, 제 3 심볼 직후에 수신된 제 4 심볼 사이에 발생하는 제 3 트랜지션에 기초한다.
본 개시물의 일 양태에서, 제 1 클록 신호를 생성하는 단계는 제 2 트랜지션을 무시하는 단계를 포함한다. 제 2 클록 신호를 생성하는 단계는 제 1 트랜지션을 무시하는 단계를 포함할 수도 있다.
본 개시물의 일 양태에서, 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 페어는 복수의 신호 와이어들 상에서 상이한 시그널링 상태들과 연관된 2 개의 심볼들을 포함한다.
본 개시물의 일 양태에서, 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계는, 복수의 신호 와이어들에서 2 개의 신호 와이어들의 모든 연속하는 조합들로부터 상이한 신호들을 수신하는 단계를 포함한다. 심볼들의 시퀀스에서의 각각의 심볼은 차동 신호들의 시그널링 상태들의 조합으로 인코딩될 수도 있다.
본 개시물의 일 양태에서, 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계는 각각의 송신 구간에서 3 개의 신호 와이어들의 각각으로부터의 3-페이즈 신호를 수신하는 단계를 포함하며, 3 개의 신호 와이어들의 각각은 다른 신호 와이어들에 대하여 상이한 시그널링 상태에 있다. 심볼들의 시퀀스에서의 각각의 심볼은 3 개의 신호 와이어들의 시그널링 상태들의 조합으로 인코딩될 수도 있다.
본 개시물의 일 양태에서, 장치는 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 수단으로서, 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 시퀀스를 수신하는 수단, 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하는 수단, 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하는 수단, 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하는 수단, 및 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하는 수단을 포함한다.
본 개시물의 일 양태에서, 수신기는 복수의 신호 와이어들로부터 신호들을 수신하도록 구성되는 복수의 라인 인터페이스 회로들, 및 CDR 회로를 포함한다. CDR 회로는 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 것으로서, 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 시퀀스를 수신하고, 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하고, 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하고, 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하고, 및 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 프로세서 판독가능 저장 매체가 그 위에 하나 이상의 명령들을 저장한다. 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 수도 있다. 명령들은 적어도 하나의 프로세싱 회로로 하여금, 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하게 하는 것으로서, 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 시퀀스를 수신하게 하고, 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하게 하고, 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하게 하고, 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하게 하고, 및 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하게 할 수도 있다.
도 1 은 복수의 이용가능한 표준들 중 하나에 따라 선택적으로 동작하는 집적 회로 디바이스들 (integrated circuit; IC) 간의 데이터 링크를 채용하는 장치를 나타낸다.
도 2 는 IC 디바이스들 사이의 데이터 링크를 채택하는 장치에 대한 시스템 아키텍쳐를 예시한다.
도 3 은 기본 N! 다중-와이어 인터페이스의 일 예를 예시한다.
도 4 는 N-페이즈 극성 데이터 인코더의 일 예를 예시한다.
도 5 는 N-페이즈 극성 인코딩된 인터페이스에서의 시그널링을 예시한다.
도 6 은 3-페이즈 극성 데이터 디코더를 예시한다.
도 7 은 본원에 개시된 특정 양태들에 따른 제 1 클록 및 데이터 복구 회로를 예시한다.
도 8 은 도 7 의 클록 및 데이터 복구 회로에 의해 생성되는 특정 신호들의 타이밍을 예시한다.
도 9 는 본원에 개시된 특정 양태들에 따른 제 2 클록 및 데이터 복구 회로를 예시한다.
도 10 은 도 9 의 클록 및 데이터 복구 회로의 동작을 예시하는 타이밍도이다.
도 11 은 본원에 개시된 특정 양태들에 따른 데이터 통신들을 위한 방법을 예시하는 흐름도이다.
도 12 는 본원에 개시된 특정 양태들에 따른 수신 장치에 대한 하드웨어 구현의 간략화된 예를 예시하는 다이어그램이다.
이제, 도면들을 참조하여 여러 양태들이 설명된다. 다음의 설명에서, 설명의 목적으로, 하나 이상의 양태들의 완전한 이해를 제공하기 위해 다양한 특정한 세부사항들이 제시된다. 그러나, 이러한 양태(들)은 이러한 특정한 세부사항들이 없이 구현될 수도 있음이 자명할 수도 있다.
본원에서 이용된 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은, 이뢰 제환되지는 않으나, 하드웨어, 펌웨어, 하드웨어와 펌웨어의 조합, 소프트웨어, 실행 중인 소프트웨어와 같은 컴퓨터 관련 엔티티를 포함하고자 한다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 어플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행의 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터 및/또는 두 개 이상의 컴퓨터 들 사이에 분산되어 로컬라이징될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수도 있다. 컴포넌트들은 하나 이상의 데이터 패킷들(예를 들면, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터)을 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
또한, 용어 "또는" 은 배타적 "or"이기보다는 포괄적 "or"을 의미하도록 의도된다. 즉, 달리 특정되어 있지 않거나 또는 문맥으로터 명백한 것이 아닌 한, 구절 "X 는 A 또는 B 를 채택한다"는 자연적으로 포괄적 조합들 중 어느 것을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 사용한다" 는 다음의 예시들 중 임의의 예시에 의해 만족된다: X 는 A 를 사용한다; X 는 B 를 사용한다; 또는 X 는 A 와 B 양자 모드를 사용한다. 또한, 본 출원 및 첨부된 청구항들에서 이용된 바와 같은 관사 "하나 (a)" 및 "한 (an)" 은 일반적으로, 단수 형태인 것으로 특정되거나 문맥에서 명확하지 않는 한 "하나 이상" 을 의미하는 것으로 해석되어야 한다.
본 발명의 특정 양태들은 전자 컴포넌트들 간에 배치된 통신 링크들에 적용가능할 수도 있으며, 이 전자 컴포넌트는 디바이스의 서브컴포넌트들, 이를 테면, 전화기, 모바일 컴퓨팅 디바이스들, 가전 제품들, 오토모바일 전자기기들, 항공 전자기기들 등이다. 모바일 장치의 예들은 셀룰라 폰, 스마트폰, 세션 개시 프로토콜 (SIP) 폰, 랩탑, 개인 휴대 정보 단말기 (PDA), 위상 라디오, 글로벌 포지셔닝 시스템 (GPS) 디바이스, 멀티미디어 디바이스, 비디오 디바이스, 디지털 오디오 플레이어 (예를 들어, MP3 플레이어), 카메라, 게임 콘솔, 웨어러블 컴퓨팅 디바이스 (예를 들어, 스마트워치, 헬드 또는 피트니스 트랙커 등), 가전제품, 센서, 벤딩 머신 또는 임의의 다른 유사한 기능 디바이스들을 포함한다.
도 1 은 IC 디바이스들 사이의 통신 링크를 채택할 수도 있는 장치를 예시한다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 트랜시버를 통하여 통신하는 무선 통신 디바이스를 포함할 수도 있다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링되는 통신 트랜시버 (106) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 하나 이상의 IC 디바이스들, 이를 테면, 응용 주문형 IC (ASIC) (108) 를 포함할 수도 있다. ASIC (108) 은 하나 이상의 프로세싱 디바이스들, 논리 회로들 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행가능할 수도 있는 명령들 및 데이터를 유지할 수도 있는 프로세서 판독가능 스토리지, 이를 테면 메모리 (112) 를 포함 및/또는 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 메모리 디바이스 (112) 와 같은 저장 매체 내에 상주하는 소프트웨어 모듈의 실행을 인에이블하거나 지원하는 애플리케이션 프로그래밍 인터페이스 (API)(110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 ROM (read-only memory) 또는 RAM (random-access memory), EEPROM (electrically erasable programmable read-only memory), 플래시 카드들, 또는 프로세싱 시스템 및 컴퓨팅 플랫폼들에 이용될 수 있는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 는 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 유지할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 오퍼레이터 제어부들, 예컨대 버튼 (128) 및 키패드 (126) 와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 여러 서브컴포넌트들을 접속하도록 통신 링크 (220) 를 채용하는 모바일 장치와 같은 장치 (200) 의 특정 양태들을 예시하는 블록의 개략도 (200) 이다. 일 예에서, 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함한다. 통신 링크 (220) 는 서로 근접하게 위치되거나, 또는 장치 (200) 의 상이한 부분들에 물리적으로 위치될 수도 있는 IC 디바이스들 (202 및 222) 을 접속하는데 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 플립형 폰의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 플립형 전화의 디스플레이 섹션에 위치될 수도 있다. 다른 예에서, 통신 링크 (220) 의 부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 제공할 수도 있다. 하나 이상의 채널들 (226) 은 양방향성일 수도 있고, 반이중 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널들 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭적일 수도 있어 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본원에 기술된 일 예에서, 제 1 통신 채널 (222) 은 순방향 링크 (222) 로 지칭될 수도 있는 반면, 제 2 통신 채널 (224) 은 역방향 링크 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 링크 (222) 를 통해 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있는 한편, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 일 예에서, 순방향 링크 (222) 는 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있지만, 역방향 링크 (224) 는 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 236) 를 가질 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있는 한편, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있다. 이 예에서, 제 2 IC 디바이스 (230) 는 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어하도록 적응될 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시기들 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 유지하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이하게 될 수도 있다.
역방향 링크 (224) 는 순방향 링크 (222) 와 동일한 방식으로 동작될 수도 있으며, 순방향 링크 (222) 와 역방향 링크 (224) 는 대등한 속도들 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 크기의 오더들에 의해 실질적으로 동일하거나 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 링크 (226) 는 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 간의 통신들을 지원할 수도 있다. 순방향 링크 (222) 및/또는 역방향 링크 (224) 는 예컨대, 순방향 및 역방향 링크들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다. 일 예에서, 통신 링크 (220) 는 산업 또는 다른 표준에 따라서, 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 사이에서 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
일 예에서, 순방향 및 역방향 링크들 (222 및 224) 은 프레임 버퍼 없이 WVGA (wide video graphics array), 초 당 80 개 프레임들의 LCD 드라이버 IC 를 지원하도록 구성 또는 적응될 수도 있어, 디스플레이 리프레시를 위해 810 Mbps 에서 픽셀 데이터를 전달한다. 다른 예에서, 순방향 및 역방향 링크들 (222 및 224) 은 더블 데이트 레이트 SDRAM (synchronous dynamic random access memory) 과 같은 DRAM (dynamic random access memory) 와의 사이에서의 통신들을 실행하도록 구성 또는 적응될 수도 있다. 인코딩 디바이스들 (210 및/또는 230) 은 클록 트랜지션 당 다수의 비트들을 인코딩할 수 있고, 와이어들의 다수의 세트들은 SDRAM 으로부터의 데이터, 제어 신호들, 어드레스 신호들 등을 송신 및 수신하는데 이용될 수 있다.
순방향 및 역방향 링크들 (222 및 224) 은 애플리케이션 특정 산업 표준을 따르거나 호환가능할 수도 있다. 일 예에서, MIPI 표준은 애플리케이션 프로세서 IC 디바이스 (202) 와, 모바일 디바이스에서의 카메라 또는 디스플레이를 지원하는 IC 디바이스 (230) 사이의 물리적 계층 인터페이스들을 정의한다. MIPI 표준은 모바일 디바이스들에 대한 MIPI 표준을 따르는 제품들의 동작 특성들을 규제하는 사양들을 포함한다. MIPI 표준은 상보성 금속 산화물 반도체 (CMOS) 병렬 버스들을 채택하는 인터페이스들을 정의할 수도 있다.
도 2 의 통신 링크 (220) 는 (N 와이어들로 표기되는) 복수의 신호 와이어들을 포함하는 와이어 버스로서 구현될 수도 있다. N 와이어들은 심볼들로 인코딩된 데이터를 운반하도록 구성될 수도 있으며, 여기에서, 클록 정보는 복수의 신호 와이어들을 통하여 송신되는 심볼들의 시퀀스에 임베딩된다. N-와이어 인터페이스들에 이용되는 인코딩 기술들의 예들은 N-계승 (N!) 인코딩 및 N-페이즈 인코딩을 포함한다.
도 3 은 2 개의 디바이스들 (302 및 320) 사이에 제공된 N-와이어 인터페이스 (300) 상에 이용된 N! 인코딩의 일 예를 예시하는 다이어그램이다. 송신기 (302) 에서, 트랜스코더 (306) 는 N 와이어들 (314) 의 세트 상에서 송신될 심볼들에서 데이터 (304) 및 클록 정보를 인코딩하는데 이용될 수도 있다. 클록 정보는 송신 클록 (312) 으로부터 유도될 수도 있고, 시그널링 상태 트랜지션이 연속하는 심볼들 사이에서 NC2 신호들 중 적어도 하나에서 발생하는 것을 보장함으로써 N 와이어들 (314) 을 통하여 NC2 개의 차동 신호들에서 송신되는 심볼들의 시퀀스에서 인코딩될 수도 있다. N! 인코딩이 N 와이어들 (314) 을 구동하는데 이용되고, 각각의 비트의 심볼은 차동 라인 드라이버들 (310) 의 세트 중 하나에 의해 차동 신호로서 송신되며, 라인 드라이버들 (310) 의 세트에서의 차동 드라이버들은 N 와이어들의 상이한 페어들에 커플링된다. 와이어 페어들 (NC2) 의 복수의 이용가능한 조합들은 N 와이어들 (314) 을 통하여 송신될 수 있는 신호들의 수를 결정한다. 심볼에서 인코딩될 수 있는 데이터 비트들 (304) 의 수는 각각의 심볼 송신 구간 동안에 이용가능한 이용가능 시그널링 상태들의 수에 기초하여 계산될 수도 있다.
종단 임피던스 (통상적으로 저항성) 는 종단 네트워크 (316) 에 있어서, N 와이어들 (314) 의 각각을 공통 중심 포인트 (318) 에 커플링한다. N 와이어들 (314) 의 시그널링 상태는 각각의 와이어에 커플링된 차동 드라이버들 (310) 에 기인하는 종단 네트워크 (316) 에서의 전류의 결합을 반영함을 이해할 것이다. 또한, 중심 포인트 (318) 는 널 포인트이고, 이에 의해 종단 네트워크 (316) 에서의 전류들이 중심 포인트에서 서로 상쇄됨을 이해할 것이다.
링크에서의 NC2 신호들 중 적어도 하나가 연속하는 심볼들 사이에서 트랜지션하기 때문에, N! 인코딩 방식은 별도의 클록 채널 및/또는 넌-리턴-투-제로 (non-return-to-zero) 디코딩을 이용할 필요가 없다. 효과적으로, 각각의 트랜스코더 (306) 는, 각각의 심볼이 자신의 직전 선행자 심볼 (immediate predecessor symbol) 과는 상이하게 되는 심볼들의 시퀀스를 생성함으로써, N 와이어들 (314) 상에서 송신되는 심볼들의 각각의 페어들 사이에서 트랜지션이 발생하는 것을 보장한다. 도 3 에 예시된 예에서, 4 와이어들이 제공되고 (N=4), 4 와이어들이 4C2 = 6 개의 상이한 차동 신호들을 운반할 수 있다. 트랜스코더 (306) 는 N 와이어들 (314) 상에서의 송신을 위한 미가공 심볼들을 생성하도록 맵핑 방식을 채용할 수도 있다. 트랜스코더 (306) 는 데이터 비트들 (304) 을 트랜지션 넘버들의 세트에 맵핑할 수도 있다. 트랜지션 넘버들은 직전 선행 심볼의 값에 기초하여 송신을 위한 미가공 심볼들을 선택하는데 이용될 수도 있어, 선택된 미가공 심볼이 선행하는 미가공 심볼과 상이하도록 한다. 미가공 심볼들은 N 와이어들 (314) 을 통한 송신을 위한 심볼들의 시퀀스를 얻기 위하여 직렬화기 (308) 에 의해 직렬화될 수도 있다. 일 예에서, 트랜지션 넘버를 이용하여, 연속하는 미가공 심볼들 중 첫번째 것을 참조로 하여 연속하는 미가공 심볼들의 두번째 것에 대응하는 데이터 값을 룩업할 수도 있다. 수신기 (320) 에서, 트랜스코더 (328) 는 예를 들어, 룩업 테이블에서 연속하는 미가공 심볼들의 페어 사이에서의 차이를 특징화하는 트랜지션 넘버를 결정하기 위해 맵핑을 채용할 수도 있다. 트랜스코더들 (306, 328) 은 미가공 심볼들의 매 연속하는 페어가 2 개의 상이한 심볼들을 포함하는 것에 기반을 두고 동작한다.
송신기 (302) 에서의 트랜스코더 (306) 는 매 심볼 트랜지션에서, N!-1 개의 이용가능한 시그널링 상태들 사이에서 선택할 수도 있다. 일 예에서, 4! 시스템은 각각의 심볼 트랜지션에서 송신될 다음 심볼에 대해 4!-1=23 개의 시그널링 상태들을 제공한다. 비트 레이트는 송신 클록 사이클 당 log2(available_ states) 로서 계산될 수도 있다.
본원에 개시된 특정 양태들에 따르면, 듀얼 데이터 레이트 (DDR) 시그널링은 송신 클록 (312) 의 각각의 주기에서 2 개의 심볼들을 송심함으로써 인터페이스 대역폭을 증가시키도록 채용될 수도 있다. 심볼 트랜지션들은 더블 데이터 레이트 (DDR) 클록킹을 이용하여 시스템에서 송신 클록의 상승 에지와 하강 에지 양쪽 모두에서 발생한다. 송신 클록 사이클에서 총 이용가능한 상태들은 (NC2-1)2 = (23)2 = 529 이고, 심볼당 송신될 수 있는 데이터 비트들 (304) 의 수는 log2(529)=9.047 비트들로서 계산될 수도 있다.
수신 디바이스 (320) 는 라인 수신기들 (322) 의 세트를 이용하여 심볼들의 시퀀스를 수신하며, 여기에서 라인 수신기들 (322) 의 세트에서의 각각의 수신기는 N 와이어들 (314) 의 하나의 페어 상의 시그널링 상태들에서의 차이들을 결정한다. 따라서, NC2 개의 수신기들이 이용되며, 여기에서, N 은 와이어들의 수를 나타낸다. NC2 수신기들 (322) 은 출력으로서 대응하는 수의 미가공 심볼들을 생성한다. 예시된 4-와이어 예에서, 4 와이어들 (314) 상에서 수신된 신호들은 6 개의 신호들 (4C2 = 6) 에 의해 프로세싱되어, CDR (324) 및 직렬화해제기 (326) 에 제공되는 미가공 심볼 신호 (332) 가 생성된다. 미가공 심볼 신호 (332) 는 N 와이어들 (314) 의 시그널링 상태를 나타내며, CDR (324) 은 미가공 심볼 신호 (332) 를 프로세싱하여, 직렬화해제기 (326) 에 의해 이용될 수 있는 수신 클록 신호 (334) 를 생성할 수도 있다.
수신 클록 신호 (334) 는 트랜스코더 (328) 에 의해 제공되는 수신된 데이터 (330) 를 프로세싱하기 위해 외부 회로에 의해 이용될 수 있는 DDR 클록 신호일 수도 있다. 트랜스코더 (328) 각각의 심볼을 자신의 직전 선행자와 비교함으로써 직렬화해제기 (326) 로부터 수신된 심볼들의 블록을 디코딩한다. 트랜스코더 (328) 는 송신기 (302) 에 제공된 데이터 (304) 에 대응하는 출력 데이터 (330) 를 생성한다.
특정의 다른 다중 와이어 인터페이스들은 복수의 신호 와이어들을 통하여 데이터를 송신하기 위해 N-페이즈 인코딩을 이용한다. 도 4 는 M-와이어, N-페이즈 극성 인코딩 송신기가 M=3 및 N=3 에 대하여 구성되는 일 예를 나타내는 다이어그램 (400) 이다. 3-와이어, 3-페이즈 인코더들에 대하여 개시된 원칙들 및 기술들은 M-와이어, N-페이즈 극성 인코더들의 다른 구성들에 적용될 수 있다.
N-페이즈 극성 인코딩이 사용될 경우, M-와이어 버스에서 신호 와이어들 (410a, 410b 및 410c) 과 같은 커넥터들은 구동되지 않거나, 양으로 구동되거나, 음으로 구동될 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 하이-임피던스 상태에 있을 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 구동된 신호 와이어들에 제공된 양의 전압 레벨과 음의 전압 레벨들 간의 실질적으로 중간에 놓인 전압 레벨을 향하여 적어도 부분적으로 풀링되거나 구동될 수도 있다. 구동되지 않은 신호 와이어 (410a, 410b 또는 410c) 는 어떤 전류도 그 와이어를 통해 흐르지 않게 할 수도 있다. 도 4 에 예시된 예에서, 드라이버들 (408) 의 세트는 각각의 심볼 송신 구간 동안에 각각의 신호 와이어 (410a, 410b 및 410c) 의 상태를 제어할 수도 있어, 각각의 신호 와이어 (410a, 410b 및 410c) 가 송신된 심볼에 대해 (+1, -1, 및 0 으로 표기된) 3 개의 상태들 중 하나에 있을 수도 있도록 한다. 일 예에서, 드라이버들 (408) 은 단위 레벨 전류 모드 드라이버들을 포함할 수도 있다. 다른 예에서, 드라이버들 (408) 은, 제 3 신호 (410c) 가 하이 임피던스에 있고/있거나 그라운드로 풀링되는 동안, 2 개의 신호들 (410a 및 410b) 에 대해 반대의 극성 전압들을 구동시킬 수도 있다. 각각의 심볼 송신 구간 동안, 양의 (+1 상태) 구동된 신호들의 수가 음의 (-1 상태) 구동된 신호들의 수와 동일한 동안 적어도 하나의 신호는 비구동 (0) 상태에 있고, 따라서 수신기에 흐르는 전류의 합은 항상 제로가 된다. 연속하는 심볼 송신 구간들의 각각의 페어에서, 적어도 하나의 신호 와이어 (410a, 410b, 또는 410c) 는 2 개의 심볼 송신 구간들에서 상이한 상태를 갖는다.
도 4 에 도시된 예에서, 16-비트 데이터 (418) 가 맵퍼 (402) 에 입력되고, 이 맵퍼는 신호 와이어들 (410a, 410b 및 410c) 을 통하여 순차적으로 송신하기 위하여 입력 데이터 (418) 를 7개의 심볼들 (412) 에 맵핑한다. 7 개의 심볼들 (412) 이 예를 들어, 병렬 투 직렬 변환기들 (404) 을 이용하여 직렬화될 수도 있다. 3-와이어, 3-페이즈 인코더 (406) 는 맵퍼에 의해 한번에 하나의 심볼이 생성된 7개의 심볼들 (412) 을 수신하고, 각각의 심볼 구간 동안 각각의 신호 와이어 (410a, 410b 및 410c) 의 상태를 컴퓨팅한다. 인코더 (406) 는 신호 와이어들 (410a, 410b 및 410c) 의 이전 상태들 및 입력 심볼들에 기초하여 신호 와이어들 (410a, 410b 및 410c) 의 상태들을 선택한다.
M-와이어, N-페이즈 인코딩의 사용은, 심볼당 비트들이 정수가 아닌 경우, 다수의 비트들이 복수의 심볼들로 인코딩되는 것을 허용한다. 3-와이어 시스템의 간단한 예에서, 동시에 구동될 수도 있는 2 개 와이어들의 3 개의 사용가능한 조합들, 및 구동되는 와이어들의 페어에서 2 개의 가능한 극성의 조합들이 존재하여, 6 개의 가능한 상태들을 발생시킨다. 각각의 트랜지션이 현재 상태로부터 발생하기 때문에 6 개의 상태들 중 5 개의 상태는 매 트랜지션에서 사용가능하다. 적어도 하나의 와이어의 상태는 각각의 트랜지션에서 변화하도록 요구된다. 5 개 상태들로, log2(5)
Figure pct00001
2.32 비트들이 심볼마다 인코딩될 수도 있다. 따라서, 심볼당 2.32 비트들을 전달하는 7 개 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16-비트 워드를 수용하여 이를 7 개 심볼들로 변환할 수도 있다. 즉, 5 개 상태들을 인코딩하는 7 개 심볼들의 조합은 57 (78,125) 개의 순열들을 갖는다. 따라서, 7 개 심볼들은 16 비트들의 216 (65,536) 개의 순열들을 인코딩하는데 사용될 수도 있다.
도 5 는 순환 (circular) 상태 트랜지션 다이어그램 (550) 에 기초하여 3-페이즈 변조 데이터 인코딩 방식을 채용하는 시그널링 (500) 의 일 예를 나타낸다. 데이터 인코딩 방식에 따르면, 3-페이즈 신호는 2 개의 방향들로 회전할 수도 있고 3 개의 컨덕터들 (410a, 410b 및 410c) 상에서 송신될 수도 있다. 3 개의 신호들 각각은 컨덕터들 (410a, 410b, 410c) 상에서 독립적으로 구동된다. 3 개의 신호들의 각각은 3-페이즈 신호를 포함하며, 각각의 컨덕터 상의 각각의 신호 (410a, 410b 및 410c) 는 다른 두개의 컨덕터들 상의 신호들 (410a, 410b 및 410c) 에 대해 120 도 이상에 있다. 임의의 시점에서, 3 개의 컨덕터들 (410a, 410b, 410c) 각각은 상태들 {+1, 0, -1} 중 상이한 하나에 있다. 임의의 시점에서, 3-와이어 시스템에서의 3 개의 컨덕터들 (410a, 410b, 410c) 각각은 다른 2 와이어들과 상이한 상태에 있다. 3개 보다 많은 컨덕터들 또는 와이어들이 이용될 때, 와이어들의 2개 이상의 페어들이 동일한 상태에 있을 수도 있다. 예시된 인코딩 방식은 또한 +1 과 -1 상태들로 액티브 상태로 구동되는 2 개의 컨덕터들 (410a, 410b 및/또는 410c) 의 극성에서 정보를 인코딩한다. 극성은 묘사된 상태들의 시퀀스에 대하여 508 에 표시된다.
예시된 3-와이어 예에서의 임의의 페이즈 상태에서, 정확히 컨덕터들 (410a, 410b, 410c) 중 2 개가 그 페이즈 상태에 대하여 효과적으로 차동 신호인 신호를 운반하는 한편, 제 3 컨덕터 (410a, 410b 또는 410c) 는 구동되지 않는다. 각각의 컨덕터 (410a, 410b, 410c) 에 대한 페이즈 상태는 컨덕터 (410a, 410b 또는 410c) 와 적어도 하나의 다른 컨덕터 (410a, 410b 및/또는 410c) 간의 전압 차이에 의해, 또는 컨덕터 (410a, 410b 또는 410c) 에서 전류 흐름의 방향, 또는 전류 흐름의 결여에 의해 결정될 수도 있다. 상태 트랜지션 다이어그램 (550) 에 도시된 바와 같이, 3-페이즈 상태들 (S1, S2 및 S3) 이 정의된다. 신호는 페이즈 상태 (S1) 로부터 페이즈 상태 (S2) 로, 페이즈 상태 (S2) 로부터 페이즈 상태 (S3) 로, 및/또는 페이즈 상태 (S3) 로부터 페이즈 상태 (S1) 로 시계방향으로 플로우할 수도 있고, 신호는 페이즈 상태 (S3) 로부터 페이즈 상태 (S1) 로, 페이즈 상태 (S3) 로부터 페이즈 상태 (S2) 로, 및/또는 페이즈 상태 (S2) 로부터 페이즈 상태 (S1) 로 반시계방향으로 플로우할 수도 있다. N 의 다른 값들에서, N개의 상태들 간의 트랜지션들은 상태 트랜지션들 간의 순환 회전을 얻기 위하여 대응하는 상태도에 따라 선택적으로 정의될 수도 있다.
3-와이어, 3-페이즈 통신 링크의 예에서, 상태 트랜지션에서의 시계방향 회전들 (S1 로부터 S2 로), (S2 로부터 S3 으로), 및/또는 (S3 으로부터 S1 로) 이 로직 1 을 인코딩하는데 이용될 수도 있는 한편, 반시계방향 회전들 (S1 로부터 S3 으로), (S3 으로부터 S2 로), 및/또는 (S2 로부터 S1 로) 이 로직 0 을 인코딩하는데 이용될 수도 있다. 이에 따라 비트는 신호가 시계방향으로 또는 반시계방향으로 "회전하는"지의 여부를 제어함으로써 각각의 트랜지션으로 인코딩될 수도 있다. 예를 들어, 로직 1 은 3 개의 와이어들 (410a, 410b, 410c) 이 페이즈 상태 (S1) 로부터 페이즈 상태 (S2) 로 트랜지션할 때 인코딩될 수도 있고, 로직 0 은 3 개의 와이어들 (410a, 410b, 410c) 이 페이즈 상태 (S1) 로부터 페이즈 상태 (S3) 로 트랜지션할 때 인코딩될 수도 있다. 예시된 단순 3-와이어 예에서, 회전 방향은 3 개의 와이어들 (410a, 410b, 410c) 중 어느 것이 트랜지션 전 및 후에 구동되지 않는지에 기초하여 쉽게 결정될 수도 있다.
정보는 또한 구동되는 컨덕터들 (410a, 410b, 410c) 의 극성 또는 두개의 컨덕터들 (410a, 410b, 410c) 간의 전류 흐름의 방향으로 인코딩될 수도 있다. 신호들 (502, 504, 및 506) 은 3-와이어, 3-페이즈 링크에 있어서 각각의 페이즈 상태에서 각각 컨덕터들 (410a, 410b, 410c) 에 인가되는 전압 레벨들을 나타낸다. 임의의 시간에, 제 1 컨덕터 (410a, 410b, 410c) 는 양의 전압 (예를 들어, +V) 에 커플링되고, 제 2 컨덕터 (410a, 410b, 410c) 는 음의 전압 (예를 들어, -V) 에 커플링되는 한편, 제 3 컨덕터 (410a, 410b, 410c) 는 회로 개방될 수도 있거나 달리 구동되지 않을 수도 있다. 이로서, 하나의 극성 인코딩 상태는 제 1 및 제 2 컨덕터들 (410a, 410b, 410c) 간의 전류 흐름에 의해 또는 제 1 및 제 2 컨덕터들 (410a, 410b, 410c) 의 전압 극성들에 의해 결정될 수도 있다. 일부 실시형태들에서, 2 비트의 데이터가 각각의 페이즈 트랜지션으로 인코딩될 수도 있다. 디코더는 제 1 비트를 얻기 위해 단일의 페이즈 회전의 방향을 결정할 수도 있고, 제 2 비트는 신호들 (502, 504 및 506) 중 2개의 신호들 간의 극성 차이에 기초하여 결정될 수도 있다. 2 개의 액티브 컨덕터들 (410a, 410b 및/또는 410c) 간에 인가되는 전압의 극성 및 전류 페이즈 상태, 또는 두개의 액티브 컨덕터들 (410a, 410b 및/또는 410c) 을 통과하는 전류 흐름의 방향을 결정할 수도 있다.
여기에 설명된 3-와이어, 3-페이즈 링크의 예에서, 1 비트의 데이터는 3-와이어, 3-페이즈 링크에서의 페이즈 변화 또는 회전으로 인코딩될 수도 있고 추가의 1 비트는 2 개의 구동되는 와이어들의 극성으로 인코딩될 수도 있다. 특정 실시형태들은 현재 상태로부터 임의의 가능한 상태로의 트랜지션을 허용함으로써 3-와이어, 3-페이즈 인코딩 시스템의 각각의 트랜지션으로 2 보다 많은 비트들을 인코딩한다. 3 개의 회전 페이즈들과 각각의 페이즈에 대해 2 개의 극성들이 주어지면, 6 개의 상태들이 정의되어, 5 개의 상태들이 임의의 현재 상태로부터 가용된다. 따라서, 심볼 (트랜지션) 당 log2(5)
Figure pct00002
2.32 비트들이 존재할 수도 있고, 맵퍼는 16-비트 워드를 수용하여 이를 7 개의 심볼들로 변환할 수도 있다.
도 6 은 3-페이즈 인터페이스에서의 수신기의 일 예를 예시하는 블록 개략도 (600) 이다. 비교기들 (602) 및 디코더 (604) 는 이전 심볼 주기에서 송신되는 상태에 접속되는 3 개의 송신 라인들의 상에서의 변경 뿐만 아니라 3 개의 송신 라인들 (612a, 612b 및 612c) 각각의 상태의 디지털 표현을 제공하도록 구성된다. 예시된 예로부터 알 수 있는 바와 같이, 각각의 커넥터 (612a, 612b 또는 612c) 의 전압은 각각의 커넥터 (612a, 612b 또는 612c) 의 상태를 결정하기 위해 다른 2 개의 커넥터들 (612a, 612b 및/또는 612c) 의 전압들에 접속되어, 트랜지션의 발생이 검출되고 비교기들 (602) 의 출력들에 기초하여 디코더 (604) 에 의해 디코딩될 수 있게 된다. 7 개의 연속하는 상태들은 시리얼 투 패럴렐 컨버터들 (606) 로 조립되며, 이 시리얼 투 패럴렐 컨버터들은 FIFO (610) 에서 버퍼링될 수도 있는 16 비트의 데이터를 얻기 위해 디맵퍼 (608) 에 의해 프로세싱될 7 개의 심볼들의 세트들을 생성한다. 디코더 (604) 는 송신된 심볼들의 연속하는 페어들 사이에서의 시그널링 상태들의 트랜지션들로부터 수신 블록 (616) 을 추출하도록 구성되는 CDR 회로 (614) 를 포함할 수도 있다.
Figure pct00003
표 1 은 차동 수신기들 (602) 의 동작을 예시한다. 예에서, 와이어 상태들 (522) 은 3 개의 와이어들 (612a, 612b 및 612c) 상에서 전압 진폭으로 인코딩될 수도 있어, 와이어의 +1 상태는 전압 +V 볼트로서 표현되게 되고, 와이어의 -1 상태는 0 볼트로서 표현되게 되며, 구동되지 않는 상태는 +V/2 볼트로서 표현 또는 근사화되게 된다. 특히, 표 1 은 3-와이어 3-페이즈 극성 인코딩 시스템에서 각각의 와이어 (522) 에 대한 차동 수신기들 (602) 의 출력들을 예시한다. 수신기/디코더는 디코딩된 각각의 심볼에 대하여 수신기의 디지털 출력에서의 코드를 출력하도록 구성될 수도 있다.
특정의 N-와이어 인터페이스들은 DDR 클록킹의 사용을 통하여 증가된 대역폭을 제공하도록 적응될 수도 있고, 이에 의해 새로운 심볼이 송신 클록의 상승 에지 및 하강 에지 양쪽 모두에서 송신된다. 그러나, 통상적인 CDR 회로들은 DDR 클록킹에 응답가능하지 못할 수도 있고/있거나 통상적인 CDR 회로들은 N! 와이어 또는 N-페이즈 인터페이스의 최대 가능한 동작 속도를 제한할 수도 있다.
도 7 은 다중-와이어 인터페이스로부터의 클록 보구의 특정 양태를 예시하는 CDR 회로 (702) 의 일 예를 예시하는 개략도 (700) 이고, 도 8 은 CDR 회로 (702) 에 의해 생성되는 특정 신호들의 타이밍의 일 예를 나타낸다. CDR 회로 (702) 는 예를 들어, 송신된 심볼들에 클록 정보를 임베딩하는 4-와이어 데이터 송신 방식에 이용될 수도 있다. CDR 회로 (702) 는 비교기 (704), 세트-리셋 래치 (706), 1-샷 엘리먼트 (708), 제 2 아날로그 지연 디바이스 (712) 및 레벨 래치 (710) 를 포함한다. 비교기 (704) 는 제 1 상태 트랜지션 신호 (SI) 의 제 1 인스턴스 (720), 및 제 1 상태 트랜지션 신호 (S) 의 레벨 래치된 인스턴스 (722) 를 비교하고, 비교기 (704) 는 비교 신호 (NE 신호)(714) 를 출력한다. 세트-리셋 래치 (706) 는 NE 신호 (714) 를 비교기 (704) 로부터 수신하여 비교 신호의 필터링된 버전 (NEFLT 신호)(716) 를 제공할 수도 있다. 제 1 아날로그 지연 디바이스 (708a) 는 NEFLT 신호 (716) 를 수신할 수도 있고 NEFLT 신호 (716) 의 지연된 인스턴스를 NEDEL 신호 (722) 로서 생성할 수도 있다. 게이팅 엘리먼트 (708b) 는 NEFLT 신호 (716) 및 NEDEL 신호 (722) 를 수신하고 NE1SHOT 신호 (724) 를 출력한다. NE1SHOT 신호 (724) 는 심볼들 (810 및 812) 사이의 트랜지션에 의해 효과적으로 트리거되는 펄스 (840)(도 8 을 참조) 를 제공하고, 여기에서, 펄스는 제 1 지연 소자 (708a) 에 의해 결정되는 지속기간 (816) 을 갖는다. CDR (702) 에 의해 생성되는 클록 신호 (SDRCLK)(718) 는 NE1SHOT 신호 (724) 를 수신하여 지연시키는 제 2 아날로그 지연 디바이스 (712) 의 출력에서 얻어진다. 이에 따라, SDRCLK (718) 는 제 1 지연 소자 (708a) 에 의해 결정되는 지속기간 (816) 을 갖는 펄스들 (842) 을 포함한다. 세트-리셋 래치 (706) 는 SDRCLK (718) 의 상태에 기초하여 리셋될 수도 있다. 레벨 래치 (710) 는 SI 트랜지션 신호 (720) 를 수신하고 S 트랜지션 신호 (722) 의 레벨 래치된 인스턴스를 출력하며, 여기에서 레벨 래치 (710) 는 SDRCLK (718) 상의 에지에 의해 트리거된다.
동작시, 트랜지션이 현재 심볼 (S0)(810) 과 다음 심볼 (S1)(812) 사이에서 발생할 때, SI 신호 (720) 의 상태는 변화하기 시작한다. NE 신호 (714) 는 비교기 (704) 가 SI (720) 와 S (722) 사이의 차이를 첫번째로 검출할 때 하이로 트랜지션하여, 세트-리셋 래치 (706) 로 하여금 비동기적으로 세트되게 한다. 따라서, NEFLT 신호 (716) 는 하이로 트랜지션하고 이 하이 상태는 SDRCLK (718) 가 하이로 될 때 세트-리셋 래치 (706) 가 세트될 때까지 유지된다. SDRCLK (718) 는 NEFLT 신호 (716) 의 상승에 지연 응답하여 하이 상태로 트랜지션하고 여기에서 지연은 아날로그 지연 소자 (712) 에 기인하게 된다.
심볼들 사이의 트랜지션들이 발생할 때, 하나 이상의 중간 또는 부정기 상태들이 인터와이어 스큐, 신호 오버슈트, 신호 언더슈트, 크로스토크 등으로 인하여 SI 신호 (720) 상에서 발생할 수도 있다. SI (720) 상의 중간 상태들은 무효 데이터로서 간주될 수도 있고, 비교기 (704) 의 출력이 단기간 동안 로우 상태를 향하여 복귀하기 때문에 이들 중간 상태들은 NE 신호 (714) 에서 스파이크들 (838) 을 야기할 수도 있다. 세트-리셋 래치 (706) 가 NEFLT 신호 (716) 로부터 NE 신호 (714) 상에 스파이크들 (838) 을 효과적으로 차단 및/또는 필터링 제거하기 때문에, 스파이크들 (838) 은 통상적으로, 세트-리셋 래치 (706) 에 의해 출력된 NEFLT 신호 (716) 에 영향을 주지 않는다.
1-샷 회로 (708) 는 NEFLT 신호 (716) 의 상승 에지 후에 NE1SHOT 신호 (724) 에서 하이 상태를 출력한다. 1-샷 회로 (708) 는 NE1SHOT 신호 (724) 가 로우 상태로 복귀하기 전에 지연 P 주기 (816) 동안 NE1SHOT 신호 (724) 를 하이 상태로 유지한다. NE1SHOT 신호 (724) 상의 결과적인 펄스 (740) 는 아날로그 지연 S 엘리먼트 (712) 에 의해 야기되는 지연 S 주기 (818) 후에 SDRCLK 신호 (718) 로 전파한다. SDRCLK 신호 (718) 의 하이 상태는 세트-리셋 래치 (706) 를 리셋하고, NEFLT 신호 (716) 는 로우로 트랜지션한다. SDRCLK 신호 (718) 의 하이 상태는 또한 레벨 래치 (710) 를 인에이블시키고 SI 신호 (720) 의 값이 S 신호 (722) 로서 출력된다.
비교기 (704) 는 S1 심볼 (812) 에 대응하는 S 신호 (722) 가 SI 신호 (720) 상에서 심볼 S1 심볼 (812) 에 매칭할 때를 검출하고, 비교기 (704) 의 출력은 NE 신호 (714) 를 로우로 구동시킨다. NE1SHOT 신호 (724) 상의 펄스 (840) 의 트레일링 에지는 아날로그 지연 S 엘리먼트 (712) 에 의해 야기되는 지연 S 주기 (818) 후에 SDRCLK 신호 (718) 로 전파한다. 새로운 심볼 S2 (814) 가 수신될 때, SI 신호 (720) 는 SDRCLK 신호 (718) 의 트레일링 에지 (842) 후에 심볼 S2 (814) 에 대응하는 값으로 자신의 트랜지션을 시작한다.
SDRCLK (718) 는 수신 디바이스의 하나 이상의 기능들을 동기시키기 위해 출력으로서 제공될 수도 있다. 여기에 설명된 바와 같이, SDRCLK (718) 는 제 1 지연 소자 (708a) 에 의해 결정된 펄스 폭 (816) 을 갖는 펄스들 (842) 의 시퀀스를 포함하고, SI 신호 (720) 상의 트랜지션들에 대한 펄스들 (842) 의 타이밍은 제 2 지연 엘리먼트 (712) 에 의해 결정될 수도 있다. 일부 인스턴스들에서, CDR 회로 (702) 를 이용하는 수신기의 동작을 개선하기 위해 추가적인 회로들이 제공될 수도 있다. 일 예에서, 네가티브 지연 회로 (750) 는 SI 신호 (720) 로부터 심볼을 캡쳐하는 레지스터들 (734) 에 대한 개선된 세트업 시간을 제공하기 위해 채용될 수도 있다.
네가티브 지연 회로 (750) 에서, nC2 소자들 (730) 은 지연 주기 만큼 또는 값 H (808) 만큼 SI 신호들 (720) 상에서 데이터를 지연시켜, 지연된 SI 신호 (SIDEL 신호)(732) 를 생성한다. 4-와이어 링크에 대해, nC2 = 4C2 = 6 지연 소자들 (730) 이 이용될 수도 있다. SIDEL 신호 (732) 는 데이터 출력 (736) 을 제공하는 샘플링 래치 또는 레지스터 (734) 에 의해 샘플링된다. 샘플링 래치 (734) 는 예를 들어, 제 1 심볼 (S0)(810) 로부터 제 2 심볼 (S1)(812) 로의 트랜지션이 시작하였음을 나타내는 NEFLT (716) 의 상승 에지 (806) 에 의해 클록킹된다. SIDEL 신호 (732) 는 SI 신호 (720) 를 지연 주기 또는 값 (808) 만큼 래그시키기 때문에, NEFLT 신호 (716) 는 레지스터 (734) 로 하여금 제 1 심볼 (S0)(810) 의 지연된 버전을 캡쳐하게 한다. 지연 소자들 (730) 에 의해 제공되는 지연 주기 또는 값 H (808) 의 지속기간은 네가티브 홀드 시간을 효율적으로 제공하고, 지연 주기 또는 값 H (808) 은 레지스터 (734) 및/또는 CDR (702) 또는 네가티브 지연 회로 (750) 의 다른 컴포넌트들에 대하여 특정된 홀드 시간 또는 타이밍 요건들을 만족시키도록 구성될 수도 있다.
도 9 는 본원에 개시된 특정 양태들에 따라 구성되는 CDR 회로 (902) 를 예시하는 블록도 (900) 이다. 도 10 은 통상적인 동작 조건들 하에서 CDR 회로 (902) 의 동작을 예시하는 타이밍도 (1000) 이다. CDR 회로 (902) 는 단일단 다중-와이어 통신 링크들을 채택하는 인터페이스들을 포함한, N! 인코딩, n-페이즈 인코딩, 및 심볼 트랜지션 클록킹을 이용하는 다른 인코딩 방식들을 이용하는 인터페이스들을 포함하는 여러 다중-와이어 인터페이스들에 이용될 수도 있다.
도 9 에 예시된 예에서, CDR 회로 (902) 는 N! 인터페이스 (950) 를 통하여 송신되는 심볼들의 시퀀스로부터 클록 정보를 추출하고, DDRX 신호 (928) 상에 X 클록을 그리고 DDRY 신호 (948) 상에 상보적 Y 클록을 제공하도록 적응된다. DDRX 신호 (928) 의 상승 에지는 레지스터된 짝수 심볼들 (SX)(906) 을 판독 또는 캡쳐하기 위해 외부 회로에 의해 이용될 수도 있는 한편, DDRY 신호 (948) 의 상승 에지는 레지스터된 홀수 심볼들 (SY)(908) 을 판독 또는 캡쳐하도록 외부 회로에 의해 이용될 수도 있다. DDRX 신호 (928) 및 DDRY 신호 (948) 는 입력 신호 (SI)(904) 에서 연속하는 미가공 심볼들 사이에서 검출되는 트랜지션들로부터 생성될 수도 있다. 클록 정보는 홀수 심볼들 (1002, 1006, 1010) 과 짝수 심볼들 (1004, 1008) 에 대응하는 심볼 주기들 (1040a-1040d) 의 단부에서의 트랜지션들에서 인코딩된다.
SX (906) 에서의 출력 심볼들은 예시된 짝수 송신 구간들 (1040a, 1040c) 동안에 SI (904) 에서 송신된 심볼들의 레지스터된 카피본들 (1034, 1038) 을 포함한다. 예를 들어, S0 및 S2 심볼들 (1004, 1008) 은 SI (904) 로부터 래치들 또는 레지스터 디바이스들 (920) 의 세트에 의해 캡쳐되어, 레지스터된 S0 및 S2 심볼들 (1034, 1038) 로서 각각 SX (906) 에 제공된다. SY (908) 에서의 출력 심볼들은 예시된 홀수 송신 구간들 (1040b, 1040d) 을 포함한 홀수 송신 구간들 동안에 SI (904) 에서 송신된 심볼들의 등록된 카피본들 (1032, 1036) 이다. 예를 들어, S-1 및 S1 심볼들 (1002, 1006) 은 SI (904) 로부터 래치들 또는 레지스터 디바이스들 (940) 의 세트에 의해 캡쳐되어, 등록된 S-1 및 S1 심볼들 (1032, 1036) 로서 각각 SY (908) 에 제공된다. SI (904)레지스터 디바이스들 (920 및 940) 은 SI (904) 에 심볼들의 안정화되고 지연된 버전을 제공한다.
DDRX 신호 (928) 의 생성은 홀수 심볼 (S-1)(1002) 과 다음 짝수 심볼 (S0)(1004) 사이의 트랜지션을 뒤따르는 CDR (902) 의 특정 회로의 동작을 고려함으로써 이해될 수도 있다. 심볼 S0 (1004) 이 예를 들어, SI (904) 에서 심볼들을 운반하는 신호 와이어들의 상승 및 하강 시간들에서의 차이들로 인하여 심볼 송신 주기 (1040a) 의 일부분 (1044) 동안에 안정화되지 않을 수도 있을 때, 트랜지션이 심볼 송신 주기 (1040a) 의 시작부 (1020) 에서 발생한다. 비교 로직 (910) 은, 통상적으로 레지스터들 (940) 로부터의 S-1 (1002) 의 레지스터된 카피본을 수신하는 비교기의 출력에 커플링되는 비교기를 이용하여, SY 신호 (908) 에 제공되는 S-1 (1002) 의 레지스터된 카피본 (1032) 과 S0 (1004) 사이의 차이를 검출한다. 레지스터들 (940) 의 동작은 DDRY 신호 (948) 를 생성하는 회로에 의해 제어되며, 이들 레지스터들 (940) 은 홀수 심볼들 (1002, 1006) 을 캡쳐하고 레지스터된 심볼들 (1032, 1036) 을 제공한다.
현재 심볼 (1004) 이 S-1 (1002) 의 레지스터된 카피본 (1032) 와 상이할 때, 비교 로직 (910) 에 의해 출력된 NEX 신호 (922) 는 로직 하이 상태에 있다. 제 1 심볼 주기 (1040a) 에서, 예를 들어, SY 신호 (908) 는 레지스터들 (940) 에 의해 출력되는 레지스터된 심볼 S-1 (1032) 을 반영하고, 그 결과, DDRX (928) 를 생성하는데 이용되는 비교 로직 (910) 은 SI (904) 의 값을 레지스터된 심볼 S-1 (1032) 과 비교한다. 제 1 심볼 주기 (1040a) 의 시작시, SI (904) 는 이것이 심볼 S-1 (1002) 로부터 S0 (1004) 로 변화할 때 트랜지션 주기 (1044) 에 있으며, 비교 로직 (910) 에 의해 출력된 NEX 신호 (922) 는 SI (904) 가 안정화를 달성하고 S0 (1004) 의 참 값을 반영할 때까지 일정한 트랜지션 스파이크들 (1046) 을 가질 수도 있어, 비교 로직 (910) 에 의해 출력된 NEX 신호 (922) 는 안정적인 로직 하이 상태에 있게 된다.
NEX 신호 (922) 가 로직 하이 상태에 있을 때, 리세트 조건은 제 1 세트-리셋 래치 (912) 로부터 제거된다. 그러나, 제 1 세트-리셋 래치 (912) 의 세트된 입력을 제어하는 DDRX 신호 (928) 가 트랜지션 주기 (1044) 의 시작 (1020) 시에 로직 로우 상태에 있기 때문에 제 1 세트-리셋 래치 (912) 의 출력은 로직 로우 상태로 유지된다. 제 1 세트-리셋 래치 (912) 의 출력이 로직 로우 상태에 있기 때문에, 게이팅 로직 게이트 (914) 는 인에이블되고 이에 따라 NEX 신호 (922) 를 NEXG 신호 (924) 로서 패싱한다. 비교 로직 (910) 에 의해 검출되는, 연속하는 심볼들 S-1 (1002) 과 S0 (1004) 사이의 차이는 제 2 세트-리셋 래치 (916) 를 세트하고, DDRY 신호 (948) 를 생성하는 회로에서의 대응하는 세트-리셋 래치 (936) 를 세트하는 NEXG 신호 (924) 에 트랜지션 (1014) 을 야기한다. 비교 로직 (910) 은 연속하는 심볼들 S-1 (1002) 과 S0 (1004) 사이의 트랜지션 주기 (1044) 동안의 차이를 검출할 수도 있다. 대응하는 NEYG 신호 (944) 는 제 2 세트-리셋 래치 (916) 의 리셋된 입력을 제어하고, NEYG 신호 (944) 는 NEXG 신호 (924) 가 로직 하이 상태에 있을 때 로직 로우 상태에 있다. 따라서, 제 2 세트-리셋 래치 (916) 의 출력으로서 제공되는 NEXFLT 신호 (926) 는 하이로 구동된다.
DDRX 신호 (928) 는 제 1 지연 소자 (918) 에 의해 도입된 지연 (1012) 에 기인하는 NEXFLT 신호 (926) 의 지연된 버전이다. 제 2 지연 소자 (918) 는 현재 심볼 (1004) 이 레지스터들 (920) 에 대하여 특정된 최소 세트업 시간을 만족하기에 충분한 기간 동안에 안정화된 후 발생하는 DDRY 신호 (928) 상에서 상승 에지를 제공하도록 구성될 수도 있다. DDRY 신호 (928) 상에서 로직 로우 상태로부터 로직 하이 상태로의 트랜지션 (1016) 은 SI (904) 로부터 미가공 심볼 S0 (1004) 를 캡쳐하는 레지스터들 (920) 을 트리거한다. DDRY 신호 (928) 상에서의 로직 하이 상태의 존재는 제 1 세트-리셋 래치 (912) 를 세트하고, 이에 의해 게이팅 로직 (914) 의 출력을 로직 로우 상태로 강제한다. 제 1 세트-리셋 래치 (912) 의 출력이 리셋된 입력을 통하여 세트된 입력을 우선순위화하도록 구성될 수도 있음이 이해될 것이다. 제 1 세트-리셋 래치 (912) 가 세트될 때, NEXG 신호 (924) 는 로우로 진행하지만, DDRY 신호 (948) 를 생성하는 회로에 의해 리셋될 때까지 제 1 세트-리셋 래치 (916) 는 자신의 출력을 로직 하이 상태로 유지시킨다. 알게 될 바와 같이, 제 1 세트-리셋 래치 (916) 의 리셋은 짝수 심볼 (1004, 1008) 로부터 홀수 심볼 (1006, 1010) 로의 트랜지션의 검출 후에 NEYG 신호 (944) 가 로직 하이 상태로 트랜지션할 때 발생한다. 이에 따라, NEXFLT 신호 (926) 는 대략 1 심볼 송신 주기와 등가인 지속 기간 (tSYM) 동안에 로직 하이 상태로 유지된다.
DDRX 신호 (928) 의, 로직 로우 상태로의 트랜지션은 NEXFLT 신호 (926) 의 대응하는 트랜지션에 대하여 제 1 지연 엘리먼트 (918) 에 의해 지연된다. DDRX 신호 (928) 는 대략 하나의 심볼 송신 주기와 등가인 지속 기간 (tSYM) 동안에 로직 하이 상태로 유지되어, S0 (1004) 가 안정 상태일 때의 시점 (1016) 에서 시작하고 S1 (1006) 이 안정 상태일 때 하강한다. 따라서, 비교 로직 (910) 은 제 1 래치 (912) 의 세트된 입력이 릴리즈되고 제 1 래치 (912) 가 리셋될 때 그 입력들 사이에서 어떠한 차이도 검출하지 않으며, 이에 따라 S1 (1006) 과 S2 (1008) 사이의 트랜지션의 검출과 게이팅 로직 (914) 를 인에이블시킨다.
DDRX 신호 (928) 를 생성하는 회로는 S0 (1004) 과 S1 (1006) 사이의 트랜지션을 효과적으로 무시하지만, NEXFLT 신호 (926) 및 DDRX 신호 (928) 가 DDRY 신호 (948) 를 생성하는 회로에 의해 리셋된 후, S1 (1006) 과 S2 (1008) 사이의 트랜지션에 응답하여 인에이블된다. 타이밍 도 (1000) 로부터 알 수 있는 바와 같이, 결과적인 DDRX 신호 (926) 는 대략 50% 의 듀티 사이클을 가지며, 레지스터된 짝수 심볼들 (1030, 1034 및 1038) 은 2 개의 심볼 송신 주기들 (tSYM) 에 대략 등가인 시간 주기 동안에 샘플링될 수 있다.
DDRY 신호 (948) 는 DDRX 신호 (926) 를 생성하는 방식을 미러링하는 방식으로 생성한다. DDRY 신호 (948) 생성은 짝수 심볼 S0 (1004) 과 다음의 홀수 심볼 S1 (1006) 사이의 트랜지션을 후속하여 시작한다. 심볼 S1 (1006) 이 예를 들어, SI (904) 에서 심볼들을 운반하는 신호 와이어들의 상승 및 하강 시간들에서의 차이들로 인하여 심볼 송신 주기 (1040b) 의 일부분 (1048) 동안에 안정화되지 않을 수도 있을 때, 트랜지션이 심볼 송신 주기 (1040b) 의 시작부 (1042) 에서 발생한다. 비교 로직 (930) 은 S1 (1006) 과 S0 (1004) 의 레지스터된 카피본 (1034) 사이의 차이를 검출한다. 비교 로직 (930) 은 레지스터들 (920) 로부터 S0 (1004) 의 레지스터된 카피본 (1034) 을 수신하는 복수의 비교기들을 포함할 수도 있다. 레지스터들 (920) 의 동작은 DDRX 신호 (928) 를 생성하는 회로에 의해 제어되며, 이들 레지스터들 (920) 은 짝수 심볼들 (1004 및 1008) 을 캡쳐하고 레지스터된 심볼들 (1034, 1038) 을 제공한다.
비교 로직 (930) 은, S1 (1006) 가 S0 (1004) 의 레지스터된 카피본 (1034) 과 상이할 때 로직 하이 상태에 있는 NEY 신호 (942) 를 생성한다. NEY 신호 (942) 가 로직 하이 상태에 있을 때, 리셋 조건은 제 3 세트-리셋 래치 (932) 로부터 제거된다. 그러나, 제 3 세트-리셋 래치 (932) 의 출력은, 제 3 세트-리셋 래치 (932) 의 세트된 입력을 제어하는 DDRY 신호 (948) 가 트랜지션 주기 (1048) 의 시작 (1042) 에서 로직 로우 상태에 있기 때문에 로우로 유지된다. 제 3 세트-리셋 래치 (932) 의 로직 로우 출력은 게이팅 로직 (934) 을 인에이블시키고 이에 따라 NEY 신호 (942) 를 NEYG 신호 (944) 로서 패스한다. 따라서, 비교 로직 (930) 에 의해 검출되는, 연속하는 심볼들 S0 (1004) 과 S1 (1006) 사이의 차이는 제 4 세트-리셋 래치 (936) 를 세트하고 DDRX 신호 (928) 를 생성하는 회로에서의 제 2 세트-리셋 래치 (916) 를 리셋하는 로직 하이 레벨로의 NEYG 신호 (944) 에서의 트랜지션 (1024) 을 야기한다. 대응하는 NEXG 신호 (924) 는 제 4 세트-리셋 래치 (936) 의 리셋된 입력을 제어하고, NEYG 신호 (944) 가 로직 하이 상태에 있을 때 NEXG 신호 (924) 는 로직 로우 상태에 있다. 따라서, 제 4 세트-리셋 래치 (936) 의 출력으로서 제공되는 NEYFLT 신호 (946) 는 로직 하이 상태로 구동된다.
DDRY 신호 (948) 는 NEYFLT 신호 (946) 의 지연된 버전이며, 여기에서, DDRY 신호 (948) 는 제 2 지연 소자 (938) 에 의해 도입되는 지연 주기 (1022) 에 의해 지연된다. 제 2 지연 소자 (938) 는 S1 (1006) 이 레지스터들 (940) 에 대하여 특정된 최소 세트업 시간을 특정하기에 충분한 기간 동안에 안정 상태로 된 후 발생하는 DDRY 신호 (948) 상의 상승 에지를 제공하도록 구성될 수도 있다. 제 2 지연 소자 (938) 는 DDRX 신호 (928) 를 생성하는 회로에서 제 1 지연 소자 (918) 와 매칭될 수도 있다. DDRY 신호 (948) 상에서의 로직 로우 상태로부터 로직 하이 상태로의 트랜지션 (1026) 은 S1 (1006) 을 SI (904) 로부터 캡쳐하는 레지스터들 (940) 을 트리거한다. DDRY 신호 (948) 의 로직 하이 상태는 제 3 세트-리셋 래치 (932) 를 세트하고 이에 의해 게이팅 로직 (934) 의 출력을 로직 로우 상태로 강제한다. 제 3 세트-리셋 래치 (932) 의 출력이 세트된 입력을 통하여 세트된 입력을 우선순위화하도록 구성될 수도 있음이 이해될 것이다. 제 3 세트-리셋 래치 (932) 가 세트될 때, NEYG 신호 (944) 는 로우로 진행하지만, DDRX 신호 (928) 를 생성하는 회로에 의해 리셋될 때까지 제 4 세트-리셋 래치 (936) 는 자신의 출력을 로직 하이 상태로 유지시킨다. 위에 설명된 바와 같이, 제 4 세트-리셋 래치 (936) 의 리셋은 홀수 심볼 (1006) 로부터 짝수 심볼 (1008) 로의 트랜지션의 검출 후 NEXG 신호 (924) 가 로직 하이 상태로 트랜지션할 때 발생한다. 이에 따라, NEYFLT 신호 (946) 는 대략 1 심볼 송신 주기와 등가인 지속 기간 (tSYM) 동안에 로직 하이 상태로 유지된다.
DDRY 신호 (948) 의, 로직 로우 상태로의 트랜지션은 NEYFLT 신호 (946) 의 대응하는 트랜지션에 대하여 제 2 지연 엘리먼트 (938) 에 의해 지연된다. DDRY 신호 (948) 는 대략 하나의 심볼 송신 주기와 등가인 지속 기간 (tSYM) 동안에 로직 하이 상태로 유지되어, S1 (1006) 이 안정 상태일 때의 시점 (1026) 에서 시작하고 S2 (1008) 가 안정 상태일 때 하강한다. DDRY 신호 (948) 를 생성하는 회로는 S1 (1006) 과 S2 (1008) 사이의 트랜지션을 효과적으로 무시하지만, NEYFLT 신호 (946) 및 DDRY 신호 (948) 가 DDRX 신호 (928) 를 생성하는 회로에 의해 리셋된 후, 다음 트랜지션에 응답하여 인에이블된다. 타이밍 도 (1000) 로부터 알 수 있는 바와 같이, 결과적인 DDRY 신호 (946) 는 대략 50% 의 듀티 사이클을 가지며 DDRX 신호 (926) 와 대략 180° 역위상이고, 레지스터된 홀수 심볼들 (1032 및 1036) 은 2 개의 심볼 송신 주기들 (tSYM) 에 대략 등가인 시간 주기 동안의 샘플링에 이용가능하다.
시스템이 리셋한 후, 레지스터들 (920, 940) 및 세트-리셋 래치들 (912, 916, 932, 936) 중 하나 이상은 CDR 회로 (902) 가 "안정 상태" 동작 조건을 획득하고 신뢰성있는 출력 클록 신호들 (928 및 948) 을 생성하는 것을 보장하도록 초기화될 수도 있다. 일 예에서, CDR 회로 (902) 는 DDRX 신호 (928) 및 DDRY 신호 (948) 를 각각 생성하는 제 2 및 제 4 세트-리셋 래치들 (916 및 936) 의 기동 조건을 제어함으로써 초기화될 수도 있다. 시스템 리셋은 제 1 세트-리셋 래치 (916) 로 하여금, 제 1 지연 소자 (918) 에 의해 제공되는 지연 주기 (지연 S (1012)) 를 초과하는 기간 동안 강제된 "리셋" 조건으로 유지되게 할 수도 있는 한편, 제 2 세트-리셋 래치 (936) 로 하여금, 제 2 지연 소자 (938) 에 의해 제공되는 지연 주기 (지연 S (1022)) 를 초과하는 기간 동안 강제된 "세트" 조건으로 유지되게 할 수도 있다. 시스템 리셋 조건이 제거되는 시점에서, NEXFLT 신호 (926) 및 DDRX 신호 (928) 는 로직 로우 상태에 있는 한편, NEYFLT 신호 (946) 및 DDRY 신호 (948) 는 로직 하이 상태에 있다. 적어도, 지연 S (1022) 의 지속기간 동안에, 제 3 세트-리셋 래치 (932) 의 출력은 로직 하이 상태로 강제되어, 게이트 로직 (934) 으로 하여금 NEY 신호 (942) 를 차단하게 한다. NEY 신호 (942) 는 제 4 세트-리셋 래치 (936) 가 DDRX 신호 (928) 를 생성하는 회로의 동작에 의해 리셋된 후에만 패스되고, 그리고 DDRY 신호 (948) 는 지연 소자 (938) 와 연관된 지연 S (1022) 의 만료 후에 후속하여 로우로 트랜지션한다. DDRY (948) 신호가 로직 로우 상태로 트랜지션하고 비교 로직 (930) 이 레지스터들 (920) 에 의해 캡쳐된 심볼 값과 SI (904) 에서의 현재의 미가공 심볼의 값 사이의 차이를 검출할 때까지 NEYG 신호 (944) 는 로직 로우 상태에 있음을 알 것이다.
DDRX 신호 (928) 는 시스템 리셋이 제거될 때 로직 로우 상태에 있고, 제 1 지연 소자 (918) 에 의해 제공되는 적어도 지연 주기 (1022) 동안에 로직 로우 상태로 유지된다. 따라서, DDRX 신호 (928) 가 제 1 세트-리셋 래치 (912) 의 "세트된" 입력을 로우 조건으로 계속 유지하고 제 1 세트-리셋 래치 (912) 가 로직 로우 상태에서 자신의 출력으로 초기화할 수 있었기 때문에, 또는 비교 로직 (910) 이 시스템 리셋이 적용되었던 시간 동안에 제 1 세트-리셋 래치 (912) 를 리셋할 수도 있었기 때문에, 제 1 세트-리셋 래치 (912) 의 출력은 시스템 리셋의 제거시, 로직 로우 상태에 있을 수도 있다. 시스템 리셋이 제거된 후에 제 1 세트-리셋 래치 (912) 의 출력이 로직 하이 상태에 있는 경우에도, 홀수 심볼 레지스터들 (940) 에 저장된 값과, 비교 로직 (910) 에 의해 SI (904) 에서의 현재 심볼 사이의 차이의 제 1 검출은 제 1 세트-리셋 래치 (912) 를 리셋하여, NEX 신호 (922) 를 인에이블하여 NEXG (924 의 값을 제어한다. 비교 로직 (910) 이 홀수 심볼 레지스터들 (940) 에 저장된 값과, 비교 로직 (910) 에 의해 SI (904) 에서의 현재 심볼 사이의 차이를 검출할 때, 제 2 세트-리셋 래치 (916) 는 세트되고 제 4 세트-리셋 래치 (936) 는 클리어되어, 이에 의해, DDRX 신호 (928) 로 하여금 로직 하이 상태로 트랜지션하게 하고 DDRY 신호 (948) 로 하여금 지연 S (1022) 주기 후에 로직 로우 상태로 트랜지션하게 한다. DDRX 신호 (928) 의 상승 에지는 S1 (904) 에서 현재 심볼을 캡쳐하도록 짝수 심볼 레지스터들 (912) 을 트리거한다. 이 시점에서, CDR (902) 은 안정 상태 동작에 대하여 설명된 바와 같이 진행한다.
CDR (902) 은 시스템 리셋에 응답하여, 레지스터들 (920, 940) 및/또는 세트-리셋 래치들 (912, 916, 932, 936) 의 초기 조건들의 다른 사전 구성들을 야기하도록 구성될 수도 있다. 예를 들어, 제 1 및 제 2 지연 소자들 (918 및 938) 이 실질적으로 상이한 지연 주기들을 제공하는 경우, DDRX 및 DDRY 신호들 (928, 948) 에 대한 상이한 듀티 사이클들이 요구되는 경우, 및/또는 외부 회로 및 디바이스들에 제공되는 클록 또는 제어 신호들에 관련된 요건들을 포함한 다른 요건들에 기초하여 상이한 기동 전략이 이용될 수도 있다.
도 11 은 N-와이어 통신 링크에 대한 데이터 통신들을 위한 방법을 예시하는 흐름도 (1100) 이다. 단계 1102 에서, 심볼들의 시퀀스는 복수의 신호 와이어들로부터 수신될 수도 있다. 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신된다.
단계 1104 에서, 제 1 클록 신호는 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에서의 트랜지션들로부터 생성될 수도 있다.
단계 1106 에서, 제 2 클록 신호는 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에서의 트랜지션들로부터 생성될 수도 있다.
단계 1108 에서, 제 1 클록 신호는 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 심볼들의 제 1 세트를 캡쳐하는데 이용될 수도 있다.
단계 1110 에서, 제 2 클록 신호는 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 심볼들의 제 2 세트를 캡쳐하는데 이용될 수도 있다.
각각의 홀수 송신 구간은 제 1 짝수 송신 구간이 바로 선행될 수도 있고 제 2 짝수 송신 구간이 바로 후행될 수도 있다.
심볼들의 시퀀스에서 수신된 연속하는 심볼들의 각각의 페어는 홀수 송신 구간에서 동안에 수신된 하나의 심볼 및 짝수 송신 구간 동안에 수신된 하나의 심볼을 포함할 수도 있다.
제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 제 1 심볼 직후에 수신된 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초한다. 제 2 클록 신호에서의 제 1 에지의 타이밍은 제 2 심볼과, 제 2 심볼 직후에 수신된 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초할 수도 있다. 제 1 클록 신호에서의 제 2 에지의 타이밍은 제 2 클록 신호에서의 제 1 에지의 타이밍에 기초할 수도 있다. 제 2 클록 신호에서의 제 2 에지의 타이밍은 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초할 수도 있다. 제 1 클록 신호에서의 제 3 에지의 타이밍은 제 3 심볼과, 제 3 심볼 직후에 수신된 제 3 심볼 사이에 발생하는 제 3 트랜지션에 기초할 수도 있다.
일부 예들에서, 제 1 클록 신호를 생성하는 것은 제 2 트랜지션을 무시하는 것을 포함한다. 제 2 클록 신호를 생성하는 것은 제 1 트랜지션을 무시하는 것을 포함할 수도 있다.
일부 인스턴스들에서, 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 페어는 복수의 신호 와이어들 상에서 상이한 시그널링 상태들과 연관된 2 개의 심볼들을 포함한다.
일 예에서, 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 것은, 복수의 신호 와이어들에서 2 개의 신호 와이어들의 모든 연속하는 조합들로부터 상이한 신호들을 수신하는 것을 포함한다. 심볼들의 시퀀스에서의 각각의 심볼은 차동 신호들의 시그널링 상태들의 조합으로 인코딩될 수도 있다.
다른 예에서, 복수의 신호 와이어들로부터의 심볼들의 시퀀스를 수신하는 것은 3 개의 신호 와이어들 각각으로부터 3-페이즈 신호를 수신하는 것을 포함한다. 3 개의 신호 와이어들 각각에서 송신되는 3-페이즈 신호는 다른 신호 와이어들 상에서 송신되는 3-페이즈 신호에 대하여 120 도만큼 시프트된 페이즈일 수도 있다. 심볼들의 시퀀스에서의 각각의 심볼은 3 개의 신호 와이어들의 시그널링 상태들의 조합으로 인코딩될 수도 있다.
도 12 는 프로세싱 회로 (1202) 를 채용하는 장치에 대한 하드웨어 구현의 단순화된 예를 예시하는 다이어그램 (1200) 이다. 프로세싱 회로는 통상적으로 마이크로프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함하는 프로세서 (1216) 를 갖는다. 프로세싱 회로 (1202) 는 버스 (1220) 에 의해 일반적으로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1220) 는 프로세싱 회로 (1202) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하는 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1220) 는 프로세서 (1216), 모듈들 또는 회로들 (1204, 1206, 1208 및 1210), 커넥터들 또는 와이어들 (1214) 을 통하여 통신하도록 구성가능한 라인 인터페이스 회로 (1212), 및 컴퓨터 판독가능 저장 매체 (1218) 에 의해 표현된 하나 이상의 프로세서들 및/또는 하드웨어 모듈들을 포함한 다양한 회로들을 함께 링크시킨다. 버스 (1220) 는 또한 다른 회로들, 예컨대, 타이밍 소스들, 주변기기들, 전압 조절기들, 및 전력 관리 회로들을 링크할 수도 있으며, 이는 공지되어 있으므로, 더 이상 설명되지 않을 것이다.
프로세서 (1216) 는 컴퓨터 판독가능 저장 매체 (1218) 상에 저장된 소프트웨어의 실행을 포함하는, 일반 프로세싱을 담당한다. 프로세서 (1216) 에 의해 실행될 때, 소프트웨어는 프로세싱 회로 (1202) 로 하여금 임의의 특정 장치에 대하여 위에 설명된 여러 기능들을 수행하게 한다. 컴퓨터 판독가능 저장 매체 (1218) 는 또한, 소프트웨어를 실행시킬 때 프로세서 (1216) 에 의해 조작되는, 커넥터들 (1214) 을 통하여 송신되는 심볼들로부터 디코딩되는 데이터를 포함한, 데이터를 저장하는데 이용될 수도 있다. 프로세싱 회로 (1202) 는 모듈들 (1204, 1206, 1208 및 1210) 중 적어도 하나를 더 포함한다. 모듈들 (1204, 1206, 1208 및 1210) 은 컴퓨터 판독가능 저장 매체 (1218) 상에 상주/저장되는, 프로세서 (1216) 에서 실행되는 소프트웨어 모듈, 프로세서 (1216) 에 커플링되는 하나 이상의 하드웨어 모듈들 또는 이들의 일정 조합일 수도 있다. 모듈들 (1204, 1206, 1208 및/또는 1210) 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일정 조합을 포함할 수도 있다.
일 구성에서, 무선 통신용 장치 (1200) 는 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하도록 구성되는 모듈들 및/또는 회로들 (1204) 로서, 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 모듈들 및/또는 회로들, 각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하도록 구성되는 모듈들 및/또는 회로들 (1206), 각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하도록 구성되는 모듈들 및/또는 회로들 (1208), 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하도록 구성되고, 그리고 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하도록 또한 구성되는 모듈들 및/또는 회로들 (1210) 을 포함한다. 일 예에서, 도 1 내지 도 4, 도 6, 도 7, 및 도 9 에 예시된 회로들은 프로세싱 회로 (1202) 에 의해 수행되는 여러 기능들을 구현할 수도 있는 로직을 제공한다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계층은 예시적인 접근방식들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세서들에서의 단계들의 특정 순서 또는 계층은 재배열될 수도 있음이 이해된다. 수반하는 방법 청구항들은 샘플 순서에서의 다양한 단계들의 요소들을 제시하고, 제시된 특정 순서 또는 계층으로 제한되는 것으로 의도되지 않는다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 언급되지 않은 한, 용어 "일부" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 또한, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 공중에 지정되도록 의도된 것이 아니다. 어떠한 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (30)

  1. 데이터 통신들의 방법으로서,
    복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 상기 시퀀스를 수신하는 단계;
    각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하는 단계;
    각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하는 단계;
    상기 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하는 단계; 및
    상기 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하는 단계를 포함하는, 데이터 통신들의 방법.
  2. 제 1 항에 있어서,
    각각의 홀수 송신 구간은 제 1 짝수 송신 구간이 바로 선행되고 제 2 짝수 송신 구간이 바로 후행되는, 데이터 통신들의 방법.
  3. 제 1 항에 있어서,
    상기 심볼들의 시퀀스에서 수신된 연속하는 심볼들의 각각의 페어는 홀수 송신 구간에서의 동안에 수신된 하나의 심볼 및 짝수 송신 구간 동안에 수신된 하나의 심볼을 포함하는, 데이터 통신들의 방법.
  4. 제 1 항에 있어서,
    상기 제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 상기 제 1 심볼 직후에 수신되는 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초하고, 상기 제 2 클록 신호에서의 제 1 에지의 타이밍은 상기 제 2 심볼과, 상기 제 2 심볼 직후에 수신되는 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초하는, 데이터 통신들의 방법.
  5. 제 4 항에 있어서,
    상기 제 1 클록 신호에서의 제 2 에지의 타이밍은 상기 제 2 클록 신호에서의 상기 제 1 에지의 상기 타이밍에 기초하고, 상기 제 2 클록 신호에서의 제 2 에지의 타이밍은 상기 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초하고, 상기 제 1 클록 신호에서의 상기 제 3 에지의 상기 타이밍은 상기 제 3 심볼과, 상기 제 3 심볼 직후에 수신되는 제 4 심볼 사이에 발생하는 제 3 트랜지션에 기초하는, 데이터 통신들의 방법.
  6. 제 4 항에 있어서,
    상기 제 1 클록 신호를 생성하는 단계는:
    상기 제 2 트랜지션을 무시하는 단계를 포함하는, 데이터 통신들의 방법.
  7. 제 4 항에 있어서,
    상기 제 2 클록 신호를 생성하는 단계는:
    상기 제 1 트랜지션을 무시하는 단계를 포함하는, 데이터 통신들의 방법.
  8. 제 1 항에 있어서,
    상기 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 페어는 상기 복수의 신호 와이어들 상에서 상이한 시그널링 상태들과 연관된 2 개의 심볼들을 포함하는, 데이터 통신들의 방법.
  9. 제 1 항에 있어서,
    상기 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계는:
    상기 복수의 신호 와이어들에서 2 개의 신호 와이어들의 모든 가능한 조합들로부터 차동 신호들을 수신하는 단계를 포함하고, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 차동 신호들의 시그널링 상태들의 조합으로 인코딩되는, 데이터 통신들의 방법.
  10. 제 1 항에 있어서,
    상기 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 단계는:
    3 개의 신호 와이어들의 각각으로부터 3-페이즈 신호를 수신하는 단계를 포함하고, 상기 3 개의 신호 와이어들의 각각은 각각의 송신 구간에서 다른 신호 와이어들에 대하여 상이한 시그널링 상태에 있고, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 3 개의 신호 와이어들의 시그널링 상태들의 조합으로 인코딩되는, 데이터 통신들의 방법.
  11. 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 수단으로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 상기 시퀀스를 수신하는 수단;
    각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하는 수단;
    각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하는 수단;
    상기 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하는 수단; 및
    상기 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하는 수단을 포함하는, 장치.
  12. 제 11 항에 있어서,
    각각의 홀수 송신 구간은 제 1 짝수 송신 구간이 바로 선행되고 제 2 짝수 송신 구간이 바로 후행되는, 장치.
  13. 제 11 항에 있어서,
    상기 심볼들의 시퀀스에서 수신된 연속하는 심볼들의 각각의 페어는 홀수 송신 구간에서의 동안에 수신된 하나의 심볼 및 짝수 송신 구간 동안에 수신된 하나의 심볼을 포함하는, 장치.
  14. 제 11 항에 있어서,
    상기 제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 상기 제 1 심볼 직후에 수신되는 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초하고, 상기 제 2 클록 신호에서의 제 1 에지의 타이밍은 상기 제 2 심볼과, 상기 제 2 심볼 직후에 수신되는 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초하는, 장치.
  15. 제 14 항에 있어서,
    상기 제 1 클록 신호에서의 제 2 에지의 타이밍은 상기 제 2 클록 신호에서의 상기 제 1 에지의 상기 타이밍에 기초하고, 상기 제 2 클록 신호에서의 제 2 에지의 타이밍은 상기 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초하고, 상기 제 1 클록 신호에서의 상기 제 3 에지의 상기 타이밍은 상기 제 3 심볼과, 상기 제 3 심볼 직후에 수신되는 제 4 심볼 사이에 발생하는 제 3 트랜지션에 기초하는, 장치.
  16. 제 14 항에 있어서,
    상기 제 1 클록 신호를 생성하는 수단은, 상기 제 2 트랜지션을 무시하도록 구성되는, 장치.
  17. 제 14 항에 있어서,
    상기 제 2 클록 신호를 생성하는 수단은, 상기 제 1 트랜지션을 무시하도록 구성되는, 장치.
  18. 제 11 항에 있어서,
    상기 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 페어는 상기 복수의 신호 와이어들 상에서 상이한 시그널링 상태들과 연관된 2 개의 심볼들을 포함하는, 장치.
  19. 제 11 항에 있어서,
    상기 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 수단은 상기 복수의 신호 와이어들에서 2 개의 신호 와이어들의 모든 가능한 조합들로부터 차동 신호들을 수신하도록 구성되고, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 차동 신호들의 시그널링 상태들의 조합으로 인코딩되는, 장치.
  20. 제 11 항에 있어서,
    상기 복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 수단은 3 개의 신호 와이어들의 각각으로부터 3-페이즈 신호를 수신하도록 구성되고, 상기 3 개의 신호 와이어들의 각각은 각각의 송신 구간에서 다른 신호 와이어들에 대하여 상이한 시그널링 상태에 있고, 상기 심볼들의 시퀀스에서의 각각의 심볼은 상기 3 개의 신호 와이어들의 시그널링 상태들의 조합으로 인코딩되는, 장치.
  21. 수신기로서,
    복수의 신호 와이어들로부터 신호들을 수신하도록 구성되는 복수의 라인 인터페이스 회로들; 및
    클록 및 데이터 복구 회로를 포함하고, 상기 클록 및 데이터 복구 회로는:
    복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하는 것으로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 상기 시퀀스를 수신하고;
    각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하고;
    각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하고;
    상기 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하고; 그리고
    상기 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하도록 구성되는, 수신기.
  22. 제 21 항에 있어서,
    상기 제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 상기 제 1 심볼 직후에 수신되는 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초하고, 상기 제 2 클록 신호에서의 제 1 에지의 타이밍은 상기 제 2 심볼과, 상기 제 2 심볼 직후에 수신되는 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초하는, 수신기.
  23. 제 22 항에 있어서,
    상기 제 1 클록 신호에서의 제 2 에지의 타이밍은 상기 제 2 클록 신호에서의 상기 제 1 에지의 상기 타이밍에 기초하고, 상기 제 2 클록 신호에서의 제 2 에지의 타이밍은 상기 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초하고, 상기 제 1 클록 신호에서의 상기 제 3 에지의 상기 타이밍은 상기 제 3 심볼과, 상기 제 3 심볼 직후에 수신되는 제 4 심볼 사이에 발생하는 제 3 트랜지션에 기초하는, 수신기.
  24. 제 22 항에 있어서,
    상기 제 1 트랜지션은 상기 제 2 클록 신호를 생성하는 회로에 의해 무시되고, 상기 제 2 트랜지션은 상기 제 1 클록 신호를 생성하는 회로에 의해 무시되는, 수신기.
  25. 제 21 항에 있어서,
    상기 심볼들의 시퀀스에서의 연속하는 심볼들의 각각의 페어는 상기 복수의 신호 와이어들 상에서 상이한 시그널링 상태들과 연관된 2 개의 심볼들을 포함하는, 수신기.
  26. 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체로서,
    상기 명령들은 적어도 하나의 프로세싱 회로에 의해 실행될 때, 상기 적어도 하나의 이상의 프로세싱 회로로 하여금,
    복수의 신호 와이어들로부터 심볼들의 시퀀스를 수신하게 하는 것으로서, 상기 심볼들의 시퀀스에서의 각각의 심볼은 홀수 송신 구간 또는 짝수 송신 구간 중 한 구간 동안에 수신되는, 상기 시퀀스를 수신하게 하고;
    각각의 홀수 송신 구간과 연속하는 짝수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 1 클록 신호를 생성하게 하고;
    각각의 짝수 송신 구간과 연속하는 홀수 송신 구간 사이에 발생하는 상기 복수의 신호 와이어들의 시그널링 상태에 있어서의 트랜지션들로부터 제 2 클록 신호를 생성하게 하고;
    상기 제 1 클록 신호를 이용하여 짝수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 1 세트의 심볼들을 캡쳐하게 하고; 그리고
    상기 제 2 클록 신호를 이용하여 홀수 송신 구간들에서 수신된 상기 심볼들의 시퀀스에서의 심볼들을 포함하는 제 2 세트의 심볼들을 캡쳐하게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  27. 제 26 항에 있어서,
    상기 제 1 클록 신호에서의 제 1 에지의 타이밍은 제 1 심볼과, 상기 제 1 심볼 직후에 수신되는 제 2 심볼 사이에 발생하는 제 1 트랜지션에 기초하고, 상기 제 2 클록 신호에서의 제 1 에지의 타이밍은 상기 제 2 심볼과, 상기 제 2 심볼 직후에 수신되는 제 3 심볼 사이에 발생하는 제 2 트랜지션에 기초하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  28. 제 27 항에 있어서,
    상기 제 1 클록 신호에서의 제 2 에지의 타이밍은 상기 제 2 클록 신호에서의 상기 제 1 에지의 상기 타이밍에 기초하고, 상기 제 2 클록 신호에서의 제 2 에지의 타이밍은 상기 제 1 클록 신호에서의 제 3 에지의 타이밍에 기초하고, 상기 제 1 클록 신호에서의 상기 제 3 에지의 상기 타이밍은 상기 제 3 심볼과, 상기 제 3 심볼 직후에 수신되는 제 4 심볼 사이에 발생하는 제 3 트랜지션에 기초하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  29. 제 27 항에 있어서,
    상기 하나 이상의 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금,
    상기 제 2 클록 신호를 생성할 때 상기 제 1 트랜지션을 무시하게 하는, 하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
  30. 제 27 항에 있어서,
    상기 하나 이상의 명령들은 상기 적어도 하나의 프로세싱 회로로 하여금,
    상기 제 1 클록 신호를 생성할 때 상기 제 2 트랜지션을 무시하게 하는,하나 이상의 명령들을 갖는 프로세서 판독가능 저장 매체.
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