CN110036596A - 用于信号转换最小化的相移编码 - Google Patents

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Abstract

一种对数据比特流进行编码的方法，包括：如果紧接在比特1之前的比特被编码为0并且紧接在比特1之后的数据流的比特是0，则将数据流的比特1编码为第一符号，如果紧接在比特0之前的比特被编码为1并且紧接在比特0之后的数据流的比特是1，则将紧接在比特1之后的比特编码为1，将数据流的比特0编码为第二符号，以及，将紧接在比特0之后的比特编码为0。

Description

用于信号转换最小化的相移编码
相关申请的交叉引用
本申请根据35USC 119(e)要求2016年11月4日提交的、题为“用于信号转换最小化的相移编码(Phase-Shifting Encoding For Signal Transition Minimization)”的、序列号为62/418,036的美国申请的权益，上述申请的全部内容通过引用并入本文。
技术领域
本发明涉及通信系统和方法，尤其涉及这种通信系统中数据的编码和解码。
背景技术
随着半导体技术扩展到更多电路和更高密度，先进集成电路的功耗正成为主要限制因素。功率密度随着电路尺寸的缩小而增加，因为每个晶体管消耗的能量以比封装密度增加慢的速率减小。因此，即使性能保持不变，每区瓦特功耗也会爬升。降低功耗在IC应用中非常有价值-从实用和冷却成本巨大的服务器到电池寿命宝贵的移动设备。
在CMOS逻辑技术中，动态功率与fCV2成比例，其中f是开关频率，C是容性负载，V是开关电压。在最近的IC产品中，出现了几种逻辑设计和架构技术来帮助管理功耗。由于容性负载(互连线和器件寄生电容)由IC工艺决定，设计方法通常涉及特定区域内的动态降低电压和减慢切换活动，使用旨在尽可能高效地实现所需性能的策略。
在电子通信中，通常利用幅度调制和相位调制来增加带限信道内的信息率。例如，两比特信息可以被编码为四个幅度电平，并且类似地，两个比特可以被编码为四个相位状态。可以组合相位调制和幅度调制。例如，在四个幅度和四个相位状态一起的情况下，可以将四个比特编码成单个时间样本。通常，不考虑调制波形消耗的能量，并且在大多数实际应用中，这些方法适用于调制连续载波频率的信号并且它们对能量消耗没有直接影响。
以下参考文献描述了一种使用相位信息以降低功率的方法：“一种降低串行链路动态功耗的高效编码技术(An Efficient Coding Technique to Reduce dynamic powerconsumption for Serial Links)”，T.Preethi，P.MeenakshiVidya，S.Sudha，国际电气、电子和仪器工程高级研究期刊，卷5，特刊第5期，2016年3月，此后称为“Preethi”。
Preethi中描述的方法使用180度相移来发信号通知动作。Preethi的方法是对通常需要附加的比特来发信号通知最小化变换的传统转换最小化方案的修改。在Preethi中，附加的比特被相移取代。Preethi承认他的方法的负面结果，通过所述方法，最小波形脉冲宽度缩短了一半，导致所需传输线带宽加倍。
附图说明
图1示出了传统编码方案的可实现的转换降低率，其中针对编码帧大小的增加绘制了百分比平均转换最小化。
图2A示出了根据本发明一个实施例的编码方案。
图2B示出了根据本发明一个实施例的解码方案。
图3示出了根据一个实施例的编码和解码的示例数据流。
图4A示出了根据本发明一个实施例的编码方案。
图4B示出了根据本发明一个实施例的解码方案。
图5是根据本发明一个实施例的编码器的简化高级框图。
图6是根据本发明一个实施例的解码器的简化高级框图。
图7是根据本发明另一实施例的解码器的简化高级框图。
图8是根据本发明一个实施例的用于编码数据的流程图。
图9是根据本发明另一实施例的用于解码数据的流程图。
图10是可以体现本发明的计算机系统1100的简化高级框图。
发明内容
公开了一种信令方法，其在保持信息的同时降低数据传输的功耗。所公开的方法还可用于增加带限信道中的信息率。
与传统的幅度调制和相位调制技术不同，唯一信令仅在高电压状态和低电压状态之间的电压转换内发生。该方法仅利用一个特殊信号：相移与否(或中间幅度，或不是)。可以通过在电压转换处解析多于一个非零相位来扩展该特征。例如，通过区分两个非零相位，可以将本说明书中引用的两个特殊情况(A和B)扩展到四种特殊情况。特殊情况A和B确定(在编码波形中替换)特定的两个比特序列的编码数据。通过四个特殊情况，通过两个唯一的非零相位，单个电压转换确定四个唯一的比特序列，跨越三个或更多比特的编码数据。其它唯一相位可以进一步扩展编码。
具体实施方式
在典型的二进制通信中，在同步时钟信号的前沿(或后沿)周期性地对传输终端的电压状态进行采样。如果电压高，则接收“一”(1)，如果电压低，则接收“零”(0)。传输率是每个时钟周期一比特，并且对于1和0的随机序列，样本之间的转换概率是0.5。一种降低二进制数据比特的序列中的高-低(1->0)和低-高(0->1)电压转换的数量的方法是将原始数据帧(字节，字，...)编码为包含1和0的序列且比原始数据帧中的转换少的输出帧。这些编码方案产生稍大的输出帧，以包含接收器处解码所需的信息。大多数方案使用附加比特来指定恢复原始比特的特定处理。其它可能的方案可以使用查找表来编码和解码序列。图1示出了通过编码帧中的附加比特的分数容差绘制的、对于不同输入帧大小的理论上最佳转换降低率的估计。
在HDMI视频通信标准(EIA/CEA-861)中详细描述的众所周知的转换最小化差分信令(TMDS)方案针对每个8比特输入帧使用一个附加比特并且实现12％的转换降低且开销为0.125(针对每个字节的附加比特)，如图1中的“X”所示。此处公开的技术的性能(以下称为“PSE”)也绘制在图1中。在生成图1所示的曲线图时，计算机程序用于枚举编码帧大小内的所有比特模式，然后按转换数量对其进行排序。此后，确定前2n个模式的平均转换，其中n是输入帧大小。假设编码帧之间的转换概率为0.5。
除了使用一个(1)和零(0)之外，本发明的一些实施例在高状态和低状态之间的转换中使用附加符号来指示是否发生了相移。这样的符号用于定义如下两个特定情况：二进制子序列被编码成在本文中可替代地称为A和B的两个唯一电波形，原始二进制信息从该波形被解码。
根据本发明的一个实施例，实现了约33％的平均转换降低。此外，在零开销的情况下，本发明的实施例保持每时钟周期1比特的传输率。时钟周期之间的转换概率是1/3，而相比之下传统传输情况为1/2。这相应地将与传输电路的容性负载相关的动态功率降低了33％。此外，最小脉冲宽度，即在高或低电压状态下所花费的时间，比传统技术长50％，并且传输的电压波形的最大核心频率分量比传统二进制传输技术大约小1/3。与传统的二进制传输方案相比，这些特性可以放宽传输线的电气要求并且可以产生较低水平的电磁干扰。
与替代的转换最小化方案相比，用于编码的附加逻辑相对简单，尤其是在编码端。传统方法一次一帧地分析输入，因此增加至少与所选帧大小一样长的延迟，而与本发明实施例相关的延迟不超过例如四比特(取决于实施方式)，并且不需要固定的帧大小。
在一个实施例中，分析1和0的输入串行序列，并且通过将“单一”2-转换发生(0->1->0，1->0->1)替换为如图2A和2B所示的转换沿被180°相移的单个转换波形来编码输出波形。
在图2A中，输入比特流200被示为包括分别在时钟周期T1，T2和T3期间接收的比特0，1和0。根据本发明的一方面，输入比特流200被编码为输出比特流300，如下面进一步描述的。
因为在时钟周期T1期间(紧接在接收比特1之前)接收的输入比特被编码为0，并且在时钟周期T3期间接收的输入比特为0，则在时钟周期T2期间接收的输入比特1在时钟周期T2的第二半部分期间被编码为编码比特流200中的低到高转换。换句话说，在输入比特的接收和该输入比特的编码之间存在半个时钟周期(时段)延迟(180度相位差)。示出为响应于时段T2期间的时钟的下降沿105而发生的输出比特流300的低到高转换表示第一编码符号。此外，因为输入流200的比特1被编码为1，所以紧接在比特1之后并且在周期T3期间接收的输入数据流200的比特0也被编码为1，如编码输出流300中所示的。
在图2B中，输入比特流250被示出为包括在时钟周期T1，T2和T3期间分别接收的比特1，0和1。根据本发明的一方面，输入比特流250被编码为输出比特流是350，如下面进一步描述的。因为在时钟周期T1期间(紧接在接收比特0之前)接收的输入比特被编码为1，并且在时钟周期T3期间接收的输入比特是1，则在时钟周期T2期间接收的输入比特1在时钟周期T2的第二半部分期间被编码为编码比特流350中的高到低转换。换句话说，在输入比特的接收和该输入比特的编码之间存在半个时钟周期(时段)延迟(180度相位差)。示出为响应于时段T2期间的时钟的下降沿105而发生的输出比特流350的高到低转换表示第二编码符号。此外，因为输入流250的比特0被编码为0，所以紧接在比特0之后并且在周期T3期间接收的输入数据流250的比特1也被编码为0，如在编码输出流350中所示的。
按照上面参考图2A和2B描述的编码方案编码的数据被解码，如下所述。如果在紧接在前的周期T0期间接收的编码符号为0，并且在紧接在后的周期T2期间接收的编码符号为1，则在时段T1期间接收的编码符号被解码为1；在这种情况下，在周期T2期间接收的编码符号也被解码为0。如果在紧接在前的周期T0期间接收的编码符号是1，并且在紧接在后的周期T2期间接收的编码符号为0，则在时段T1期间接收的编码符号被解码为0；在这种情况下，在周期T2期间接收的编码符号被解码为1。因此，除非检测到相移转换，否则波形的高和低状态分别被映射到一或零。如果检测到低到高相位转换(波形300)，则将当前比特分配给1并且将下一比特预分配给0。相反，如果检测到高到低相位转换，则将当前比特分配给0，并将下一比特预分配给1。
图3示出了输入比特流375、依照上面参考图2A，2B描述的编码方案编码的编码比特流385、以及如上所述被解码从而恢复输入比特流375的解码比特流395。换句话说，解码比特流395是输入比特流375的延迟复制品。
在图3中，编码波形说明了本发明的一些优点。虽然(针对随机序列)整体平均转换率降低为1/3，针对密集交替比特序列的率降低最多降低2/3，如输入流375内交替的1和0的子序列所示。一个优点是最大切换活动-每单位时间的转换数量-被限制在未编码比特流的最大切换活动的1/2。该最大率是通过双重序列达到的，例如...00110011......；更快速地切换序列的编码转换率变得更低。虽然最大转换活动率减半，但传输线带宽要求仅降低1/3，因为其由最小脉冲宽度决定。最小编码脉冲宽度比未编码最小脉冲宽度宽50％。
图4A是根据本发明另一实施例的使用三个电压电平和三个符号的示例性编码方案。在图4A中，输入比特流400被示为包括分别在时钟周期T1，T2和T3期间接收的比特0，1和0。根据本发明的一方面，输入比特流400被编码为输出比特流是410，如下面进一步描述的。在下文中，假设当前周期是周期T2。
因为在时钟周期T1期间(紧接在接收比特1之前)接收的输入比特被编码为低电平130，并且在时钟周期T3期间接收的输入比特为0，因此在时钟周期T2期间接收的输入比特1响应于时钟的上升沿110而被编码为编码比特流200中的低到中间电平转换(从第一低电压电平130到第二中间电压电平140)。中间电平140表示第一符号。此外，因为输入流200的比特1被编码为由中间电平140表示的第一符号，所以紧接在比特1之后并且在周期T3期间接收的输入数据流400的比特0被编码为由中间电平140到高150转换引起的第二符号，如编码输出流300中所示。因此，高电平150表示第二符号。
在图4B中，输入比特流500被示为包括分别在时钟周期T1，T2和T3期间接收的比特1，0和1。输入比特流500被示出为被编码为输出比特流是510，如下面进一步描述的。在下文中，假设当前周期是周期T2。
因为在时钟周期T1期间(紧接在接收比特1之前)接收的输入比特被编码为高电平150，并且在时钟周期T3期间接收的输入比特是1，因此在时钟周期T2期间接收的输入比特1响应于时钟的上升沿110而被编码为编码比特流200中的高到中间电平转换(从第一高电压电平150到第二中间电压电平140)。中间电平140表示第一符号。此外，因为输入流400的比特0被编码为由中间电平140表示的第一符号，所以紧接在比特0之后并且在周期T3期间接收的输入数据流400的比特1被编码为由中间电平140到低电平130转换引起的第二符号，如编码输出流510中所示的。
图5是根据本发明一个实施例的编码器500的简化逻辑框图，其中编码器500配置为对例如如图2A和2B所示的数据进行编码。尽管未示出，但应理解，配置成对如上所述并参考图4A和4B所示的数据进行编码的编码器需要适于检测中间电压电平的模拟电路。
参考图5，编码器500被示为部分地包括触发器(flip-flop)502、触发器504、触发器506、触发器508、触发器510、逻辑512、相移逻辑514、逻辑指令516、逻辑门518、逻辑门520和逻辑门522。
触发器502接收输入数据流并将变换后的信号发送到触发器504和逻辑512。触发器504接收来自触发器502的信号，并将变换后的信号发送到逻辑512。触发器506接收来自逻辑512的信号，并将变换后的信号发送到逻辑512。
逻辑512接收来自触发器502、触发器504、触发器506和触发器510的信号，利用表1中所示的逻辑指令500来编码这些信号，并且将变换后的信号发送到触发器506、触发器508和触发器510。
触发器508和触发器510接收由逻辑512变换的信号，执行进一步的变换，并将这些信号发送到相移逻辑514。触发器510进一步将变换后的信号发送到逻辑512。
相移逻辑514可以包括一个或多个逻辑门(这里，逻辑门518、逻辑门520和逻辑门522)。相移逻辑514将从触发器508和触发器510接收的信号变换，并输出编码数据流。
逻辑指令516可以存储在存储器结构中，在被接收时改变逻辑512的操作。在一些实施例中，触发器508和触发器510的输出表示时钟周期内编码信号的第一和第二半部分。
图6是根据本发明一个实施例的解码器600的简化逻辑框图，其中解码器600被配置为对如图5A和5所示进行编码的数据进行解码。在解码器600中，假设传输率与最大可用时钟率相同。相位检测器610被配置为确定是否发生了相移，而不是转换的方向。逻辑基于先前的比特值来推断图2A和2b中所示的编码。逻辑块612的输出OUT表示解码比特。
参考图6，示出了解码器600，其部分地包括触发器602、触发器604、触发器606、触发器608、相位检测器610、逻辑612和逻辑指令614。
触发器602接收输入编码数据流并将变换后的信号发送到触发器604和逻辑612。触发器604接收来自触发器602的信号，并将变换后的信号发送到逻辑612。触发器606从相位检测器610接收相位检测信号，并将变换后的信号发送到触发器608和逻辑612。触发器608接收来自触发器606的信号，并将变换后的信号发送到逻辑612。
相位检测器610接收输入编码数据流并检测输入编码数据流的相位。相位检测器610可以变换信号。例如，接收180°相位状态被变换为1并且0相位状态被变换为0。相位检测器610将信号发送到触发器606。
逻辑612从触发器602、触发器604、触发器606和触发器608接收信号。逻辑612还接收可以从存储器结构接收的逻辑指令614。逻辑612利用逻辑指令614将信号变换为解码信号。
图7示出了解码器700，其被配置为针对传输比特率比解码器处可用时钟低的情况，对如上所述参考图2A和2B编码的数据进行解码。解码器700被示为部分地包括触发器702、触发器704、触发器706、触发器708、逻辑710和逻辑指令712。
触发器702接收输入编码数据流并将变换后的信号发送到触发器704和逻辑710。触发器704接收来自触发器702的信号，并将变换后的信号发送到逻辑710。触发器706接收来自逻辑710的信号，并将变换后的信号发送到逻辑710。触发器708接收来自逻辑710的信号并输出解码信号。
逻辑710接收来自触发器702、触发器704、触发器706和触发器708的信号。逻辑710还接收可以从存储器结构接收的逻辑指令712。逻辑710利用逻辑指令712将信号变换为解码信号。逻辑块612的输出OUT表示解码比特。
图8是用于如上所述对数据进行编码的流程图800。在图8中，符号P表示涉及1-0或1-0转换的相移，或第三电压电平，如上面参考图2A、2B、4A和4B所述。应当理解，相移的方向(0到1或1到0)不影响分析，只要从上一比特和下一比特得知上下关联内容即可。在802处确定当前比特是比特1还是比特0。如果在802确定比特是1，并且随后在804确定紧接在比特1之前的比特被编码为0并且紧接在比特1之后的数据流的比特是0，则在806，输出流的当前比特被编码为P。接着，在808，下一个输出比特状态设定为1。此后，在816，传输当前输入，除非先前已经设定了下一个输出状态。如果在804处未确定紧接在比特1之前的比特被编码为0并且紧接在比特1之后的数据流的比特是0，则在816，传输当前输入，除非先前已经设定了下一个输出状态。
如果在802处确定比特为0，并且随后在810处确定紧接在比特0之前的比特被编码为1并且紧接在比特0之后的数据流的比特是1，则在812，输出流的当前比特编码为P。接下来，在814，将下一输出比特状态设定为0。此后，在816，传输当前输入，除非先前已经设定了下一个输出状态。如果在810处未确定紧接在比特0之前的比特被编码为1并且紧接在比特0之后的数据流的比特是1，则在816处传输当前输入，除非先前已经设定了下一输出状态。
图9是用于对如上参考图2A和2B、4A和4B所述进行编码的数据进行解码的流程图900。在图8中，符号P表示涉及1-0或1-0转换的相移，或第三电压电平，如上面参考图2A、2B、4A和4B所述。如果在902处确定符号不是P，则在904处，输出比特被解码为编码的当前输入符号，除非先前已经设定了解码输出。
如果在902处确定符号是P，则在906处确定紧接在前的符号的状态。如果在906处，紧接在前的符号的状态被确定为0，则在908处，当前输出比特被解码为1。随后在910，下一个输出比特被解码为0。如果在906处，紧接在前的符号的状态被确定为1，则在912处将当前输出比特被解码为0。随后在914处，将下一输出比特被解码为1。
图10是可以结合本发明的实施例的计算机系统1100的示例框图。图10仅仅是用于执行本文描述的技术过程的各方案的机器系统的说明，并且不限制权利要求的范围。本领域普通技术人员将认识到其它变型，修改和替代方案。在一个实施例中，计算机系统1100通常包括监视器或图形用户界面1102、计算机1120、通信网络接口1112、输入设备1108、输出设备1106等。
如图10中所描绘，计算机1120可包括经由总线子系统1118与多个外围设备通信的一个或多个处理器1104。这些外围设备可以包括输入设备1108、输出设备1106、通信网络接口1112、以及存储子系统，例如随机存取存储器1110和磁盘驱动器或非易失性存储器1114。
输入设备1108包括用于向计算机1120输入信息的设备和机制。这些可以包括键盘、小键盘、结合到监视器或图形用户界面1102中的触摸屏、诸如语音识别系统、麦克风的音频输入设备和其它类型的输入设备。在各种实施例中，输入设备1108通常实现为计算机鼠标、轨迹球、跟踪板、操纵杆、无线遥控器、绘图板、语音命令系统、眼睛跟踪系统等。输入设备1108通常允许用户通过诸如点击按钮等的命令来选择出现在监视器或图形用户界面1102上的对象、图标、文本等。
输出设备1106包括用于从计算机1120输出信息的所有可能类型的设备和机制。这些可以包括显示器(例如，监视器或图形用户界面
1102)，例如音频输出设备等的非可视显示器。
通信网络接口1112向通信网络(例如，通信网络1116)和计算机1120外部的设备提供接口。通信网络接口1112可以用作用于从其它系统接收数据和向其它系统发送数据的接口。通信网络接口1112的实施例通常包括以太网卡、调制解调器(电话、卫星、电缆、ISDN)、(异步)数字用户线(DSL)单元、FireWire接口、USB接口等。例如，通信网络接口1112可以经由FireWire总线等耦合到通信网络1116。在其它实施例中，通信网络接口1112可以物理地集成在计算机1120的主板上，并且可以是软件程序，例如软DSL等。
在各种实施例中，计算机系统1100还可以包括能够通过网络进行通信的软件，例如HTTP，TCP/IP，RTP/RTSP协议等。在备选实施例中，还可以使用其它通信软件和传输协议，例如IPX，UDP等。在一些实施例中，处理器1104中的计算机1120可以包括来自的一个或多个微处理器。此外，在一个实施例中，计算机1120包括基于UNIX的操作系统。
随机存取存储器1110和磁盘驱动器或非易失性存储器1114是有形媒体的示例，所述有形媒体配置为存储用于实现本文描述的过程的各种实施例的数据和指令，包括可执行计算机代码、人类可读代码等。其它类型的有形媒体包括软盘、可拆卸硬盘、光存储媒体(如CD-ROM，DVD和条形码)、半导体存储器(如闪存)、非暂时性只读存储器(ROMS)、电池支持的易失性存储器存储器、网络存储设备等。随机存取存储器1110和磁盘驱动器或非易失性存储器1114可以被配置为存储提供所公开的过程的以及落入本发明的范围内的其它实施例的功能的基本编程和数据构造。
实现本发明实施例的软件代码模块和指令可以存储在随机存取存储器1110和/或磁盘驱动器或非易失性存储器1114中。这些软件模块可以由处理器1104执行。随机存取存储器1110和磁盘驱动器或非易失性存储器1114还可以提供用于存储由软件模块使用的数据的存储库。
随机存取存储器1110和磁盘驱动器或非易失性存储器1114可以包括多个存储器，包括用于在程序执行期间存储指令和数据的主随机存取存储器(RAM)和存储固定的非暂时性指令的只读存储器(ROM)。随机存取存储器1110和磁盘驱动器或非易失性存储器1114可以包括为程序和数据文件提供持久(非易失性)存储的文件存储子系统。随机存取存储器1110和磁盘驱动器或非易失性存储器1114可以包括可拆卸存储系统，例如可拆卸闪存。
总线子系统1118提供用于使计算机1120的各种部件和子系统按预期彼此通信的机制。虽然通信网络接口1112被示意性地描绘为单个总线，但是总线子系统1118的备选实施例可以使用多个总线。
图10是能够实现本发明实施例的计算机系统的代表。对于本领域普通技术人员来说显而易见的是，许多其它硬件和软件配置适用于本发明的实施例。例如，计算机可以是台式、便携式、机架式或平板式配置。另外，计算机可以是一系列联网计算机。此外，可以考虑使用其它微处理器，例如PentiumTM或ItaniumTM微处理器；来自Advanced Micro Devices，Inc的OpteronTM或AthlonXPTM微处理器；等等。此外，可以设想其它类型的操作系统，例如来自Microsoft Corporation的 等，来自SunMicrosystems的Solaris，LINUX，UNIX等。在其它实施例中，上述技术可以在芯片或辅助处理板上实现。
可以在软件或硬件或两者的组合中以逻辑形式来实现本发明的各种实施例。逻辑可以存储在计算机可读或机器可读的非暂时性存储媒体中，作为适于指导计算机系统的处理器执行本发明的实施例中公开的一组步骤的一组指令。逻辑可以形成适于指导信息处理设备执行本发明的实施例中公开的一组步骤的计算机程序产品的一部分。基于本文提供的公开和教导，本领域普通技术人员将理解实现本发明的其它方式和/或方法。
本文描述的数据结构和代码可以部分或完全存储在计算机可读存储媒体和/或硬件模块和/或硬件设备上。计算机可读存储媒体包括但不限于易失性存储器、非易失性存储器、磁和光存储设备(例如磁盘驱动器、磁带、CD(光盘)，DVD(数字通用盘或数字视频盘))、或者现在已知或以后开发的能够存储代码和/或数据的其它媒体。本文描述的硬件模块或设备包括但不限于专用集成电路(ASIC)、现场可编程门阵列(FPGA)、专用或共享处理器、和/或现在已知或以后开发的其它硬件模块或设备。
本文描述的方法和过程可以部分或完全体现为存储在计算机可读存储媒体或设备中的代码和/或数据，因此，当计算机系统读取并执行代码和/或数据时，计算机系统执行相关的方法和过程。所述方法和过程还可以部分或完全体现在硬件模块或设备中，使得当硬件模块或设备被激活时，它们执行相关联的方法和过程。可以使用代码、数据和硬件模块或设备的组合来体现本文公开的方法和过程。
以上对本发明实施例的描述是说明性的而非限制性的。另外，对应于锁存器和/或触发器所描述的类似原理可以应用于其它顺序逻辑电路元件。其它修改和变化对于本领域技术人员来说是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (30)

1.一种编码数据比特流的方法，所述方法包括：
如果紧接在数据流的比特1之前的比特被编码为第二符号并且紧接在所述比特1之后的所述数据流的比特是0，则将所述数据流的所述比特1编码为第一符号；和
将紧接在所述比特1之后的比特编码为所述第一符号。
2.根据权利要求1所述的方法，还包括：
如果紧接在所述数据流的比特0之前的比特被编码为所述第一符号并且紧接在所述比特0之后的所述数据流的比特是1，则将所述数据流的所述比特0编码为所述第二符号；和
将紧接在所述比特0之后的比特编码为所述第一符号。
3.根据权利要求2所述的方法，其中，至少第一多个所述第一符号中的每一个由伴随相对于在对数据进行编码中使用的时钟的相位的相位延迟而发生的0到1转换来表示。
4.根据权利要求3所述的方法，其中，至少第一多个所述第二符号中的每一个由伴随所述相位延迟而发生的1到0转换表示。
5.根据权利要求2所述的方法，其中，所述相位延迟是180度。
6.根据权利要求5所述的方法，其中，所述第一符号由第一电压电平表示，并且所述第二符号由第二电压电平表示。
7.一种对数据比特流进行编码的方法，所述方法包括：
如果紧接在数据流的比特1之前的比特被编码为第二符号并且紧接在所述比特1之后的所述数据流的比特是0，则将所述数据流的所述比特1编码为第一符号；和
将紧接在所述比特1之后的比特编码为第三符号。
8.根据权利要求7所述的方法，还包括：
如果紧接在所述数据流的比特0之前的比特被编码为所述第三符号并且紧接在所述比特0之后的所述数据流的比特是1，则将所述数据流的所述比特0编码为所述第一符号；和
将紧接在所述比特0之后的比特编码为所述第一符号。
9.根据权利要求8所述的方法，其中，所述第一、第二和第三符号分别由第一、第二和第三电压电平表示。
10.一种编码器电路，其配置为：
如果紧接在数据流的比特1之前的比特被编码为第二符号并且紧接在所述比特1之后的所述数据流的比特是0，则将所述数据流的所述比特1编码为第一符号；和
将紧接在所述比特1之后的比特编码为所述第一符号。
11.根据权利要求10所述的编码器，其中，所述编码器还配置为：
如果紧接在所述数据流的比特0之前的比特被编码为所述第一符号并且紧接在所述比特0之后的所述数据流的比特是1，则将所述数据流的所述比特0编码为所述第二符号；和
将紧接在所述比特0之后的比特编码为所述第一符号。
12.根据权利要求11所述的编码器，其中，至少第一多个所述第一符号中的每一个由伴随相对于在所述编码器中使用的时钟的相位的相位延迟而发生的0到1转换来表示。
13.根据权利要求12所述的编码器，其中，至少第一多个所述第二符号中的每一个由伴随所述相位延迟而发生的1到0转换来表示。
14.根据权利要求13所述的编码器，其中，所述相位延迟是180度。
15.根据权利要求1所述的方法，其中，所述第一符号由第一电压电平表示，所述第二符号由第二电压电平表示。
16.一种编码器，配置为：
如果紧接在数据流的比特1之前的比特被编码为第二符号并且紧接在所述比特1之后的所述数据流的比特是0，则将所述数据流的所述比特1编码为第一符号；和
将紧接在所述比特1之后的比特编码为第三符号。
17.根据权利要求16所述的编码器，其中，所述编码器还被配置为：
如果紧接在所述数据流的比特0之前的比特被编码为所述第三符号并且紧接在所述比特0之后的所述数据流的比特是1，则将所述数据流的所述比特0编码为所述第一符号；和
将紧接在所述比特0之后的比特编码为所述第一符号。
18.根据权利要求17所述的编码器，其中，所述第一、第二和第三符号分别由第一、第二和第三电压电平表示。
19.一种对编码数据进行解码的方法，所述方法包括：
如果紧接在所述编码数据的第一符号之前的符号是第二符号并且紧接在所述第一符号之后的符号是所述第一符号，则将所述编码数据的所述第一符号解码为1；和
将紧接在所述第一符号之后的符号解码为0。
20.根据权利要求19所述的方法，还包括：
如果紧接在所述编码数据的所述第二符号之前的符号是所述第一符号并且紧接在所述第二符号之后的符号是所述第二符号，则将所述编码数据的所述第二符号解码为0；和
将紧接在所述第二符号之后的符号解码为1。
21.根据权利要求20所述的方法，其中，至少第一多个所述第一符号中的每一个由伴随相对于在对数据进行编码中使用的时钟的相位的相位延迟而发生的0到1转换来表示。
22.根据权利要求3所述的方法，其中，至少第一多个所述第二符号中的每一个由伴随所述相位延迟而发生的1到0转换来表示。
23.根据权利要求22所述的方法，其中，所述相位延迟是180度。
24.根据权利要求23所述的方法，其中，所述第一符号由第一电压电平表示，所述第二符号由第二电压电平表示。
25.一种解码器，其配置为：
如果紧接在编码数据的第一符号之前的符号是第二符号并且紧接在所述第一符号之后的符号是所述第一符号，则将所述编码数据的所述第一符号解码为1；和
将紧接在所述第一符号之后的符号解码为0。
26.根据权利要求25所述的解码器，其中，所述解码器还配置为：
如果紧接在所述编码数据的所述第二符号之前的符号是所述第一符号并且紧接在所述第二符号之后的符号是所述第二符号，则将所述编码数据的所述第二符号解码为0；和
将紧接在所述第二符号之后的符号解码为1。
27.根据权利要求26所述的解码器，其中，至少第一多个所述第一符号中的每一个由伴随相对于在对数据进行编码中使用的时钟的相位的相位延迟而发生的0到1转换来表示。
28.根据权利要求27所述的解码器，其中，至少第一多个所述第二符号中的每一个由伴随所述相位延迟而发生的1到0转换来表示。
29.根据权利要求28所述的解码器，其中，所述相位延迟是180度。
30.根据权利要求29所述的解码器，其中，所述第一符号由第一电压电平表示，所述第二符号由第二电压电平表示。
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