KR20190093569A - 신호 변이 최소화를 위한 위상 이동 부호화 - Google Patents

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Abstract

데이터 비트 스트림을 부호화하는 방법은 데이터 스트림의 비트 1을, 상기 비트 1의 직전의 비트가 0으로 부호화되고 비트 1의 직후의 데이터 스트림의 비트가 0인 경우, 제1 심볼로 부호화하는 단계, 비트 1의 직후의 비트를 1로 부호화하는 단계, 상기 데이터 스트림의 비트 0을, 상기 비트 0의 직전의 데이터 스트림의 비트가 1로 부호화되고 상기 비트 0의 직후의 데이터 스트림의 비트가 1인 경우, 제2 심볼로 부호화하는 단계, 및 상기 비트 0의 직후의 비트를 0으로 부호화하는 단계를 포함한다.

Description

신호 변이 최소화를 위한 위상 이동 부호화
본 출원은 "신호 변이 최소화를 위한 위상 변이 부호화(Phase-Shifting Encoding For Signal Transition Minimization)"라는 제목으로 2016년 11월 4일자로 출원된 미국 특허 출원 제62/418,036호의 우선권의 이익을 35 USC 119(e) 하에서 주장하며, 그 내용은 전체가 본 명세서에서 참고로 인용된다.
본 발명은 통신 시스템 및 방법에 관한 것으로, 더욱 상세하게는 그러한 통신 시스템에서의 데이터의 부호화 및 복호화에 관한 것이다.
첨단 집적 회로의 전력 소비는 반도체 기술이 보다 많은 회로 및 보다 높은 밀도로 스케일링 됨에 따라 중요한 제한 요인이 되고 있다. 패킹 밀도가 증가하는 속도보다 더 느리게 각 트랜지스터에 의해 소비되는 에너지가 감소하기 때문에 전력 밀도는 회로 밀도가 낮아짐에 따라 증가한다. 따라서 성능이 일정하게 유지되는 경우에도 영역당 와트의 전력 소모는 증가한다. 전력 소비를 줄이는 것은 유틸리티 및 냉각 비용이 상당한 서버에서부터 배터리 수명이 중요한 모바일에 이르기까지 IC 애플리케이션에 있어서는 매우 중요한 문제이다.
CMOS 로직 기술에서, 동적 전력은 fCV2에 비례하며, 여기서 f는 스위칭 주파수이고, C는 용량성 부하이고, V는 스위칭 전압이다. 최근 IC 세대에서 전력 소비를 관리하는 데 도움이 되는 몇 가지 로직 설계 및 아키텍처 기술이 등장했다. 용량성 부하 (상호 연결 와이어 및 장치 기생 커패시턴스)는 IC 프로세스에 의해 결정되므로, 설계 방법은 일반적으로 가능한 한 전력에 효율적으로 필요한 성능을 달성하는 데에 목적을 둔 전략을 사용하여, 전압을 동적으로 낮추고 특정 지역 내에서 스위칭 활동을 지연시키는 것을 포함한다.
전자 통신에서, 진폭 변조 및 위상 변조는 일반적으로 대역 제한 채널 내에서 정보 속도를 증가시키기 위해 사용된다. 예를 들어, 2비트의 정보는 4개의 진폭 레벨로 부호화될 수 있고, 유사하게 2비트는 4개의 위상 상태로 부호화될 수 있다. 위상 변조 및 진폭 변조는 결합될 수 있다. 예를 들어, 4개의 진폭 및 4개의 위상 상태를 함께 사용하면 4비트가 단일 시간 샘플로 부호화될 수 있다. 일반적으로 변조된 파형에 의해 소비되는 에너지에 대해서는 고려하지 않으며, 대부분의 실제 응용에서 이러한 방법은 연속 반송파 주파수를 변조하는 신호에 적용되며 에너지 소비에 직접적인 영향을 미치지 않는다.
이하의 참고 문헌은 전력을 낮추기 위해 위상 정보를 이용하는 다음의 방법을 기술한다: "직렬 링크에 대한 동적 전력 소비를 줄이기 위한 효율적인 코딩 기술", T.Preethi, P.Meenakshi Vidya, S.Sudha, 전기, 전자 및 계측 공학 인터내셔널 저널, Vol. 5, 특별 호 5, 2016년 3월, 이후 "Preethi"라 언급함.
Preethi에 의해 기술된 방법은 180도 위상 변이를 사용하여 동작을 신호 보낸다. Preethi의 방법은 종래의 변이 최소화 방식의 변형으로, 이때 최소화한 변이를 신호 보내기 위해 여분의 비트가 일반적으로 필요하다. Preethi에 의하면 여분의 비트가 위상 이동으로 대체된다. Preethi는 자신의 방법의 부정적인 결과를 인정했는데, 이에 의하면 최소 파형 펄스 폭이 반으로 단축되어 필요한 전송 라인 대역폭이 두 배가 된다.
도 1은 평균 변이 최소화가 부호화된 프레임 크기의 증가에 대해 플롯팅된 종래의 부호화 방식에 대해 달성 가능한 변이 감소율을 도시한다.
도 2a는 본 발명의 일 실시 예에 따른 부호화 방식을 도시한다.
도 2b는 본 발명의 일 실시 예에 따른 복호화 방식을 도시한다.
도 3은 일 실시 예에 따라 부호화되고 복호화된 예시적인 데이터 스트림을 도시한다.
도 4a는 본 발명의 일 실시 예에 따른 부호화 방식을 도시한다.
도 4b는 본 발명의 일 실시 예에 따른 복호화 방식을 도시한다.
도 5는 본 발명의 일 실시 예에 따른, 부호화기의 간략화된 하이 레벨 블록도이다.
도 6은 본 발명의 일 실시 예에 따른, 복호화기의 간략화된 하이 레벨 블록도이다.
도 7은 본 발명의 다른 실시 예에 따른, 복호화기의 간략화된 하이 레벨 블록도이다.
도 8은 본 발명의 일 실시 예에 따른, 데이터를 부호화하기 위한 흐름도이다.
도 9는 본 발명의 다른 실시 예에 따른, 데이터를 복호화하기 위한 흐름도이다.
도 10은 본 발명이 구현될 수 있는 컴퓨터 시스템(1100)의 간략화된 하이 레벨 블록도이다.
정보 속도를 유지하면서 데이터 전송의 전력 소비를 감소시키는 시그널링 방법이 개시된다. 개시된 방법은 또한 대역 제한 채널에서 정보 속도를 증가시키는데 사용될 수 있다.
종래의 진폭 변조 및 위상 변조 기술과 달리, 고유의 시그널링은 고전압 상태와 저전압 상태 사이의 전압 변이 내에서만 발생한다. 이 방법은 위상 변이인지에 관계없이 (또는 중간 진폭인지에 관계없이) 하나의 특수 신호만을 이용한다. 이 특성은 전압 변이에서 하나 이상의 논제로 위상을 해결함으로써 확장될 수 있다. 예를 들어, 두 개의 논제로 위상 사이를 구별하는 것으로 이 설명에서 참조된 두 가지 특수한 경우(A와 B)를 네 가지 특별한 경우로 확장할 수 있다. 특수한 경우 A와 B는 부호화된 데이터의 특정 2비트 시퀀스를 결정하다 (부호화된 파형에서 대체). 두 고유한 논제로 위상을 갖는 네 가지 특수한 경우에, 단일 전압 변이는 3비트 이상의 부호화 데이터를 스패닝하여, 4개의 고유한 비트 시퀀스를 결정한다. 추가의 고유 위상은 부호화을 더 확장할 수 있다.
전형적인 이진 통신에서, 송신 단자의 전압 상태는 동기 클록 신호의 선행(또는 후행) 에지에서 주기적으로 샘플링된다. 전압이 높으면 '1'이 수신되고, 전압이 낮으면 '0'이 수신된다. 전송 속도는 클록 사이클 당 1비트이고 1 들과 0 들의 무작위 순서의 경우 샘플 간 변이 확률은 0.5이다. 이진 데이터 비트의 시퀀스에서 하이-로우(1→0) 및 로우-하이(0→1) 전압 변이의 수를 줄이는 한 가지 방법은 원래 데이터 프레임(바이트, 워드, ...)을 원래의 데이터 프레임에서보다 적은 변이를 갖는 1 들과 0 들의 시퀀스를 포함하는 출력 프레임으로 부호화하는 것이다. 이러한 부호화 방식은 수신기에서 복호화하는 데 필요한 정보를 통합하기 위해 약간 더 큰 출력 프레임을 생성한다. 대부분의 방식은 추가 비트를 사용하여 원래 비트를 복구하는 특정 처리 방법을 지정한다. 가능한 다른 방식은 룩업 테이블을 사용하여 시퀀스를 부호화 및 복호화할 수 있다. 도 1은 부호화된 프레임의 추가 비트에 대한 적은 허용 값으로 플롯된, 다양한 입력 프레임 크기에 대해 이론적으로 가장 좋은 변이 감소 속도의 추정치를 보여준다.
HDMI 비디오 통신 표준(EIA/ CEA-861)에 상세히 기술된, 잘 알려진 변이 최소화 차분 신호(TMDS) 방식은 8비트 입력 프레임마다 하나의 추가 비트를 사용하고, 도 1에서 'X'로 나타낸, 0.125의 오버 헤드(바이트당 여분의 비트에 대한)를 갖는 변이시 12% 감소를 달성한다. 본 명세서에 개시된 기술의 성능 (이후 'PSE'라 칭함)을 또한 도 1에 도시한다. 도 1에 도시된 플롯의 생성시, 컴퓨터 프로그램은 부호화된 프레임 크기 내의 모든 비트 패턴을 열거하는데 사용되며, 다음에 변이의 수에 의해 분류된다. 그 후 첫 번째 2n 패턴 (n은 입력 프레임 크기)의 평균 변이가 결정된다. 부호화된 프레임 사이의 변이 확률은 0.5로 가정한다.
1과 0을 사용하는 것 이외에, 본 발명의 일부 실시 예는 위상 변이가 발생했는지를 나타내기 위해 하이 상태와 로우 상태 사이의 변이에 추가적인 심볼을 사용한다. 이러한 심볼은 A 및 B로 본 명세서에서 대안적으로 언급되는 두 고유한 전기적 파형으로 부호화되고, 이로부터 원래의 이진 정보가 복호화되는, 두 특정 경우를 정의하는데 사용된다.
본 발명의 일 실시 예에 따르면, 변이의 평균 감소가 약 33% 달성된다. 또한, 제로 오버 헤드로, 본 발명의 실시 예는 클록 사이클 당 1비트의 전송 속도를 유지한다. 클록 사이클 간 변이 확률은 기존 전송의 1/2에 비해, 1/3이다. 이에 상응하여 전송 회로의 용량성 부하와 관련된 동적 전력을 33% 줄인다. 더욱이, 최소 펄스 폭, 즉 고 전압 또는 저 전압 상태에서 소비된 시간은 종래 기술보다 50% 더 길고, 전송된 전압 파형의 최대 코어 주파수 성분은 종래의 이진 전송 기술의 것보다 약 1/3보다 작다. 이러한 속성은 송전선로의 전기 요구 사항을 완화할 수 있으며 종래의 이진 전송 방식에 비해 낮은 수준의 전자기 간섭을 생성할 수 있다.
대안적인 변이 최소화 방식과 비교하여, 코딩을 위한 추가적인 로직은 특히 부호화 단계에서 비교적 간단하다. 종래의 방법은 입력을 한 번에 프레임 하나씩 분석하여, 적어도 선택된 프레임 크기만큼 레이턴시를 부가하는 반면, 본 발명의 실시 예와 관련된 레이턴시는 예를 들어 4비트에 지나지 않고 (구현에 따라 다름), 고정 프레임 크기를 필요로 하지 않는다.
일 실시 예에서, 1 들과 0 들의 입력 직렬 시퀀스가 분석되고 출력 파형이 "싱글톤(singleton)" 2-변이 발생 (0→1→0, 1→0→1)을, 도 2a 및 도 2b에 도시된 바와 같이 변이 에지가 180도 위상 변이되는 단일 변이 파형으로 대체하여 부호화된다.
도 2a에서, 입력 비트 스트림(200)은 클록 주기 T1, T2 및 T3 동안 각각 수신된 비트 0, 1 및 0을 포함하는 것으로 도시된다. 본 발명의 일 양태에 따르면, 입력 비트 스트림(200)은 이하에서 더 설명되는 바와 같이, 출력 비트 스트림(300)으로 부호화된다.
클록 사이클 T1 동안(비트 1을 수신하기 직전에) 수신된 입력 비트가 0으로 부호화되고 클록 사이클 T3 동안 수신된 입력 비트가 0이기 때문에, 클록 사이클 T2 동안 수신된 입력 비트 1은 클록 사이클 T2의 제2 절반 동안 부호화된 비트 스트림(200)에서 로우에서 하이 변이로 부호화된다. 바꾸어 말하면, 입력 비트의 수신과 그 입력 비트의 부호화 사이에는 클록 사이클(주기)의 절반의 지연 (180도 위상 차)이 있게 된다. 사이클 T2 동안 클록의 하강 에지(105)에 응답하여 발생하는 것으로 도시된, 출력 비트 스트림(300)의 로우에서 하이로의 변이는 제1 부호화된 심볼을 나타낸다. 또한, 입력 스트림(200)의 비트 1은 1로 부호화되기 때문에, 비트 1의 직후에 사이클 T3 동안 수신된 입력 데이터 스트림(200)의 비트 0은 또한 부호화된 출력 스트림(300)에 도시된 바와 같이 1로 부호화된다.
도 2b에서, 입력 비트 스트림(250)은 클록 주기 T1, T2 및 T3 동안 각각 수신된 비트 1, 0, 및 1을 포함하는 것으로 도시된다. 본 발명의 일 측면에 따르면, 입력 비트 스트림(250)은 후술되는 바와 같이, 출력 비트 스트림이 350인 것으로 부호화된다. 클록 사이클 T1 동안 (비트 0을 수신하기 직전에) 수신된 입력 비트는 1로 부호화되고, 클록 사이클 T3 동안 수신된 입력 비트는 1이기 때문에, 클록 사이클 T2 동안 수신된 입력 비트 1은 클록 사이클 T2의 제2 절반 동안 부호화된 비트 스트림(350)에서 하이에서 로우로 변이되어 부호화된다. 바꾸어 말하면, 입력 비트의 수신과 그 입력 비트의 부호화 사이에는 클록 사이클(주기)의 절반의 지연 (180도 위상 차)이 있게 된다. 주기 T2 동안 클록의 하강 엣지(105)에 응답하여 발생하는 것으로 도시된, 출력 비트 스트림(350)의 하이에서 로우로의 변이는 제2 부호화된 심볼을 나타낸다. 또한, 입력 스트림(250)의 비트 0은 0으로 부호화되기 때문에, 부호화된 출력 스트림(350)에서 도시된 바와 같이, 비트 0의 직후에 사이클 T3 동안 수신된 입력 데이터 스트림(250)의 비트 1은 또한 0으로 부호화된다.
도 2a 및 도 2b를 참조하여 전술한 부호화 방식에 따라 부호화된 데이터는 다음에 설명된 바와 같이 복호화된다. 주기 T1 동안 수신된 부호화된 심볼은 직전 사이클 T0 동안 수신된 부호화된 심볼이 0이고, 직후 사이클 T2 동안 수신된 부호화 심볼이 1이면 1로 복호화되며; 이러한 조건에서, 사이클 T2 동안 수신된 부호화된 심볼은 또한, 0으로 복호화된다. 기간 T1 동안 수신된 부호화된 심볼은 직전 사이클 T0 동안 수신된 부호화된 심볼이 1이고, 직후 사이클 T2 동안 수신된 부호화된 심볼이 0이면 0으로 복호화되고; 이러한 조건에서, 사이클 T2 동안 수신된 부호화된 심볼은 1로서 복호화된다. 따라서, 위상 이동 변이가 검출되지 않는 한, 파형의 하이 및 로우 상태는 각각 1 또는 0으로 매핑된다. 로우에서 하이로의 위상 변이가 검출되면(파형 300), 현재 비트는 1로 할당되고 다음 비트는 0으로 사전 할당된다. 반대로, 하이에서 로우로의 위상 변이가 검출되면, 현재 비트는 0에 할당되고 다음 비트는 1로 사전 할당된다.
도 3은 입력 비트 스트림(375), 도 2a 및 도 2b를 참조하여 상술한 부호화 방식에 따라 부호화된 부호화 비트 스트림(385), 및 상술한 바와 같이 입력 비트 스트림(375)을 복구하기 위해 복호화된 복호화 비트 스트림(395)을 도시한다. 다시 말해, 복호화 비트 스트림(395)는 입력 비트 스트림(375)의 지연된 복제가 된다.
도 3에서, 부호화된 파형은 본 발명의 이점들 중 일부를 설명한다. 전체 평균 변이 속도 감소 (랜덤 시퀀스들에 대한)는 1/3이지만, 조밀하게 교번하는 비트 시퀀스들에 대한 속도 감소는 입력 스트림(375) 내에서 1과 0이 번갈아 나타나는 서브 시퀀스에서 도시된 바와 같이 2/3까지 감소된다. 하나의 장점은 최대 스위칭 활동 - 단위 시간당 변이 수 - 이 부호화되지 않은 비트 스트림의 최대 스위칭 활동의 1/2이 된다는 것이다. 이 최대 속도는 ... 00110011 ...과 같은, 더블릿의 시퀀스에 이르고; 더욱 신속한 스위칭 시퀀스의 부호화 변이 속도는 더 낮아진다. 최대 변이 활동 속도는 절반이 되지만, 전송선 대역폭 요건은 최소 펄스 폭에 의해 결정되므로 1/3로 감소된다. 부호화된 최소 펄스 폭은 부호화되지 않은 최소 펄스 폭보다 50 % 더 넓다.
도 4a는 본 발명의 다른 실시 예에 따라, 3개의 전압 레벨 및 3개의 심볼을 사용하는 예시적인 부호화 방식이다. 도 4a에서, 입력 비트 스트림(400)은 클록 주기 T1, T2 및 T3 동안 각각 수신된 비트 0, 1 및 0을 포함하는 것으로 도시된다. 본 발명의 일 양태에 따르면, 입력 비트 스트림(400)은 후술되는 바와 같이 출력 비트 스트림(410)으로서 부호화된다. 다음에서 현재 주기는 주기 T2로 가정된다.
클록 사이클 T1 동안 (비트 1을 수신하기 직전에) 수신된 입력 비트가 저 레벨(130)로서 부호화되고, 클록 사이클 T3 동안 수신된 입력 비트가 0이기 때문에, 클록 사이클 T2 동안 수신된 입력 비트 1은 클록의 상승 에지(110)에 응답하여 부호화된 비트 스트림(200)에서 (제1 저전압 레벨(130)에서 제2 중간 전압 레벨(140)로의) 로우 레벨에서 중간 레벨로의 변이로 부호화된다. 중간 레벨(140)은 제1 심볼을 나타낸다. 또한, 입력 스트림(200)의 비트 1은 중간 레벨(140)에 의해 표현된 제1 심볼로서 부호화되기 때문에, 비트 1의 직후에 사이클 T3 동안 수신된 입력 데이터 스트림(400)의 비트 0은 부호화 출력 스트림(300)에서 나타낸 바와 같이, 중간 레벨(140)에서 하이 레벨(150)로의 변이로 야기된 제2 심볼로 부호화된다. 따라서, 하이 레벨(150)은 제2 심볼을 나타낸다.
도 4b에서, 입력 비트 스트림(500)은 클록 주기 T1, T2 및 T3 동안 각각 수신된 비트 1, 0 및 1을 포함하는 것으로 도시된다. 입력 비트 스트림(500)은 후술되는 바와 같이, 출력 비트 스트림이 510으로 부호화된 것으로 도시된다. 다음에서 현재 주기는 주기 T2로 가정된다.
클록 사이클 T1 동안 (비트 1을 수신하기 직전에) 수신된 입력 비트가 하이 레벨(150)로서 부호화되고, 클록 사이클 T3 동안 수신된 입력 비트가 1이기 때문에, 클록 사이클 T2 동안 수신된 입력 비트 1은 클록의 상승 에지(110)에 응답하여 부호화된 비트 스트림(200)에서 (제1 고전압 레벨(150)에서 제2 중간 전압 레벨(140)로의) 하이 레벨에서 중간 레벨로의 변이로 부호화된다. 중간 레벨(140)은 제1 심볼을 나타낸다. 또한, 입력 스트림(400)의 비트 0은 중간 레벨(140)에 의해 표현되는 제1 심볼로서 부호화되기 때문에, 비트 0의 직후 사이클 T3 동안 수신된 입력 데이터 스트림(400)의 비트 1은 부호화된 출력 스트림(510)에서 나타낸 바와 같이, 중간 레벨(510)에서 로우 레벨(130)로의 변이로 야기된 제2 심볼로 부호화된다.
도 5는 본 발명의 일 실시 예에 따라, 예를 들어 도 2a 및 도 2b에 도시된 바와 같이, 데이터를 부호화하도록 구성된 부호화기(500)의 간략화된 로직 블록도이다. 도시되지는 않았지만, 도 4a 및 도 4b를 참조하여 상술된 바와 같이 데이터를 부호화하도록 구성된 부호화기는 중간 전압 레벨을 검출하도록 적응된 아날로그 회로를 필요로 한다는 것이 이해될 것이다.
도 5를 참조하면, 부호화기(500)는 부분적으로 플립플롭(502), 플립플롭(504), 플립플롭(506), 플립플롭(508), 플립플롭(510), 로직(512), 위상 변이 로직(514), 로직 명령어(516), 로직 게이트(518), 로직 게이트(520) 및 로직 게이트(522)를 포함한다.
플립플롭(502)은 입력 데이터 스트림을 수신하고 변환된 신호를 플립플롭(504) 및 로직(512)에 보낸다. 플립플롭(504)은 플립플롭(502)으로부터 신호를 수신하여 변환된 신호를 로직(512)으로 보낸다. 플립플롭(506)은 로직(512)으로부터 신호를 수신하고 변환된 신호를 로직(512)에 보낸다.
로직(512)은 플립플롭(502), 플립플롭(504), 플립플롭(506) 및 플립플롭(510)으로부터 신호를 수신하고, 이들 신호를 부호화하기 위해 수신된 표 1에 나타낸 로직 명령어(500)를 이용하여, 변환된 신호를 플립플롭(506), 플립플롭(508) 및 플립플롭(510)으로 보낸다.
플립플롭(508) 및 플립플롭(510)은 로직(512)에 의해 변환된 신호를 수신하고, 또 다른 변환을 수행하고, 이들 신호를 위상 변이 로직(514)으로 보낸다. 플립플롭(510)은 또한 로직(512)에 변환된 신호를 보낸다..
위상 변이 로직(514)은 하나 이상의 로직 게이트 (여기서는 로직 게이트(518), 로직 게이트(520) 및 로직 게이트(522))를 포함할 수 있다. 위상 변이 로직(514)은 플립플롭(508) 및 플립플롭(510)으로부터 수신된 신호를 변환하여 부호화된 데이터 스트림을 출력한다.
로직 명령어(516)는 메모리 구조에 저장되어, 수신시 로직(512)의 동작을 변경시킨다. 일부 실시 예에서, 플립플롭(508) 및 플립플롭(510)의 출력은 클록 주기 내에서 부호화된 신호의 제1 및 제 2 절반을 나타낸다.
도 6은 본 발명의 일 실시 예에 따라, 도 5a 및 도 5b에 도시된 바와 같이 부호화된 데이터를 복호화하도록 구성된 복호화기(600)의 간략화된 로직 블록도이다. 복호화기(600)에서, 전송 속도는 최대 이용 가능 클록 속도와 동일하다고 가정된다. 위상 검출기(610)는 변이의 방향이 아니라 위상 변이가 발생했는지를 결정하도록 구성된다. 로직은 이전의 비트 값에 기초하여, 도 2a 및 도 2b에 도시된 부호화를 전가한다. 로직 블록(612)의 출력(OUT)은 복호화된 비트를 나타낸다.
도 6을 참조하면, 복호화기(600)는 부분적으로 플립플롭(602), 플립플롭(604), 플립플롭(606), 플립플롭(608), 위상 검출기(610), 로직(612), 및 로직 명령어(614)를 포함한다.
플립플롭(602)은 입력된 부호화 데이터 스트림을 수신하고 변환된 신호를 플립플롭(604) 및 로직(612)으로 보낸다. 플립플롭(604)은 플립플롭(602)으로부터 신호를 수신하여 변환된 신호를 로직(612)으로 보낸다. 플립플롭(606)은 위상 검출기(610)로부터 위상 검출 신호를 수신하고, 변환된 신호를 플립플롭(608) 및 로직(612)에 보낸다. 플립플롭(608)은 플립플롭(606)으로부터 신호를 수신하고, 변환된 신호를 로직(612)으로 보낸다.
위상 검출기(610)는 입력된 부호화 데이터 스트림을 수신하고 입력된 부호화 데이터 스트림의 위상을 검출한다. 위상 검출기(610)는 신호를 변환할 수 있다. 예를 들어, 180 위상 상태를 수신하는 것은 1로 변환되고, 0 위상 상태는 0으로 변환된다. 위상 검출기(610)는 신호를 플립-플롭(606)으로 보낸다.
로직(612)은 플립플롭(602), 플립플롭(604), 플립플롭(606) 및 플립플롭(608)으로부터 신호를 수신한다. 로직(612)은 메모리 구조로부터 수신될 수 있는 로직 명령어(614)를 더욱 수신한다. 로직(612)은 로직 명령어(614)를 이용하여 신호를 복호화된 신호로 변환한다.
도 7은 전송 비트 속도가 복호화기에서 이용 가능한 클록보다 낮은 경우에 대해 도 2a 및 2b를 참조하여 상술한 바와 같이 부호화된 데이터를 복호화하도록 구성된 복호화기(700)를 도시한다. 복호화기(700)는 부분적으로 플립플롭(702), 플립플롭(704), 플립플롭(706), 플립플롭(708), 로직(710) 및 로직 명령어(712)를 포함하는 것으로 도시된다.
플립플롭(702)은 입력된 부호화 데이터 스트림을 수신하여 변환된 신호를 플립플롭(704) 및 로직(710)에 전송한다. 플립플롭(704)은 플립플롭(702)으로부터 신호를 수신하여 변환된 신호를 로직(710)에 보낸다. 플립플롭(706)은 신호를 로직(710)으로부터 수신하고 변환된 신호를 로직(710)에 보낸다. 플립플롭(708)은 이 신호를 로직(710)으로부터 수신하여 복호화된 신호를 출력한다.
로직(710)은 플립플롭(702), 플립플롭(704), 플립플롭(706) 및 플립플롭(708)으로부터 신호를 수신한다. 로직(710)은 메모리 구조로부터 수신된 로직 명령어(712)를 더욱 수신한다. 로직(710)은 로직 명령어(712)를 이용하여 신호를 복호화된 신호로 변환한다. 로직 블록(612)의 출력(OUT)은 복호화된 비트를 나타낸다.
도 8은 전술한 바와 같이, 데이터를 부호화하기 위한 흐름도(800)이다. 도 8에서, 심볼(P)는 도 2a, 도 2b, 도 4a 및 도 4b를 참조하여 전술한 바와 같이, 1-0 또는 1-0 변이를 포함하는 위상 변이 또는 제3 전압 레벨을 나타낸다. 컨텍스트가 이전 및 다음 비트로부터 알려지는 한, 위상 이동의 방향 (0에서 1 또는 1에서 0)은 분석에 영향을 미치지 않는 것으로 이해된다. 802에서 현재 비트가 비트 1인지 또는 비트 0인지를 판단한다. 802에서 비트가 1로 판단되고 이어서 804에서 비트 1 직전의 비트가 0으로 부호화되고 비트 1의 직후의 데이터 스트림의 비트가 0으로 판단되면, 806에서 출력 스트림의 현재 비트는 P로 부호화된다. 다음으로, 808에서, 다음 출력 비트 상태는 1로 설정된다. 그 후, 816에서, 다음 출력 상태가 이전에 설정되어 있지 않으면 현재 입력이 전송된다. 804에서, 비트 1의 직전의 비트가 0으로 부호화되고 비트 1의 직후의 데이터 스트림의 비트가 0인 것으로 판단되지 않는 경우, 816에서 다음 출력 상태가 이전에 설정되지 않는 한 현재 입력이 전송된다.
802에서 비트가 0으로 판단되고 이어서 810에서 비트 0의 직전의 비트가 1로 부호화되고 비트 0의 직후의 데이터 스트림의 비트가 1이라고 판단되면, 812에서 출력 스트림의 현재 비트는 P로 부호화된다. 다음으로, 814에서, 다음 출력 비트 상태는 0으로 설정된다. 그 후, 816에서, 다음 출력 상태가 이전에 설정되지 않으면 현재 입력이 전송된다. 810에서 비트 0의 직전의 비트가 1로 부호화되고 비트 0의 직후의 데이터 스트림의 비트가 1인 것으로 판단되지 않는 경우, 816에서 다음 출력 상태가 이전에 설정되지 않는 한 현재 입력이 전송된다.
도 9는 도 2a 및 도 2b, 도 4a 및 도 4b를 참조하여 상술한 바와 같이 부호화된 데이터를 복호화하기 위한 흐름도(900)이다. 도 8에서, 심볼 P는 도 2a, 도 2b, 도 4a 및 도 4b를 참조하여 전술한 바와 같이, 1-0 또는 1-0 변이를 포함하는 위상 변이 또는 제3 전압 레벨을 나타낸다. 902에서 심볼이 P가 아니라고 판단되면, 904에서, 복호화된 출력이 이전에 설정된 경우를 제외하고 출력 비트는 부호화된 현재 입력 심볼로서 복호화된다.
902에서 심볼이 P라고 판단되면, 906에서 직전 심볼의 상태가 판단된다. 906에서, 직전 심볼의 상태가 0으로 판단되면, 908에서 현재 출력 비트는 1로서 복호화된다. 이어서, 910에서 다음 출력 비트는 0으로서 복호화된다. 906에서, 직전 심볼의 상태가 1로 판단되면, 912에서 현재 출력 비트는 0으로서 복호화된다. 이어서 914에서 다음 출력 비트는 1로서 복호화된다.
도 10은 본 발명의 실시 예를 통합할 수 있는 컴퓨터 시스템(1100)의 예시적인 블록도이다. 도 10은 본 명세서에서 기술된 기술적 프로세스의 양상을 수행하기위한 기계 시스템을 설명하기 위한 것으로, 청구 범위를 제한하지 않는다. 당업자는 다른 변형, 수정 및 대안을 인식할 수 있을 것이다. 일 실시 예에서, 컴퓨터 시스템(1100)은 전형적으로 모니터 또는 그래픽 사용자 인터페이스(1102), 컴퓨터(1120), 통신 네트워크 인터페이스(1112), 입력 장치(들)(1108), 출력 장치(들)(1106) 등을 포함한다.
도 10에 도시된 바와 같이, 컴퓨터(1120)는 버스 서브 시스템(1118)을 통해 다수의 주변 장치와 통신하는 하나 이상의 프로세서(들)(1104)를 포함할 수 있다. 이들 주변 장치는 입력 장치(들)(1108), 출력 장치(들)(1106), 통신 네트워크 인터페이스(1112), 및 랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)와 같은 저장 서브 시스템을 포함할 수 있다.
입력 장치(들)(1108)은 컴퓨터(1120)에 정보를 입력하기 위한 장치 및 메커니즘을 포함한다. 이들은 키보드, 키패드, 모니터 또는 그래픽 사용자 인터페이스(1102)에 통합된 터치 스크린, 음성 인식 시스템, 마이크 및 기타 유형의 입력 장치를 포함한다. 다양한 실시 예에서, 입력 장치(들)(1108)은 전형적으로 컴퓨터 마우스, 트랙볼, 트랙 패드, 조이스틱, 무선 리모트, 드로잉 타블렛, 음성 명령 시스템, 안구 추적 시스템 등과 같이 구현된다. 입력 장치(들)(1108)은 전형적으로 사용자가 버튼 등의 클릭과 같은 명령을 통해 모니터 또는 그래픽 사용자 인터페이스(1102) 상에 나타나는 객체, 아이콘, 텍스트 등을 선택할 수 있게 한다.
출력 장치(들)(1106)는 컴퓨터(1120)로부터 정보를 출력하기 위한 모든 가능한 유형의 장치 및 메커니즘을 포함한다. 이들은 디스플레이 (예: 모니터 또는 그래픽 사용자 인터페이스(1102)), 오디오 출력 장치와 같은 비시각적인 디스플레이 등을 포함할 수 있다.
통신 네트워크 인터페이스(1112)는 통신 네트워크 (예컨대, 통신 네트워크(1116)) 및 컴퓨터(1120) 외부의 장치에 인터페이스를 제공한다. 통신 네트워크 인터페이스(1112)는 다른 시스템으로부터 데이터를 수신하고 다른 시스템으로 데이터를 송신하기 위한 인터페이스로서의 역할을 한다. 통신 네트워크 인터페이스(1112)의 실시 예는 일반적으로 이더넷 카드, 모뎀 (전화, 위성, 케이블, ISDN), (비동기식) 디지털 가입자 회선(DSL) 유닛, FireWire 인터페이스, USB 인터페이스 등을 포함한다. 예를 들어, 통신 네트워크 인터페이스(1112)는 FireWire 버스 등을 통해 통신 네트워크(1116)에 연결될 수 있다. 다른 실시 예에서, 통신 네트워크 인터페이스(1112)는 컴퓨터(1120)의 마더 보드 상에 물리적으로 통합될 수 있고, 소프트 DSL 등과 같은 소프트웨어 프로그램일 수 있다.
다양한 실시 예에서, 컴퓨터 시스템(1100)은 또한 HTTP, TCP/IP, RTP/RTSP 프로토콜 등과 같은 네트워크를 통한 통신을 가능하게 하는 소프트웨어를 포함할 수 있다. 다른 실시 예들에서, 예를 들어 IPX, UDP 등과 같은 다른 통신 소프트웨어 및 전송 프로토콜이 또한 사용될 수 있다. 일부 실시 예에서, 프로세서(들)(1104)의 컴퓨터(1120)는 Intel®의 하나 이상의 마이크 프로세서를 포함할 수 있다. 또한, 일 실시 예에서, 컴퓨터(1120)는 UNIX 기반 운영 체계를 포함한다.
랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 실행 가능한 컴퓨터 코드, 사람이 판독 가능한 코드 등을 포함하는, 본 명세서에 기술된 프로세스의 다양한 실시 예를 구현하기 위한 데이터 및 명령어를 저장하도록 구성되는 유형의 매체의 예이다. 다른 유형의 매체는 플로피 디스크, 착탈식 하드 디스크, CD-ROM, DVD 및 바코드와 같은 광 저장 매체, 플래시 메모리와 같은 반도체 메모리, 비일시적 읽기 전용 메모리 (ROMS), 배터리 백업 휘발성 메모리, 네트워크 저장 장치 등을 포함할 수 있다. 랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 본 발명의 범위 내에 속하는 개시된 프로세스 및 그 외 다른 실시 예의 기능을 제공하는 기본 프로그래밍 및 데이터 구조를 저장하도록 구성될 수 있다.
본 발명의 실시 예를 구현하는 소프트웨어 코드 모듈 및 명령어는 랜덤 액세스 메모리(1110) 및/또는 디스크 드라이브 또는 비휘발성 메모리(1114)에 저장될 수 있다. 이들 소프트웨어 모듈은 프로세서(들)(1104)에 의해 실행될 수 있다. 랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 또한 소프트웨어 모듈에 의해 사용되는 데이터를 저장하기 위한 저장소를 제공할 수 있다.
랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 프로그램 실행 중 명령 및 데이터를 저장하기 위한 주 랜덤 액세스 메모리(RAM) 및 고정된 비일시적 명령이 저장되는 읽기 전용 메모리(ROM)를 포함하여 다수의 메모리를 포함한다. 랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 프로그램 및 데이터 파일을 위한 지속적인 (비휘발성) 저장소를 제공하는 파일 저장 서브 시스템을 포함할 수 있다. 랜덤 액세스 메모리(1110) 및 디스크 드라이브 또는 비휘발성 메모리(1114)는 착탈식 플래시 메모리와 같은 착탈식 저장 시스템을 포함할 수 있다.
버스 서브 시스템(1118)은 컴퓨터(1120)의 다양한 컴포넌트들 및 서브 시스템들이 의도된 바와 같이 서로 통신하게 하는 메커니즘을 제공한다. 통신 네트워크 인터페이스(1112)가 단일 버스로서 개략적으로 도시되어 있지만, 버스 서브 시스템(1118)의 다른 실시 예는 다수의 버스들을 이용할 수 있다.
도 10은 본 발명의 실시 예를 구현할 수 있는 컴퓨터 시스템을 나타낸다. 많은 다른 하드웨어 및 소프트웨어 구성이 본 발명의 실시 예와 함께 사용하기에 적합하다는 것이 당업자에게는 자명할 것이다. 예를 들어, 컴퓨터는 데스크탑, 휴대용, 랙 마운트 또는 태블릿 구성일 수 있다. 또한 컴퓨터는 일련의 네트워크 컴퓨터일 수 있다. 또한, PentiumTM 또는 ItaniumTM 마이크로프로세서; 어드밴스 마이크로 디바이스사의 OpteronTM또는 AthlonXPTM 마이크로프로세서 등과 같은 다른 마이크로프로세서의 사용을 고려할 수 있다. 또한, 마이크소프트사의 Windows®, WindowsXP®, WindowsNT® 등, 썬 마이크로시스템의 Solaris, LINUX, UNIX 등의 다른 유형의 운영 체계를 고려할 수 있다. 또 다른 실시 예에서, 전술한 기술은 칩 또는 보조 처리 기판 상에 구현될 수 있다.
본 발명의 다양한 실시 예들은 소프트웨어의 하드웨어 또는 하드웨어 또는 이들의 조합으로 구현될 수 있다. 로직은 본 발명의 실시 예들에서 개시된 일련의 단계들을 수행하도록 컴퓨터 시스템의 프로세서에 명령하도록 구성된 명령들의 세트로서 컴퓨터 판독 가능 또는 기계 판독 가능한 비일시적 저장 매체에 저장될 수 있다. 로직은 본 발명의 실시 예들에 개시된 일련의 단계들을 수행하도록 정보 처리 장치에 지시하도록 구성된 컴퓨터 프로그램 제품의 일부를 형성할 수 있다. 본 명세서에 제공된 개시 및 교시에 기초하여, 당업자라면 본 발명을 구현하기 위한 다른 방법 및/또는 방법이 이해될 것이다.
본 명세서에 기재된 데이터 구조 및 코드는 컴퓨터 판독 가능 저장 매체 및/또는 하드웨어 모듈 및/또는 하드웨어 장치에 부분적으로 또는 전체적으로 저장될 수 있다. 컴퓨터 판독 가능 저장 매체는 코드 또는 데이터를 저장할 수 있는 현재 또는 이후에 개발된, 휘발성 메모리, 비휘발성 메모리, 디스크 드라이브, 자기 테이프, CD(컴팩트 디스크), DVD(디지털 다용도 디스크 또는 디지털 비디오 디스크)와 같은 자기 및 광학 저장 장치, 또는 그 외 미디어를 포함하지만, 이에 제한되는 것은 아니다. 본 명세서에 기술된 하드웨어 모듈 또는 장치는 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 전용 또는 공유 프로세서, 및/또는 현재 공지되거나 차후에 개발된 다른 하드웨어 모듈 또는 장치를 포함하지만, 이에 제한되는 것은 아니다.
본 명세서에 설명된 방법 및 프로세스는 컴퓨터 판독 가능 저장 매체 또는 장치에 저장된 코드 및/또는 데이터로서 부분적으로 또는 전체적으로 구현될 수 있어서, 컴퓨터 시스템이 코드 및/또는 데이터를 판독하여 실행하면, 컴퓨터 시스템은 관련 메소드 및 프로세스를 수행한다. 상기 방법들 및 프로세스들은 또한 하드웨어 모듈들 또는 장치들에서 부분적으로 또는 전체적으로 구현될 수 있어서, 상기 하드웨어 모듈들 또는 장치들이 활성화될 때, 상기 방법들 및 프로세스들을 수행한다. 본 명세서에 개시된 방법 및 프로세스는 코드, 데이터 및 하드웨어 모듈 또는 장치의 조합을 사용하여 구현될 수 있다.
본 발명의 실시 예들에 대한 상기 설명은 예시적이고 제한적인 것이 아니다. 또한, 래치 및/또는 플롭에 대응하여 기술된 것과 유사한 원리가 다른 순차 로직 회로 소자에 적용될 수 있다. 다른 수정 및 변형은 당업자에게는 명백할 것이며, 첨부된 청구 범위의 범주 내에 속하는 것으로 의도된다.

Claims (30)

  1. 데이터 비트 스트림을 부호화하는 방법으로서,
    데이터 스트림의 비트 1을, 상기 비트 1의 직전의 비트가 제2 심볼로 부호화되고 상기 비트 1의 직후의 상기 데이터 스트림의 비트가 0인 경우, 제1 심볼로 부호화하는 단계; 및
    상기 비트 1의 직후의 상기 비트를 상기 제1 심볼로 부호화하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 데이터 스트림의 비트 0을, 상기 비트 0의 직전의 비트가 상기 제1 심볼로서 부호화되고, 상기 비트 0의 직후의 상기 데이터 스트림의 비트가 1인 경우, 상기 제2 심볼로 부호화하는 단계; 및
    상기 비트 0의 직후의 상기 비트를 상기 제1 심볼로서 부호화하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서, 적어도 제1 복수의 상기 제1 심볼들 각각은 상기 데이터를 부호화하는데 사용되는 클록의 위상에 상대적인 위상 지연과 함께 발생하는 0에서 1로의 변이로 표현되는 방법.
  4. 제3항에 있어서, 적어도 제1 복수의 상기 제2 심볼들 각각은 상기 위상 지연과 함께 발생하는 1에서 0으로의 변이로 표현되는 방법.
  5. 제2항에 있어서, 상기 위상 지연은 180도인 방법.
  6. 제5항에 있어서, 상기 제1 심볼은 제1 전압 레벨에 의해 표현되고, 상기 제2 심볼은 제2 전압 레벨에 의해 표현되는 방법.
  7. 데이터 비트 스트림을 부호화하는 방법으로서,
    상기 데이터 스트림의 비트 1을, 상기 비트 1의 직전의 비트가 제2 심볼로서 부호화되고, 상기 비트 1의 직후의 상기 데이터 스트림의 비트가 0인 경우, 제1 심볼로 부호화하는 단계; 및
    상기 비트 1의 직후의 상기 비트를 제3 심볼로서 부호화하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 비트 스트림의 비트 0을, 상기 비트 0의 직전의 비트가 상기 제3 심볼로 부호화되고, 상기 비트 0의 직후의 상기 데이터 스트림의 비트가 1인 경우, 상기 제1 심볼로 부호화하는 단계; 및
    상기 비트 0의 직후의 상기 비트를 상기 제1 심볼로 부호화하는 단계
    를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 제1, 제2, 및 제3 심볼은 각각 제1, 제2, 및 제3 전압 레벨에 의해 표현되는 방법.
  10. 데이터 스트림의 비트 1을, 상기 비트 1의 직전의 비트가 제2 심볼로서 부호화되고 비트 1의 직후의 상기 데이터 스트림의 비트가 0인 경우, 제1 심볼로 부호화하고; 및
    상기 비트 1의 직후의 상기 비트를 상기 제1 심볼로 부호화하도록 구성된 부호화기 회로.
  11. 제10항에 있어서, 상기 부호화기는
    상기 데이터 스트림의 비트 0을, 상기 비트 0의 직전 비트가 상기 제1 심볼로 부호화되고 상기 비트 0의 직후의 상기 데이터 스트림의 비트가 1인 경우, 상기 제2 심볼로 부호화하고;
    상기 비트 0의 직후의 상기 비트를 상기 제1 심볼로서 부호화하도록 더욱 구성된 부호화기 회로.
  12. 제11항에 있어서, 적어도 제1 복수의 상기 제1 심볼들 각각은 상기 부호화기에서 사용되는 클록의 위상에 상대적인 위상 지연과 함께 발생하는 0에서 1로의 변이로 표현되는 부호화기 회로.
  13. 제12항에 있어서, 적어도 제1 복수의 상기 제2 심볼들 각각은 상기 위상 지연과 함께 발생하는 1에서 0으로의 변이로 표현되는 부호화기 회로.
  14. 제13항에 있어서, 상기 위상 지연은 180도인 부호화기 회로.
  15. 제1항에 있어서, 상기 제1 심볼은 제1 전압 레벨로 표현되고 상기 제2 심볼은 제2 전압 레벨로 표현되는 방법.
  16. 데이터 스트림의 비트 1을, 상기 비트 1의 직전의 비트가 제2 심볼로서 부호화되고, 상기 비트 1의 직후의 상기 데이터 스트림의 비트가 0인 경우, 제1 심볼로 부호화하고;
    상기 비트 1의 직후의 상기 비트를 제3 심볼로 부호화하도록 구성된 부호화기.
  17. 제16항에 있어서, 상기 부호화기는,
    상기 데이터 스트림의 비트 0을, 상기 비트 0의 직전의 비트가 상기 제3 심볼로 부호화되고, 상기 비트 0의 직후의 상기 데이터 스트림의 비트가 1인 경우, 상기 제1 심볼로 부호화하고;
    상기 비트 0의 직후의 상기 비트를 상기 제1 심볼로 부호화하도록 더욱 구성된 부호화기.
  18. 제17항에 있어서, 상기 제1, 제2, 및 제3 심볼은 각각 제1, 제2, 및 제3 전압 레벨에 의해 표현되는 부호화기.
  19. 부호화 데이터를 복호화하는 방법으로서,
    부호화 데이터의 제1 심볼을, 상기 제1 심볼의 직전의 심볼이 제2 심볼이고 상기 제1 심볼의 직후의 심볼이 상기 제1 심볼인 경우, 1로 복호화하는 단계; 및
    상기 제1 심볼의 직후의 상기 심볼을 0으로 복호화하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 부호화 데이터의 상기 제2 심볼을, 상기 제2 심볼의 직전의 심볼이 상기 제1 심볼이고 상기 제2 심볼의 직후의 심볼이 상기 제2 심볼인 경우, 0으로 복호화하는 단계; 및
    상기 제2 심볼의 직후의 상기 심볼을 1로 복호화하는 단계
    를 더 포함하는 방법.
  21. 제20항에 있어서, 적어도 제1 복수의 상기 제1 심볼들 각각은 상기 데이터를 부호화하는 데에 사용되는 클록의 위상에 상대적인 위상 지연과 함께 발생하는 0에서 1로의 변이에 의해 표현되는 방법.
  22. 제3항에 있어서, 적어도 제1 복수의 상기 제2 심볼들 각각은 상기 위상 지연과 함께 발생하는 1에서 0으로의 변이로 표현되는 방법.
  23. 제22항에 있어서, 상기 위상 지연은 180도인 방법.
  24. 제23항에 있어서, 상기 제1 심볼은 제1 전압 레벨로 표현되고 상기 제2 심볼은 제2 전압 레벨로 표현되는 방법.
  25. 부호화 데이터의 제1 심볼을, 상기 제1 심볼의 직전의 심볼이 상기 제2 심볼이고 상기 제1 심볼의 직후의 심볼이 상기 제1 심볼인 경우, 1로 복호화하고;
    상기 제1 심볼의 직후의 상기 심볼을 0으로 복호화하도록 구성된 복호화기.
  26. 제25항에 있어서, 상기 복호화기는,
    상기 부호화 데이터의 상기 제2 심볼을, 상기 제2 심볼의 직전의 심볼이 상기 제1 심볼이고 상기 제2 심볼의 직후의 심볼이 상기 제2 심볼인 경우, 0으로 복호화하고;
    상기 제2 심볼의 직후의 상기 심볼을 1로 복호화하도록 더욱 구성된 복호화기.
  27. 제26항에 있어서, 적어도 제1 복수의 상기 제1 심볼들 각각은 상기 데이터를 부호화하는 데에 사용되는 클록의 위상에 상대적인 위상 지연과 함께 발생하는 0에서 1로의 변이로 표현되는 복호화기.
  28. 제27항에 있어서, 적어도 제1 복수의 상기 제2 심볼들 각각은 상기 위상 지연과 함께 발생하는 1에서 0으로의 변이로 표현되는 복호화기.
  29. 제28항에 있어서, 상기 위상 지연은 180도인 복호화기.
  30. 제29항에 있어서, 상기 제1 심볼은 제1 전압 레벨로 표현되고 상기 제2 심볼은 제2 전압 레벨로 표현되는 복호화기.
KR1020197016009A 2016-11-04 2017-11-06 신호 변이 최소화를 위한 위상 이동 부호화 KR102478443B1 (ko)

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