CN105637495A - 低功率相机控制接口总线和设备 - Google Patents

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Abstract

描述了用于从相机控制接口总线中提取数据和时钟的系统、方法和装置。可在该总线上传送码元时生成传送时钟，并且可在从该总线接收码元时提取接收时钟。可在该装置没有在传送或接收码元时从在该总线上传送的码元中提取心跳时钟。该传送时钟可被用于在码元序列中编码数据以供在该总线的一对连接器上传输。可通过检测在该总线上传送的码元之间发生的转变并基于这些转变生成接收时钟来提取该接收时钟。该心跳时钟可被用于控制该装置的操作、或同步该装置的一个或多个功能。该心跳时钟可被编码在该总线上传送的控制字中。

Description

低功率相机控制接口总线和设备
相关申请的交叉引用
本申请要求于2013年10月7日提交的美国临时专利申请No.61/887,891、以及于2014年9月12日提交的美国非临时专利申请No.14/485,627的优先权和权益，该两件申请的全部内容通过援引纳入于此。
背景
领域
本公开一般涉及高速数据通信接口，尤其涉及相机控制通信链路中的时钟恢复和管理。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的相机可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和相机或其他设备。例如，相机可提供遵从由移动行业处理器接口联盟(MIPI)所规定的相机串行接口标准的接口。
MIPI标准定义了相机控制接口(CCI)，CCI使用被配置为连接主设备和一个或多个从设备的总线的双导线、双向、半双工串行接口。常规CCI与用于集成电路间(I2C)总线上的通信的某些协议兼容，并且CCI能够用单个主设备来处置该总线上的多个从设备。CCI总线可包括串行时钟(SCL)线和串行数据(SDA)线。
使用设备(诸如相机)可能使得必须使用高比特率通信接口。在许多实例中，生成并使用支持高比特率通信接口的发射机时钟导致与相机共处一地的处理系统的功耗显著增加。因此，存在对于提供降低功率、高速通信能力的现行需求。
概述
本文所公开的诸实施例提供了用于从具有改进的低功率性能和其他能力的通信链路中提取时钟信息和数据的系统、方法和装置。耦合至该通信链路并根据本文所公开的某些方面来适配的设备可在空闲模式中操作时中断或禁用内部时钟源以降低功耗。这些设备可使用从该通信链路接收或导出的时钟信号在一定程度上继续操作并维持某些功能性。在一些实例中，耦合至该通信链路的设备可不具有内部时钟源并且可依赖于从该通信链路接收或导出的时钟信号。
根据本文所公开的某些方面，可在空闲模式中操作CCI扩展(CCIe)总线以使得耦合至CCIe总线的从设备可提取具有显著低于CCIe总线的码元传输速率的频率的心跳时钟。在空闲模式中，主设备可按使空闲从设备能够从CCIe总线中提取较低频率心跳时钟的方式来重复传送与CCIe协议一致的心跳字。
本公开的某些方面涉及一种可由串行总线上的主设备执行的数据通信方法。该方法可包括：在第一操作模式期间在CCIe总线上以第一速率传送第一多个字，第一多个字包括数据或控制信息；以及在第二操作模式期间在CCIe总线上以第二速率重复传送预定义控制字。可在第二操作模式终止之后在CCIe总线上以第一速率传送第二多个字。第二速率可以低于第一速率。在CCIe总线上传送的每一个字可在码元序列中传送，其中该码元序列中的每一对连贯码元包括两个不同码元。接收机可被配置成在两个或更多个码元在CCIe总线上传送时从CCIe总线的信令状态转变中提取接收时钟。
在本公开的一方面，该预定义控制字可导致针对在CCIe总线上传送的每一个预定义控制字将在CCIe总线的第一导线上传送的单个脉冲。
在本公开的一方面，通过在与该预定义控制字相对应的码元序列中的码元群之间引入延迟来获得第二速率。可在码元群之间引入这些延迟以使得在每个延迟的历时中，CCIe总线的两根导线均未被驱动。
在本公开的一方面，传送该预定义控制字在CCIe总线的信令状态中生成同步码型。传送该预定义控制字可包括将与该预定义控制字相对应的码元序列作为码元群来传送。每一对连贯码元群可由延迟分隔开。每一个码元群可导致将在CCIe总线的第一导线上传送的脉冲，并且可在该脉冲在第一导线上传送时使CCIe总线的第二导线的信令状态保持不变。
在本公开的一方面，传送该预定义控制字包括将与该预定义控制字相对应的码元序列划分成三码元群。每一个三码元群可以按第一码元传输速率在CCIe总线上传送，并且下一个三码元群中的第一码元的传输可随后被延迟。传送第一多个字可包括以第一码元传输速率传送与第一多个字相对应的码元序列。
在本公开的一方面，该码元序列中的每一个码元在该码元在CCIe总线上传送时确定CCIe总线的至少两根导线的信令状态。
本公开的某些方面涉及一种可被配置或适配成作为主设备在CCIe总线上操作的装置。该装置可包括处理电路，该处理电路被配置成：在第一操作模式期间在CCIe总线上以第一速率传送第一多个字，第一多个字包括数据或控制信息；在第二操作模式期间在CCIe总线上以第二速率重复传送预定义控制字；以及在第二操作模式终止之后在CCIe总线上以第一速率传送第二多个字。第二速率可以低于第一速率。在CCIe总线上传送的每一个字可在码元序列中传送，其中该码元序列中的每一对连贯码元包括两个不同码元。接收机可被配置成在两个或更多个码元在CCIe总线上传送时从CCIe总线的信令状态转变中提取接收时钟。
本公开的某些方面涉及一种可被配置或适配成作为主设备在CCIe总线上操作的装备。该装备可包括：用于在第一操作模式期间在CCIe总线上以第一速率传送第一多个字的装置，第一多个字包括数据或控制信息；用于在第二操作模式期间在CCIe总线上以第二速率重复传送预定义控制字的装置；以及用于在第二操作模式终止之后在CCIe总线上以第一速率传送第二多个字的装置。第二速率可以低于第一速率。在CCIe总线上传送的每一个字可在码元序列中传送，其中该码元序列中的每一对连贯码元包括两个不同码元。接收机可被配置成在两个或更多个码元在CCIe总线上传送时从CCIe总线的信令状态转变中提取接收时钟。
本公开的某些方面涉及一种可包括或维持指令和数据的存储介质。在一个示例中，该存储介质包括非瞬态存储介质。当被执行时，这些指令可使一个或多个处理器：在第一操作模式期间在CCIe总线上以第一速率传送第一多个字，第一多个字包括数据或控制信息；在第二操作模式期间在CCIe总线上以第二速率重复传送预定义控制字；以及在第二操作模式终止之后在CCIe总线上以第一速率传送第二多个字。第二速率可以低于第一速率。在CCIe总线上传送的每一个字可在码元序列中传送，其中该码元序列中的每一对连贯码元包括两个不同码元。接收机可被配置成在两个或更多个码元在CCIe总线上传送时从CCIe总线的信令状态转变中提取接收时钟。
本公开的某些方面涉及一种可由串行总线上的从设备执行的数据通信方法。该方法可包括在处于传送操作模式时生成传送时钟，在另一设备正在CCIe总线上传送信息时从CCIe总线的信令状态转变中提取接收时钟，在冬眠或空闲操作模式期间抑制生成至少一个时钟信号，以及在冬眠或空闲操作模式期间使用该接收时钟来控制该从设备的一个或多个操作。该传送时钟可被用于在将在CCIe总线的一对连接器上传送的码元序列中编码数据或控制信息。在CCIe总线上传送的每一对连贯码元可包括两个不同码元。
在本公开的一方面，该方法包括在该从设备不在CCIe总线上传送码元时抑制生成该传送时钟。
在本公开的一方面，该接收时钟在CCIe总线处于空闲操作模式时比在CCIe总线的两个节点之间传送数据或控制信息时具有更长的周期。
在本公开的一方面，提取该接收时钟包括在CCIe总线处于空闲操作模式时从在CCIe总线上传送的码元中提取心跳时钟。该心跳时钟可从与预定义控制字相对应的码元序列中提取。该心跳时钟可具有比在CCIe总线的两个节点之间传送数据或控制信息时从CCIe总线提取的接收时钟更低的频率。
在本公开的一方面，可在CCIe总线的信令状态转变中确定同步码型。该同步码型可在CCIe总线处于空闲操作模式时由在CCIe总线上传送的与预定义控制字相对应的码元序列来生成。
本公开的某些方面涉及一种可被配置或适配成作为从设备在CCIe总线上操作的装置。该装置可包括处理电路，该处理电路被配置成在处于传送操作模式时生成传送时钟，在另一设备正在CCIe总线上传送信息时从CCIe总线的信令状态转变中提取接收时钟，在冬眠或空闲操作模式期间抑制生成至少一个时钟信号，以及在冬眠或空闲操作模式期间使用该接收时钟来控制一个或多个操作。该传送时钟可被用于在将在CCIe总线的一对连接器上传送的码元序列中编码数据或控制信息。在CCIe总线上传送的每一对连贯码元可包括两个不同码元。
本公开的某些方面涉及一种可被配置或适配成作为从设备在CCIe总线上操作的装备。该装备可包括用于在处于传送操作模式时生成传送时钟的装置、用于在另一设备正在CCIe总线上传送信息时从CCIe总线的信令状态转变中提取接收时钟的装置、用于在冬眠操作模式期间抑制生成至少一个时钟信号的装置、以及用于在冬眠操作模式期间使用该接收时钟来控制一个或多个操作的装置。该传送时钟可被用于在将在CCIe总线的一对连接器上传送的码元序列中编码数据或控制信息。在CCIe总线上传送的每一对连贯码元可包括两个不同码元。
本公开的某些方面涉及一种可包括或维持指令和数据的存储介质。在一个示例中，该存储介质包括非瞬态存储介质。当被执行时，这些指令可使一个或多个处理器在处于传送操作模式时生成传送时钟，在另一设备正在CCIe总线上传送信息时从CCIe总线的信令状态转变中提取接收时钟，在冬眠或空闲操作模式期间抑制生成至少一个时钟信号，以及在冬眠或空闲操作模式期间使用该接收时钟来控制一个或多个操作。该传送时钟可被用于在将在CCIe总线的一对连接器上传送的码元序列中编码数据或控制信息。在CCIe总线上传送的每一对连贯码元可包括两个不同码元。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
图2解说了用于在IC设备之间采用数据链路的装置的系统架构。
图3是解说I2C一个字节写数据操作的时序图。
图4是解说根据CCIe协议的串行总线上的数据传输的示例的时序图。
图5解说了根据本文公开的某些方面的发射机和接收机的某些方面。
图6解说了根据本文公开的某些方面的用于转码数据的编码方案。
图7解说了CCIe协议的某些方面的简化示例。
图8解说了可在根据本文所公开的某些方面适配的接收机中使用的时钟和数据恢复电路的一个示例。
图9解说了根据本文所公开的一个或多个方面的由时钟和数据恢复电路生成的某些信号的定时。
图10解说了根据本文所公开的一个或多个方面提供的心跳时钟的某些方面。
图11解说了根据本文所公开的一个或多个方面的在CCIe总线上传送的码元中编码心跳字。
图12解说了根据本文所公开的一个或多个方面的使用心跳字来生成的心跳时钟。
图13是解说使用根据本文所公开的一个或多个方面提供的心跳时钟的同步过程的第一状态图。
图14解说了可以模仿使用根据本文所公开的一个或多个方面提供的心跳时钟来提供的同步字的传输序列的示例。
图15是解说使用根据本文所公开的一个或多个方面提供的心跳时钟的同步过程的第二状态图。
图16是解说采用可根据本文所公开的某些方面来适配的处理电路的装置的示例的框图。
图17是根据本文所公开的一个或多个方面的用于由CCIe主设备执行的数据通信的方法的流程图。
图18是解说根据本文所公开的一个或多个方面的CCIe主设备的硬件实现的示例的示图。
图19是根据本文所公开的一个或多个方面的用于由CCIe从设备执行的数据通信的方法的流程图。
图20是解说根据本文所公开的一个或多个方面的CCIe从设备的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了可采用IC设备之间的通信链路的装置。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。装置100可包括可操作地耦合到处理电路102的通信收发机106。处理电路102可包括一个或多个IC设备，诸如专用IC(ASIC)108。ASIC108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合到处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102执行的指令和数据。处理电路102可由操作系统或应用编程接口(API)110层中的一者或多者来控制，该API110层支持并允许执行驻留在存储介质(诸如无线设备的存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路102也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按钮128和按键板126以及其他组件)。
图2是解说连接至通信总线的装置200的某些方面的示意框图，其中该装置可被实施在以下一者或多者中：无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、可穿戴计算设备、电器、车辆等。装置200可以包括使用串行总线230来通信的多个设备202、220和222a-222n。根据本文所公开的某些方面，设备202、220和/或222a-222n中的两个或更多个设备可被配置或适配成在CCIe操作模式中使用串行总线230。在CCIe操作模式中，串行总线230可被称为CCIe总线230。CCIe总线230可在与CCIe总线操作兼容的设备202、220和/或222a-222n之间提供较高数据传输速率。此类设备202、220和/或222a-222n可被称为CCIe设备。CCIe设备202、220和/或222a-222n可在彼此通信时通过将数据编码为在常规CCI总线或I2C总线的SCL线和SDA线两者上传送的码元来达到较高数据率。CCIe设备、CCI和/或I2C设备可在同一CCIe总线230上共存。例如，数据可在第一时间区间中使用CCIe编码来传送，并且其他数据可在不同时间区间中根据I2C信令约定来传送。
CCIe总线230可以为配置成用于CCIe总线230所支持的增强型特征的设备扩展常规I2C或CCI总线的能力。例如，CCIe总线230可以支持比I2C或CCI总线高的比特率。根据本文公开的某些方面，CCIe总线230的一些版本可以被配置或适配成支持16.7Mbps或更大的比特率，并且CCIe总线230的一些版本可以被配置或适配成支持至少23兆比特每秒的数据率。
装置200可包括相机和/或可被配置成控制某些相机操作。在一个示例中，成像设备202被配置成作为CCIe总线230上的从设备来操作。成像设备202可被适配成提供例如管理图像传感器的传感器控制功能204。另外，成像设备202可包括配置寄存器或其他存储206、控制逻辑212、收发机210以及线驱动器/接收机214a和214b。控制逻辑212可包括处理电路，诸如状态机、定序器、信号处理器或通用处理器。收发机210可包括接收机210a、发射机210c和共用电路210b(包括定时、逻辑和存储电路和/或设备)。在一个示例中，发射机210c基于由时钟生成电路208提供的定时来编码并传送数据。
常规成像设备204可能无法访问具有足够高频率的时钟以允许设备202达成CCIe总线230的所指示比特率，因为传感器设备202通常不需要或不使用125MHz或更高的时钟。然而，根据本文所公开的某些方面，接收机210a可被配置或适配成通过使用模拟延迟电路从接收到的传输直接生成时钟信号来从CCIe总线230中提取接收时钟，该模拟延迟电路可消除对高频时钟的需要并由此在空闲时段期间节省功率。
图3是解说在根据I2C协议操作串行总线230时单个字节写数据操作的示例的时序图300。每个I2C传输320始于在串行总线230上断言的开始状况306，并且在串行总线230上断言停止状况316时终止。开始状况306在SDA信号导线218转变为低而SCL信号导线216保持在高状态时被断言。停止状况316在SDA信号导线218转变为高而SCL信号导线216保持在高状态时被断言。根据I2C协议，除了开始状况306和停止状况316以外，SDA信号导线218上的转变在SCL信号导线216为低时发生。
在典型I2C操作中，I2C主节点在SDA信号导线218上发送7比特从ID302以指示该主节点希望访问I2C总线上的哪个从节点，继以指示该操作是读操作还是写操作的读/写比特312，由此读/写比特312为逻辑0以指示写操作以及为逻辑1以指示读操作。仅其ID匹配该7比特从ID302的从节点被准许响应该写(或任何其他)操作。为了使I2C从节点检测其自己的ID302，主节点在SDA线218上传送至少8比特连同SCL线216上的8个时钟脉冲。这种行为可被用于在CCIe操作模式中传送数据以防止传统I2C从节点对CCIe操作作出反应。
图4是解说根据CCIe协议操作的串行总线230上、并且在两个或更多个通信设备202、220、222a-222n被配置或适配成根据CCIe协议来通信时的数据传输的时序图400。在CCIe操作模式中，数据被编码成在CCIe总线230的信号导线216、218上顺序传送的一组2比特码元。码元序列402、404可在相继传输区间406、408中传送。每个码元序列402、404之前有开始状况406、418、420。开始状况416、418、420在SDA信号导线218转变为低而SCL信号导线216保持在高状态时被断言。根据CCIe协议，在传送码元序列402、404时在SCL信号导线216上发生转变的同时，SDA信号导线218上的转变可发生。开始状况416、418、420可占用两个码元区间。
在所解说的示例中，每个码元序列402、404包括12个码元并编码可包括16比特数据和3比特开销的20比特数据元素。12个码元的序列402、404中的每个码元针对每个码元周期(tsym)410定义SDA信号导线218和SCL信号导线216的信令状态。在一个示例中，用于驱动信号导线216、218的推挽式驱动器214a、214b可使用20MHz码元时钟来支持50ns历时的码元周期410。可被标示为{3,1}的二码元序列在连贯码元序列402与404之间的时段414中传送以提供开始状况418。对于结果所得的14码元传输(12码元有效载荷以及开始状况416、418或420)，第一传输406的开始与第二传输408的开始之间的最小流逝时间412可如下计算：
tword＝14×tsym＝700nS。
由此，可每700ns传送20比特，从而产生约28.6Mbps的原始比特率，其中有效比特率约为22.86Mbps，因为在每个12码元字(word)406、408中传送16个数据比特。
图5是解说可根据本文所公开的某些方面来配置的发射机500和接收机520的示例的框图。对于CCIe操作，发射机500可以将数据510转码成三进制(基数3)转变数512，该三进制转变数被用于选择用于在SCL216和SDA218信号导线上传输的码元。在所描绘的示例中，输入数据510的每个数据元素(亦称为数据字)可以具有19或20比特。转码器502可接收输入数据510并产生每个数据元素的三进制数序列512。三进制数512可被编码在2个比特中，并且每个三进制序列512中可以有12个三进制数。编码器504产生通过线驱动器506传送的2比特码元流514。在所描绘的示例中，线驱动器506包括开漏输出晶体管508。然而，在其他示例中，线驱动器506可以使用推挽式驱动器(诸如图2中的驱动器214a、214b)来驱动SCL216和SDA218信号导线。在2比特码元输出流514中的连贯码元之间在SCL信号导线216和SDA信号导线218中的至少一者的状态中提供转变。编码器504可通过确保连贯码元对不包括两个相同码元来提供连贯码元514之间的转变。至少一根导线216和/或218中的状态转变可用性准许接收电路520从数据码元流514中提取接收时钟538。
在CCIe系统中，接收机520可包括时钟和数据恢复电路(CDR)528或与其协作。接收机520可包括向CDR528提供原始2比特码元流536的线接口电路526。CDR528从原始码元536中提取接收时钟538并向接收机520的其他电路524和522提供具有接收时钟538的2比特码元流534。在一些示例中，CDR528可以产生多个时钟538。解码器524可使用接收时钟538来将码元流534解码成12个三进制数的序列532。三进制数532可使用2个比特来编码。转码器522随后可将12个三进制数的每个序列532转换成19比特或20比特输出数据元素530。
图6是解说可由编码器504用于产生用于在CCIe总线230上传输的具有嵌入式时钟信息的码元序列514的编码方案600的图示。编码方案600还可由解码器524用于从接收自CCIe总线230的码元中提取三进制转变数。在CCIe编码方案600中，CCIe总线230的两根导线216、218准许定义4个基本码元S：{0,1,2,3}。码元序列514、534中的任何两个连贯码元具有不同状态，并且码元序列{0,0}、{1,1}、{2,2}和{3,3}是连贯码元的无效组合。相应地，在每个码元边界处仅3个有效码元转变可用，其中码元边界由传送时钟确定并且表示第一码元(先前码元Ps)622终止且第二码元(当前码元Cs)624开始的点。
根据本文所公开的某些方面，针对每个Ps码元622，这三个可用转变被指派转变数(T)626。T626的值可以由三进制数表示。在一个示例中，转变数626的值通过指派用于编码方案的码元排序圆602来确定。码元排序圆602为4个可能码元分配圆602上的位置604a-604d以及位置604a-604d之间的旋转方向606。在所描绘的示例中，旋转方向606为顺时针。转变数626可以表示有效的当前码元624与前一紧邻码元622之间的间隔。间隔可被定义为从先前码元622到达当前码元Cs624所需要的在码元排序圆602上沿旋转方向606的步数。步数可被表达为一位基数为3的数字。将领会，码元之间的三步差异可被表示为0基数-3。图6中的表620概述了采用这种办法的编码方案。
在发射机500处，在给定先前生成的码元622和用作转变数626的输入三进制数的知识的情况下，表620可被用于查找要被传送的当前码元624。在接收机520处，表620可被用作查找表以确定表示先前接收的码元622与当前接收的码元624之间的转变的转变数626。转变数626可作为三进制数来输出。
继续参照图4-6，多个数据比特510可被编码在用于在串行总线230上在单个传输区间406、408中传输的码元序列514中。在一个示例中，20比特数据510可被编码在之前有二码元开始状况416的12码元序列514、402、404中。每个传输402、404的有效载荷的内容可由CCIe协议确定/控制，这可以定义用于确保在串行总线230上进行可靠通信的传输类型和控制机制。
图7是CCIe协议700的某些方面的简化解说。被编码在传输402、404中的20比特元素可被标识为包括控制信息或数据。被编码在12码元传输402、404中的这20个比特中的第一个被传送的比特(b19)716可在传送控制信息704时被设置成二进制‘1’，以及在12码元传输402、404中传送经编码用户数据710、712、714时被设置成二进制‘0’。控制信息可包括命令、状态、寄存器内容和/或设置、以及用于控制并排序设备之间的通信的其他信息。术语用户数据可以指基于应用或上下文所定义的信息的16比特字段724。可定义不同类型的数据字710、712、714，并且这些数据字710、712、714可包括将从先前标识的从节点中的先前标识的存储器地址读取或向其写入的信息，诸如从地址或标识符720、地址或地址的一部分722、或应用数据724。
在图7中所解说的简化示例700中，CCIe串行总线230上的主设备220可通过在一个或多个传输中发送从标识符710、在一个或多个地址传输712中发送在一个或多个地址字712a、712b、…712m中传送的标识将读取或写入的位置的地址来执行来自或去往从节点202、222a-222n的读或写操作，并且读/写用户或应用数据可在一个或多个用户数据传输字714a、714b、…714n中传送。
在一些实例中，从ID字710包括16比特节点标识符720。在从ID720之后传送的2比特字段726可被设置成二进制‘11’(十进制‘3’)。可提供附加的协议定义(P)比特718a以支持错误检测或其他协议相关功能。在一个示例中，P比特718a可以是当前字的奇偶校验比特或另一检错值。在另一示例中，字序列中的P比特718a可被用于该字序列的检错和/或纠错。
在一些实例中，每个地址字712包括16比特地址值、2比特控制码728、以及附加的协议定义(P)比特718b。多个地址字712a、712b、…712m可顺序地传送。在表1中提供了控制码728比特设置的示例。在所解说的示例中，控制码728可被设置成‘00’以指示将在当前地址字712a、712b之后传送的另一地址字712b、…712m。控制码728可被设置成‘01’以指示数据字将作为下一个数据字714a传送。控制码728可被设置成‘10’以指示数据字将作为下一个数据字714a在CCIe串行总线230上被读取。控制码728可被设置成‘11’以指示接着是用于定义将在突发模式中读取的字的数目的“读规范”字712b、…712m。
B[2:1] 码元 描述
00 C 继续至下一地址字
01 W 写
10 R1 读取一个字
11 RB 读(突发)
表1：地址字控制
在一些实例中，每个用户数据字714包括16比特数据值724、2比特控制码730、以及附加的协议定义(P)比特718c。多个用户数据字714a、714b、…714n可顺序地传送。在表2中提供了与写数据相关的控制码730的比特设置的示例。在表3中提供了与读数据相关的控制码730的比特设置的示例，并且在表4中提供了与突发读数据相关的控制码730的比特设置的示例。
B[2:1] 码元 描述
00 C0 写入当前地址
01 C1 写入当前地址+1
10 C2 写入当前地址+2
11 E 结束写
表2：写数据字控制
多个写数据字可顺序地发送。在表2中，控制码730的值提供了写下一用户数据字714b、…714n的偏移值。例如，范围从二进制‘00’到二进制‘10’的值指示另一写数据字714b、…714n将在当前位置偏移控制码730的值处被写入。控制码730被设置成二进制‘11’指示当前写数据字714a、714b、…714n是将被写入的最后一个数据724。预期的下一个字可以是用于发起新事务的从ID字710，或例如可导致串行总线230上主设备的改变、导致串行总线230进入不活跃状态、发起串行总线230的操作模式的改变(例如，至I2C模式)、或导致某种其他活动、改变或事件的控制字704(诸如“退出”码字)。
B[2:1] 码元 描述
00 C CRC
01 - 保留
10 - 保留
11 E 没有CRC
表3：读数据字控制
表3涉及其中仅传送一个读数据字714的单个数据字714读取(参见表1中的R1)。控制码730可被用于确定是否在下一个数据字714中传送CRC。例如，控制码730可在没有CRC字714将在当前数据字714之后被传送的情况下被设置成二进制‘11’、以及将在当前数据字714之后传送CRC字714的情况下被设置成‘00’。
B[2:1] 码元 描述
00 C 继续
01 - 保留
10 - 保留
11 E 最后一个读字
表4：突发读数据控制
表4涉及对多个数据字714的突发模式读取(参见表1中的RB)。地址字712的控制码728可指示“读规范”字跟随在地址字712之后。“读规范”字可包括16比特字段，由此t＝第一个被传送的比特(b18)在将读取无限数目的比特时被设置成二进制‘1’、以及在其余15个比特(b17-b3)指定将传送的数据字714的数目时被设置成‘0’。在RB模式中传送的读数据字714可包括16比特读数据值724、2比特控制码730、以及附加的协议定义(P)比特718c。读数据字的控制码730可被设置成‘11’以指示当前读数据字714a、714b、…714n是最后一个读数据字714、以及被设置成二进制‘00’以指示当前读数据字714a、714b、…714n不是最后一个读数据字714。
协议可以禁止从节点发送超过由“读规范”字所指定的数据字714(不包括CRC字)。协议可以指定从节点发送至少一个读字714(不包括CRC字)。从节点可以在传送由“读规范”字所指定的字数目之前结束读取传输。
图8解说了可根据本文所公开的一个或多个方面来使用的CDR电路800的一个示例，并且图9示出了由CDR电路800生成的某些信号的定时的示例。CDR电路800可在CCIe传输方案中使用，其中时钟信息被嵌入在CCIe总线230上传送的码元序列中。在一个示例中，CDR电路800可被纳入到图5中所解说的接收机520的CDR528中。CDR电路800可包括延迟元件808a、812和826，其可包括一个或多个模拟延迟元件。延迟元件808a、812和826可被配置成使接收自CCIe总线230的码元902、910、912的建立时间最大化。在该示例中，CDR电路800包括比较器804、置位-复位锁存器806、包括第一延迟元件808a的单稳元件808、第二模拟延迟元件812、第三模拟延迟元件826、以及电平锁存器810。比较器804可以将包括码元流902、910、912的2比特输入信号(SI信号)820与作为SI信号820的电平锁存实例的信号(S信号)822作比较。该比较器输出比较(NE)信号814。置位-复位锁存器806可以从比较器804接收NE信号814并输出比较信号814的经滤波版本(NEFLT信号816)。单稳元件808中的第一模拟延迟设备808a可以接收NEFLT信号816并输出作为NEFLT信号816的经延迟版本的NEDEL信号828。在操作中，单稳元件808的逻辑接收NEFLT信号816和经延迟NEDEL信号828并输出包括由NEFLT信号816触发的脉冲的NE1SHOT信号824。
第二模拟延迟设备812接收NE1SHOT信号824并输出IRXCLK信号818。在一些实例中，输出时钟信号830可使用例如第三模拟延迟元件826从IRXCLK信号818导出。输出时钟信号830可被用于解码S信号822中的锁存码元。置位-复位锁存器806可基于IRXCLK信号818的状态来被复位。电平锁存器810接收SI信号820并输出电平锁存S信号822，其中电平锁存器810由IRXCLK信号818启用。
在操作中，转变904在当前码元(S0)902与下一码元(S1)910之间发生。SI信号820的状态开始从对应于当前码元902的状态改变成对应于下一码元(S1)910的状态。最初，SI信号820的状态可以由于发生可在从当前码元S0902到下一码元S1910的转变904之时和/或之后发生的中间或不确定状态而不同于S1信号910的状态。中间状态可能由于导线间偏斜、信号过冲、信号欠冲、串话等而发生。在SI信号820的转变期间，S信号822提供当前码元902的经延迟表示。NE信号814在比较器804检测到SI信号820和S信号822之间的不同值时转变为高，从而使得置位-复位锁存器806被异步地置位。相应地，NEFLT信号816转变为高，并且该高状态被维持直到置位-复位锁存器806因IRXCLK818转变成高状态而被复位。IRXCLK信号818在对NEFLT信号816的上升的经延迟响应中转变成高状态，并且该延迟可至少部分地归因于延迟元件812的操作。
SI信号820上的中间状态可被视为无效数据并可在SI信号反映当前码元S0902的值时包括较短时段，从而导致(由比较器804输出的)NE信号814返回到低状态达短时间段。相应地，尖峰或转变938可在NE信号814中发生。尖峰938不影响由置位-复位锁存器806输出的NEFLT信号816，因为置位-复位锁存器806保持被置位并有效地从NEFLT信号816中阻挡和/或滤除了NE信号814上的尖峰938。
在NEFLT信号816的上升沿之后，单稳电路808输出NE1SHOT信号824中的高状态。在NE1SHOT信号824回到低状态之前，单稳电路808将NE1SHOT信号824保持在高状态长达延迟P时段916。NE1SHOT信号824上的结果所得脉冲906在由模拟延迟S元件812导致的延迟S时段918之后传播到IRXCLK信号818。IRXCLK信号818的高状态将置位-复位锁存器806复位，并且NEFLT信号816转变为低。IRXCLK信号818的高状态还启用电平锁存器810，并且输出SI信号820的值作为S信号822。
比较器804检测S信号822何时对应于下一码元910的值。此时，S信号822匹配SI信号820，并且比较器804的输出将NE信号814驱动到低。NE1SHOT信号824上的脉冲906的后沿在由模拟延迟S元件812导致的延迟S时段918之后传播到IRXCLK信号818。该序列对于进一步的码元(S2)912重复。
在一个示例中，输出时钟信号830被第三模拟延迟元件826延迟达延迟R时段920。在一些实例中，输出时钟信号830和S信号822(数据)可被提供给解码器424或其他电路。解码器424可以使用输出时钟信号830或其衍生信号来对S信号822上的码元进行采样。
在所解说的示例中，各种延迟922a、922b、922c、922d可归因于各种电路的切换时间、和/或归因于与链路(可包括导线、导电迹线、连接器等)相关联的上升时间。为了提供由解码器424捕捉的码元的足够建立时间，码元循环周期tSYM的定时约束可以如下定义：
tdNE+tdNEFLT+td1S+延迟S+延迟P+max(tHD,tREC-tdNE)<tSYM
且建立时间tSU的定时约束可以如下：
最大偏斜规范+tSU<tdNE+td1S+延迟S
其中：
tsym：一个码元循环周期，
tSU：以IRXCLK818的上升(前)沿为参照的电平锁存器810的SI820建立时间，
tHD：以IRXCLK818的下降(后)沿为参照的电平锁存器810的SI820保持时间，
tdNE：比较器804的传播延迟，
tdRST：从IRXCLK818的上升(前)沿起的置位-复位锁存器806的复位时间。
CDR电路800可采用模拟延迟电路808a、812和826以确保接收机520可在不使用高频自由运转系统时钟的情况下解码CCIe编码码元。相应地，CCIe从设备202(参见图2)可被适配成在对CCIe读命令作出响应时使用传送时钟228作为系统时钟、以及在休眠或接收数据时使用由CDR528生成的接收时钟538(参见图5)作为系统时钟。在一个示例中，传送时钟228可以是具有10MHz频率的双倍数据率(DDR)时钟。在另一个示例中，传送时钟可以是具有20MHz频率的单倍数据率(SDR)时钟。
在一些实例中，可提供一个或多个内部生成的传送时钟228(参见图2的时钟生成器电路208)或CDR电路800的建立时间。从设备202可通过操纵信令来展宽CCIe总线230上的开始状况直至传送时钟(TXCLK)228在已接收到CCIe读请求之后已稳定。展宽的开始状况可在由从设备202传送第一CCIe读字之前、由从设备202接收到最后一个地址字之后(在CCIe总线230的周转期间)发生。这种展宽不会损害CCIe总线系统的操作或同步。附加地或替换地，CCIe主设备220可在CCIe从设备202需要一些附加时钟循环来处理新写入数据的情况下传送虚设CCIe写命令。
在某些低功率应用中，从设备202可仅在CCIe读操作期间开启传送时钟228。从设备202可在低功率操作时段期间使用由CDR电路528恢复的接收时钟(参见图5)来维持与串行总线的同步和/或控制由从设备202执行的某些操作。
CCIe主设备220还可进入低功率操作模式，并且可导致CCIe总线230进入空闲和/或睡眠时段。根据本文所公开的某些方面，CCIe主设备220可在低功率、空闲和/或睡眠时段期间提供较低频率的“心跳时钟”。该心跳时钟可以使从设备202、222a-222n能够维持与串行总线230和/或附连至串行总线230的其他设备202、220、222a-222n的同步。该心跳时钟可在低功率、空闲和/或睡眠时段期间由从设备202、222a-222n用于控制某些活动。
参照图7和10-12，根据本文所公开的某些方面定义的控制字704可被用于提供心跳时钟1000(参见图10)。心跳时钟1000可提供具有相对较短的历时1006的脉冲1002a、1002b、1002c、1002d，这些脉冲被相对较大的时间段1004分隔开。在一个示例中，脉冲1002a、1002b、1002c、1002d可用2x50ns＝100ns的二码元历时来定义，并且这些脉冲可相隔30微秒(30μs)，由此提供具有33.33kHz频率的心跳时钟。在该示例中，CCIe从设备202、222a-222n可以使用从心跳字中提取的33.33kHz时钟以用于各种待机操作。
图11解说了可遵循CCIe协议并以使得CCIe从设备202、222a-222n能够生成心跳时钟(包括图10中解说的心跳时钟1000)的方式来传送的控制字1116的示例1100。在一个示例中，控制字1116可被表达为十六进制数0x81BEE，这产生了被映射到12个转变数的集合1114的比特码型1112，集合1114可用开始状况值封装以产生14个转变数的集合1124，集合1124被计算以产生在码元流1122中提供的12码元序列1128。如时序图1120中所解说的，12码元序列1128的每隔一个码元1130具有值‘3’，这导致SDA信号导线218和SCL信号导线216两者上的高电压电平。在该示例中，在SDA信号导线218和SCL信号导线216两者皆处于高状态时，最小电流可在SDA信号导线218和SCL信号导线216中流动。码元值‘3’可使与串行总线230相关联的功耗最小化。12码元序列1122还包括具有值‘1’或‘2’的码元1132、1134，其导致SDA信号导线218或SCL信号导线216被驱动为低，而SDA信号导线218或SCL信号导线216中的另一者保持为高。在每个12码元传输1128中，一个码元1134可具有值‘2’，而其余码元1132具有值‘1’。作为结果，心跳控制字1116在每次传送控制字1116时在SDA信号导线218上产生6个脉冲并在SCL信号导线216上产生一个脉冲。在一个示例中，可通过重复传送心跳控制字1116来在SCL信号导线216上提供1.43MHz时钟。
图12解说了其中可通过在与图11中解说的12码元序列1122相对应的码元流1202中的码元群之间引入延迟来提供降低频率的心跳时钟的示例。在该示例中，在传输每个码元对{1,3}1210a、1210b、1210c、1210d之后引入延迟以获得在SDA信号导线218和SCL信号导线216均处于高状态时的码元对{1,3}1210a、1210b、1210c、1210d中第二码元的扩展码元区间1208。传输包括码元对{1,3}1210a、1210b、1210c、1210d的有三码元的码元群在SDA信号导线218上提供脉冲。
降低频率的心跳时钟1000可由根据本文所公开的某些方面的装备有CDR528的低功率CCIe从设备202、222a-222n(参见图5)用作各种功能元件的时钟源。降低功率的心跳时钟1000可在其中CCIe总线230是休眠或空闲的时段期间在CCIe总线230上提供。可按32.768kHz的频率来提供心跳时钟1000同时遵循管控CCIe总线230上的字格式的CCIe协议。CCIe主设备220可在CCIe总线230上重复传送同一有效字达延长的空闲或休眠时段。休眠或冬眠从设备202、222a-222n可监视CCIe总线230以发现由CCIe主设备220传送的启动序列。该启动序列可包括通过在SCL信号216被维持在高状态时驱动SDA信号218为低达最小时间段来生成的开始状况416的传输(参见图4)。在所描绘的示例中，心跳时钟1000可在SDA信号导线218上提供脉冲达小于苏醒所需要的最小时间段。以此方式，作为传送有效CCIe字的结果来提供心跳时钟1000，同时防止非预期苏醒信令。
从设备202、222a-222n中的苏醒检测电路系统可被配置成在SDA信号218被拉低达最小预定时间段时发起苏醒。在本文所描述的示例中，心跳周期被配置成30μs，并且用于苏醒的最小时段可被定义为大于在接收心跳时钟1000期间的SDA信号218的半个循环时间(即，大于15μs)的时间。因此，心跳信号1000不会导致从设备202、222a-222n苏醒。休眠从设备202、222a-222n中的接收机520可在外部时钟源和系统时钟被禁用或以其他方式不可用时使用恢复出的接收时钟1126、1206。
如本文所公开的，心跳时钟1000可通过编码被映射到期望的转变数序列的CCIe控制字704来生成。在图11和12所描绘的示例中，CCIe控制字704具有映射到被表示为三进制数‘2222_2222_2220’的转变数序列的十六进制值0x81BEE。可以使用其他控制字704。在一个其他示例中，可从具有十六进制值0x81BF0的CCIe控制字704生成心跳时钟。
图13包括解说检测CCIe同步/心跳字1116以执行CCIe从设备202、222a-222n的同步(SYNC)的方法的状态图1300。在一些实例中，休眠CCIe从设备202、222a-222n和/或已重置的CCIe从设备202、222a-222n可丢失与CCIe总线230的同步。未同步CCIe从设备202、222a-222n可在CCIe总线处于空闲操作模式时尝试重新获取同步。在一些实例中，可选择同步/心跳字1116以在未同步CCIe从设备202、222a-222n的接收机中产生转变数1124的唯一性码型。未同步CCIe从设备202、222a-222n可被配置成识别与同步/心跳字1116相对应的转变数1124的唯一性码型。
在操作中，根据状态图1300来控制的状态机由从心跳时钟1000生成的接收时钟1126进行时钟控制。每个状态转变可对应于心跳时钟1000中的时钟脉冲。该状态机可由硬件重置1302初始化，但进入同步过程可由主设备220发起的苏醒1304来发起。该状态机最初可处于第一状态，其可以是空闲状态1306。在空闲状态1306中，该状态机可监视从串行总线230解码的转变数。该状态机可被配置成检测接收自串行总线230的转变数序列中存在重复转变数1136之一。在图11所描绘的示例中，该状态机可前进至第二状态1308，从而将码元计数器(S)设置成初始值1。该状态机保持在第二状态1308直至已连贯接收到预定义数目的重复转变数1136、或接收到除了重复转变数1136之外的转变数。如果接收到不同转变数，则该状态机可返回空闲状态1306。如果已连贯接收到预定义数目的重复转变数1136，则该状态机可确定串行总线230可能正携带同步/心跳字1116，并且该状态机可前进至第三状态1310以等待被连贯接收的重复转变数1136的其余数。如果接收到不同转变数，则该状态机可返回空闲状态1306。如果连贯接收到重复转变数1136的其余数，则该状态机可确定(1312)下一个接收到的转变数是否对应于同步转变数1124中的最后一个转变数1138(此处，为‘0’)。如果该状态机确定此类对应，则该状态机可进入同步状态1312，然后返回同步操作模式中的空闲状态1306。否则，该状态机可返回非同步操作模式中的空闲状态1306。
可选择CCIe同步/心跳字1116以提供原本不会在合法CCIe字中发生的唯一性码元和/或转变序列。在一些实例中，该唯一性码元和/或转变序列可在连贯传送的两个不同码元序列的各部分组合起来模仿该唯一性码元和/或转变序列时发生。图14解说了可模仿与CCIe同步/心跳字1116相关联的唯一性转变序列1124的传输组合1400的示例。在该示例中，心跳时钟1000可从映射到被表示为三进制数(‘2222_2222_2220’)1114的转变数序列1124的CCIe控制字1116生成。可通过传输由第一CCIe字1402之后的虚设码元1408、以及开始序列1410分隔开的一对顺序合法CCIe字1402和1404来模仿三进制数1114。该码元组合可能使状态机不正确地确定已接收到CCIe同步/心跳字1116。具体而言，在传输第二CCIe字1404期间的点1406处，执行状态图1300的状态机可能在尚未获得同步的情况下不正确地进入同步操作模式。
图15是解说检测CCIe同步/心跳字1116而不对可模仿唯一性转变序列1124(如图11的示例中所解说的)的传输组合1400作出响应的方法的状态图1500。图15的状态图1500与图13的状态图1300之间的差异包括使用NEEDSYNC(需要同步)标志。例如，根据状态图1500操作的状态机可保持在空闲状态1506，除非“NEEDSYNC”标志被置位(参见条件1502)。NEEDSYNC标志可在硬件重置1502之后或在接收到的字中检测到错误之后被置位。该错误可由协议错误、或其他失步状况导致，其可通过无效的开始序列、失败的奇偶校验、检错常数检查、冗余检查、和/或无效地址或命令字段值来检测。
在本公开的一个或多个方面，心跳信号1000(包括可被用于同步从设备202、222a-222n中的一个或多个从设备的心跳信号)可仅在CCIe总线230上传送的CCIe帧700(参见图7)之间发送。根据某些方面，CCIe帧700以标识从设备202、222a-222n的从ID(SID)字710开始。CCIe帧700可包括用于读或写的一个或多个数据字714a、714b、…714n。帧边界可被定义为SID710之前的开始716和最后一个数据字714a、714b、…714n的结束。例如，同步或心跳码元1116可在最后一个数据写/读数据字714a、714b、…714n之后且在下一个SID字710之前传送。从设备202、222a-222n可在从设备202、222a-222n失去同步之后使用同步或心跳码元中的同步信息来寻找下一个帧边界。
图16是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1602的装置的硬件实现的简化示例的概念图1600。例如，处理电路可被部署为图1的处理电路102、图2的设备202或设备230的至少一部分等。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1602来实现。处理电路1602可包括一个或多个处理器1604，其由硬件和软件模块的某种组合来控制。处理器1604的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1604可包括执行特定功能并且可由软件模块1616之一来配置、增强或控制的专用处理器。该一个或多个处理器1604可通过在初始化期间加载的软件模块1616的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1616来进一步配置。
在所解说的示例中，处理电路1602可使用由总线1610一般化地表示的总线架构来实现。取决于处理电路1602的具体应用和整体设计约束，总线1610可包括任何数目的互连总线和桥接器。总线1610将各种电路链接在一起，包括一个或多个处理器1604、和存储1606。存储1606可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1610还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1608可提供总线1610与一个或多个收发机1612之间的接口。收发机1612可针对处理电路所支持的每种联网技术来提供。在一些实例中，多种联网技术可共享收发机1612中找到的电路系统或处理模块中的一些或全部。每个收发机1612提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1618(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1618可直接或通过总线接口1608通信地耦合至总线1610。
处理器1604可负责管理总线1610和一般处理，包括对存储在计算机可读介质(其可包括存储1606)中的软件的执行。在这一方面，处理电路1602(包括处理器1604)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1606可被用于存储处理器1604在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
处理电路1602中的一个或多个处理器1604可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1606中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1606可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1606还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1606可驻留在处理电路1602中、处理器1604中、在处理电路1602外部、或跨包括该处理电路1602在内的多个实体分布。计算机可读介质和/或存储1606可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1606可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1616。软件模块1616中的每一个可包括在安装或加载到处理电路1602上并被一个或多个处理器1604执行时有助于运行时映像1614的指令和数据，运行时映像1614控制一个或多个处理器1604的操作。在被执行时，某些指令可使得处理电路1602执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1616中的一些可在处理电路1602初始化期间被加载，并且这些软件模块1616可配置处理电路1602以实现本文所公开的各种功能的执行。例如，一些软件模块1616可配置处理器1604的内部设备和/或逻辑电路1622，并且可管理对外部设备(诸如，收发机1612、总线接口1608、用户接口1618、定时器、数学协处理器等)的访问。软件模块1616可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1602提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1612的访问、用户接口1618等。
处理电路1602的一个或多个处理器1604可以是多功能的，由此软件模块1616中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1604可附加地被适配成管理响应于来自例如用户接口1618、收发机1612和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1604可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1604服务的任务集。在一个示例中，多任务环境可使用分时程序1620来实现，分时程序1620在不同任务之间传递对处理器1604的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1604的控制权返回给分时程序1620。当任务具有对一个或多个处理器1604的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1620可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1604的控制权的功能、和/或通过将对一个或多个处理器1604的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图17包括解说用于数据通信的方法的流程图1700。该方法可由例如CCIe主设备220执行。在步骤1702，在第一操作模式期间在CCIe总线230上以第一速率传送第一多个字。第一多个字可包括数据或控制信息。
在步骤1704，可在第二操作模式期间在CCIe总线230上以第二速率重复传送预定义控制字。第二速率可以低于第一速率。该预定义控制字可导致针对在CCIe总线230上传送的每个预定义控制字将在CCIe总线230的第一导线上传送的单个脉冲。可通过在与该预定义控制字相对应的码元序列中的码元群之间引入延迟来获得第二速率。可在码元群之间引入这些延迟以使得CCIe总线230的两根导线在每个延迟的历时中均未被驱动。
在步骤1706，可在第二操作模式终止之后在CCIe总线230上以第一速率传送第二多个字。在CCIe总线230上传送的每个字可在码元序列中传送。该码元序列中的每一对连贯码元可包括两个不同码元。接收机可被配置成在两个或更多个码元在CCIe总线230上传送时从CCIe总线230的信令状态转变中提取接收时钟。
在本公开的一方面，该预定义控制字在CCIe总线230的信令状态中生成同步码型。该预定义控制字可通过在码元群中传送与该预定义控制字相对应的码元序列来传送。每一对连贯码元群可由延迟分隔开。每一个码元群可导致将在CCIe总线230的第一导线上传送的脉冲，并且可在第一导线上传送该脉冲时导致CCIe总线230的第二导线的信令状态保持不变。
在本公开的一方面，该预定义控制字可通过将与该预定义控制字相对应的码元序列划分成三码元群来传送。对于每个三码元群，该三码元群可以按第一码元传输速率在CCIe总线230上传送，并且可延迟下一个三码元群中的第一码元的传输。与第一多个字相对应的码元序列可以按第一码元传输速率来传送。
在本公开的一方面，该码元序列中的每个码元在该码元在CCIe总线230上传送时确定CCIe总线230的至少两根导线的信令状态。
图18是解说采用处理电路1802的装置1800的硬件实现的示例的概念图。在该示例中，处理电路1802可被实现成具有由总线1816一般化地表示的总线架构。取决于处理电路1802的具体应用和整体设计约束，总线1816可包括任何数目的互连总线和桥接器。总线1816将包括一个或多个处理器(由处理器1812一般地表示)、能配置成在连接器或导线1824上通信的线接口电路1820以及计算机可读介质(由处理器可读存储介质1814一般地表示)的各种电路链接在一起。总线1816还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1818提供总线1816之间的接口。一个或多个收发机(未示出)可提供用于在传输介质上与各种其他装置通信的手段。取决于该装置的本质，也可提供用户接口1822(例如，按键板、显示器、扬声器、话筒、操纵杆)。一个或多个时钟生成电路或模块1824可以设在处理电路1802内或者由处理电路1802和/或一个或多个处理器1812控制。在一个示例中，时钟生成电路或模块1824可包括一个或多个晶体振荡器、一个或多个锁相环设备和/或一个或多个可配置的时钟树。
处理器1812负责管理总线1816和一般处理，包括对存储在处理器可读存储介质1814上的软件的执行。该软件在由处理器1812执行时使处理电路1802执行上文针对任何特定装置描述的各种功能。处理器可读存储介质1814还可被用于存储由处理器1812在执行软件时操纵的数据。
在一种配置中，该处理电路可包括配置成基于当前操作模式来管理时钟生成的模块和/或电路1804、配置成使用串行总线1824来传送和接收信息的一个或多个模块和/或电路1806、以及配置成管理在该装置处于冬眠模式时执行的功能和任务的模块和/或电路1808。在一个示例中，该装置可在第一操作模式期间在串行总线1824上以第一速率传送第一多个字、在第二操作模式期间在串行总线1824上以第二速率重复传送预定义控制字、以及在第二操作模式终止之后在串行总线1824上以第一速率传送第二多个字。第一多个字可包括数据或控制信息。第二速率可以低于第一速率。在串行总线1824上传送的每个字是在码元序列中传送的。该码元序列中的每一对连贯码元可包括两个不同码元。接收机可被配置成在两个或更多个码元在串行总线1824上传送时从串行总线1824的信令状态转变中提取接收时钟。
图19包括解说用于数据通信的方法的流程图1900。该方法可由例如CCIe从设备202执行。在步骤1902，在设备202处于传送操作模式时生成传送时钟。该传送时钟可被用于在将在CCIe总线230的一对连接器上传送的码元序列中编码数据或控制信息。
在步骤1904，可在另一设备正在CCIe总线230上传送信息时从CCIe总线230的信令状态转变中提取接收时钟。
在步骤1906，可在冬眠操作模式期间抑制、终止、挂起或中止至少一个时钟信号。
在步骤1908，该接收时钟可被用于在冬眠操作模式期间控制从设备的一个或多个操作。在CCIe总线230上传送的每一对连贯码元可包括两个不同码元。
在本公开的一方面，可在该从设备未在CCIe总线230上传送码元时抑制该传送时钟。该接收时钟在CCIe总线230处于空闲操作模式时可比在CCIe总线230的两个节点之间传送数据或控制信息时具有更长的周期。
在本公开的一方面，提取接收时钟包括在CCIe总线230处于空闲操作模式时从CCIe总线230上传送的码元中提取心跳时钟。该心跳时钟可从与预定义控制字相对应的码元序列中提取。该心跳时钟可具有比在CCIe总线230的两个节点之间传送数据或控制信息时从CCIe总线230提取的接收时钟更低的频率。
在本公开的一方面，可在CCIe总线230的信令状态转变中确定同步码型。该同步码型可在CCIe总线230处于空闲操作模式时由在CCIe总线230上传送的与预定义控制字相对应的码元序列所导致。
图20是解说采用处理电路2002的装置2000的硬件实现的示例的概念图。在该示例中，处理电路2002可被实现成具有由总线2016一般化地表示的总线架构。取决于处理电路2002的具体应用和整体设计约束，总线2016可包括任何数目的互连总线和桥接器。总线2016将包括一个或多个处理器(由处理器2012一般地表示)、能配置成在连接器或导线2024上通信的线接口电路2020以及计算机可读介质(由处理器可读存储介质2014一般地表示)的各种电路链接在一起。总线2016还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口2018提供总线2016之间的接口。一个或多个收发机(未示出)可提供用于在传输介质上与各种其他装置通信的手段。取决于该装置的本质，也可提供用户接口2022(例如，按键板、显示器、扬声器、话筒、操纵杆)。一个或多个时钟生成电路或模块2024可以设在处理电路2002内或者由处理电路2002和/或一个或多个处理器2012控制。在一个示例中，时钟生成电路或模块2024可包括一个或多个晶体振荡器、一个或多个锁相环设备和/或一个或多个可配置的时钟树。
处理器2012负责管理总线2016和一般处理，包括对存储在处理器可读存储介质2014上的软件的执行。该软件在由处理器2012执行时使处理电路2002执行上文针对任何特定装置描述的各种功能。处理器可读存储介质2014还可被用于存储由处理器2012在执行软件时操纵的数据。
在一种配置中，该处理电路可包括配置成在该装置正在导线2024(其可包括CCIe总线230)上传送时生成传送时钟的模块和/或电路2004、配置成基于导线2024上的转变来提取一个或多个接收时钟的模块和/或电路2006、以及配置成在该装置处于空闲或休眠操作模式时管理冬眠操作模式的模块和/或电路2008。在一个示例中，该装置可被配置成在处于传送操作模式时生成传送时钟、在另一设备正在导线2024上传送信息时从导线2024的信令状态转变中提取接收时钟、在冬眠操作模式期间抑制生成至少一个时钟信号、以及在冬眠操作模式期间使用该接收时钟来控制从设备的一个或多个操作。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于...的装置”来明确叙述的。

Claims (30)

1.一种数据通信方法，包括：
在第一操作模式期间在相机控制接口扩展(CCIe)总线上以第一速率传送第一多个字，所述第一多个字包括数据或控制信息；
在第二操作模式期间在所述CCIe总线上以第二速率重复传送预定义控制字，其中所述第二速率低于所述第一速率；以及
在所述第二操作模式终止之后在所述CCIe总线上以所述第一速率传送第二多个字，
其中在所述CCIe总线上传送的每一个字是在码元序列中传送的，所述码元序列中的每一对连贯码元包括两个不同码元，并且
其中接收机被配置成在两个或更多个码元在所述CCIe总线上传送时从所述CCIe总线的信令状态转变中提取接收时钟。
2.如权利要求1所述的方法，其特征在于，所述预定义控制字导致针对在所述CCIe总线上传送的每个预定义控制字将在所述CCIe总线的第一导线上传送的单个脉冲。
3.如权利要求1所述的方法，其特征在于，通过在与所述预定义控制字相对应的码元序列中的码元群之间引入延迟来获得所述第二速率。
4.如权利要求3所述的方法，其特征在于，在所述码元群之间引入所述延迟以使得在每个延迟期间所述CCIe总线的两根导线均未被驱动。
5.如权利要求1所述的方法，其特征在于，传送所述预定义控制字在所述CCIe总线的信令状态中生成同步码型。
6.如权利要求1所述的方法，其特征在于，传送所述预定义控制字包括：
在码元群中传送与所述预定义控制字相对应的码元序列，其中每一对连贯码元群被延迟分隔开。
7.如权利要求6所述的方法，其特征在于，每一个码元群导致将在所述CCIe总线的第一导线上传送的脉冲，并且在所述脉冲在所述第一导线上传送时使所述CCIe总线的第二导线的信令状态保持不变。
8.如权利要求1所述的方法，其特征在于，传送所述预定义控制字包括：
将与所述预定义控制字相对应的所述码元序列划分成三码元群；以及
对于每一个三码元群：
以第一码元传输速率在所述CCIe总线上传送所述三码元群；以及
延迟下一个三码元群中的第一码元的传输。
9.如权利要求8所述的方法，其特征在于，传送所述第一多个字包括以所述第一码元传输速率传送与所述第一多个字相对应的码元序列。
10.如权利要求1所述的方法，其特征在于，所述码元序列中的每一个码元在所述码元在所述CCIe总线上传送时确定所述CCIe总线的至少两根导线的信令状态。
11.一种数据通信方法，包括：
在处于传送操作模式时生成传送时钟，其中所述传送时钟被用于在将在相机控制接口扩展(CCIe)总线的一对连接器上传送的码元序列中编码数据或控制信息；
在另一设备正在所述CCIe总线上传送信息时从所述CCIe总线的信令状态转变中提取接收时钟；
在冬眠操作模式期间抑制生成至少一个时钟信号；以及
在所述冬眠操作模式期间使用所述接收时钟来控制一个或多个操作，
其中在所述CCIe总线上传送的每一对连贯码元包括两个不同码元。
12.如权利要求11所述的方法，其特征在于，进一步包括：
当不在所述CCIe总线上传送码元时抑制生成所述传送时钟。
13.如权利要求11所述的方法，其特征在于，所述接收时钟在所述CCIe总线处于空闲操作模式时比在所述CCIe总线的两个节点之间传送数据或控制信息时具有更长的周期。
14.如权利要求11所述的方法，其特征在于，提取所述接收时钟包括：
在所述CCIe总线处于空闲操作模式时从在所述CCIe总线上传送的码元中提取心跳时钟，
其中所述心跳时钟是从与预定义控制字相对应的码元序列中提取的，并且
其中所述心跳时钟具有比在所述CCIe总线的两个节点之间传送数据或控制信息时从所述CCIe总线提取的接收时钟更低的频率。
15.如权利要求11所述的方法，其特征在于，进一步包括：
确定所述CCIe总线的信令状态转变中的同步码型，
其中所述同步码型是在所述CCIe总线处于空闲操作模式时由在所述CCIe总线上传送的与预定义控制字相对应的码元序列生成的。
16.一种能配置成作为从设备在相机控制接口总线上操作的装置，包括：
处理电路，其被配置成：
在处于传送操作模式时生成传送时钟，其中所述传送时钟被用于在将在相机控制接口扩展(CCIe)总线的一对连接器上传送的码元序列中编码数据或控制信息；
在另一设备正在所述CCIe总线上传送信息时从所述CCIe总线的信令状态转变中提取接收时钟；
在冬眠操作模式期间抑制生成至少一个时钟信号；以及
在所述冬眠操作模式期间使用所述接收时钟来控制一个或多个操作，其中在所述CCIe总线上传送的每一对连贯码元包括两个不同码元。
17.如权利要求16所述的装置，其特征在于，所述处理电路被配置成：
当不在所述CCIe总线上传送码元时抑制生成所述传送时钟。
18.如权利要求16所述的装置，其特征在于，所述接收时钟在所述CCIe总线230处于空闲操作模式时比在所述CCIe总线的两个节点之间传送数据或控制信息时具有更长的周期。
19.如权利要求16所述的装置，其特征在于，所述处理电路被配置成：
在所述CCIe总线处于空闲操作模式时从在所述CCIe总线上传送的码元中提取心跳时钟，
其中所述心跳时钟是从与预定义控制字相对应的码元序列中提取的，并且
其中所述心跳时钟具有比在所述CCIe总线的两个节点之间传送数据或控制信息时从所述CCIe总线提取的接收时钟更低的频率。
20.如权利要求16所述的装置，其特征在于，所述处理电路被配置成：
确定所述CCIe总线的信令状态转变中的同步码型，
其中所述同步码型是在所述CCIe总线处于空闲操作模式时由在所述CCIe总线上传送的与预定义控制字相对应的码元序列生成的。
21.一种能配置成作为主设备在相机控制接口总线上操作的装置，包括：
处理电路，其被配置成：
在第一操作模式期间在相机控制接口扩展(CCIe)总线上以第一速率传送第一多个字，所述第一多个字包括数据或控制信息；
在第二操作模式期间在所述CCIe总线上以第二速率重复传送预定义控制字，其中所述第二速率低于所述第一速率；以及
在所述第二操作模式终止之后在所述CCIe总线上以所述第一速率传送第二多个字，
其中在所述CCIe总线上传送的每一个字是在码元序列中传送的，所述码元序列中的每一对连贯码元包括两个不同码元，并且
其中接收机被配置成在两个或更多个码元在所述CCIe总线上传送时从所述CCIe总线的信令状态转变中提取接收时钟。
22.如权利要求21所述的装置，其特征在于，所述预定义控制字导致针对在所述CCIe总线上传送的每个预定义控制字将在所述CCIe总线的第一导线上传送的单个脉冲。
23.如权利要求21所述的装置，其特征在于，通过在与所述预定义控制字相对应的码元序列中的码元群之间引入延迟来获得所述第二速率。
24.如权利要求23所述的装置，其特征在于，在所述码元群之间引入所述延迟以使得在每个延迟期间所述CCIe总线的两根导线均未被驱动。
25.如权利要求21所述的装置，其特征在于，传送所述预定义控制字在所述CCIe总线的信令状态中生成同步码型。
26.如权利要求21所述的装置，其特征在于，所述处理电路被配置成通过以下操作来传送所述预定义控制字：
在码元群中传送与所述预定义控制字相对应的码元序列，其中每一对连贯码元群被延迟分隔开。
27.如权利要求26所述的装置，其特征在于，每一个码元群导致将在所述CCIe总线的第一导线上传送的脉冲，并且在所述脉冲在所述第一导线上传送时使所述CCIe总线的第二导线的信令状态保持不变。
28.如权利要求21所述的装置，其特征在于，所述处理电路被配置成：
将与所述预定义控制字相对应的所述码元序列划分成三码元群；以及
对于每一个三码元群：
以第一码元传输速率在所述CCIe总线上传送所述三码元群；以及
延迟下一个三码元群中的第一码元的传输。
29.如权利要求28所述的装置，其特征在于，传送所述第一多个字包括以所述第一码元传输速率传送与所述第一多个字相对应的码元序列。
30.如权利要求21所述的装置，其特征在于，所述码元序列中的每一个码元在所述码元在所述CCIe总线上传送时确定所述CCIe总线的至少两根导线的信令状态。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和系统
CN110036602A (zh) * 2016-12-21 2019-07-19 伟肯有限公司 按优先级排序的串行通信
CN111435927A (zh) * 2019-01-15 2020-07-21 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
CN111510633A (zh) * 2020-04-30 2020-08-07 中国科学院长春光学精密机械与物理研究所 串行总线通信系统及通信方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10031547B2 (en) * 2013-12-18 2018-07-24 Qualcomm Incorporated CCIe receiver logic register write only with receiver clock
CA2856027A1 (en) 2014-03-18 2015-09-18 Smartrek Technologies Inc. Mesh network system and techniques
US20170255588A1 (en) * 2016-03-07 2017-09-07 Qualcomm Incorporated Multiprotocol i3c common command codes
JP6911282B2 (ja) * 2016-05-18 2021-07-28 ソニーグループ株式会社 通信装置、通信方法、プログラム、および、通信システム
JP6786871B2 (ja) * 2016-05-18 2020-11-18 ソニー株式会社 通信装置、通信方法、プログラム、および、通信システム
JP6828271B2 (ja) * 2016-05-18 2021-02-10 ソニー株式会社 通信装置、通信方法、プログラム、および、通信システム
US11606156B1 (en) * 2019-04-25 2023-03-14 Acacia Communications, Inc. Clock synchronization
JP2023089317A (ja) * 2020-05-11 2023-06-28 ソニーセミコンダクタソリューションズ株式会社 通信装置及び通信システム
CN113721501A (zh) * 2021-08-12 2021-11-30 珠海格力电器股份有限公司 编码器的低功耗控制方法、装置、控制器和编码器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316144A (zh) * 1999-07-15 2001-10-03 精工爱普生株式会社 数据传输控制装置和电子设备
CN1574937A (zh) * 2003-05-01 2005-02-02 创世纪微芯片公司 在数字视频系统中最小化缓冲器需求
CN1592388A (zh) * 2003-05-01 2005-03-09 创世纪微芯片公司 基于分组的视频显示接口及其使用方法
CN102394895A (zh) * 2003-12-08 2012-03-28 高通股份有限公司 具有改进链路同步的高数据速率接口
US8223796B2 (en) * 2008-06-18 2012-07-17 Ati Technologies Ulc Graphics multi-media IC and method of its operation
WO2013052886A2 (en) * 2011-10-05 2013-04-11 Analog Devices, Inc. Two-wire communication system for high-speed data and power distribution

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7689856B2 (en) * 2006-11-08 2010-03-30 Sicortex, Inc. Mesochronous clock system and method to minimize latency and buffer requirements for data transfer in a large multi-processor computing system
US8320770B2 (en) * 2009-03-20 2012-11-27 Fujitsu Limited Clock and data recovery for differential quadrature phase shift keying
US8291207B2 (en) * 2009-05-18 2012-10-16 Stmicroelectronics, Inc. Frequency and symbol locking using signal generated clock frequency and symbol identification
US8898358B2 (en) * 2012-07-04 2014-11-25 International Business Machines Corporation Multi-protocol communication on an I2C bus
US9552325B2 (en) * 2013-06-12 2017-01-24 Qualcomm Incorporated Camera control interface extension bus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1316144A (zh) * 1999-07-15 2001-10-03 精工爱普生株式会社 数据传输控制装置和电子设备
CN1574937A (zh) * 2003-05-01 2005-02-02 创世纪微芯片公司 在数字视频系统中最小化缓冲器需求
CN1592388A (zh) * 2003-05-01 2005-03-09 创世纪微芯片公司 基于分组的视频显示接口及其使用方法
CN102394895A (zh) * 2003-12-08 2012-03-28 高通股份有限公司 具有改进链路同步的高数据速率接口
US8223796B2 (en) * 2008-06-18 2012-07-17 Ati Technologies Ulc Graphics multi-media IC and method of its operation
WO2013052886A2 (en) * 2011-10-05 2013-04-11 Analog Devices, Inc. Two-wire communication system for high-speed data and power distribution

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106527576A (zh) * 2016-12-01 2017-03-22 郑州云海信息技术有限公司 一种pcie设备的时钟分离设计方法和系统
CN110036602A (zh) * 2016-12-21 2019-07-19 伟肯有限公司 按优先级排序的串行通信
US11552820B2 (en) 2016-12-21 2023-01-10 Vacon Oy Prioritized serial communication
CN111435927A (zh) * 2019-01-15 2020-07-21 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
CN111435927B (zh) * 2019-01-15 2024-02-09 恩智浦美国有限公司 使用mipi d-phy的快速链路周转
CN111510633A (zh) * 2020-04-30 2020-08-07 中国科学院长春光学精密机械与物理研究所 串行总线通信系统及通信方法

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Publication number Publication date
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