CN106527576A - 一种pcie设备的时钟分离设计方法和系统 - Google Patents

一种pcie设备的时钟分离设计方法和系统 Download PDF

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Abstract

本发明公开了一种PCIE设备的时钟分离设计方法和系统，所述方法通过建立PCIE时钟分离与同步控制单元、PCIE时钟主控输出控制单元，借助PCIE数据总线通道，确立PCIE设备端新的时钟信号周期与相位，并实时监测PCIE设备状态，当传输错误位有效时，启动时钟同步，在PCIE设备端实现100M时钟信号的自动恢复与重建。本发明方法可以很方便的实现PCIE设备时钟分离设计，实现PCIE设备独立时钟控制，不仅达到了可靠性要求，而且实现高效要求，实现数据的稳定、准确采集，实现服务器系统的可靠性、稳定性。

Description

一种PCIE设备的时钟分离设计方法和系统
技术领域
本发明涉及计算机通信技术领域，具体涉及一种PCIE设备的时钟分离设计方法和系统，来解决当前PCIE设备100M时钟信号的长距离传输引起的信号质量衰减及信号高频能量传导所导致的系统可靠性不足的问题，为了保证服务器系统的快速高效稳定运行，在实际服务器系统PCIE设备100M时钟信号使用过程中，实现该信号的高可靠设计尤为重要，并成为决定服务器可靠性优势的关键要素之一。
背景技术
当前服务器系统中，PCIE总线设备支持，均普遍采用标准PCIE总线定义互联的方式，即PCIE设备的高速信号、100M时钟信号与主板的输出端直接连接，PCIE设备稳定运行的前提是其设备端接收到的100M时钟信号与主板的CPU端接收到的时钟信号同步，即要求时钟同源发出、保持同步，当前的PCIE设备越来越呈现出多样化，系统的配置也越来越复杂，需要PCIE设备的长距离数据传输，数据传输的稳定性也称为当前系统稳定运行的因素之一。
当前的PCIE设备使用中，依赖于PCIE标准总线的信号传递，在PCIE总线的长距离传输中，100M时钟信号也跟随互联其中，即100M时钟信号需要独立的线路进行传输，由于对信号质量的高要求及系统的电磁兼容性要求，100M时钟信号的使用对系统的PCIE设备稳定可靠运行带来巨大的影响，当前PCIE设备的100M时钟信号线路的连接方法存在较大的弊端：一是在长距离的数据传输链路中，100M时钟信号经过长距离的线路传输之后，信号质量大幅度降低，传输中极易受到串扰的影响，使时钟信号产生变形，PCIE设备若此用此异常时钟信号，将无法准确采集数据总线，导致数据误码故障，严重影响系统的运行；二是由于当前的主板与PCIE设备直接连接，100M时钟信号为保证边沿的有效性，边沿信号的上升与下降沿较陡，其所含较多的高频分量，该高频分量不断通过电磁场的形式传递系统的其他链路或部件，导致系统整体的高速信号及供电质量异常，进而可能导致系统宕机，系统的可靠性无法保证。针对当前PCIE设备100M时钟信号的长距离传输引起的信号质量衰减及信号高频能量传导所导致的系统可靠性不足的问题，为了保证服务器系统的快速高效稳定运行，在实际服务器系统PCIE设备100M时钟信号使用过程中，实现该信号的高可靠设计尤为重要，并成为决定服务器可靠性优势的关键要素之一。
发明内容
本发明要解决的技术问题是：本发明针对当前服务器PCIE设备100M时钟信号使用过程中遇到的上述问题，结合PCIE链路信号工作特征等关键电气因素，提供一种PCIE设备的时钟分离设计方法和系统。
主要思想要点为：建立PCIE时钟分离与同步控制单元、PCIE时钟主控输出控制单元，借助PCIE数据总线通道，在PCIE设备端实现100M时钟信号的自动恢复与重建，实现数据的稳定、准确采集，实现PCIE设备独立时钟控制，保证系统的可靠性。
本发明所采用的技术方案为：
一种PCIE设备的时钟分离设计方法，所述方法通过建立PCIE时钟分离与同步控制单元、PCIE时钟主控输出控制单元，借助PCIE数据总线通道，确立PCIE设备端新的时钟信号周期与相位，并实时监测PCIE设备状态，当传输错误位有效时，启动时钟同步，在PCIE设备端实现100M时钟信号的自动恢复与重建。
所述方法实施步骤如下：
1）建立PCIE时钟分离与同步控制单元，设置于PCIE设备端，主板端仅需要传输PCIE数据总线信号到该单元，主板端的100M时钟信号不需传递至该单元；
建立时钟建立控制握手信号，将该信号发送至主板端；
2）建立PCIE时钟主控输出控制单元，设置于主板端，连接接收主板的PCIE 100M时钟信号及PCIE数据总线，并对外提供PCIE数据总线信号到PCIE设备端；并获取主板CPU端的时钟信号同步周期值；
3）时钟同步PCIE时钟分离与同步控制单元确立PCIE设备端新的时钟信号周期与相位：
时钟周期与相位确立后，新产生的PCIE设备端同步时钟，传输到PCIE设备作为数据采集的基准时钟；
4)设备端的PCIE时钟分离与同步控制单元，向主板端的PCIE时钟主控输出控制单元发送传输链路建立信号，PCIE数据总线由主板的CPU控制，主板CPU端进入数据发送状态，PCIE时钟分离与同步控制单元根据总线的信号传输质量，调整PCIE数据总线信号的均衡与加重值，将优化后PCIE数据总线信号连接到PCIE设备，PCIE设备采用新产生PCIE设备端同步时钟及优化后的数据总线信号，接收和识别主板CPU端传递的信息；
5）系统通过PCIE信号与供电链路控制单元实时监测PCIE设备状态，当PCIE设备出现通讯数据错误时，启动时钟同步。
所述时钟建立控制握手信号默认为高电平，系统上电初始化阶段，PCIE时钟分离与同步控制单元将时钟建立控制握手信号置为低电平有效。
所述主板CPU端的时钟信号同步周期值获取过程如下：系统上电初始化阶段，PCIE时钟主控输出控制单元接收PCIE设备端发出的时钟建立控制握手有效信号后，对PCIE数据总线进行控制，发送高低电平反复变化的“01”格式数据，时钟同步PCIE时钟分离与同步控制单元，采集PCIE数据总线信号的上升与下降边沿，并计算出两个边沿的时间差，连续取n个时间差数据后，将数据进行平均值计算，将该平均值作为时钟信号的半个周期时间值，进而获取主板CPU端的时钟信号同步周期值。
所述PCIE设备端新的时钟信号周期与相位，使用获取的主板CPU端的时钟信号同步周期值，产生并作为PCIE设备端新的时钟信号周期；
采集PCIE数据总线信号的一个上升边沿为参考基准，延时1/4 PCIE设备端新的时钟信号周期时间，该时刻作为PCIE设备端新的时钟信号的时间相位。
启动时钟同步过程如下：将自动向主板端的PCIE时钟主控输出控制单元发出时钟同步要求，主板端的PCIE时钟主控输出控制单元收到指令后，发送高低电平反复变化的“01”数据格式，时钟同步PCIE时钟分离与同步控制单元再次进行时钟信号周期与相位的同步，保证主板端与设备端的时钟同步。
所述PCIE时钟分离与同步控制单元采用FPGA芯片ALTERA EPM570建立。
所述PCIE时钟主控输出控制单元采用FPGA芯片ALTERA 10M02建立。
一种PCIE设备的时钟分离系统，所述系统包括PCIE时钟分离与同步控制单元和PCIE时钟主控输出控制单元，其中：
PCIE时钟分离与同步控制单元设置于PCIE设备端，主板端仅传输PCIE数据总线信号到该单元，主板端的100M时钟信号不需传递至该单元；
PCIE时钟主控输出控制单元，设置于主板端，连接接收主板的PCIE 100M时钟信号及PCIE数据总线，并对外提供PCIE数据总线信号到PCIE设备端。
所述PCIE时钟分离与同步控制单元采用FPGA芯片ALTERA EPM570建立，所述PCIE时钟主控输出控制单元采用FPGA芯片ALTERA 10M02建立。
本发明的有益效果为：
本发明方法可以很方便的实现PCIE设备时钟分离设计，不仅达到了可靠性要求，而且实现高效要求，实现服务器系统的可靠性、稳定性。
附图说明
图1为本发明方法实施流程示意图。
具体实施方式
下面根据说明书附图，结合具体实施方式对本发明进一步说明：
1、所述方法采用高速FPGA芯片ALTERA EPM570，建立PCIE时钟分离与同步控制单元，该单元放置于PCIE设备端，主板端仅需要传输PCIE数据总线信号到该单元，主板端的100M时钟信号不需传递至该单元。即PCIE时钟分离与同步控制单元串接于服务器主板与PCIE设备的数据总线中间。建立时钟建立控制握手信号，该信号默认采用电平上拉的方式，即默认为高电平，系统上电初始化阶段，PCIE时钟分离与同步控制单元将时钟建立控制握手信号置为低有效电平，将该信号发送至主板端。
2、采用高速FPGA芯片ALTERA 10M02，建立PCIE时钟主控输出控制单元，该单元置于主板端，PCIE时钟主控输出控制单元连接接收主板的PCIE 100M时钟信号及PCIE数据总线，PCIE时钟主控输出控制单元对外提供PCIE数据总线信号到PCIE设备端。系统上电初始化阶段，PCIE时钟主控输出控制单元接收PCIE设备端发出的时钟建立控制握手有效信号后，对PCIE数据总线进行控制，发送高低电平反复变化的“01”数据格式，时钟同步PCIE时钟分离与同步控制单元，采集PCIE数据总线信号的上升与下降边沿，并计算出两个边沿的时间差，连续取100个时间差数据后，将数据进行平均值计算，将该平均值作为时钟信号的半个周期时间值，进而获取主板CPU端的时钟信号同步周期值。
3、时钟同步PCIE时钟分离与同步控制单元确立PCIE设备端新的时钟信号周期与相位。使用获取的主板CPU端的时钟信号同步周期值，产生并作为PCIE设备端新的时钟信号周期，存入EEPROM中暂存。时钟同步PCIE时钟分离与同步控制单元采集PCIE数据总线信号的一个上升边沿为参考基准，延时1/4 PCIE设备端新的时钟信号周期时间，该时刻作为PCIE设备端新的时钟信号的时间相位。时钟周期与相位确立后，将两个参数填入时钟同步PCIE时钟分离与同步控制单元的时钟发生寄存器，即新产生的PCIE设备端同步时钟，将给到PCIE设备作为数据采集的基准时钟。
4、设备端的PCIE时钟分离与同步控制单元，将时钟建立控制握手信号置为高电平，即向主板端的PCIE时钟主控输出控制单元发送传输链路建立信号，PCIE数据总线由主板的CPU控制，主板CPU端进入数据发送状态，PCIE时钟分离与同步控制单元根据总线的信号传输误码数量，即当误码累计到100个以上时，增强PCIE数据总线信号的均衡与加重值，将优化后PCIE数据总线信号连接到PCIE设备，PCIE设备采用新产生PCIE设备端同步时钟及优化后的数据总线信号，接收和识别主板CPU端传递的信息。
5、系统通过PCIE信号与供电链路控制单元实时监测PCIE设备状态寄存器，当PCIE设备出现通讯数据错误时，即链路状态寄存器的传输错误位有效时，将自动向主板端的PCIE时钟主控输出控制单元发出时钟同步要求，将时钟建立控制握手信号置为低有效电平，主板端的PCIE时钟主控输出控制单元收到指令后，发送高低电平反复变化的“01”数据格式，时钟同步PCIE时钟分离与同步控制单元再次进行时钟信号周期与相位的同步，保证主板端与设备端的时钟同步。
实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种PCIE设备的时钟分离设计方法，其特征在于，所述方法通过建立PCIE时钟分离与同步控制单元、PCIE时钟主控输出控制单元，借助PCIE数据总线通道，确立PCIE设备端新的时钟信号周期与相位，并实时监测PCIE设备状态，当传输错误位有效时，启动时钟同步，在PCIE设备端实现100M时钟信号的自动恢复与重建。
2.根据权利要求1所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述方法实施步骤如下：
1）建立PCIE时钟分离与同步控制单元，设置于PCIE设备端，主板端仅需要传输PCIE数据总线信号到该单元，主板端的100M时钟信号不需传递至该单元；
建立时钟建立控制握手信号，将该信号发送至主板端；
2）建立PCIE时钟主控输出控制单元，设置于主板端，连接接收主板的PCIE 100M时钟信号及PCIE数据总线，并对外提供PCIE数据总线信号到PCIE设备端；并获取主板CPU端的时钟信号同步周期值；
3）时钟同步PCIE时钟分离与同步控制单元确立PCIE设备端新的时钟信号周期与相位：
时钟周期与相位确立后，新产生的PCIE设备端同步时钟，传输到PCIE设备作为数据采集的基准时钟；
4)设备端的PCIE时钟分离与同步控制单元，向主板端的PCIE时钟主控输出控制单元发送传输链路建立信号，PCIE数据总线由主板的CPU控制，主板CPU端进入数据发送状态，PCIE时钟分离与同步控制单元根据总线的信号传输质量，调整PCIE数据总线信号的均衡与加重值，将优化后PCIE数据总线信号连接到PCIE设备，PCIE设备采用新产生PCIE设备端同步时钟及优化后的数据总线信号，接收和识别主板CPU端传递的信息；
5）系统通过PCIE信号与供电链路控制单元实时监测PCIE设备状态，当PCIE设备出现通讯数据错误时，启动时钟同步。
3.根据权利要求2所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述时钟建立控制握手信号默认为高电平，系统上电初始化阶段，PCIE时钟分离与同步控制单元将时钟建立控制握手信号置为低电平有效。
4.根据权利要求2所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述主板CPU端的时钟信号同步周期值获取过程如下：系统上电初始化阶段，PCIE时钟主控输出控制单元接收PCIE设备端发出的时钟建立控制握手有效信号后，对PCIE数据总线进行控制，发送高低电平反复变化的“01”格式数据，时钟同步PCIE时钟分离与同步控制单元，采集PCIE数据总线信号的上升与下降边沿，并计算出两个边沿的时间差，连续取n个时间差数据后，将数据进行平均值计算，将该平均值作为时钟信号的半个周期时间值，进而获取主板CPU端的时钟信号同步周期值。
5.根据权利要求2所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述PCIE设备端新的时钟信号周期与相位，使用获取的主板CPU端的时钟信号同步周期值，产生并作为PCIE设备端新的时钟信号周期；
采集PCIE数据总线信号的一个上升边沿为参考基准，延时1/4 PCIE设备端新的时钟信号周期时间，该时刻作为PCIE设备端新的时钟信号的时间相位。
6.根据权利要求2所述的一种PCIE设备的时钟分离设计方法，其特征在于，启动时钟同步过程如下：将自动向主板端的PCIE时钟主控输出控制单元发出时钟同步要求，主板端的PCIE时钟主控输出控制单元收到指令后，发送高低电平反复变化的“01”数据格式，时钟同步PCIE时钟分离与同步控制单元再次进行时钟信号周期与相位的同步，保证主板端与设备端的时钟同步。
7.根据权利要求2-6任一所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述PCIE时钟分离与同步控制单元采用FPGA芯片ALTERA EPM570建立。
8.根据权利要求2-6所述的一种PCIE设备的时钟分离设计方法，其特征在于，所述PCIE时钟主控输出控制单元采用FPGA芯片ALTERA 10M02建立。
9.一种PCIE设备的时钟分离系统，其特征在于：所述系统包括PCIE时钟分离与同步控制单元和PCIE时钟主控输出控制单元，其中：
PCIE时钟分离与同步控制单元设置于PCIE设备端，主板端仅传输PCIE数据总线信号到该单元，主板端的100M时钟信号不需传递至该单元；
PCIE时钟主控输出控制单元，设置于主板端，连接接收主板的PCIE 100M时钟信号及PCIE数据总线，并对外提供PCIE数据总线信号到PCIE设备端。
10.根据权利要求9所述的一种PCIE设备的时钟分离系统，其特征在于：所述PCIE时钟分离与同步控制单元采用FPGA芯片ALTERA EPM570建立，所述PCIE时钟主控输出控制单元采用FPGA芯片ALTERA 10M02建立。
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