CN100595716C - 分布式处理系统的时钟同步方法及装置 - Google Patents
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Abstract
一种分布式处理系统的时钟同步方法，其中，主控单元的可编程逻辑器件向业务处理单元的可编程逻辑器件发送计数时钟以及中断信号，业务处理单元根据该中断信号将其计数器复位到初始值并根据所述计数时钟实现计数器的循环计数，从而达到主控单元与业务单元的时钟同步。本发明解决了精确时钟同步的问题，其优点在于，由于产生精确时间的时钟是同一个时钟源，所以不会产生时间的偏差，而且无需频繁进行同步动作，同时由于同步采用硬件信号线中断的方式，可以让同步的延时可以忽略不计。
Description
技术领域
本发明涉及分布式处理系统，尤其涉及分布式处理系统的时钟同步方法及装置。
背景技术
分布式处理系统主要由两部分组成：负责进行系统控制的主控单元以及采用分布式工作方式的业务处理单元。每个单元具有各自的时钟，早期的技术只能保证所有单元的时钟在秒级是相同的，不能做到更精确的一致，但是，在实现某些需求的时候，需要主控单元和业务处理单元共同完成，在各单元处理的时候都会加上自己的时间标志，因此有必要保证所有单元时钟精确一致。
有鉴于此，现有技术提供以下技术方案，用于满足单元时钟更为精确一致的要求。
在现有技术中，多数分布式处理系统在主控单元有一个RTC(RealTime Clock，实时时钟)芯片，该RTC芯片上存储的是年月日时分秒的时间信息，而且该RTC芯片一般带有电池，可以做到断电不丢失信息，操作人员一旦把时间修改好之后就可以随时读取当前的时间。
但是，在系统中业务处理单元没有RTC芯片，业务处理单元一般是通过一条和主控单元连接的IPC(Inter-Process Communication，进程间通信)通道从主控单元接收当前的秒级时间。
系统中的各个单元都需要获取当前的精确时间，这个时间是使用每个单元上CPU(Central Processing Unit，中央处理器)的外部时钟进行计数得到的。
上述方案通过主控单元发送的秒级时钟可以通过补偿等方法做到单元间一致，但是某些业务处理需要使用的精确时钟不能做到一致。这是因为每个业务处理单元用来产生精确时钟的CPU外部时钟晶振的精度不同，普通通信设备CPU使用的晶振精度是±50ppm左右。当两个单元分别用百万分之五精度的时钟晶振来产生精确时间时，如果要保证两个单元之间精确时间的差不超过1ms，则根据T＝1ms/50ppm＝20s，即超出1ms的允许偏差的时间是20s，换言之，假设同步需要的时间远远小于1ms，则系统需要每隔20s进行一次同步，否则系统的精度就会低于1ms。而在实际应用中，每隔20s即进行一次同步太过频繁，因为如果分布式处理系统中需要同步的处理单元过多，则会导致在20秒内软件多次进行同步任务，从而降低管理平面效率，对系统资源造成浪费，同时晶振是一个温度敏感器件，温度的影响还会加剧该现象，所以，该现象是现有技术的致命缺陷。
因此，理想的状况是，超出偏差的时间即相邻两次同步之间的时间间隔应该大于一个月。同时，通过使用IPC通道发送精确时间，延时较长，因此同样影响时间的一致性。
综上所述，现有技术存在两点缺陷：其一，若使用普通通信设备CPU的晶振来同步分布式处理系统，则同步操作太过频繁，影响系统效率；其二，若使用IPC通道发送精确时间，则延时较长，影响时间的一致性。
发明内容
鉴于以上问题，本发明的目的在于提供一种分布式处理系统的时钟同步方法，该方法能够无需频繁进行同步操作即可使主控单元和业务处理单元的时钟达到精确同步，并且有效避免信道延时。
为了实现本发明的发明目的，本发明揭露一种分布式处理系统的时钟同步方法，其中，主控单元的可编程逻辑器件在系统初始化时向所有业务处理单元的可编程逻辑器件发送中断信号，业务处理单元的可编程逻辑器件根据该中断信号将其计数器复位到初始值并实现计数器的循环计数，从而达到主控单元与业务单元的时钟同步；其中，所述计数器的计数时钟由所述主控单元的可编程逻辑器件传送给各个业务处理单元的可编程逻辑器件；
当有业务处理单元插入时，主控单元在其计数器下一次溢出清零时给所述插入的业务处理单元的可编程逻辑器件发送一个中断信号，该业务处理单元的可编程逻辑器件接收到该中断信号后将其计数器复位到初始值并开始计数。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步方法，其中，当有业务处理单元插入时，主控单元能感知其插入，其具体过程为：主控单元的可编程逻辑器件将业务处理单元的接地信号线作为在位信号，当主控单元发现该在位信号有效则判定有业务处理单元插入。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步方法，其中，所述各个单元的可编程逻辑器件将其自身计数器复位到初始值并开始计数后，设置同步完成标志。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步方法，其中，主控单元和各个业务处理单元分别通过其各自的CPU和可编程逻辑器件之间的局部总线获得当前的精确时间。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步方法，其中，CPU读取精确时间之前通过访问所述的同步完成标志确定同步是否完成标志。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步方法，其中，所述中断信号为电平或者边沿有效的硬件中断信号。
为了实现本发明的发明目的，本发明另外揭露一种分布式处理系统的时钟同步装置，其中，包括与主控单元的CPU连接的第一可编程逻辑器件和与业务处理单元的CPU连接的第二可编程逻辑器件，所述第一可编程逻辑器件和第二可编程逻辑器相连，第一可编程逻辑器件在系统初始化时向所有第二可编程逻辑器件发送中断信号，第二可编程逻辑器件根据上述中断信号将其计数器复位到初始值并实现计数器的循环计数，从而实现业务处理单元和主控单元的时钟同步；其中，所述计数器的计数时钟由所述第一可编程逻辑器件传送给所述第二可编程逻辑器件；
所述时钟同步装置还包括检测模块，当该检测模块获知业务处理单元插入时，上报该信息给主控单元CPU，主控单元CPU根据该信息通知第一可编程逻辑器件在下一次计数清零时给第二可编程逻辑器件发送中断信号，使第二可编程逻辑器件进行与第一可编程逻辑器件同步的计数。
如本发明的优先具体实施例所述的分布式处理系统的时钟同步装置，其中，所述业务处理单元包括置位模块，当第二可编程逻辑器件获得中断信号进入计数状态时，置位模块将同步完成标志置1或0。
本发明解决了精确时钟同步的问题，其优点在于，由于产生精确时间的时钟是同一个时钟源，所以不会产生时间的偏差，而且无需频繁进行同步动作，同时由于同步采用硬件信号线中断的方式，可以让同步的延时可以忽略不计。
附图说明
图1为本发明分布式处理系统的时钟同步方法的流程图；以及
图2为本发明分布式处理系统的时钟同步系统的模块图。
具体实施方式
在本发明的具体实施例中，使用复杂可编程逻辑器件(ComplexProgrammable Logic Device，CPLD)配合实现精确时钟，但以CPLD为例并不代表对其他可编程逻辑器件的限制。
主控单元通过主控单元的可编程逻辑器件给业务处理单元的可编程逻辑器件发送一个制定频率如10KHz的时钟和一个电平/边沿有效的硬件中断信号INT，由此在业务处理单元的可编程逻辑器件中实现一个计数器循环计数，存储指定精度的时钟信息。
如图1所示，该方法的具体步骤如下：
S1.主控单元的可编程逻辑器件向业务处理单元的可编程逻辑器件发送计数时钟以及中断信号，业务处理单元的可编程逻辑器件利用中断信号将其计数器复位到初始值并使用主控单元的可编程逻辑器件发送的计数时钟实现循环计数。
各个单元的可编程逻辑器件的计数器的时钟源是由主控单元发送的时钟，主控单元在系统初始化时对所有业务处理单元的时钟计数器进行同步。
在本具体实施例中对精度的要求为1ms，那么选择可以达到0.1ms精度的10K频率的时钟。主控单元的可编程逻辑器件有其自身的参考时钟输入，该参考时钟在本具体实施例中频率为100MHz，该参考时钟在主控单元的可编程逻辑器件中分频得到10KHz时钟，主控单元的可编程逻辑器件通过和各个业务处理单元上的可编程逻辑器件相连的引脚把该分频得到的10KHz时钟发送给各个业务处理单元上的可编程逻辑器件。
主控单元和业务处理单元的循环计数器都是使用其各自的可编程逻辑器件实现的，而所述的循环计数器都根据主控单元通过其可编程逻辑器件传送给各个业务处理单元的可编程逻辑器件的时钟进行计数。
在该分布式处理系统中，各个单元的CPU通过读取可编程逻辑器件得到精确时钟，读取时使用逻辑方法避免溢出对读取正确性的影响。
在本具体实施例中，各个单元的可编程逻辑器件逻辑实现的是一个16比特的循环计数器，软件每次读取8比特，先读取低8位然后读取高8位，如果软件恰好读取完低8位时发生从第8位到第9位的进位，则会导致读取高8位时发生错误，因此有必要采用逻辑方法避免该类型错误。避免此类错误的逻辑方法是：主控单元的可编程逻辑器件在其计数器溢出清零时将其高8位锁定存储，在软件读取高8位时读取该数据，这样就可以避免数据溢出对正确性的影响。
S2.主控单元的可编程逻辑器件判断是否有新的业务处理单元插入。
本步骤S2为一个判断过程，在该过程中，主控单元检测业务处理单元的状态，若检测到该分布式处理系统中的有新的业务处理单元出现插入操作，则进行下一步骤S3的操作；若该分布式处理系统中的各单元在位，则系统保持计数器的工作同时主控单元持续检测业务处理单元的状态。
在本具体实施例中，业务处理单元有一根在位信号线，该信号线信号有效时为低电平，该信号无效时为高电平。主控单元板和业务处理单元板都插在背板上，当有业务处理单元插入时，主控单元板通过该业务处理单元板的在位信号能得知业务处理单元的插入操作。比方说主控单元板发现前述在位信号从高电平转为低电平，即从无效到有效，则主控单元就发现有业务处理单元板插入了，于是进行下一步骤S3；如果在位信号保持低电平状态，即有效状态，则无须进行下一步骤S3，而是继续进行检测操作。
S3.主控单元的可编程逻辑器件的计数器下一次溢出清零时，主控单元的可编程逻辑器件给新插入的业务处理单元的可编程逻辑器件发送一个中断信号，该新插入的业务处理单元的可编程逻辑器件接收到该中断信号后将其自身计数器复位到初始值并重新开始计数。
在检测到业务处理单元发生插入操作即在位信号从无效到有效后，主控单元的可编程逻辑器件的计数器在该插入操作后的第一次溢出清零时给业务处理单元发送一个中断信号，通知该业务处理单元的可编程逻辑器件将其计数器复位到初始值，如果初始值为零，那就相当于将其计数器清零，重新开始计数并且设置同步完成标志。由此达到主控单元和业务处理单元的可编程逻辑器件的计数器的值是完全一致的结果。
换而言之，主控单元的可编程逻辑器件在将其自身计数器恢复到初始值的同时发送一个中断信号将业务处理单元的可编程逻辑器件的计数器也复位为初始值。与此同时，业务处理单元的可编程逻辑器件设置一个同步完成标志表示已经完成同步过程。在本具体实施例中，业务处理单元的可编程逻辑器件将同步完成标志设置为1来表示已经完成同步过程。
如图1所示，经过上述三个步骤，该分布式处理系统完成一次时钟同步操作，该时钟同步操作在系统出现插入操作的情况下进行该时钟同步操作，因此大大减少了同步操作的次数。因为主控单元和处理单元都是使用同一个时钟进行计数，因此不需要考虑使用不同时钟计数时的偏差，不用反复同步，而且只需要进行一次同步操作，在本具体实施例中，同步方法的延时在1ns级别。
主控单元和各个业务处理单元分别通过其各自的CPU和可编程逻辑器件之间的局部总线(Local Bus)获得当前的精确时间，CPU读取精确时间之前需要先确定同步过程是否完成，该操作是通过访问步骤S3所述的同步完成标志来实现的，在本具体实施例中即为确定同步完成标志是否设置为1。
本发明还提供了一种分布式处理系统的时钟同步装置。下面以图2所示实施例对该装置进行详细描述。图2揭示了一种分布式系统的时钟同步装置包括与主控单元的CPU连接的可编程逻辑器件CPLD1和与业务处理单元的CPU连接的可编程逻辑器件CPLD2，CPLD1和CPLD2相连，其中，可编程逻辑器件CPLD1向可编程逻辑器件CPLD2发送中断信号以及计数时钟，CPLD2根据上述中断信号和计数时钟实现业务处理单元和主控单元的时钟同步。
可编程逻辑器件CPLD1和CPLD2的计数器的时钟源是由主控单元发送的时钟，主控单元在系统初始化时对所有业务处理单元的时钟计数器进行同步。
在本具体实施例中对精度的要求为1ms，那么选择可以达到0.1ms精度的10K频率的时钟。主控单元的可编程逻辑器件CPLD1有其自身的参考时钟输入，该参考时钟在本具体实施例中频率为100MHz，该参考时钟在主控单元的可编程逻辑器件CPLD1中分频得到10KHz时钟，主控单元的可编程逻辑器件CPLD1通过和包括可编程逻辑器件CPLD2在内的各个业务处理单元上的可编程逻辑器件相连的引脚把该分频得到的10KHz时钟发送给各个业务处理单元上的可编程逻辑器件。
主控单元和业务处理单元的循环计数器都是使用其各自的可编程逻辑器件实现的，而所述的循环计数器都根据主控单元通过其可编程逻辑器件CPLD1传送给包括可编程逻辑器件CPLD2在内的各个业务处理单元的可编程逻辑器件的时钟进行计数。
在该分布式处理系统中，各个单元的CPU通过读取可编程逻辑器件得到精确时钟，读取时使用逻辑方法避免溢出对读取正确性的影响。
在本具体实施例中，各个单元的可编程逻辑器件逻辑实现的是一个16比特的循环计数器，软件每次读取8比特，先读取低8位然后读取高8位，如果软件恰好读取完低8位时发生从第8位到第9位的进位，则会导致读取高8位时发生错误，因此有必要采用逻辑方法避免该类型错误。避免此类错误的逻辑方法是：主控单元的可编程逻辑器件在其计数器溢出清零时将其高8位锁定存储，在软件读取高8位时读取该数据，这样就可以避免数据溢出对正确性的影响。
如图2所示的分布式处理系统的时钟同步装置还包括检测模块DETECTOR，当该检测模块DETECTOR获知业务处理单元插入时，上报该信息给主控单元CPU，主控单元CPU根据该信息通知可编程逻辑器件CPLD1在下一次计数清零时给可编程逻辑器件CPLD2发送中断信号，使可编程逻辑器件CPLD2进行与可编程逻辑器件CPLD1同步的计数。
在本具体实施例中，业务处理单元有一根在位信号线，该信号线信号有效时为低电平，该信号无效时为高电平。主控单元板和业务处理单元板都插在背板上，当有业务处理单元插入时，与主控单元连接的检测模块DETECTOR通过该业务处理单元板的在位信号能得知业务处理单元的插入操作。比方说，主控单元的检测模块DETECTOR发现前述在位信号从高电平转为低电平，即从无效到有效，则主控单元的检测模块DETECTOR发现有业务处理单元板插入，于是将该信息告知主控单元CPU；如果主控单元的检测模块DETECTOR发现在位信号保持低电平状态，即有效状态，则继续进行检测。
如上所述，在主控单元的检测模块DETECTOR检测到业务处理单元发生插入操作即在位信号从无效到有效后，主控单元的可编程逻辑器件CPLD1的计数器在该插入操作后的第一次溢出清零时给业务处理单元发送一个中断信号，通知该业务处理单元的可编程逻辑器件CPLD2将其计数器复位到初始值，如果初始值为零，那就相当于将其计数器清零，重新开始计数。由此达到主控单元可编程逻辑器件CPLD1和业务处理单元的可编程逻辑器件CPLD2的计数器的值是完全一致的结果。
如图2所示，业务处理单元包括置位模块SET，当可编程逻辑器件CPLD2获得中断信号进入计数状态时，置位模块将同步完成标志置1或0。
主控单元的可编程逻辑器件CPLD1在将其自身计数器恢复到初始值的同时发送一个中断信号将业务处理单元的可编程逻辑器件CPLD2的计数器也复位为初始值，与此同时，业务处理单元的可编程逻辑器件CPLD2将置位模块SET设置一个同步完成标志表示已经完成同步过程。在本具体实施例中，业务处理单元的可编程逻辑器件CPLD2将置位模块SET设置为1来表示已经完成同步过程，业务处理单元的可编程逻辑器件CPLD2将置位模块SET设置为0来表示尚未完成同步过程。
主控单元和各个业务处理单元分别通过其各自的CPU和可编程逻辑器件之间的局部总线(Local Bus)获得当前的精确时间，CPU读取精确时间之前需要先确定同步过程是否完成，该操作是通过访问上述的同步完成标志来实现的，在本具体实施例中即为确定同步完成标志是否设置为1。
需要声明的是，上述发明内容及具体实施方式意在证明本发明所提供技术方案的实际应用，不应解释为对本发明保护范围的限定。本领域技术人员在本发明的精神和原理内，当可作各种修改、等同替换、或改进。本发明的保护范围以所附权利要求书为准。
Claims (8)
1、一种分布式处理系统的时钟同步方法，其特征在于，主控单元的可编程逻辑器件在系统初始化时向所有业务处理单元的可编程逻辑器件发送中断信号，业务处理单元的可编程逻辑器件根据该中断信号将其计数器复位到初始值并实现计数器的循环计数，从而达到主控单元与业务单元的时钟同步；其中，所述计数器的计数时钟由所述主控单元的可编程逻辑器件传送给各个业务处理单元的可编程逻辑器件；
当有业务处理单元插入时，主控单元在其计数器下一次溢出清零时给所述插入的业务处理单元的可编程逻辑器件发送一个中断信号，该业务处理单元的可编程逻辑器件接收到该中断信号后将其计数器复位到初始值并开始计数。
2、如权利要求1所述的分布式处理系统的时钟同步方法，其特征在于，当有业务处理单元插入时，主控单元能感知其插入，其具体过程为：主控单元的可编程逻辑器件将业务处理单元的接地信号线作为在位信号，当主控单元发现该在位信号有效则判定有业务处理单元插入。
3、如权利要求1所述的分布式处理系统的时钟同步方法，其特征在于，所述各个单元的可编程逻辑器件将其自身计数器复位到初始值并开始计数后，设置同步完成标志。
4、如权利要求1到3任一所述的分布式处理系统的时钟同步方法，其特征在于，主控单元和各个业务处理单元分别通过其各自的CPU和可编程逻辑器件之间的局部总线获得当前的精确时间。
5、如权利要求3所述的分布式处理系统的时钟同步方法，其特征在于，主控单元和各个业务处理单元分别通过其各自的CPU和可编程逻辑器件之间的局部总线获得当前的精确时间，CPU读取精确时间之前通过访问所述的同步完成标志确定同步是否完成。
6、如权利要求1所述的分布式处理系统的时钟同步方法，其特征在于，所述中断信号为电平或者边沿有效的硬件中断信号。
7、一种分布式处理系统的时钟同步装置，其特征在于，包括与主控单元的CPU连接的第一可编程逻辑器件和与业务处理单元的CPU连接的第二可编程逻辑器件，所述第一可编程逻辑器件和第二可编程逻辑器相连，第一可编程逻辑器件在系统初始化时向所有第二可编程逻辑器件发送中断信号，第二可编程逻辑器件根据上述中断信号将其计数器复位到初始值并实现计数器的循环计数，从而实现业务处理单元和主控单元的时钟同步；其中，所述计数器的计数时钟由所述第一可编程逻辑器件传送给所述第二可编程逻辑器件；
所述时钟同步装置还包括检测模块，当该检测模块获知业务处理单元插入时，上报该信息给主控单元CPU，主控单元CPU根据该信息通知第一可编程逻辑器件在下一次计数清零时给第二可编程逻辑器件发送中断信号，使第二可编程逻辑器件进行与第一可编程逻辑器件同步的计数。
8、如权利要求7所述的分布式处理系统的时钟同步装置，其特征在于，所述业务处理单元包括置位模块，当第二可编程逻辑器件获得中断信号进入计数状态时，置位模块将同步完成标志置1或0。
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