CN105388780B

CN105388780B - 一种irig-b000码模拟装置

Info

Publication number: CN105388780B
Application number: CN201510317959.2A
Authority: CN
Inventors: 吴军; 陈栩; 李进; 张官勇; 朱永进; 陈明恩; 黄雨晴; 张琛
Original assignee: Nanjing Daqo Automation Technology Co Ltd
Current assignee: Nanjing Daqo Automation Technology Co Ltd
Priority date: 2015-06-10
Filing date: 2015-06-10
Publication date: 2019-02-26
Anticipated expiration: 2035-06-10
Also published as: CN105388780A

Abstract

本发明公开了一种IRIG‑B000码模拟装置，属于电力自动化技术领域。该模拟装置包括配置端口、逻辑控制芯片、输出端口和隔离电源，配置端口接收配置报文，将配置报文进行电平转换并隔离后发送给逻辑控制芯片；逻辑控制芯片接收到配置报文后，解析出配置信息，并进行相对应的配置，配置完成后进行IRIG‑B000码的编码；通过输出端口向外发送IRIG‑B000码；隔离电源为整个装置供电。该装置还包括秒脉冲误差修正模块。本发明可以以任意时间点作为运行起点、模拟闰秒和/或夏令时发生时刻，从而满足测试同步时钟特定时间段、在闰秒发生时刻和/或在夏令时发生时刻的运行状况测试需求，并且该模拟装置的稳定性高。

Description

一种IRIG-B000码模拟装置

技术领域

本发明涉及电力自动化技术领域，具体涉及一种IRIG-B000码模拟装置。

背景技术

IRIG(Inter Range Instrumentation Group)码，称为“美国靶场仪器组码”。IRIG码是美国靶场司令委员会制定的一种时间标准，现广泛应用于军事、商业、工业等诸多领域。IRIG码共有4种并行二进制时间码格式和6种串行二进制时间码格式，其中最常用的是IRIG-B时间码格式，其以每秒一次的频率发送时间信息，不仅包含秒脉冲信息，而且还有包括年、天、时、分、秒、二进制秒计日等在内的绝对时间信息。

申请号为20121055776.4、实用新型名称为《时间同步设备IRIG-B码容错功能智能测试系统与方法》的中国实用新型专利公开了一种时间同步设备IRIG-B码容错功能智能测试系统与方法，管理机的程控通过运行于管理机中的测试分析管理程序实现，由智能时间频率信号切换器进行程控切换，用于测试IRIG-B码的精度识别功能、IRIG-B码的闰秒处理功能，以及其闰年处理功能。可以在无须人工干预的情况下，简便而有效地对时间同步设备IRIG-B码容错功能和性能进行有效的智能化测试。

申请号为201210055758.6、实用新型名称为《一种时间同步设备时间基准冗余信号智能测试系统与方法》的中国实用新型专利公开了一种时间同步设备时间基准冗余信号智能测试系统与方法，系统包括GPS/北斗天线接收器、运行测试分析管理程序的管理机以及通过通讯链路连接管理机实现程控的时间频率标准源、时标脉冲测试设备、IRIG-B码测试设备，可以在无须人工干预的情况下，简便而有效地对时间同步设备外部基准冗余信号切换的功能和性能进行有效的智能化测试。

在同步时钟的测试中，需要进行一些特定的测试，如在特定时间段内的运行状况、闰秒发生时的运行状况、夏令时发生时的运行状况等。目前没有专用的IRIG-B000码模拟器，能发出IRIG-B000码的装置有同步时钟，但同步时钟以GPS、北斗、IRIG-B000码为时间基准源，输出为UTC(Coordinated Universal Time，协调世界时)时间或者本地时间，不能以任意时间点作为装置运行的起点，也不能模拟闰秒的发生和夏令时的发生。

发明内容

本发明针对上述现有技术中存在的问题，提供一种基于MAX10平台的IRIG-B000码模拟装置，该装置可以以任意时间点作为运行起点，也可以模拟闰秒发生时刻和/或夏令时发生时刻，从而满足测试同步时钟特点时间段、闰秒发生时刻和/或夏令时发生时刻的运行状况测试需求。

本发明还通过对晶振秒脉冲累积误差的修正，解决IRIG-B000码模拟装置的稳定性问题。

为了解决上述技术问题，本发明采用的技术方案如下：

一种IRIG-B000码模拟装置，由配置端口、逻辑控制芯片、输出端口和隔离电源组成，其中：

所述配置端口接收配置报文，将所述配置报文进行电平转换并隔离后发送给所述逻辑控制芯片；

所述逻辑控制芯片接收到所述配置报文后，解析出配置信息，并进行相对应的配置，配置完成后进行IRIG-B000码的编码；

通过所述输出端口向外发送IRIG-B000码；

所述隔离电源为整个装置供电。

根据本发明的另一方面，还提供了一种IRIG-B000码模拟装置，包括配置端口、逻辑控制芯片、输出端口和隔离电源，其特征在于：还包括秒脉冲误差修正模块，其中，

通过所述输出端口向外发送IRIG-B000码；

所述秒脉冲误差修正模块接收外部参考源为基准，对晶振秒脉冲信号进行修正，消除晶振秒脉冲信号的累计误差。

进一步的，所述秒脉冲误差修正模块包括GPS接收机、恒温晶振、修正单元，以所述GPS接收机的GPS秒脉冲为外部参考源、以所述恒温晶振为时钟源，所述修正单元添加或者删减所述晶振秒脉冲的分频脉冲个数实现对所述晶振秒脉冲的修正。

进一步的，所述输入接口由RS485接口和多模光纤接口组成。

进一步的，所述逻辑控制芯片是MAX10芯片，所述MAX10芯片由时钟源模块、UART模块、配置语句解析模块、时间标志模块、IRIG-B000码控制位模块、秒分频器模块、RTC模块、一天中的秒数模块、一年中的天数模块、时钟分频器模块、数据格式转换模块、IRIG-B000编码器模块组成。

进一步的，所述时钟源模块接收到恒温晶振，恒温晶振的时钟输入到PLL锁相环，设置PLL锁相环的倍频系数，输出对应的时钟频率。

进一步的，所述UART模块由接收单元、波特率发生器和发送单元组成，其中：

所述波特率发生器为所述接收单元和所述发送单元提供通讯所需的时钟；所述接收单元接收配置报文，将其转换为并行数据；所述发送单元接收配置完成的报文，将其转换为串行数据。

进一步的，所述配置语句解析模块解析时间信息、时区信息、闰秒信息、夏令时信息。

进一步的，所述时间标志模块包括闰秒控制器、夏令时控制器、闰年控制器、时区控制器。

进一步的，所述IRIG-B000码控制位模块包括闰秒预告位、闰秒标志位、夏令时预告位、夏令时标志位、时区、时间质量，根据所述时间标志模块中的信息，获得相应的标志位，并把所述标志位信息填写到相应的寄存器中。

进一步的，所述IRIG-B000编码器模块包括码元寄存器、码元数控制器和秒脉冲准时延，所述码元寄存器读取所述IRIG-B000码控制位模块、一天中的秒数模块、数据格式转换模块中的数据，并将数据填入到相应的码元寄存器中；所述秒脉冲准时延即提取所述秒分频器模块中的秒脉冲上升沿；IRIG-B000编码器模块根据所述码元数控制器和码元寄存器中的值按顺序发送IRIG-B000码。

本发明公开了一种IRIG-B000码模拟装置，此装置由配置端口、隔离电源、输出端口、MAX10芯片构成，本装置可以以任意时间点作为运行起点，满足测试同步时钟特定时间段的运行状况测试需求；本装置可以模拟闰秒发生时刻，满足测试同步时钟在闰秒发生时刻运行状况的测试需求；本装置可以模拟夏令时发生时刻，满足测试同步时钟在夏令时发生时刻的测试需求。通过应用Altera最新型的FPGA系列，成本低、集成度高、电路设计简单。

本发明还公开了一种IRIG-B000码模拟装置，该装置以GPS卫星秒脉冲信号作为外部参考源、以内部恒温晶振作为时钟源。为了修正晶振秒脉冲的累计误差，本发明根据数字锁相原理，利用GPS卫星秒脉冲来修正晶振秒脉冲，从而实现了该模拟装置的高稳定性。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。说明书附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。显而易见地，下面描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了根据本发明实施例一的IRIG-B000码模拟装置结构框图；

图2示出了基于本发明实施例一的IRIG-B000码模拟装置的MAX10芯片结构框图；

图3进一步示出了基于本发明实施例一的IRIG-B000码模拟装置的MAX10芯片结构框图；

图4示出了根据本发明实施例二的IRIG-B000码模拟装置结构框图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

需要说明的是，在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可以理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名词的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”或“包括”为一开放式用语，故应解释成“包含但不限定于”。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明书的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。

为便于对本发明实施例的理解，下面将结合附图以几个具体实施例为例做进一步的解释说明，且各个附图并不构成对本发明实施例的限定。

实施例一、一种IRIG-B000码模拟装置。

图1为本发明实施例一的IRIG-B000码模拟装置结构框图，本发明实施例将结合图1进行具体说明。

如图1所示，本发明实施例提出一种IRIG-B000码模拟装置100，由配置端口101、逻辑控制芯片104、输出端口103和隔离电源102组成，其中：

所述配置端口101接收配置报文，将所述配置报文进行电平转换并隔离后发送给所述逻辑控制芯片104；

所述逻辑控制芯片104接收到所述配置报文后，解析出配置信息，并进行相对应的配置，配置完成后进行IRIG-B000码的编码；

通过所述输出端口103向外发送IRIG-B000码；

所述隔离电源102为整个装置供电。

本发明实施例中优选的，所述逻辑控制芯片105是MAX10芯片。当然，这里的逻辑控制芯片105并不局限于MAX10芯片，可以是任意类型的FPGA或者CPLD，只要是可以实现本发明所述电路逻辑控制的集成芯片或功能模块的组合均可，并不构成对本发明的限制。

所述隔离电源102为整个平台提供电源，隔离前端电源为所述配置端口101的隔离前端电路和所述输出端口103的隔离前端电路供电，隔离后电源为所述配置端口101的隔离后端电路、所述输出端口103的隔离后端电路及所述MAX10芯片104供电。所述配置端口101接收配置报文，将所述配置报文由RS232电平转化为TTL电平，并隔离后发给所述MAX10芯片104；所述MAX10芯片104接收到所述配置报文后，解析出配置信息，并进行相对应的配置，配置完成后进行IRIG-B000码的编码。最后通过所述输出端口发送出去。

如图1中的所述配置端口101所示，所述配置端口101由MAX232芯片和光电耦合器组成，所述配置端口101通过MAX232芯片将配置报文由RS232电平信号转化为TTL电平信号，为了提高装置工作的可靠性，并用光电耦合器进行光电隔离。由于光耦的输入端属于电流型工作的低阻元件，因而具有很强的共模抑制能力，在装置数字通信及实时控制中作为信号隔离的接口器件，可以大大增加装置工作的可靠性。

如图1中的所述输出端口103所示，所述输出端口103有两种类型，RS485接口和多模光纤接口。所述输出端口103并不局限于本发明实施例中所优选的RS485接口和多模光纤接口。所述MAX10芯片104完成IRIG-B000码模拟编码后即可以通过所述输出端口103向外发送IRIG-B000码。

本发明实施例中优选的，所述隔离电源102，是直流3.3V输入、直流3.3V输出。

本装置100可以以任意时间点作为运行起点，满足测试同步时钟特定时间段的运行状况测试需求；本装置100可以模拟闰秒发生时刻，满足测试同步时钟在闰秒发生时刻运行状况的测试需求；本装置100可以模拟夏令时发生时刻，满足测试同步时钟在夏令时发生时刻的测试需求。

图2示出了基于本发明实施例一的IRIG-B000码模拟装置的MAX10芯片结构框图，下面的实施例将结合图2进行具体说明。

如图2所示，所述MAX10芯片由时钟源模块205、UART模块201、配置语句解析模块202、时间标志模块203、IRIG-B000码控制位模块204、秒分频器模块209、RTC(Real-TimeClock，实时时钟)模块206、一天中的秒数模块207、一年中的天数模块210、时钟分频器模块208、数据格式转换模块211、IRIG-B000编码器模块212组成。

本发明实施例中优选的，所述秒分频器模块209是为了生成秒脉冲，所述秒脉冲前20ms为高电平，后80ms为低电平，因为系统时钟为100MHz，所以每100M个时钟周期为1s，即在前20M个时钟周期内为高电平，后80M时钟周期为低电平，依次重复既可以生成秒脉冲。

本发明实施例中优选的，所述时钟分频器模块208是为了生成10k的时钟，用于IRIG-B000的编码，因为系统时钟为100MHz，所以分频系数为10000，可以选择在前5000个时钟周期内为高电平，后5000个时钟周期为低电平，依次重复即可以生成10k时钟；在其他实施例中，也可以选择前1至9999个时钟周期内为高电平，后9999至1个时钟周期内为低电平，并不影响本发明的目的的实现。这里以10k时钟为例，是因为10k时钟是IRIG-B000码编码时时钟频率的10倍，方便对IRIG-B000码编码，便于计算。当然，在其他实施例中，如果所述IRIG-B000码编码时时钟频率改变，则可以相应的选择合适的时钟。

本发明实施例中优选的，所述一天中的秒数模块207用于计算当前秒是一天中的多少秒。按着公式：3600*时+当前秒，计算所得即为当前秒，SBS(一天中的天数)值。

本发明实施例中优选的，所述一年中的天数模块210用于计算当前天是一年中的第多少天。首先将每个月的每天是一年中的多少天存入到寄存器AllDay中，在使用的时候，通过查表法查出当前年、月、日对应的是一年中的第多少天。需要特别注意的是闰年的二月是29天，全年天数为366天，平年的二月是28天，全年的天数是为365天。

本发明实施例中优选的，所述数据格式转换模块211的作用是将年、月、总天数、时、分、秒从二进制数格式转化为BCD码格式。转换原理为查表法，年最多只取低个位和百位，最大值为99；月最大值为12；总天数为闰年的天数，最大值为366；时最大值为23；分最大值为59；秒在正闰秒时值最大为60，因此只需要列举0-366的二进制数对应的BCD码，并存入二进制转BCD码寄存器中。根据当前的二进制格式的年、月、总天数、时、分、秒，通过查表既可以得到BCD码格式的年、月、总天数、时、分、秒。

图3进一步示出了基于本发明实施例一的IRIG-B000码模拟装置的MAX10芯片结构框图，下面的实施例将结合图3进行具体说明。

MAX10芯片负责逻辑设计，由时钟源模块、UART模块、配置语句解析模块、时间标志模块、IRIG-B000码控制位模块、秒分频器模块、RTC模块、一天中的秒数模块、一年中的天数模块、时钟分频器模块、数据格式转换模块、IRIG-B000编码器模块组成。

如图3-1所示，所述UART模块为全双工通信，由发送单元、接收单元、波特率发生器组成。所述波特率发生器为所述接收单元和所述发送单元提供通讯所需的时钟；所述接收单元接收配置报文，将其转换为并行数据；所述发送单元，是接收配置完成的报文，将其转换为串行数据。

所述波特率发生器本质上是一个分频器，具体措施是通过一个计数器实现。本发明实施例中采用16倍频采样的方案，既采用时钟频率是波特率的16倍。在其他实施例中，也可以采用其他倍频系数，只要该系数是16的倍数即可。配置端口的波特率是9600Bps，系统时钟为100MHz。则采样时钟即为9600×16＝153600，波特率对系统时钟的分频系数为652，每一个计数周期内在0至325为高电平，326至651为低电平，这样即生成UART所需时钟。

所述接收单元为了提高提供UART的抗干扰能力，采用最大似然判决，其方法为UART的时钟为波特率的16倍，则对于UART数据的每个bit都会有16个采样值，采样值超过8次的电平逻辑值即为此bit的值。接收单元从捕捉到数据的Start位开始，其后的八位数据为Data位，最后接收到Stop位，一个数据接收完成，并进行串并转换。

所述发送单元的功能实际上就是对并行数据的缓冲，并进行并串转换，最后将数据输出，功能、原理和接收单元相同。

如图3-2所示，所述配置语句解析模块需要解析时间信息、时区信息、闰秒信息、夏令时信息。其原理为在系统复位后处于起始状态，一旦检测到帧起始位，既进入判断状态；判断状态判断出此报文为看门狗配置报文，即进入接收状态；进入到接收状态后，接收相应信息，储存到对应的寄存器中，当接收到帧结束符时，此帧报文接收结束，并返回至起始状态，准备解析下一帧报文。

如图3-3所示，所述时间标志模块包括闰秒控制器、夏令时控制器、闰年控制器、时区控制器。时间标志模块接收到配置信息，对配置信息进行处理。先判断闰秒是否发生，如果发生闰秒，确定发生的时刻，并生成相对应的标志；接着判断夏令时是否发生，若果发生夏令时，确定发生的时刻，并生成相应的标志；接着判断是否发生闰年，并生成相应的标志；接着判断时区，并生成相应的标志。

如图3-4所示，所述IRIG-B000码控制位模块主要包括闰秒预告位、闰秒标志位、夏令时预告位、夏令时标志位、时区、时间质量。根据时间标志模块中的信息，即可获得相应的标志位，并把标志位信息填写到相应的寄存器中即可。

如图3-5所示，所述时钟源模块接收到高稳定性的恒温晶振，恒温晶振的时钟为10MHz，输入到PLL锁相环，将PLL锁相环的倍频系数设置为10，则输出的时钟即为100MHz。

如图3-6所示，所述RTC模块为系统的实时时钟维护模块，通过系统时钟、秒脉冲以及配置报文中的起始时间来维护时间信息。其工作原理为：通过配置报文设置好起始时间后，秒脉冲上升沿每到来一次，秒计时器加1，如果没有闰秒，秒计数器到59，秒脉冲再次到来，秒清零，分进位；如果为正闰秒，秒计数器到60，秒脉冲上升沿再次到来，秒清零，分进位；如果为负闰秒，秒计数器到58，秒脉冲上升沿再次到来，秒清零，分进位，分进位后，分计数器加1。当分计数器为59，秒计数器为59，秒脉冲上升沿再次到来，秒计数器清零，分计数器清零，时进位，时进位后，时计数器加1。日、月、年的进位原理和秒、分、时进位原理相同，需要特别注意每个月的天数各有不同，尤其是二月，闰年29天，平年28天。

如图3-7所示，所述IRIG-B000编码器模块包括码元寄存器、码元数控制器和秒脉冲准时延，所述码元寄存器通过读取所述IRIG-B000码控制位模块、所述一天中的秒数模块、所述数据格式转换模块中的数据，并将数据填入到相应的所述码元寄存器中。所述秒脉冲准时延即提取所述秒分频器模块中的秒脉冲上升沿，其原理为开两个寄存器reg0、reg1，将秒脉冲的值赋给reg0寄存器，再延迟一个时钟周期将reg0寄存器中的值赋给reg1寄存器。当reg0寄存器中的值为1，reg1寄存器中的值为0的时刻，即为秒脉冲的准时延。所述码元数控制器是利用10k时钟和秒脉冲准时延来控制的，用10k时钟作为触发时钟，每过100个时钟周期，码元数加1，当秒脉冲准时延到来时，对码元数清零。至此所述IRIG-B000编码器模块即可以根据所述码元数和所述码元寄存器中的值按顺序发送IRIG-B000码。

实施例二、一种IRIG-B000码模拟装置。

图4为本发明实施例二的IRIG-B000码模拟装置结构框图，本发明实施例将结合图2进行具体说明。

如图2所示，本发明实施例提出一种IRIG-B000码模拟装置100，包括配置端口101、逻辑控制芯片104、输出端口103和隔离电源102，还包括秒脉冲误差修正模块401，其中：

通过所述输出端口103向外发送IRIG-B000码；

所述秒脉冲误差修正模块401接收外部参考源为基准，对晶振秒脉冲信号进行修正，消除晶振秒脉冲信号的累计误差。

本发明实施例中优选的，所述秒脉冲误差修正模块401包括GPS接收机、恒温晶振、修正单元，以所述GPS接收机的GPS秒脉冲为外部参考源、以所述恒温晶振为时钟源，所述修正单元添加或者删减所述晶振秒脉冲的分频脉冲个数实现对所述晶振秒脉冲的修正。

本发明实施例中优选的，所述逻辑控制芯片是MAX10芯片，所述MAX10芯片由时钟源模块、UART模块、配置语句解析模块、时间标志模块、IRIG-B000码控制位模块、秒分频器模块、RTC模块、一天中的秒数模块、一年中的天数模块、时钟分频器模块、数据格式转换模块、IRIG-B000编码器模块组成。

下面首先对所述恒温晶振秒脉冲误差进行分析：

所述恒温晶振的频率经PLL(Phase Locked Loop，锁相环)倍频后，输出的高频信号经分频电路分频可得到晶振秒脉冲。设所述恒温晶振倍频后的频率为f，周期为T，则所述恒温晶振秒脉冲可由下式得到：

t_i＝n_iT i＝1，2，…，n (1)

式中：n_i为晶振信号的计数值。

因为恒温高精度晶振具有很高的短期频率稳定度和频率温度稳定度，晶振频率在短时间内可保持不变，工业级FPGA中的PLL的频率稳定度也很高，所以晶振秒脉冲的随机误差很小。

考察n个晶振秒脉冲序列t₁，t₂，…，t_n，设第1个秒脉冲t₁与协调世界时间(UTC)的初始偏差为a，每秒时间间隔误差为b，每个秒脉冲对应的误差分别为u₁，u₂，…，u_n(因其随机误差较小，这里仅需分析累计误差)，标准秒脉冲为t₀，则有：

u_i＝t_i-t₀＝a+bi i＝1，2，…，n (2)

由式(2)可见，晶振秒脉冲在初始阶段，即i值较小时，其误差较小，但对于较长时间后的晶振秒脉冲，即i值较大时，则存在较大的累计误差。

而对于GPS秒脉冲的误差分析如下：

所述GPS接收机正常工作时，GPS秒脉冲的误差服从均值为u的正态分布，与UTC相比存在u的均值和σ左右的抖动，从一段时间来看，GPS秒脉冲并不存在误差的累积。设GPS接收机输出的GPS秒脉冲与UTC的误差为ε，ε属于随机误差且服从均值为u的正态分布，取样本数为N，则有：

ε～N(u,σ²) (3)

不同档次的GPS接收机u和σ的数值大小不同。实验得出MediaTek的接收机FGPMMOSL1均值为180ns(u)，标准差为30ns(1σ)。参数表示GPS秒脉冲误差除去均值后落于1σ范围(30ns)内的慨率为0.6828；落于2σ范围(60ns)内的慨率为0.9546；落于3σ范围(90ns)内的慨率为0.9974。

考察n个GPS秒脉冲序列t₁，t₂，…，t_n，设每个秒脉冲对应的随机误差分别为ε₁，ε₂，…，ε_n，标准秒脉冲为t₀，则有：

ε_i-u＝t_i-t₀ i＝1，2，…，n (4)

由式(4)得随机误差平均值为：

由于当时n→∞，有所以有：

可见GPS秒脉冲距UTC存在固定偏移和随机抖动，不同档次的接收机具有不同的均值和标准差。在样本时间足够长时，GPS秒脉冲的误差没有累积，始终在均值u的附近抖动。可以利用这个特性来检测并校正晶振秒脉冲的累计误差。

本发明实施例中，从一段时间来看，GPS秒脉冲的误差没有累积，始终在均值u的附近抖动，均方差为30ns；而晶振秒脉冲的误差会累积，但连续两秒内输出频率的差值很小(10^-12量级)。根据晶振秒脉冲短期频率稳定度高以及GPS秒脉冲没有累积误差的特性，在短期时间内输出晶振秒脉冲，长期时间内利用GPS秒脉冲的累积误差为零的特性不断修正晶振秒脉冲，使得晶振秒脉冲的误差没有累积。最后，利用算法的特性，补偿输出晶振秒脉冲的均值u，从而得到更高精度的晶振秒脉冲。

为了修正晶振秒脉冲的累计误差，本发明实施例根据数字锁相原理，利用GPS秒脉冲来修正晶振秒脉冲，通过所述秒脉冲误差修正模块401，以GPS秒脉冲信号为基准，采用添加或删减晶振秒脉冲的分频脉冲个数的方法来实现对晶振秒脉冲的修正，从而使得最后输出的晶振秒脉冲与UTC的固定偏移为0，并且标准差能得到很大程度的改善，即使GPS秒脉冲出现较大的抖动，输出的晶振秒脉冲也能保持稳定，得到的晶振秒脉冲落于100ns内的概率几乎为100％。

本发明实施例中其他模块和操作如实施例一中所述，在此不再赘述。

本发明可以带来这些有益的技术效果：本发明实施例公开的IRIG-B000码模拟装置，通过应用Altera最新型的FPGA系列，成本低、集成度高、电路设计简单。该模拟装置可以以任意时间点作为运行起点，满足测试同步时钟特定时间段的运行状况测试需求；本装置可以模拟闰秒发生时刻，满足测试同步时钟在闰秒发生时刻运行状况的测试需求；本装置可以模拟夏令时发生时刻，满足测试同步时钟在夏令时发生时刻的测试需求。进一步的，本发明还通过对恒温晶振秒脉冲进行修正，能够得到更高稳定性的IRIG-B000码模拟装置。

本领域普通技术人员可以理解：附图只是一个实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种IRIG-B000码模拟装置，包括配置端口、逻辑控制芯片、输出端口和隔离电源，其特征在于：还包括秒脉冲误差修正模块，其中，

通过所述输出端口向外发送IRIG-B000码；

所述秒脉冲误差修正模块接收外部参考源为基准，对晶振秒脉冲信号进行修正，消除晶振秒脉冲信号的累计误差；

所述秒脉冲误差修正模块包括GPS接收机、恒温晶振、修正单元，以所述GPS接收机的GPS秒脉冲为外部参考源、以所述恒温晶振为时钟源，所述修正单元添加或者删减所述晶振秒脉冲的分频脉冲个数实现对所述晶振秒脉冲的修正；

所述配置端口由MAX232芯片和光电耦合器组成，所述配置端口通过MAX232芯片将配置报文由RS232电平信号转化为TTL电平信号；

所述逻辑控制芯片是MAX10芯片，所述MAX10芯片由时钟源模块、UART模块、配置语句解析模块、时间标志模块、IRIG-B000码控制位模块、秒分频器模块、RTC模块、一天中的秒数模块、一年中的天数模块、时钟分频器模块、数据格式转换模块、IRIG-B000编码器模块组成；

所述配置语句解析模块解析时间信息、时区信息、闰秒信息、夏令时信息；

所述时间标志模块包括闰秒控制器、夏令时控制器、闰年控制器、时区控制器；

所述IRIG-B000码控制位模块包括闰秒预告位、闰秒标志位、夏令时预告位、夏令时标志位、时区、时间质量，根据所述时间标志模块中的信息，获得相应的标志位，并把所述标志位信息填写到相应的寄存器中；

所述RTC模块为系统的实时时钟维护模块，通过系统时钟、秒脉冲以及配置报文中的起始时间来维护时间信息。

2.根据权利要求1所述的IRIG-B000码模拟装置，其特征在于：所述时钟源模块接收到恒温晶振，恒温晶振的时钟输入到PLL锁相环，设置PLL锁相环的倍频系数，输出对应的时钟频率。

3.根据权利要求2所述的IRIG-B000码模拟装置，其特征在于：所述UART模块由接收单元、波特率发生器和发送单元组成，其中：

4.根据权利要求3所述的IRIG-B000码模拟装置，其特征在于：所述IRIG-B000编码器模块包括码元寄存器、码元数控制器和秒脉冲准时延，所述码元寄存器读取所述IRIG-B000码控制位模块、一天中的秒数模块、数据格式转换模块中的数据，并将数据填入到相应的码元寄存器中；所述秒脉冲准时延即提取所述秒分频器模块中的秒脉冲上升沿；IRIG-B000编码器模块根据所述码元数控制器和码元寄存器中的值按顺序发送IRIG-B000码。