CN202217149U

CN202217149U - 高精度电力时间同步装置

Info

Publication number: CN202217149U
Application number: CN2011201378461U
Authority: CN
Inventors: 肖进生; 佘春涛; 冯昕; 王恕恒; 邱丹
Original assignee: CHENGDU ZHIDA POWER AUTOMATION CO LTD
Current assignee: CHENGDU ZHIDA POWER AUTOMATION CO LTD
Priority date: 2011-05-04
Filing date: 2011-05-04
Publication date: 2012-05-09
Anticipated expiration: 2021-05-04

Abstract

一种高精度电力时间同步装置，通过使用脉冲计数的方式调节精度，模拟出晶振的输出特征，从而提高频率输出的稳定性；在失去卫星信号之后，还可以在相当长一段时间内提供稳定准确的时钟输出，保证各系统时钟能继续保持同步和精准，极大提高各装置及智能操作箱的安全性与可靠性，解除系统运行的安全隐患，提高事故分析的准确度。

Description

高精度电力时间同步装置

技术领域

本实用新型涉及电力系统的时间同步系统设备。

背景技术

随着变电站自动化水平的提高，在综自变电站中计算机监控系统、微机保护装置、微机故障录波装置以及各类数据管理机得到了广泛的应用，而这些自动装置的配合工作需要有一个精确统一的时间。当电力系统发生故障时，既可实现全站各系统在统一时间基准下的运行监控和事故后故障分析，也可以通过各保护动作、开关分合的先后顺序及准确时间来分析事故的原因及过程。随着电网的日益复杂、装机容量的提高和电网的扩大，提供标准时间的时钟基准成为电厂、变电站乃至整个电力系统的迫切需要，时钟的统一是保证电力系统安全运行，提高运行水平的一个重要措施，是综自变电站自动化系统的最基本要求之一。

电力时间同步系统很好地解决变电站统一时间基准的问题，实现站内甚至站间的准确对时，目前已经成为最佳的对时方案，也是技术发展的必然趋势。

电力系统时间同步设备基本结构见图1。

GPS/BD-全球卫星同步系统/北斗卫星同步系统接收模块

OCXO-恒温振动器

FPGA/CPLD-现场可编程逻辑阵列/复杂可编程逻辑器件

DAC-数模转换器

CPU-中央处理器

其原理是通过GPS或北斗的秒脉冲来校正恒温晶振的输出频率，而校正是通过CPU对DAC输出电压的控制实现的。如果以压控范围为±1ppm，使用8位DAC，那它的调节精度为(1ppm×2)/256＝0.0078125ppm。这种压控调节法最大的优点是对频率的调节精度很高。

实用新型内容

本实用新型的目的是提供一种高精度电力时间同步装置，通过使用脉冲计数的方式调节精度，模拟出晶振的输出特征，其特征在于不使用DAC进行精度调节，通过FPGA/CPLD对时序处理实现对秒脉冲的精确调整。不仅可以调节精度，而且还可以模拟出晶振的抖动规律，从而提高频率输出的稳定性。在失去卫星信号之后，还可以在相当长一段时间内提供稳定的时钟输出，保证各系统时钟能继续保持同步和精准，极大提高各装置及智能操作箱的安全性与可靠性，解除系统运行的安全隐患，提高事故分析的准确度。

本实用新型的目的是这样达到的：

电力时间同步系统没有采用传统的压控调节方式，而采用全数字化的设计理念，通过改变计数脉冲个数的方式调节精度。系统没有使用DAC芯片，这样可以减少一个引入误差的环节。同时数字化使的有用信息可以进行存储和处理，数字锁相，数字滤波等高新技术均能得到应用。

系统原理及结构示意图(图2)。

GPS/BD-全球卫星同步系统/北斗卫星同步系统接收模块，产生准确的秒脉冲。

OCXO-恒温振动器，其频率范围10-200MHz，为系统提供高精度的频率基准源。

FPGA/CPLD-现场可编程逻辑阵列/复杂可编程逻辑器件，通过它来实现各种逻辑和时序运算。

CPU-中央处理器。

GPS/BD接收模块会每秒钟产生一个秒脉冲(即1pps)，秒脉冲送入FPGA/CPLD，当一个秒脉冲来到时，FPGA/CPLD利用OCXO的时钟对其进行计数，如果使用50MHz的OCXO，其计数的理论值为500000个，但因为OCXO是会有抖动的，所以实际值会在理论值附近抖动，本实用新型就是通过调节这个值来进行精度调整的。在对秒脉冲进行计数后，FPGA/CPLD会把计数值通过BUS总线传送给CPU，进行存储，存储深度可以设置为30-120s。深度越深，那记录的晶振抖动特性会越准确，但反应速度就会越迟钝，这需要在实践中进行平衡。到此，晶振的特性已经通过CPU存储到了RAM中，并且不断的更新。当卫星信号失去时，CPU将会把存储的数据反送给FPGA/CPLD，当OCXO计数值等于CPU传送的值后产生秒脉冲，如果CPU存储深度为30s，那将有30个值将依次循环作为OCXO计数的比较值。

下面介绍一下FPGA/CPLD的逻辑时序处理的基本原理。

Counter-计数单元

Control、compare-控制比较单元

Com-通讯单元

1ppsout-秒脉冲输出单元

如图3，两个秒脉冲上升沿之间的时间为1秒，通过计数单元在1秒钟内对OCXO脉冲进行计数，计数结果通过控制比较单元产生，再由通讯单元传送到CPU进行存储。计数值代表一秒钟内晶振输出的脉冲个数，如果晶振为128MHz，那脉冲个数的理论值就为128M个。但实际中晶振并非完全稳定，所以这个值是会有正负偏差，这种偏差正反应了晶振输出的特征，在一定时间内记录下这些值，就能还原晶振的输出特性。

在有标准秒脉冲时，系统会将每次的计数值传送给CPU进行存储，并不断刷新，所以存储单元保留的总是最近的数据。存储单元的深度可以设置，如果设置为30，那表示存储单元里有30个数据，记录了最近30秒的计数值。

当系统因为某种原因失去标准时钟源后，控制器将根据最近存储的脉冲数据完全还原最近30秒的输出，还原其输出特征，使守时精度更高，稳定性更好。

如果用128MHz恒温晶振，那它的调整精度为1/128MHz＝0.0078125ppm，加上对其输出特征的还原，在使用同等性能晶振的情况下，本实用新型长时间守时精度会更高。

同时，因为系统完全是通过计数值来输出秒脉冲的，所以对于延时补偿会更加的灵活，简单。这里的延时是指标准秒脉冲到达授时设备处理器的时间。它可能是芯片、光耦输出产生的延时，也可能是传输介质产生的延时，如光纤、同轴电缆等，还有可能是授时设备在接收过程中软硬件产生的延时。系统可以通过人工配置，在原有计数值的基础上进行相应的增减来实现对延时的补偿，其调整的精度为0.0078125ppm(在128MHz晶振的情况下)。

本实用新型的优点是：

1、能还原晶振的输出特征，守时精度更高；

2、对恒温晶振的要求更低，成本也就更低；

3、延时补偿更加简单和准确。

附图说明

图1方框图

图2原理及结构示意图

图3工作原理示意图

具体实施方式

JBK-3311卫星同步时钟采用MotorolaM12系列接收模块，将接收到的全球卫星定位系统时间转换为用于电力、通讯等设备的对时信号，包括无源脉冲(空接点)、有源脉冲、IRIG-B码直流、RS485串口、RS232串口，NTP网络等。

JBK-3311卫星同步时钟可带8个插件，包括卫星接收插件1块、电源插件1块、系统告警插件1块、输出插件5块。5个插件用户可以根据需求自由配置。

其核心为卫星接收插件，本实用新型就是在这个插件里实现的。CPU为ARM7LPC2292，负责管理各插件，与卫星模块通讯，对延时补偿，时间校对，时间同步等进行控制协调。

选用FPGA作为辅助处理器，负责时钟的同步，校对等对处理时间要求严格的任务，其延时通常在纳秒级。

GPS/北斗接收模块为卫星接收器，接收信号，产生标准的时钟源信号，作为整个系统的基准。

本实用新型通过硬件描述语言，将控制逻辑集成到FPGAXC3S100E中。

此设备已经通过国家检测中心检测，符合中华人民共和国电力行业标准《电力系统的时间同步系统第1部分：技术规范》要求，已在各变电站正式运行。

Claims

1.一种高精度电力时间同步装置，通过使用脉冲计数的方式调节精度，模拟出晶振的输出特征，其特征在于不使用DAC进行精度调节，通过FPGA/CPLD对时序处理实现对秒脉冲的精确调整。

2.如权利要求1所述的同步装置，其特征在于：GPS/BD接收模块会每秒钟产生一个秒脉冲，秒脉冲送入FPGA/CPLD，当一个秒脉冲来到时，FPGA/CPLD利用OCXO的时钟对其进行计数，在对秒脉冲进行计数后，FPGA/CPLD会把计数值通过BUS总线传送给CPU，进行存储，当卫星信号失去时，CPU将会把存储的数据反送给FPGA/CPLD。