CN103076737A - 基于乒乓缓冲和消息机制的高精度gps分布式授时方法 - Google Patents

Abstract

本发明提出一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，以硬件对时的精确时钟同步策略来实现空间遥操作系统中各专用设备之间的时钟同步。以GPS卫星同步时钟作为时钟源，利用秒脉冲周期性地给各专用设备对时。时间信息处理完全在FPGA内部完成，既不影响各专用设备的时间同步精度，又不干预专用设备应用程序正常工作。本发明授时时源还支持IRIG-B码授时，IRIG-B型码的时帧速率为1帧/s，可传递100位的信息。B型码经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时间信息及控制功能信息，其同步精度可达几十纳秒量级。

Description

基于乒乓缓冲和消息机制的高精度GPS分布式授时方法

技术领域

本发明属于GPS分布式授时系统，具体涉及一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，尤其涉及一种基于乒乓缓冲和消息通知的读写缓存控制机制。

背景技术

空间遥操作系统由分布于不同计算机的多个单元组成，为保证遥操作系统和操作对象系统之间协同工作，确保遥操作指令的一致性和连续性，同时为了测量各个环节产生的时延及大小其变化情况，各环节之间的时间同步精度需要达到1ms。采用传统的网络授时技术(NTP，Network Time Protocal)，在局域网内，其时间准确度为10ms，广域网约为1s，远不能满足时延测量精度及时间同步精度要求。另外，作为系统运行平台的Windows操作系统是非实时多任务操作系统，其时钟存在较大的时间漂移率及时间累积误差，测试结果表明，误差达24ms/h。Windows操作系统调度的时间延迟不确定性受多种因素影响，守时性较差，很难获取得较高精度的时间同步效果。

当前，国内外实现精确时钟同步的方法采用纯软件方法居多，软件方法必须考虑时钟同步过程中的网络传输延时、软件算法延时和时钟漂移3个主要因素。同步精度受网络负载和CPU负载影响，还存在网络传输中误码率的问题，且需要频繁地进行时钟漂移补偿，从而会增加CPU占用量。也可采用有软硬件混合的方法来实现时钟同步，其算法表明该方法占用网络带宽较多。时钟同步方法若用FPGA实现的，由于涉及到以太网，还需解决网络通信与被授时设备工作的时间冲突问题；由于这种方法仍然采用Windows操作系统作为双方的控制核心，授时期间会影响被授时设备的正常工作，另外系统响应时间延迟等因素也会影响被授时设备获取最终的时间同步精度。

高精度授时系统取决于两个因素：准确标准的时间源、较高频率的时钟更新速度。

发明内容

要解决的技术问题

为了避免现有技术的不足之处，本发明提出一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，以硬件对时的精确时钟同步策略来实现空间遥操作系统中各专用设备之间的时钟同步。以GPS卫星同步时钟作为时钟源，利用秒脉冲周期性地给各专用设备对时。时间信息处理完全在FPGA内部完成，既不影响各专用设备的时间同步精度，又不干预专用设备应用程序正常工作。

技术方案

一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，其特征在于：采用的系统为GPS天线和与之连接的GPS授时中心机，以及安装在各上位机的PCI时统卡，具体步骤如下：

步骤1：GPS授时中心机上的TimeNav授时导航接收机模块接收GPS模拟信号，解码输出两路数字信号：NMEA-0183格式的串行导航、时间报文及秒脉冲信号，然后同步输出多路时间报文信息和秒脉冲信号，传到各用户设备的PCI时统卡中；所述多路的数目与用户设备的数目相等；

步骤2：PCI时统卡将信号转换为TTL电平信号，以解析出的时间报文信息作为时间计数器中年、月、日、时、分和秒的初始值；秒脉冲信号作为每秒起始信息，校准秒及以上的计数器；同时将秒脉冲信号分频得到20微秒计数脉冲；

步骤3：将精确同步后时间计数器的时间信息每20μs写入FPGA内部的两段缓存中；

所述写入方式为：只有其中一段缓存处于被写入状态，另一段则处于空闲状态，每20μs两段缓存的状态交换一次；

步骤4：当需要读取时，只读取处于空闲状态的缓存中的信息，在此过程中，只对另一缓存每20μs更新一次时间信息；

步骤5：当读操作结束时，FPGA会产生一个电平形式的消息标志位，调度器通知读取时间信息操作已完成，两段缓存的状态恢复成步骤3的情况；

当在步骤2中GPS卫星同步时钟意外断电或故障而引起的时间信息中断，FPGA内毫秒计数器计到1000ms时，置溢出标志位置1；若标志位置1之后5μs内没有检测到秒脉冲，则系统进入守时阶段，由时统卡的FPGA内部晶振产生模拟的秒脉冲作为计数模块的秒脉冲输入。

有益效果

本发明提出的一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，以硬件对时的精确时钟同步策略来实现空间遥操作系统中各专用设备之间的时钟同步。以GPS卫星同步时钟作为时钟源，利用秒脉冲周期性地给各专用设备对时。时间信息处理完全在FPGA内部完成，既不影响各专用设备的时间同步精度，又不干预专用设备应用程序正常工作。

本发明的时钟同步系统硬件部分由GPS天线、GPS授时中心机、安装在各上位机的PCI时统卡及连接电缆组成，如图1所示。选用的卫星同步时钟以美国全球定位系统(GPS)为时间基准，对时精度达0.5微秒，能够满足系统中各设备的对时要求。

本发明授时时源还支持IRIG-B码授时，IRIG-B型码的时帧速率为1帧/s，可传递100位的信息。B型码经译码后可获得1、10、100、1000c/s的脉冲信号和BCD编码的时间信息及控制功能信息，其同步精度可达几十纳秒量级。

附图说明

图1为GPS分布式授时系统结构框图；

图2为PCI时统卡FPGA模块结构图；

图3为时间计数器关系图；

图4为读写缓存模块结构图；

图5为上位机RTX测试程序流程图；

图6为定时器设定为100微秒，相邻两帧的时间间隔；

图7为定时器设定为100微秒，单机时间分辨率。

具体实施方式

现结合实施例、附图对本发明作进一步描述：

本发明的工作原理及实技术实现现步骤为：

1、GPS的中心机的功能为提供时源、保证同步，将一路模拟信号转化为多路数字信号输出。GPS授时中心机上的授时导航接收机模块接收GPS卫星发出的GPS模拟信号，解码输出两路数字信号。其中NMEA-0183串行导航和时间报文(其中$GPRMC段包含有了UTC日期和时间信息)，数据代码为ASCII码字符，同时还输出秒脉冲信号，该秒脉冲信号的TTL电平上升沿与UTC标准时间相差不超过80ns。此两路数字信号作为中心机上FPGA的输入，FPGA规整出多路一致的时间电文信息和秒脉冲（PPS），又作为各PCI时统卡的输入信号，从而确保各子系统时源的一致性和准确性。

2、由于中心机到PCI时统卡的距离为10m到50m不等，在连接电缆中的信号传输方式采用低压差分信号（LVDS），防止发生由于对各子用户设备传输距离不一致而导致信号衰减、不同步等问题。

3、PCI时统卡主要功能为完成电文解析，将连接电缆传输来的低压差分信号转换为TTL电平信号，并对秒脉冲进行捕获和分频。在时统卡的FPGA中解析出的时间电文信息（年月日时分秒）可作为时间计数器的初始值，秒脉冲信号（PPS）提供每秒起始信息，作为基准校准秒及以上的计数器。同时由时授时卡的晶体振荡器分频得到微秒级计数脉冲（本发明选用20μs）；然后将所有的时间信息存储到FPGA片内RAM中，20μs更新一次；各用户设备通过PCI总线将RAM中的时间信息读出。

4、应用硬件描述语言(Verilog HDL)，在PCI时统卡的FPGA内部设计串行时间报文及秒脉冲接收模块、内部守时功能模块、计数模块、数据存取模块及PCI总线本地控制逻辑模块，如图2所示。

1）GPS时间报文及秒脉冲接收模块

GPS卫星同步时钟输出的串行时间报文及秒脉冲对时信号均为TTL电平。时间报文及秒脉冲的输出频率都是每秒一次，时间报文的同步帧与秒脉冲的准时沿同时输出。

串行时间报文接收模块在专用设备开机时自动接收一帧时间报文，并以此作为该设备的基准时间；随后由秒脉冲接收模块提取秒脉冲的准时沿，进行周期性对时。当秒脉冲计数器接收到连续10个正常的PPS信号后，即认为GPS时源稳定，可开始正常工作。否则，认为GPS无信号，进入守时阶段，直到数够连续10个正常的PPS信号。

2）计数模块

计数模块包括年、月、日、时、分、秒、毫秒、20μs计数器。其中年、月、日、时、分、秒计数器由接收的串行时间报文作为其初始值，20μs计数脉冲由晶体振荡器分频得到，20μs计数器溢出信号作为毫秒的计数脉冲。当秒脉冲下降沿到来时，修改秒及以上的计数器，毫秒和20μs计数器清零。各时间计数器关系如图3所示。

3）FPGA内部守时模块

为防止在系统工作时由于GPS卫星同步时钟意外断电或故障而引起的时间信息中断，设计了守时功能模块。

由FPGA内部产生的秒脉冲比GPS卫星同步时钟输出的秒脉冲延时5μs。当FPGA内毫秒计数器计到1000ms时，置溢出标志位ms_of=1。若ms_of=1之后5μs内没有检测到秒脉冲，则认为卫星同步时钟断电或故障而没有输出秒脉冲。此时，进入守时阶段，由FPGA内部晶振产生模拟的秒脉冲作为计数模块的秒脉冲输入。

4）读写缓存模块

精确同步时钟的时间信息存储在FPGA内部的缓存RAM中，分别由输入控制器和输出控制器控制时间信息的写入和读出，调度器负责控制信号和数据间的消息交互，其构成如图4所示。时间信息的输入是每20μs写入一次。经过测试发现，时间信息写入缓存（耗时不到1μs）比上位机读出（耗时约10到15μs）快得多，因而本发明引入消息机制和乒乓缓冲，有效防止读写同一段缓冲时发生冲突，出现时间信息乱序等现象。

其原理为：取出RAM中两段缓存（A、B）用作乒乓缓冲

（1）当上位机要求未对缓存进行读操作时，时间信息每20μs依次写入缓存A、B，即A、B两段缓存的状态均在读和空闲两种状态间每20微秒切换一次，不同之处在于B滞后A20微秒；

（2）当上位机要求进行读取时间信息的操作时，输出控制器会查询两段缓存的状态，只有处于空闲状态的一段能被读；

（3）正在进行读取时间信息操作的那段缓存不再更新时间信息，只对另一段缓存每20μs更新一次时间信息；

（4）当读操作结束后，FPGA会产生一个电平形式的消息标志位，调度器通知读取时间信息操作已完成，恢复成步骤（1）的情况。

在引入这种乒乓缓冲和消息机制的读写控制的情况下，最坏情况是每次所读缓存段所得到的时间信息是约20μs以前的。另外，考虑到每次乒乓缓冲切换的因素，最终PCI总线输出的时间信息理论误差为20至40μs，误差在接受范围之内。

5）PCI本地控制逻辑模块

PCI总线是一种独立于处理器的局部总线。选用PLX公司的PCI9054作为总线接口芯片，它是32位/33MHz的通用PCI总线控制器，突发传输速率达132MB/s，本地总线支持复用/非复用的32位地址/数据。

用PLX公司自带的SDK对进行驱动程序开发，实现连接到PCI9054的软件接口，其基本功能包括设备的初始化、对端口的读写操作、中断的设置和响应及调用，以及对RAM的直接读写等。

5、开发上位机测试程序

考虑到系统的运行可靠性和时间测量精度，上位机应用程序选用RTX的高精度时钟定时器来进行测试，每次定时读取PCI总线的时间信息，其流程图如图5所示。

选用RTX三种类型时钟中的Clock_2，由RT_HAL提供，分辨率是1μs。

RTX的定时器是一个隐式线程，当定时器定时时间到达时RTSS会发出通知，线程接到通知后会调用在定时器创建时指定的处理程序。在时间分辨率测试软件中，RTX的HAL时钟周期设置为20μs，并创建了以Clock_2时钟为基准的定时器线程，负责读取PCI总线中的时间信息，Clock_2时钟的定时周期在程序中是可以设置的。

具体实施方式

1、硬件准备工作就绪，打开电源，等待约10秒，直到GPS授时中心机的PPS信号灯稳定（大约每一秒闪烁依次）。首先由GPS授时中心机上的TimeNav授时导航接收机模块接收GPS信号，解码输出时间报文、秒脉冲信号。此两路数字信号经过中心机上FPGA规整出多路一致的时间电文信息和秒脉冲信号（PPS）。

2、GPS中心机输出的时间电文信息和秒脉冲信号（PPS）通过连接电缆以低压差分方式传到各用户设备的PCI时钟卡中；

3、PCI时统卡将连接电缆传输来的低压差分信号转换为TTL电平信号，并对秒脉冲进行捕获和分频。在时统卡的FPGA中解析出的时间电文信息（年月日时分秒）作为时间计数器的初始值，秒脉冲信号提供每秒起始信息，校准秒及以上的计数器，同时PPS经过晶振器分频得到20微秒计数脉冲。

4、各计数器的时间信息经过输入控制器每20μs依次写入缓存A、B，即A、B两段缓存的状态均在被写入和空闲两种状态，每20μ秒切换一次。

5、在RTX操作系统下，启动时间分辨率测试软件，设置定时器次数为1200000、定时器周期为100微秒，表示在定时器函数中以100微秒的间隔读取PCI卡中的高精度时间信息，持续时间2min，点击“GPSwj.rtss”开启测试程序。

6、当定时器时间计到100微秒时，输出控制器会查询两段缓存的状态。例如，A段缓存处于空闲状态，B段缓存正处于写状态，输出控制器只会读取A段里的时间信息。

7、A段缓存正在进行读取时间信息操作，就不再更新时间信息。只对B段缓存每20μs更新一次时间信息。

8、读操作结束后，FPGA会产生一个电平形式的消息标志位，调度器通知读取时间信息操作已完成，定时次数累加，定时器重置并开启，缓存状态恢复成步骤4的状态。

9、循环步骤6到8，2分钟后，所读取的时间信息会自动记录到文件中，文件名为“TimeResolve.txt”；

10、利用Matlab软件处理“TimeResolve.txt”文件中的时间信息，对相邻两帧的高精度时间信息作差，记为相邻两帧时间的间隔；然后再对相邻两帧的时间间隔作差，即为单台计算机的时间分辨率。

11、测试结果如图6和图7。相邻两帧的时间间隔为90至120微秒，单台计算机时间分辨率为20微秒，符合单台计算机的时钟分辨率优于0.1ms的系统设计指标。前文分析过最终PCI总线输出的时间信息理论误差为20到40μs，由测试结果图发现测试结果与之吻合。

Claims (1)

1.一种基于乒乓缓冲和消息机制的高精度GPS分布式授时方法，其特征在于：采用的系统为GPS天线和与之连接的GPS授时中心机，以及安装在各上位机的PCI时统卡，具体步骤如下：

步骤1：GPS授时中心机上的TimeNav授时导航接收机模块接收GPS模拟信号，解码输出两路数字信号：NMEA-0183格式的串行导航、时间报文及秒脉冲信号，然后同步输出多路时间报文信息和秒脉冲信号，传到各用户设备的PCI时统卡中；所述多路的数目与用户设备的数目相等；

步骤2：PCI时统卡将信号转换为TTL电平信号，以解析出的时间报文信息作为时间计数器中年、月、日、时、分和秒的初始值；秒脉冲信号作为每秒起始信息，校准秒及以上的计数器；同时将秒脉冲信号分频得到20微秒计数脉冲；

步骤3：将精确同步后时间计数器的时间信息每20μs写入FPGA内部的两段缓存中；

所述写入方式为：只有其中一段缓存处于被写入状态，另一段则处于空闲状态，每20μs两段缓存的状态交换一次；

步骤4：当需要读取时，只读取处于空闲状态的缓存中的信息，在此过程中，只对另一缓存每20μs更新一次时间信息；

步骤5：当读操作结束时，FPGA会产生一个电平形式的消息标志位，调度器通知读取时间信息操作已完成，两段缓存的状态恢复成步骤3的情况；

当在步骤2中GPS卫星同步时钟意外断电或故障而引起的时间信息中断，FPGA内毫秒计数器计到1000ms时，置溢出标志位置1；若标志位置1之后5μs内没有检测到秒脉冲，则系统进入守时阶段，由时统卡的FPGA内部晶振产生模拟的秒脉冲作为计数模块的秒脉冲输入。

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