CN103678218A - 补偿同步数据总线的误差的装置与方法 - Google Patents

Abstract

本发明提供一种补偿同步数据总线的误差的装置与方法，该装置包括一位延迟控制器以及一同步延迟接收器。位延迟控制器测量一传输时间以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于一数据闪控信号的设置并且终止于对应于该数据闪控信号的多个径向分布闪控信号之中的一第一个径向分布闪控信号的设置。同步延迟接收器耦接至该位延迟控制器，用以接收所述径向分布闪控信号之中的该第一个径向分布闪控信号以及接收一数据位信号，并且以该传输时间延迟该数据位信号的登录。本发明能够补偿源同步数据总线上的信号与闪控信号的未对准误差，并提供更高频率的总线传输。

Description

补偿同步数据总线的误差的装置与方法

技术领域

本发明关于微电子的领域，特别是一种关于将传送与接收源同步信号(source synchronous signal)的数据与时脉进行同步的装置与方法。

背景技术

现今的计算机系统使用源同步系统总线(source synchronous system bus)以提供总线代理器(bus agent)之间的数据交换，例如在微处理器以及存储器集线器(memory hub)之间。“源同步”总线协议使数据能够传输于很高的总线速度。源同步协议制定的操作原则是，传输总线代理器在一固定时间的区间将数据置于传输代理器外的总线上，并且依据该数据的设置(assert)或是切换一“闪控(strobe)”信号，以通知接收总线代理器该数据是有效的。数据信号及其对应闪控信号的发送途径在沿着相等传输路径(包括实体地与电磁地)的总线之上，因而使得接收器能够相当确定当侦测到对应闪控信号切换时，数据信号上的数据是有效的。对本发明而言，总线代理器可以是使用源同步信号在源同步总线上传输数据至/从另一总线代理器的任一电子元件。举例而言，总线代理器可以是中央处理器、微处理器、存储器控制器、存储器集线器、晶片组以及绘图控制器，但不限定于此。源同步总线也可以是现有的系统总线、前端总线、或是后端总线。总线代理器可以分别封装，被安排于主机板上、并且与主机板上的导线相互连接。此外，多个总线代理器可以被安排在位于主机板上的相同封装体之内，其中多个总线代理器可以是封装体内的各个晶粒，或是被整合到相同的集成电路晶粒并且通过晶粒上的导线相互连接。

然而，源同步数据闪控信号与数据信号容易受到多种不同原因而造成误差。这些误差可能来自无法控制的设计安全数、制程容忍范围、或是环境因子例如电压或是温度。在大多数的案例中，最好的情况是径向分布(radialdistributed)闪控信号在数据有效期间的一半上正确地切换，使得接收器所看到的数据具有相等的设定与维持时间。然而，上述原因所造成的误差可能会导致数据信号及/或其闪控信号的偏移，使得接收条件并非最佳化。结果，相关元件的操作频率受到限制。

另一种误差的来源可能是接收元件内的径向分布闪控信号的路径分布所造成的。当系统设计者使用较大的长度以确保闪控信号及其相关数据信号的发送途径沿着系统板(或是主机板)上的相同传输路径时，普通技术人员皆知一旦闪控信号进入接收元件，就必定被分配至所有与闪控信号相关的内部同步接受器。一些分配径向分布闪控信号至内部接收器的技术仅增加闪控信号至内部接收器的发送路径所需的传输长度，但是该传输长度会增加数据信号传输上的延迟，因而造成同步传输的相位偏移。更新近的闪控信号分布方法也会导致已分配的径向分布闪控信号的缓冲(buffering)，因而更加造成同步传输的相位的偏移。

因此，需要一种装置与方法用以补偿源同步数据总线上的信号与闪控信号的未对准误差，因而允许元件的操作频率的最佳化。

此外也需要一种技术用以调整数据闪控信号及相应数据信号的相位调校，以允许同步总线上信号的最佳化。

还需要一种自动运作机制以允许在接收元件中数据闪控信号及相应数据信号的相位调校可被自动最佳化。

还需要一种在主机板层级是可编程的装置，以补偿自动信号调校机制中的制程与设计误差、电压变动以及温度变动。

此外，需要同步接收器用以自动补偿源同步数据总线上的信号误差。

发明内容

本发明用以解决上述问题以及克服现有技术的其他问题、缺点、以及限制。此外，本发明提供较佳的技术，自动与动态地最佳化通过源同步总线所接收的数据信号与相关闪控信号的相位调校。

本发明提供一种补偿同步数据总线上误差的装置，包括一位延迟控制器以及一同步延迟接收器；位延迟控制器测量一传输时间，其中传输时间起始于一数据闪控信号的设置并且终止于对应于数据闪控信号的多个径向分布闪控信号之中的第一个径向分布闪控信号的设置，位延迟控制器亦在一延迟总线上产生一标示传输时间的数值；同步延迟接收器耦接至位延迟控制器，用以接收所述径向分布闪控信号之中的第一个径向分布闪控信号，以及接收一数据位信号，并且以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的装置，包括一微处理器，其中微处理器包括一位延迟控制器以及一同步延迟接收器；位延迟控制器测量一传输时间，其中传输时间起始于一数据闪控信号的设置并且终止于对应于数据闪控信号的多个径向分布闪控信号之中的一第一个径向分布闪控信号的设置，位延迟控制器亦在一延迟总线上产生一标示传输时间的数值；同步延迟接收器耦接至位延迟控制器，用以接收所述径向分布闪控信号之中的第一个径向分布闪控信号，以及接收一数据位信号，并且以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的方法，包括：复制用于一数据闪控信号的径向分布元件的传输特性；接收一第一信号；通过复制的传输特性产生一第二信号；测量一传输时间，其中传输时间起始于第一信号的设置并且终止于第二信号的设置；产生一延迟总线信号用以标示传输时间；接收多个径向分布闪控信号的第一个径向分布闪控信号以及一数据位信号；以及以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的装置，包括一复制分布网路、一位延迟控制器以及一同步延迟接收器；复制分布网路接收一第一信号，以及产生一第二信号，其中复制分布网路包括用于一数据闪控信号的复制分布网路的复制传输特性；位延迟控制器测量一传输时间，其中传输时间起始于第一信号的设置并且终止于第二信号的设置，位延迟控制器亦在一延迟总线上产生一标示传输时间的数值；同步延迟接收器耦接至位延迟控制器，用以接收多个径向分布闪控信号之中的第一个径向分布闪控信号，以及接收一数据位信号以及一数据位信号，并且以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的装置，包括一微处理器，其中微处理器包括一复制分布网路、一位延迟控制器以及一同步延迟接收器；复制分布网路接收一第一信号以及产生一第二信号，其中复制分布网路包括用于一数据闪控信号的复制分布网路的复制传输特性；位延迟控制器测量一传输时间，其中传输时间起始于第一信号的确立并且终止于第二信号的设置，位延迟控制器亦在一延迟总线上产生一标示传输时间的数值；同步延迟接收器耦接至位延迟控制器，用以接收多个径向分布闪控信号之中的第一个径向分布闪控信号，以及接收一数据位信号以及一数据位信号，并且以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的方法，包括测量一传输时间，其中传输时间起始于一数据闪控信号的设置并且终止于对应数据闪控信号的多个径向分布闪控信号的第一个径向分布闪控信号的设置；产生一延迟总线信号用以标示传输时间；以及接收等径向分布闪控信号的第一个径向分布闪控信号以及一数据位信号，并且以传输时间延迟该数据位信号的登录。

本发明提供一种补偿同步数据总线上误差的装置，包括一位延迟控制器，用以测量一传输时间，其中传输时间起始于一第一信号的设置并且终止于一第二信号的设置，并且在延迟总线上产生标示一调校传输时间的延迟总线信号，其中位延迟控制器包括一延迟锁相控制器、一调整逻辑器以及一格雷编码器；延迟锁相控制器选择该第一信号的多个后续延迟版本之一，以及产生一延迟选择总线上的一延迟选择信号以标示传输时间，其中所选择的该延迟版本与该第二信号的设置一致；调整逻辑器耦接至一电路以及该延迟选择总线，用以依据该电路所指定数值以调整该延迟总线信号，并且产生一向量信号，其中该向量信号输出至一调整延迟总线；以及，格雷编码器对向量信号进行格雷编码以在该延迟总线上产生该延迟总线信号。

本发明提供一种补偿一同步数据总线上误差的装置，包括一微处理器，其中微处理器包括一位延迟控制器，用以测量一传输时间，其中该传输时间起始于一第一信号的设置并且终止于一第二信号的设置，并且在延迟总线上产生标示一调校传输时间的延迟总线信号，其中位延迟控制器包括一延迟锁相控制器、一调整逻辑器以及一格雷编码器；延迟锁相控制器选择该第一信号的多个接续的延迟版本之一，以及产生一延迟选择总线上的一延迟选择信号以标示传输时间，其中所选择的该延迟版本与该第二信号的设置一致；调整逻辑器耦接至一电路以及延迟选择总线，用以依据电路所指定的数值以调整该延迟总线信号，并且产生一向量信号，其中该向量信号输出至一调整延迟总线；以及，格雷编码器对向量信号进行格雷编码以在该延迟总线上产生该延迟总线信号。

本发明提供一种补偿同步数据总线上误差的方法，包括测量一传输时间，其中传输时间起始于一第一信号的设置并且终止于一第二信号的设置，测量该传输时间的步骤包括：选择该第一信号的多个接续的延迟版本之一，其中所选择的该延迟版本与该第二信号的设置一致；依据电路所指定数值的调整该延迟选择信号，以产生一向量信号；以及，对该向量信号进行格雷编码，以在延迟总线上产生一延迟总线上的一延迟总线信号。

本发明能够补偿源同步数据总线上的信号与闪控信号的未对准误差，并提供更高频率的总线传输。

附图说明

以下叙述将有助于了解本发明的优点、特征以及改善内容，配合的图示包括：

图1是说明现今系统中传输与接收源同步数据的方块图。

图2是描述发生于图1的现今系统中的两种源同步信号情境的时脉图，其中第一种情境是接收元件中的数据闪控与其对应数据同步，而第二种情境是数据闪控及其对应数据不同步。

图3是本发明所提供的用于局部自动同步信号调校的装置的方块图。

图4是本发明所提供的用于动态自动同步信号调校的装置的方块图。

图5是本发明所提供的位延迟控制元件的实施例的方块图。

图6是本发明所提供的说明熔丝调整位延迟控制元件的方块图。

图7是本发明所提供的说明JTAG调整位延迟控制元件的方块图。

图8是本发明所提供的说明同步延迟接收器的方块图。

图9是本发明所提供的说明精确延迟元件的方块图。

附图中符号的简单说明如下：

100:计算机系统；101:总线代理器；102:源同步总线；200:时脉图；201:第一情境；202:第二情境；300、400:补偿同步数据总线上的误差的装置；301、311、411～3N1:节点；302、402:内部径向分布闪控信号；303.1～303.N、403.1～403.N、406.1～406.N、501、601、701、801:延迟元件；305、405:位延迟控制器；313、413:闪控接收器；303、403:径向分布元件；304、404:同步延迟接收器；312～3N2、412～4N2、SUB[1:0]、SLAG:信号；406:复制径向分布元件；415:复制闪控接收元件；500:位延迟控制器；502、602、702、802:多工器；503、603、703:延迟锁相控制器；504、604、704:格雷编码器；600:熔丝调整位延迟控制器；605:数值调整器；606、706:调整逻辑器；700:JTAG调整位延迟控制器；705:JTAG接口；800:同步延迟接收器；803:同步位接收器；900:精密延迟元件；901:第一多工器；902:第二多工器；ALAG[3:0]:向量信号；BLCK1、BLCK0、BCLK#、BCLK[1:0]:总线时脉；D[15:0]:数据总线信号；DATA1～DATAN:数据位信号；DATAX:数据位；DDATAX[15:0]:延迟位信号；DSTBPB0、DSTBNB0、DSTROBE1～DSTROBEN、DSTROBEX:径向分布闪控信号；DSTROBE:数据闪控信号；JTAG[N:0]:控制信号；K1～K15:全持反相对；LAG[3:0]:延迟总线信号；LAGCLK:延迟时间脉冲；LAGPLS:延迟脉冲信号；LAGSELECT[3:0]:延迟选择信号；LC0～LC31:分接点；OUT1～OUTN:输出信号；RDATAX:接收位信号；REPS1:径向分布脉冲信号；SDATAX:选择延迟信号；U1A/B～U15A/B:反相对；UPDATE:更新信号。

具体实施方式

本说明书实施例的制作与使用方式的细节描述如下。然而要特别留意的是，本说明书提供许多可应用的发明概念，能广泛实施于特定内容。用以讨论的特定实施例仅说明本说明书实施例的特定制作与实施方式，并未局限本发明范围。

以下配合图式说明详细的实施例。如果可能的话，图式及说明中使用相同的标号来表示相同或相似的部件。在图式中，为了清楚及方便性，而扩大形状及厚度。以下说明将特别针对本发明实施例的装置或是其中元件的形成部分。可以理解的是未特别绘示或说明的元件可具有各种不同的型式。本说明书全文中所提及关于实施例的意思是指有关于本实施例中所提及特定的特征、结构、或特色包含于本发明的至少一实施例中。因此，本说明书全文中各处所出现的在一实施例中的用语所指的并不全然表示为相同的实施例。再者，特定的特征、结构、或特色能以任何适当方式而与一或多个实施例作结合。可以理解的是以下的图式并未依照比例绘示，而仅仅提供说明之用。

为了说明关于现今装置使用源同步信号与相关技术来传输与接收数据的背景，图1至图2用于讨论现今技术的缺点与限制。之后，图3至图9用以讨论本发明。本发明提供能够克服这些限制与缺点的运作机制，该运作机制侦测接收元件中数据闪控信号及其相关数据群组的位的精确延迟，并提供在相关接受器中延迟相关数据群组的位的技术，因而提供对多种原因所造成的闪控信号与数据误差的校正，因此能够使传输元件与接收元件之间的生产量达到最佳化。

图1说明在现今的计算机系统100中两个或以上的总线代理器101在源同步总线102上交换数据的方块图。如上所述，总线代理器101可以是计算机系统100中用以通过源同步总线102传输或接收数据的任何元件(组)。源同步总线102可以是现有的其他名称，例如系统总线、前端总线、以及后端总线，但非限定于此。

对于此领域的普通技术人员而言，现今典型的总线代理器101可以为，例如微处理器或是中央处理器(CPU)、存储器集线器或是存储器控制器、晶片组、主控或从属的周边元件、直接存储器存取单元、绘图控制器、或是其他类型的总线接口单元，但非限定于此。广义而言，为了传输数据，总线代理器101的其中之一会驱动源同步总线102上的信号子集，而另一个总线代理器101会侦测并接收被驱动的信号，因而取得代表源同步总线102上的一个或以上的信号子集的状态的数据。一个或以上的总线代理器101可以是分别安排于单独集成电路晶粒并且封装于元件封装体的元件，其中该元件封装体以传统方法被放置于主机板(或是系统板)之上，并且源同步总线102以金属接线(或是接垫)安置于主机板上。另一种方法是，两种或以上的总线代理器101可以是分别安排于单独集成电路晶粒的元件，而这两个或以上的集成电路晶粒被安置于基板上并封装在单一的元件封装体中，而源同步总线102则以金属接线的方式安置在基板上，并且单一元件封装体被安排在主机板上并且通过主机板上交互连接的金属接线耦接至其他主机板上的元件封装体，其中该交互连接的金属接线包括源同步总线102。进一步而言，两个或以上的总线代理器101可以安排在单一集成电路晶粒上，其中该集成电路晶粒被封装在主机板上的一元件封装体之中，并且源同步总线102包括单一集成电路晶粒上的金属接线以交互连接两个或以上的总线代理器101，而主机板上的金属接线交互连接元件封装体，或将覆盖单一集成电路晶粒的该元件封装体连接至其他主机板上的元件封装体。

现今技术有许多种不同的总线协议用于两个总线代理器101之间的数据传输，这些不同技术的细节描述不在本发明的范围中。在本发明中，在总线交互传输的两个或以上的总线代理器101间所传输“数据”包括地址信息、关于一个或以上地址的数据、控制信息、或是状态信息，但非限定于此。无论源同步总线102上所传输的数据类型为何，本发明所强调的是现今越来越多的计算机系统100使用一般称为“源同步”协议的特定类型的总线协议，以在非常高速的总线速度进行数据传输。相较于前案的样本数据总线协议，源同步协议的操作原则是，传输的总线代理器101在一固定时间的区间(亦即“设定时间(setup time)”)将数据置于总线代理器101外的源同步总线102上，并且设置对应该数据的“闪控”信号，以通知接收总线代理器101该数据是有效的。传输总线代理器101持有源同步总线102上的数据一段时间(亦即“持有时间(hold time)”)，该时间大约相等于建立时间，使得接收总线代理器101能够侦测设置径向分布闪控信号之前的时间状态，以及取得设置径向分布闪控信号之后的数据。此领域的普通技术人员均了解在非常高速的传输速度中，包含一组数据及其对应的径向分布闪控信号的物理与电磁参数的传输路径相当不同于关于总线上另一组信号的传输路径，无论传输路径是从传输元件到另一个接收元件，或是传输路径是从传输总线代理器101到同样的接收总线代理器101，而是与另一个数据群组以及该群组的相关的径向分布闪控信号相符。尤其是，传输路径、总线阻抗、以及传输路径的电磁特性会影响数据信号稳定的时间(例如设定与持有时间)，其中稳定的意思是对于接收总线代理器101而言接收是有效(valid)的。因此之故，源同步总线协议是现在此领域的主流。在传统的架构中，相关于数据信号的对应组(或是“群组”)的数据闪控信号特意地沿着数据信号组的相同路径做电路布局，因此，闪控信号会看见与数据信号相同的路径特性。如果闪控信号在数据有效的期间(最好设定与持有时间大约相同)被设置，当接收总线代理器101侦测到闪控信号的有效切换时，就可相当确定该数据信号也会是有效的。

图2用以进一步描述源同步总线的信号的传输过程。时脉图200描述发生于图1的现今系统中，两种源同步信号的情境：第一种情境是接收元件中的数据闪控信号与其相应数据同步，而第二种情境是数据闪控信号及其相应数据不同步。时脉图200显示了样本数据信号群组中信号的交互过程，其中该交互过程用以执行8字节的丛讯(burst)总线传输的数据相位。为了清楚说明之故，时脉图200中的信号设置为逻辑低电平，虽然此领域的普通技术人员会了解该设置也可以是逻辑高电平，或是高电平与低电平之间的切换(toggling)。时脉图200的上方显示了差动(differential)总线时脉BLCK[1:0]的循环周期。对于x86相容的微处理器而言，总线时脉BLCK[1:0]被送往所有的总线代理器，以促进总线代理器之间交互传输的同步。

源同步协议提供16位的数据总线信号D[15:0]，支持在总线时脉BLCK[1:0]的两个时脉周期的8字节快取线的数据相位之间的传输，其中该传输通过源同步数据的径向分布闪控信号DSTBPB0与DSTBNB0的使用而达成。16位的数据总线信号D[15:0]的一个字节的传输为现有的差频(beat)，并且四个差频1-4、5-8传输于总线时脉BCLK[1:0]的每一个循环周期。数据总线信号D[15:0]及其对应的径向分布闪控信号DSTBPB0与DSTBNB0的路由路径，相同于数据总线信号D[15:0]的每一个位接收器的传输路径。径向分布闪控信号DSTBPB0的下边缘用以标示数据总线信号D[15:0]上的字1、3、5、7的有效性。径向分布闪控信号DSTBNB0的下边缘用以标示数据总线信号D[15:0]上的字2、4、6、8的有效性。要注意的是，径向分布闪控信号DSTBPB0与DSTBNB0的频率是总线时脉BLCK[1:0]的频率的两倍，并且两个径向分布闪控信号DSTBPB0与DSTBNB0具有相对二分之一的时脉周期相位延迟。因此，所例示的总线协议支持在单一总线时脉周期中四个组(亦即差频)的数据传输。上述信号用以说明本发明，为了清楚说明之故，简化了总线的交互传输。然而，此领域的普通技术人员会了解如何扩展总线，以支持各种数量的位。

此领域的普通技术人员会了解，传输总线代理器(例如微处理器、晶片组、或其他总线代理器)安排其数据总线信号D[15:0]于总线上，然后设置其对应的闪控信号DSTBPB0、DSTBNB0以标示数据的有效性，较好的作法是通过一半的数据有效期间，使得建立与持有时间大约相等。因此，相较于较旧的取样数据/地址总线而言，数据被安排在总线上且被持有一段取样时间，但现在的同步总线运作机制将数据闪控信号安置于多个丛讯的总线次群组之外，而对应的径向分布闪控信号DSTBPB0、DSTBNB0的状态用以标示每一个丛讯的有效性。由于对应的径向分布闪控信号DSTBPB0、DSTBNB0的路由途径是沿着与其相关的数据总线信号D[15:0]的相同传输路径，因此几乎可以确定当接收器侦测到径向分布闪控信号DSTBPB0、DSTBNB0的设置时，相关的数据总线信号D[15:0]将会是有效的。

从接收总线代理器的观点来看，径向分布闪控信号DSTBPB0、DSTBNB0的数据/地址的设置对于总线时脉BCLK#的设置而言看似是难以确定的，然而如上所述，每一个径向分布闪控信号DSTBPB0、DSTBNB0的周期大约等于总线时脉BCLK#的期间的一半。如前所述，数据与闪控信号的传输时脉的确是总线时脉频率的函数，但是在接收总线代理器中，对所有意图与目的而言，任何既定数据闪控信号的切换与总线时脉BLCK[1:0]是不同步的。这是因为随着总线时脉BLCK[1:0]通过时脉产生器与接收总线代理器间的不同传输路径时，会在总线时脉BLCK[1:0]与对应数据闪控信号的数据次群组信号的传输之间存在着固定而未知的相位差。

要注意的是，在第一情境中，数据总线信号D[15:0]及其相关的径向分布闪控信号DSTBPB0、DSTBNB0随着总线时脉BCLK[1:0]的相位转变而转变，而在第二情境中，数据总线信号D[15:0]及其相关的径向分布闪控信号DSTBPB0、DSTBNB0的转变与总线时脉BCLK[1:0]的相位转变无关。这些差异可能是来自传输总线代理器在总线上传送数据的方式、或是来自数据总线信号D[15:0]相对于总线时脉BCLK[1:0]的不同传输路径长度、或是同时来自传送器特性以及传输路径长度。

只要数据总线信号D[15:0]内的数据信号与对应相关的径向分布闪控信号DSTBPB0、DSTBNB0在大约适当的相位内被接收，由于建立与持有时间大约相等，因此能达到在很高的总线速度进行有效的数据传输。这是第一情境201所描述的实施例。要注意的是，在时间T1，就接收总线代理器的观点而言，当总线上的丛讯1为有效时，径向分布闪控信号DSTBPB0在此期间的一半被设置，因此形成接收丛讯1的最佳条件。同样地，在时间T2，就接收总线代理器的观点而言，当总线上的丛讯4为有效时，径向分布闪控信号DSTBNB0在此期间的一半被设置，因此塑造接收丛讯4的最佳条件。

第一情境201的条件虽然理想却不真实。这是因为在对应现今同步数据总线的高速中，即使是接收元件内的传输路径及其相应负载也会影响每一个数据总线信号D[15:0]及其对应的径向分布闪控信号DSTBPB0与DSTBNB0的相对偏移。在现有的设计中，数据位信号与径向分布闪控信号使用强力(brute force)技术加以路由，使得该数据位信号与闪控信号所导致的传输路径最小延迟量与负载仍可能发生在晶粒上。由于每一个位分别地路由至其接收器，数据位信号以及径向分布闪控信号间的相位差将随着不同接收器而改变。

由于这些分别的传输路径与接收元件具有内部差异，设计者通常使用径向分布架构于径向分布闪控信号上，此时对所分布的每一个径向分布闪控信号采用相等的传输路径(包括负载与缓冲)。结果如同位接收器所见，次群组内的每一个数据位及其分别分布的径向分布闪控信号之间的相位延迟大约是相等的。因此，径向分布架构会将相位延迟引入所分布的径向分布闪控信号中，使得数据群组内的每一个接收器会在相对于其对应的数据位信号的各个闪控信号上看见相同的延迟量。就设计者的观点而言，径向分布架构是非常有用的，因为群组内的每一个数据位可看见其对应的闪控信号的相同相位延迟量。然而，发明人发现因延迟被导入闪控信号而导致径向分布会限制装置的操作频率，也就是说，建立时间会比持有时间长很多，因而限制了整体的操作频率。

第二情境202描述数据总线信号D[15:0]操作于一极端的情况，使得其相关的数据位接收器无法操作。也就是说，由于径向分布闪控信号DSTBPB0与DSTBNB0根据径向分布架构被分布在接收总线代理器之内，并由数据位接收器使用于数据总线信号D[15:0]上，被导入分布闪控信号的延迟量会造成分布闪控信号在数据总线信号D[15:0]于无效(no valid)时被设置。仔细而言，这是不乐见的。举例来说，在时间T3，就位接收器的观点而言，径向分布闪控信号DSTBPB0会在总线上的丛讯5无效时被设置，因而排除了接收丛讯5的任何机会。同样要注意的是，在时间T4，径向分布因闪控信号DSTBNB0会在总线上的丛讯8无效时被设置，因而排除了接收丛讯8的任何机会。

如上所述，为了补偿数据位信号及其对应数据闪控信号的误差，各种此领域的技术使用了次群组中数据位的相位延迟、或是加速数据径向分布闪控信号的设置使得信号(在径向分布闪控信号出现时)被最佳化地调校。然而，这所有的机制都需要实验、测试、连接电路至元件外部、及/或包括主机板系统上对元件进行编程等步骤。发明人注意到当相位差异主要来自于既定接收元件内数据径向分布闪控信号的径向分布时，因每一个设计必须分别架构以补偿数据径向分布闪控信号的相位及其相关数据位的差异，故使得这些实验、测试、电路及/或编程受到限制。

此外，发明人注意到虽然可得知用于径向分布闪控信号的任何特定传输路径的长度，然而在径向分布结构下，路径的时脉(以及其导致的相位延迟)会因为电压、温度、以及制程条件的变化而动态地改变。因此，如同前案技术所述，引入特定的相位延迟量至次群组中的数据位，已是目前最好的次要补偿技术。

本发明克服了上述限制与缺点，并且提供一机制用以自动且动态地调校数据闪控信号的相位以及其接收元件中的相关数据位信号。本发明随着主机装置中的环境因子(例如电压、温度与制程)的改变而动态地调整这些信号的校正。图3至图9将用以讨论本发明。

图3所示的方块图用以说明本发明所提供的用于自动局部同步信号调校的补偿同步数据总线上误差的装置300。补偿同步数据总线上误差的装置300最好设置于接收元件(例如总线代理器)之中，如上所述，该接收元件耦接至源同步总线。在一实施例中，接收元件包括安置于集成电路封装体中的晶粒的x86相容微处理器，其中该集成电路封装体实体耦接至主机板或是系统板。在另一实施例中，接收元件包括x86相容的微处理器，其中该x86相容的微处理器为设置于集成电路封装体中的单一晶粒上的一个或多个x86相容的微处理器。接收元件中可包括一个或更多的补偿同步数据总线上误差的装置300，以同步于一个或更多的数据群组及其对应的径向分布闪控信号，无论其使用的数据型态(例如数据、地址或控制)为何。补偿同步数据总线上误差的装置300包括用于数据闪控信号DSTROBE的一径向分布元件303，之后将进一步详细讨论。径向分布元件303会在数据闪控信号DSTROBE被分布时等化所有传输路径(包括负载与缓冲)。如上所述，数据闪控信号DSTROBE接收自一传输元件(例如总线代理器)(未显示)。

补偿同步数据总线上误差的装置300可具有多个同步延迟接收器304，以接收具有相位校准与负载匹配的径向分布闪控信号DSRTOBE1至DSTROBEN以及一个或更多的数据位信号DATA1至DATAN，其中径向分布闪控信号DSRTOBE1至DSTROBEN由数据闪控信号DSTROBE所得出。多个数据位信号的第一个数据位信号DATA1在第一个节点311进入接收元件，并且第一个信号312路由至第一个同步延迟接收器304。多个数据位信号的最后一个数据位信号DATAN在最后的节点3N1进入接收元件，并且最后的信号3N2路由至对应的同步延迟接收器304。同步延迟接收器304分别输出所接收的输出信号OUT1至OUTN。

数据闪控信号DSTROBE在节点301进入元件，在此会有一内部径向分布闪控信号302被路由至闪控接收器313，而闪控接收器313接收内部径向分布闪控信号302。闪控接收器313的输出耦接至径向分布元件303。径向分布元件303包括多个延迟元件303.1至303.N，其中每一个延迟元件相关于多个同步延迟接收器304中对应的一个同步延迟接收器304。多个延迟元件303.1至303.N中的每一个都会在数据闪控信号DSTROBE从径向分布元件303路由至对应的同步延迟接收器304时，引入一部分的径向传输路径至数据闪控信号DSTROBE的传输路径。在一实施例中，径向传输路径可包括一个就负载、路径长度、与缓冲而言为最坏实施例的路径，其中该路径相关于多个分布的径向分布闪控信号DSRTOBE1至DSTROBEN其中之一。对应同步延迟接收器304的部分径向传输路径引入相关于对应的径向分布闪控信号DSRTOBE1至DSTROBEN的长度、负载与缓冲之外的额外传输路径、负载与缓冲，使得该对应的径向分布闪控信号DSRTOBE1至DSTROBEN的累积长度、负载与缓冲相等于上述径向传输路径。因此，就同步延迟接收器304的观点而言，其对应的径向分布闪控信号DSRTOBE1至DSTROBEN会延迟其对应的信号312至3N2一个相位量，其中所延迟的相位量相同于既定数据次群组中所有其他同步延迟接收器304所看见的相位量。

补偿同步数据总线上误差的装置300还包括位延迟控制器305，用以接收内部径向分布闪控信号302、更新信号UPDATE、以及多个径向分布闪控信号DSTROBEN的其中之一。在一实施例中，位延迟控制器305产生4位的延迟总线信号LAG[3:0]，以标示分配的径向分布闪控信号DSRTOBE1至DSTROBEN比接收的数据闪控信号DSTROBE所延迟的相位量。延迟总线信号LAG[3:0]被路由至数据次群组中的每一个同步延迟接收器304。

就操作而言，当更新信号UPDSTE被设置时，位延迟控制器305会在接收元件在接收数据闪控信号DSTROBE时，测量数据闪控信号DSTROBE的设置与径向分布闪控信号DSTROBEN的设置间的延迟，并且该延迟由延迟总线信号LAG[3:0]的数值所标示。同步延迟接收器304可登录延迟总线信号LAG[3:0]的数值，并在后续数据时脉周期中当数据闪控信号DSTROBE设置时，将相等的延迟量引入其对应的信号312至3N2。因此，所分配的径向分布闪控信号DSRTOBE1至DSTROBEN中的相位延迟量在每一个数据时脉周期中都会被更新，并且此延迟会在下一个数据时脉周期实施，而每一个同步延迟接收器304会引入此相同延迟量至其对应的信号312至3N2中，使得所分配的径向分布闪控信号DSRTOBE1至DSTROBEN集中在信号312至3N2有效期间中被设置。因此，本发明以延迟总线信号LAG[3:0]所标示的数值延迟信号312至3N2中的每一个，以便为每一个同步延迟接收器304提供相同的建立与持有时间，因而能提供比现有更高频率的总线传输。

使用4位的延迟总线信号LAG[3:0]以提供延迟量中可接受的解析量。然而，增加或减少位延迟控制器305的复杂度、延迟总线信号LAG[3:0]的位数量、及引入延迟的同步延迟接收器304的复杂度，以达到更高或更低的解析度。

基于各种已知的原因包括重设状态、睡眠状态、电源控制等，更新信号UPDATE可以被取消设置(deasserted)。在一实施例中，当更新信号UPDATE未被设置时，位延迟控制器305可以不更新延迟总线信号LAG[3:0]的数值，并且同步延迟接收器304在所有后续的信息时脉周期中使用先前的数值，直到更新信号UPDATE重新被设置为止。

此领域普通技术人员会了解最差情况下的传输路径(及其导致的延迟)会因为电压、温度、以及制程条件的变化(晶粒与晶粒间的不同，以及晶粒上点对点的位置的变动)而动态地改变。其优点在于，由于位延迟控制器305所测量的延迟量可被每一个同步延迟接收器304所复制，延迟总线信号LAG[3:0]所标示的数值也会如上述变动的函数而动态地调整。

本发明所提供的补偿同步数据总线上误差的装置300用以执行上述所讨论的函数与操作。要注意的是，补偿同步数据总线上误差的装置300包括逻辑、电路、或是微程序码(microcode)、或是上述逻辑、电路、或是微程序码的组合，或是可用以执行本发明所述的函数与操作的等效元件。补偿同步数据总线上误差的装置300中用以执行这些函数与操作的元件可以共享于其他电路、微程序码等用以执行接收元件中的其他函数及/或操作。

补偿同步数据总线上误差的装置300提供一机制用以直接测量所接收的数据闪控信号DSTROBE及其所分配的径向分布闪控信号DSRTOBE1至DSTROBEN之间的延迟，因而提供一简易技术以补偿特定数据次群组之中的径向闪控延迟。然而，发明人注意到本发明的另一实施例可在离线测量延迟时执行复制径向分布机制，以便更为即时且动态地调整延迟。也就是说，依据另一个实施例，其中当同步总线启动时，延迟可被测量并以不同步于所述延迟接收器的方式分配到多个延迟接收器中。因此，现在将注意力移往图4，其中方块图用以说明本发明所提供的用于自动局部同步信号调校的补偿同步数据总线上误差的装置400。

如上所述，补偿同步数据总线上误差的装置400最好设置于接收元件之中，其中该接收元件耦接至源同步总线。在一实施例中，接收元件包括作为集成电路封装体中的晶粒的x86相容的微处理器，其中该集成电路封装体实体耦接至主机板或是系统板。在另一实施例中，接收元件包括x86相容的微处理器，该x86相容的微处理器为安排于集成电路封装体中的单一晶粒上的一个或多个x86相容的微处理器。接收元件中可包括一个或更多的补偿同步数据总线上误差的装置400，用以对一个或更多的数据群组及其对应的径向分布闪控信号进行同步，无论其使用的数据型态(例如数据、地址或控制)为何。如同图3所示的补偿同步数据总线上误差的装置300，图4所示的补偿同步数据总线上误差的装置400包括用于数据闪控信号DSTROBE的一径向分布元件403，之后将进一步详细讨论。径向分布元件403会在数据闪控信号DSTROBE被分布时等化所有传输路径(包括负载与缓冲)。如上所述，数据闪控信号DSTROBE接收自一传输元件(未显示)。

补偿同步数据总线上误差的装置400可具有多个同步延迟接收器404，沿着具有相位校准与负载匹配的径向分布闪控信号DSRTOBE1至DSTROBEN以接收一个或更多的数据位信号DATA1至DATAN，其中径向分布闪控信号DSRTOBE1至DSTROBEN来自数据闪控信号DSTROBE。多个数据位信号DATA1的第一个在第一个节点411进入接收元件，并且第一个信号412路由至第一个同步延迟接收器404。多个数据位信号DATA1的最后一个在最后的节点4N1进入接收元件，并且最后的信号4N2路由至对应的同步延迟接收器404。同步延迟接收器404分别输出所接收的输出信号OUT1至OUTN。

数据闪控信号DSTROBE在节点401进入元件，并在内部径向分布闪控信号402路由至闪控接收器413，其中闪控接收器413接收内部径向分布闪控信号402。闪控接收器413的输出耦接至径向分布元件403。径向分布元件403包括多个延迟元件403.1至403.N，其中每一个延迟元件相关于多个同步延迟接收器404中对应的同步延迟接收器404。多个延迟元件403.1至403.N中的每一个都会在数据闪控信号DSTROBE从径向分布元件403路由至对应的同步延迟接收器404时，引入一部分的径向传输路径至数据闪控信号DSTROBE的传输路径。在一实施例中，径向传输路径可包括一个就负载、路径长度、与缓冲而言最坏实施例的路径，其中该径向路径相关于多个分布的径向分布闪控信号DSRTOBE1至DSTROBEN中的其中一个。对应同步延迟接收器404的部分径向传输路径引用相关于对应径向分布闪控信号DSRTOBE1至DSTROBEN的长度、负载与缓冲之外的额外传输路径、负载与缓冲，使得该对应径向分布闪控信号DSRTOBE1至DSTROBEN的累积长度、负载与缓冲相等于上述径向传输路径。因此，就同步延迟接收器404的观点而言，其对应的径向分布闪控信号DSRTOBE1至DSTROBEN延迟其对应的信号412至4N2，其中延迟的相位量相同于既定数据次群组中所有其他同步延迟接收器404所看见的相位量。

补偿同步数据总线上误差的装置400还包括用以接收延迟脉冲信号LAGPLS的复制闪控接收元件(replica strobe receiver element；PERPCVR)415。在一实施例中，延迟脉冲信号LAGPLS可以是内部时脉信号。复制闪控接收元件415是闪控接收器413的匹配复制。复制闪控接收元件415的输出耦接至复制径向分布元件406，其中复制径向分布元件406是径向分布元件403的复制，包括匹配电路结构、传输路径长度、负载、以及缓冲。复制径向分布元件406包括多个延迟元件406.1至406.N，复制延迟元件406.1至406.N的每一个相关于对应的多个同步延迟接收器404中之一。多个复制延迟元件406.1至406.N中的每一个都会在数据闪控信号DSTROBE从径向分布元件403路由至对应的同步延迟接收器404时，引入一部分的径向传输路径至数据闪控信号DSTROBE的传输路径。在一实施例中，径向传输路径可包括一个就负载、路径长度、与缓冲而言最坏实施例的路径，其中该路径相关于多个分布的径向分布闪控信号DSRTOBE1至DSTROBEN中之一。在另一实施例中，复制径向分布元件406可包括只有一个用以复制最坏实施例路径的复制延迟元件406.X。复制径向分布元件406的径向分布脉冲信号REPS1的一耦接至位延迟控制器405，以产生耦接至每一个同步延迟接收器404的延迟总线信号LAG[3:0]。更新信号UPDATE与延迟脉冲信号LAGPLS也耦接至位延迟控制器405。在一实施例中，位延迟控制器405产生4位的延迟总线信号LAG[3:0]，以标示径向分布脉冲信号REPS1落后延迟脉冲信号LAGPLS的相位量。由于复制闪控接收元件415与复制径向分布元件406的结合完整复制了闪控接收器413与径向分布元件403所显示的传输路径，应注意的是延迟总线信号LAG[3:0]所标示的相位延迟量，代表了闪控接收器413与径向分布元件403所具有的相同相位延迟，因而基本上等同于所分布的径向分布闪控信号DSTROBE1至DSTROBEN落后数据闪控信号DSTROBE的相位量。

就操作而言，当更新信号UPDSTE设置时，位延迟控制器405会测量数据闪控信号DSTROBE的设置与径向分布闪控信号DSTROBEN的设置间的延迟，并且该延迟由延迟总线信号LAG[3:0]的数值所标示。在一实施例中，延迟脉冲信号LAGPLS是由核心处理器时脉信号(未显示)的连续信号所衍生。在一实施例中，更新信号UPDATE随着核心处理器时脉信号的每64个时脉周期被设置。在不对总线代理器的其他元件造成处理或功率负担时，也可考虑确保延迟总线信号LAG[3:0]的时脉可即时更新的目的的其他实施例。同步延迟接收器404可登录延迟总线信号LAG[3:0]的数值，并且在后续数据时脉周期中当数据闪控信号DSTROBE设置时，将相等的延迟量引入其对应的信号412至4N2。因此，分配的径向分布闪控信号DSRTOBE1至DSTROBEN中的相位延迟量在每一个数据时脉周期中都会被更新，如同通过延迟脉冲信号LAGPLS通过复制闪控接收元件415以及复制径向分布元件406产生脉冲所复制的，并且此延迟是使用于下一个数据时脉周期，并且所有数据时脉周期都会产生此延迟直到延迟总线信号LAG[3:0]的下一个周期性的更新，其中每一个同步延迟接收器404会引入此相同的延迟量至其对应所接收的信号412至4N2，使得所分配的径向分布闪控信号DSRTOBE1至DSTROBEN集中在信号412至4N2有效的期间中被设置。因此，本发明以延迟总线信号LAG[3:0]所标示的量来延迟每一个信号412至4N2，以提供相同的建立与持有时间至每一个同步延迟接收器404，因而能提供比前案更高频率的总线传输。

相较于图3的补偿同步数据总线上的误差的装置300，图4的补偿同步数据总线上误差的装置400并未依赖数据闪控信号DSTROBE的设置，以测量与标示径向分布闪控信号DSRTOBE1至DSTROBEN延迟落后数据闪控信号DSTROBE的幅度。

使用4位的延迟总线信号LAG[3:0]以提供延迟量中可接受的解析量，然而，增加或减少位延迟控制器405的复杂度、延迟总线信号LAG[3:0]上的位数量、以及同步延迟接收器404的复杂度，可以达到更高或更低的解析度。

基于各种已知的原因包括重设状态、睡眠状态、电源控制等，更新信号UPDATE可以被取消设置。当更新信号UPDATE未被设置时，位延迟控制器405可以不更新延迟总线信号LAG[3:0]的数值，并且同步延迟接收器404在后续数据时脉周期中使用先前的数值。

本发明所提供的补偿同步数据总线上误差的装置400用以执行上述所讨论的功能与操作。要注意的是，补偿同步数据总线上误差的装置400包括逻辑、电路、或是微程序码、或是上述逻辑、电路、或是微程序码的组合，或是可用以执行本发明所述的功能与操作的等效元件。补偿同步数据总线上误差的装置400之中用以执行这些功能与操作的元件可与其他电路、微程序码等共享，用以执行接收元件中的其他功能及/或操作。

图5所示的方块图用以说明本发明所提供的位延迟控制器500的详细实施例。位延迟控制器500可实施于图3与图4的实施例。位延迟控制器500包括耦接至多工器502的延迟元件501。多工器502通过信号SLAG耦接至延迟锁相控制器503。延迟锁相控制器503产生4位的延迟选择信号LAGSELECT[3:0]，其中延迟选择信号LAGSELECT[3:0]耦接至多工器502以及格雷编码器(grayencoder)504。更新信号UPDATE耦接至格雷编码器504，其中格雷编码器504产生格雷编码的4位延迟总线信号LAG[3:0]，用以标示匹配于反相对(matchedinverter pair)U1A/B至U15A/B的数量，其中该数量会导致径向分布脉冲信号REPS1落后于延迟时间脉冲LAGCLK的延迟量。

延迟元件501以及延迟锁相控制器503接收延迟时间脉冲LAGCLK。延迟锁相控制器503也接收径向分布脉冲信号REPS1。在图3的实施例中，数据闪控信号DSTROBE代表延迟时间脉冲LAGCLK，径向分布闪控信号DSTROBEN代表径向分布脉冲信号REPS1。在图4的补偿同步数据总线上误差的装置400中，延迟脉冲信号LAGPLS代表延迟时间脉冲LAGCLK，而径向分布脉冲信号REPS1以同样的名称表示。延迟元件501包括多个反相对U1A/B至U15A/B。接触点LC0至LC15耦接至每一个反相对U1A/B至U15A/B，并且接触点LC0至LC15耦接至多工器502。在图5的实施例中，15个反相对U1A/B至U15A/B为匹配的反相对，亦即每一个反相对U1A/B至U15A/B的每一个反相器都具有20皮秒(picosecond)的延迟(亦即每一个反相对U1A/B至U15A/B都具有40皮秒的延迟)，该延迟对于测量操作速度大约从500MHz至1.5GHz的接收元件的相位延迟而言是可接受的解析度。其他实施例可基于适当应用而考虑使用不同数量的反相对U1A/B至U15A/B。具有40皮秒的延迟的反相对U1A/B至U15A/B，相称于依据28纳米CMOS制程而制作以及操作于上述频率范围的接收元件。要注意的是，图5所示的架构用以揭示本发明，可依照不同制程与不同操作频率而进行修改以提升准确度与解析度。

格雷编码器504产生格雷编码的4位的延迟总线信号LAG[3:0]，用以标示径向分布脉冲信号REPS1的相位延迟于延迟时间脉冲LAGCLK之后的时间，该时间为本发明所提供的数据闪控信号通过径向分布网路传输至数据位接收器所需的时间。

就操作而言，如上所述，更新信号UPDATE会致能或是取消致能位延迟控制器500的操作。当更新信号UPDATE设置时，基于延迟时间脉冲LAGCLK的设置，延迟时间脉冲LAGLCK之后续延迟版本会由延迟元件501所产生，并且在接触点LC0至LC15被提供至多工器502。延迟锁相控制器503会增加或是减少延迟选择信号LAGSELECT[3:0]的数值，以选择信号SLAG上的其中一个接触点LC0至LC15，使得信号SLAG的数值等于延迟时间脉冲LAGLCK设置后的径向分布脉冲信号RESP1。因此，延迟锁相控制器503的操作基本上相似于延迟锁相回路，用以收敛于一相位延迟，该相位延迟为一反相对U1A/B至U15A/B少于对应反相对U1A/B至U15A/B的延迟。在一实施例中，为了提供位延迟控制器500的稳定性，一旦相位延迟被锁住，延迟锁相控制器503会以被选择的数值增加/减少延迟选择信号LAGSELECT[3:0]，使得测量延迟的改变仅以一位做变化。

在一实施例中，相位延迟的测量独立地操作并且非同步于更新信号UPDATE的设置。当更新信号UPDATE被设置时，延迟选择信号LAGSELECT[3:0]的格雷编码数值被安置于延迟总线信号LAG[3:0]上。因此，延迟选择信号LAGSELECT[3:0]上的0011的4位数值可标示在特定的温度、电压与频率的条件下，径向分布脉冲信号RESP1以120皮秒延迟于延迟时间脉冲LAGCLK之后。由于本发明用以提供自动化与动态的相位延迟的测量，以及在数据位接收器中进行相同时脉的调整，关于延迟选择信号LAGSELECT[3:0]的数值得更精确描述为，径向分布脉冲信号RESP1以三个反相对U1A/B至U15A/B的延迟落后于延迟时间脉冲LAGCLK。由于本发明所提供的每一个数据位接收器都具有这些反相对U1A/B至U15A/B的匹配复制，“延迟”相位能够在每一个数据位接收器被复制以提供数据的最佳接收。

格雷编码的4位的延迟总线信号LAG[3:0]被分配到每一个数据位接收器，其中该数据位接收器相关于被测量的径向分布网路。一般而言，这些会包括特定数据次群组中的所有数据位接收器，每个数据位接收器被相同的同步数据径向分布闪控信号所驱动。在一实施例中，不同的位延迟控制器500可使用于每一个不同的径向分布网路。在另一实施例中，格雷编码器504可被删除，而延迟选择信号LAGSELECT[3:0]会直接被传送至接收器。在此类型的实施例中，必须更改配置(provision)以调整延迟选择信号LAGSELECT[3:0]中的扰动(glitch)。

本发明所提供的装置500用以执行上述所讨论的功能与操作。要注意的是，装置500包括逻辑、电路、或是微程序码、或是上述逻辑、电路、或是微程序码的组合，或是可用以执行本发明所述的功能与操作的等效元件。装置500之中用以执行这些功能与操作的元件可与其他电路、微程序码等共享，用以执行接收元件中的其他功能及/或操作。

图6所示的方块图用以说明本发明所提供的熔丝(fuse)调整位延迟控制器600的详细实施例。熔丝调整位延迟控制器600用以致能延迟锁相控制器603通过延迟选择信号LAGSELECT[3:0]来标示延迟量，以补偿晶圆批次变动、制程变动、以及其他在主机元件的制造期间或之后的其他现有因素。熔丝调整位延迟控制器600可实施于图3与图4的实施例。熔丝调整位延迟控制器600包括耦接至多工器602的延迟元件601。多工器602通过信号SLAG耦接至延迟锁相控制器603。延迟锁相控制器603产生4位的延迟选择信号LAGSELECT[3:0]，其中延迟选择信号LAGSELECT[3:0]耦接至多工器602用以调整逻辑器606。调整逻辑器606耦接至格雷编码器604。调整逻辑器606也通过信号SUB[1:0]耦接至调整数值器(ADJVAL)605。更新信号UPDATE耦接至格雷编码器604，当信号SUB[1:0]所表示的数值被调整时，格雷编码器604会产生格雷编码的4位的延迟总线信号LAG[3:0]，用以标示匹配于反相对U1A/B至U15A/B的数量，其中该数量会导致径向分布脉冲信号REPS1落后于延迟时间脉冲LAGCLK的延迟量。

延迟元件601以及延迟锁相控制器603接收延迟时间脉冲LAGCLK。延迟锁相控制器603也接收径向分布脉冲信号REPS1。在图3的实施例中，数据闪控信号DSTROBE代表延迟时间脉冲LAGCLK，径向分布闪控信号DSTROBEN代表径向分布脉冲信号REPS1。在图4的补偿同步数据总线上误差的装置400中，延迟脉冲信号LAGPLS代表延迟时间脉冲LAGCLK，径向分布脉冲信号REPS1以同样的名称表示。延迟元件601包括多个反相对U1A/B至U15A/B。接触点LC0至LC15耦接至每一个反相对U1A/B至U15A/B，并且接触点LC0至LC15耦接至多工器602。在图6的实施例中，15个反相对U1A/B至U15A/B为匹配的反相对，亦即每一个反相对U1A/B至U15A/B的每一个反相器都具有20皮秒的延迟(亦即每一个反相对U1A/B至U15A/B都具有40皮秒的延迟)，该延迟对于测量操作速度大约从500MHz至1.5GHz的接收元件中的相位延迟而言是可接受的解析度。其他实施例可基于适当应用而考虑使用不同数量的反相对U1A/B至U15A/B。具有40皮秒的延迟的反相对U1A/B至U15A/B相称(commensurate)于依据28纳米CMOS制程而制作以及操作于上述频率范围的接收元件。要注意的是，图5所示的架构用以揭示本发明可依照不同制程与不同操作频率进行修改以提升准确度与解析度。

格雷编码器604会在向量信号ALAG[3:0]所表示的数值被调整时，产生格雷编码的延迟总线信号LAG[3:0]，用以标示径向分布脉冲信号REPS1的相位落后于LAGCLK的时间，其中该时间为本发明所提供的数据闪控信号通过径向分布网路传输至数据位接收器所需的调整时间。

就操作而言，如上所述，更新信号UPDATE会致能或是取消致能熔丝调整位延迟控制器600的操作。当更新信号UPDATE设置时，基于延迟时间脉冲LAGCLK的设置，延迟时间脉冲LAGLCK之后续延迟版本会由延迟元件601所产生，并且在接触点LC0至LC15被提供至多工器602。延迟锁相控制器603会增加或是减少延迟选择信号LAGSELECT[3:0]的数值，以选择信号SLAG上的其中一个接触点LC0至LC15，使得信号SLAG的数值相等于落后在延迟时间脉冲LAGLCK设置后的径向分布脉冲信号RESP1。因此，延迟锁相控制器603的操作基本上相似于延迟锁相回路以收敛于一相位延迟，该相位延迟为一反相对U1A/B至U15A/B少于对应反相对U1A/B至U15A/B的延迟，以提供熔丝调整位延迟控制器600的稳定性。一旦相位延迟被锁住，延迟锁相控制器603会以被选择的数值增加/减少延迟选择信号LAGSELECT[3:0]，使得测量延迟的改变仅以一位做变化。

就操作而言，在一实施例中，调整逻辑器606接收信号SUB[1:0]上的补偿数值，并对延迟选择信号LAGSELECT[3:0]执行减法操作。信号SUB[1:0]的数值标示由延迟选择信号LAGSELECT[3:0]减去的量，其中信号SUB[1:0]的信号来自数值调整器605。在一实施例中，SUB[1:0]标示延迟选择信号LAGSELECT[3:0]的数值执行向右偏移的位数量。然后，调整逻辑器606将延迟选择信号LAGSELECT[3:0]减去向右偏移的延迟选择信号LAGSELECT[3:0]，以产生一用以调整的4位的向量信号ALAG[3:0]。在一实施例中，向右偏移延迟选择信号LAGSELECT[3:0]的位数量显示于第1表格。

第1表格4位的选择向量信号的调整数值

SUB[1:0]的数值	向右偏移的位数量
		00	0bits

01	1bits
		10	2bits
11	3bits

在一实施例中，数值调整器605包括一个或更多的金属或多晶硅熔丝(poly fuse)，其中该熔丝会在元件或IC的制程中被烧毁。在另一实施例中，调整逻辑器606可以是装置或IC上的可编程与只读的存储器。在另一实施例中，数值调整器605可位于装置或IC之外，并提供信号SUB[1:0]作为传输至装置或IC上的I/O接脚(未显示)的信号。数值调整器605的其他实施例中，信号SUB[1:0]信号为多于或少于两个信号，但非限定于此。通过数值调整器605与调整逻辑器606，设计者得以通过延迟选择信号LAGSELECT[3:0]调整延迟锁相控制器603所标示的延迟量，以补偿晶圆批次变动、制程变动、以及其他在IC的制造期间或之后的其他现有因素。调整逻辑器606依据SUB[1:0]的指示，将延迟选择信号LAGSELECT[3:0]减去延迟选择信号LAGSELECT[3:0]的向右偏移的数值，以产生一用以调整的4位的向量信号ALAG[3:0]。

在一实施例中，相位延迟的测量独立地操作并且非同步于更新信号UPDATE的设置。当更新信号UPDATE被设置时，延迟选择信号LAGSELECT[3:0]的格雷编码数值被安置于延迟总线信号LAG[3:0]。因此，延迟选择信号LAGSELECT[3:0]上的0011的4位数值可标示在特定的温度、电压与频率的条件下，RESP1以120皮秒延迟于延迟时间脉冲LAGCLK之后。由于本发明用以提供自动化与动态的相位延迟的测量，以及在数据位接收器中相同时脉的调整，关于延迟选择信号LAGSELECT[3:0]的数值得更精确描述为，径向分布脉冲信号RESP1以三个反相对U1A/B至U15A/B的延迟落后于延迟时间脉冲LAGCLK。由于本发明所提供的每一个数据位接收器都具有这些反相对U1A/B至U15A/B的匹配复制，“延迟”相位能够在每一个数据位接收器被复制以提供数据的最佳接收。信号SUB[1:0]上的01数值表示调整逻辑器606将延迟选择信号LAGSELECT[3:0]的数值向右偏移一个位，并且自延迟选择信号LAGSELECT[3:0]的真正数值(例如0011)减去该向右偏移的数值(例如0001)，因而呈现出延迟总线信号LAG[3:0]的数值为0010，表示径向分布脉冲信号RESP1仅以80皮秒落后于延迟时间脉冲LAGCLK，而非延迟选择信号LAGSELECT[3:0]所标示的延迟应为120微秒。

格雷编码的4位延迟总线信号LAG[3:0]被分配到每一个数据位接收器，其中该数据位接收器相关于被测量的径向分布网路。一般而言，这些会包括特定数据次群组中的所有数据位接收器，每个数据位接收器被相同的同步数据径向分布闪控信号所驱动。在一实施例中，不同的熔丝调整位延迟控制器600可被使用于每一个不同的径向分布网路。在另一实施例中，格雷编码器604可被侦测，并且向量信号ALAG[3:0]直接被传送至接收器。在另一种类型的实施例中，必须更改配置以调整延迟选择信号LAGSELECT[3:0]中的扰动。

本发明所提供的熔丝调整位延迟控制器600用以执行上述所讨论的功能与操作。要注意的是，熔丝调整位延迟控制器600包括逻辑、电路、或是微程序码、或是上述逻辑、电路、或是微程序码的组合，或是可用以执行本发明所述的功能与操作的等效元件。熔丝调整位延迟控制器600之中用以执行这些函数与操作的元件可与其他电路、微程序码等共享，用以执行接收元件中的其他功能及/或操作。

图7所示的方块图用以说明本发明所提供的联合测试行为组织(Joint TestAction Group；JTAG)调整位延迟控制器700的详细实施例。JTAG调整位延迟控制器700用以致能延迟锁相控制器703通过延迟选择信号LAGSELECT[3:0]所标示的延迟量，以补偿晶圆批次变动、制程变动、以及其他在主机元件的制造期间或之后的其他现有因素。JTAG调整位延迟控制器700可实施于图3与图4的实施例。JTAG调整位延迟控制器700包括耦接至多工器702的延迟元件701。多工器702通过信号SLAG耦接至延迟锁相控制器703。延迟锁相控制器703产生4位的延迟选择信号LAGSELECT[3:0]，其中延迟选择信号LAGSELECT[3:0]耦接至多工器702以及调整逻辑器706。调整逻辑器706耦接至格雷编码器704。调整逻辑器706也通过信号SUB[1:0]耦接至JTAG接口705。JTAG接口705接收标准JTAG总线上的控制信号JTAG[N:0]，其中控制信号JTAG[N:0]提供延迟锁相控制器703判断延迟调整的信息。更新信号UPDATE耦接至格雷编码器704，其中格雷编码器704会在信号SUB[1:0]所表示的数值被调整时，产生格雷编码的4位的延迟总线信号LAG[3:0]，用以标示匹配的反相对U1A/B至U15A/B的数量，其中该数量会导致径向分布脉冲信号REPS1落后于延迟时间脉冲LAGCLK的延迟量。

延迟元件701以及延迟锁相控制器703接收延迟时间脉冲LAGCLK。延迟锁相控制器703也接收径向分布脉冲信号REPS1。在图3的实施例中，数据闪控信号DSTROBE代表延迟时间脉冲LAGCLK，径向分布闪控信号DSTROBEN代表径向分布脉冲信号REPS1。在图4的补偿同步数据总线上误差的装置400中，延迟脉冲信号LAGPLS代表延迟时间脉冲LAGCLK，名称类似的信号代表径向分布脉冲信号REPS1。延迟元件701包括多个反相对U1A/B至U15A/B。接触点LC0至LC15耦接至每一个反相对U1A/B至U15A/B，并且接触点LC0至LC15耦接至多工器702。在图7的实施例中，15个反相对U1A/B至U15A/B为匹配的反相对，亦即每一个反相对U1A/B至U15A/B的每一个反相器都具有20皮秒的延迟(亦即每一个反相对U1A/B至U15A/B都具有40皮秒的延迟)，该延迟对于测量操作速度大约从500MHz至1.5GHz的接收元件中的相位延迟而言是可接受的解析度。其他实施例可基于适当应用而考虑使用不同数量的反相对U1A/B至U15A/B。

格雷编码器704会在向量信号ALAG[3:0]所表示的数值被调整时，产生格雷编码的延迟总线信号LAG[3:0]，用以标示径向分布脉冲信号REPS1的相位落后于LAGCLK的时间，其中该时间为本发明所提供的数据闪控信号通过径向分布网路传输至数据位接收器所需的调整时间。

就操作而言，如上所述，更新信号UPDATE会致能或是取消致能JTAG调整位延迟控制器700的操作。当更新信号UPDATE设置时，基于延迟时间脉冲LAGCLK的设置，延迟时间脉冲LAGLCK之后续延迟版本会由延迟元件701所产生，并且在接触点LC0至LC15被提供至多工器702。延迟锁相控制器703会增加或是减少延迟选择信号LAGSELECT[3:0]的数值，以选择信号SLAG上的其中一个接触点LC0至LC15，使得信号SLAG的数值相等于落后在延迟时间脉冲LAGLCK设置后的径向分布脉冲信号RESP1。因此，延迟锁相控制器703的操作基本上相似于延迟锁相回路以收敛于一相位延迟，该相位延迟为一反相对U1A/B至U15A/B少于对应反相对U1A/B至U15A/B的延迟，以提供JTAG调整位延迟控制器700的稳定性。一旦相位延迟被锁住，延迟锁相控制器703会以被选择的数值增加/减少延迟选择信号LAGSELECT[3:0]，使得测量延迟的改变仅以一位做变化。

就操作而言，使用现有的JTAG编程技术通过编程而经由信号SUB[1:0]来标示正确补偿量。当主机位于允许JTAG编程的状态时，例如RESET状态，才进行编程设定。如果不在此状态，则信号SUB[1:0]标示补偿的数值。如图7所示的JTAG调整位延迟控制器700，调整逻辑器706接收信号SUB[1:0]上的补偿数值，并执行减法功能在延迟选择信号LAGSELECT[3:0]上。信号SUB[1:0]的数值标示自延迟选择信号LAGSELECT[3:0]的减去量。在一实施例中，信号SUB[1:0]标示延迟选择信号LAGSELECT[3:0]的数值执行向右偏移的位数。然后，调整逻辑器706将延迟选择信号LAGSELECT[3:0]减去向右偏移的延迟选择信号LAGSELECT[3:0]以产生一用以调整的4位的向量信号ALAG[3:0]。在一实施例中，向右偏移延迟选择信号LAGSELECT[3:0]的位数量显示于第2表格。

第2表格4位的选择向量信号的调整数值

SUB[1:0]数值	向右偏移的位数量
		00	0bits
01	1bits
		10	2bits
11	3bits

其他JTAG接口705的实施例包括但并非限定SUB[1:0]信号为多于或少于两个信号。通过JTAG接口705与调整逻辑器706，设计者得以调整延迟锁相控制器703通过延迟选择信号LAGSELECT[3:0]所标示的延迟量，以补偿晶圆批次变动、制程变动、以及其他在IC的制造期间或之后的其他现有因素。调整逻辑器706因而将延迟选择信号LAGSELECT[3:0]减去延迟选择信号LAGSELECT[3:0]的向右偏移的数值以产生一用以调整的4位的向量信号ALAG[3:0]。

在一实施例中，相位延迟的测量独立地操作并且非同步于更新信号UPDATE的设置。当更新信号UPDATE被设置时，延迟选择信号LAGSELECT[3:0]的格雷编码数值被安置于延迟总线信号LAG[3:0]上。因此，延迟选择信号LAGSELECT[3:0]上的0011的4位数值可标示在特定的温度、电压与频率的条件下，径向分布脉冲信号RESP1以120皮秒落后于延迟时间脉冲LAGCLK之后。由于本发明用以提供自动化与动态的相位延迟的测量，以及在数据位接收器中相同时脉的调整，关于延迟选择信号LAGSELECT[3:0]的数值得更精确描述为，径向分布脉冲信号RESP1以三个反相对U1A/B至U15A/B的延迟落后于延迟时间脉冲LAGCLK。由于本发明所提供的每一个数据位接收器都具有这些反相对U1A/B至U15A/B的匹配复制，“延迟”相位能够在每一个数据位接收器被复制以提供数据的最佳接收。信号SUB[1:0]上的01数值表示调整逻辑器706将延迟选择信号LAGSELECT[3:0]的数值向右偏移一个位，并且自延迟选择信号LAGSELECT[3:0]的真正数值(例如0011)减去该向右偏移的数值(例如0001)，因而呈现出延迟总线信号LAG[3:0]的数值为0010，表示径向分布脉冲信号RESP1仅以80皮秒落后于延迟时间脉冲LAGCLK，而非延迟选择信号LAGSELECT[3:0]所标示的延迟应为120皮秒。

格雷编码的4位延迟总线信号LAG[3:0]被分配到每一个数据位接收器，其中该数据位接收器相关于被测量的径向分布网路。一般而言，这些会包括特定数据次群组中的所有数据位接收器，每个数据位接收器被相同的同步数据径向分布闪控信号所驱动。在一实施例中，一不同的JTAG调整位延迟控制器700被使用于每一个不同的径向分布网路。在另一实施例中，格雷编码器704可被侦测，并且向量信号ALAG[3:0]直接被传送至接收器。

本发明所提供的JTAG调整位延迟控制器700用以执行上述所讨论的功能与操作。要注意的是，JTAG调整位延迟控制器700包括逻辑、电路、或是微程序码、或是上述逻辑、电路、或是微程序码的组合，或是可用以执行本发明所述的功能与操作的等效元件。JTAG调整位延迟控制器700之中用以执行这些函数与操作的元件可以与其他电路、微程序码等共享，用以执行接收元件中的其他功能及/或操作。

图8是本发明所提供的同步延迟接收器800的方块图。同步延迟接收器800能够实施于图3至图4的实施例中，用以引入延迟至数据位DATAX的传输路径，其中数据位DATAX来自一传输元件，并且该延迟是由延迟总线信号LAG[3:0]所标示，如同图3至图8所示，延迟总线信号LAG[3:0]是依据本发明所提出的位延迟控制元件而被更新。

同步延迟接收器800包括用以接收数据位DATAX的延迟元件801。延迟元件801通过延迟位信号DDATAX[15:0]耦接至多工器802。延迟总线信号LAG[3:0]耦接至多工器802。多工器802通过选择延迟信号SDATAX耦接至同步位接收器803。同步位接收器803接收选择延迟信号SDATAX以及径向分布闪控信号DSTROBEX。如同图3至图4所示，径向分布闪控信号DSTROBEX由径向分布元件303与403所分布。同步位接收器803产生一接收位信号RDATAX。

就操作而言，本发明所提供的位延迟控制器用以更新延迟总线信号LAG[3:0]的数值，使得相关于闪控信号DSTROBEX的相位的数据位DATAX能够在最佳状态中被接收。在一实施例中，此最佳状态是在径向分布闪控信号DSTROBEX设置后大约切换到一半的期间。其他实施例为致能数据位DATAX的位置修改，以便于增加其建立时间或是减少其持有时间。延迟元件801为图1至图7所述的延迟元件501、601、701的复制，并且包括十五个匹配反相对(未显示)。因此，在一实施例中，延迟位信号DDATAX[15:0]包括数据位DATAX的十六个接续的延迟版本，其范围从没有延迟到通过所有十五个反相对的延迟。

多工器802使用延迟总线信号LAG[3:0]的数值以选择延迟位信号DDATAX[15:0]的其中一个信号。所选择的信号被路由至同步位接收器803，并成为选择延迟信号SDATAX。当径向分布闪控信号DSTROBEX切换时，同步位接收器803登录选择延迟信号SDATAX的数值，并且输出此数值而成为接收位信号RDATAX。接收位信号RDATAX代表数据位DATAX的接收状态。

图9是本发明所提供的精密延迟元件900的方块图。精密延迟元件900可被替代为图5至图8所示的延迟元件501、601、701、801，用以提供本发明的实施例中延迟测量与延迟导入的更精细的解析度。精密延迟元件900包括一第一多工器901，该第一多工器901具有属于低逻辑电平(例如0)的第一输入以及属于高逻辑电平(例如1)的第二输入。在一实施例中，高逻辑电平包括核心电压(例如供应电压VDD)，低逻辑电平包括参考电压(例如接地)。在另一实施例中，可采用其他实施例。第一多工器901使用延迟时间脉冲LAGCLK作为信号选择以选择第一输入的信号或是第二输入的信号。精密延迟元件900还包括具有属于1的第一输入以及属于0的第二输入的第二多工器902，其架构相反于第一多工器901。延迟时间脉冲LAGCLK也耦接至第二多工器902的选择输入。在图5至图7所述的实施例中，延迟时间脉冲LAGCLK代表测量传输延迟的信号或是其他类似名称的信号等。在图8所述的实施例中，延迟时间脉冲LAGCLK代表被延迟的数据位DATAX。

精密延迟元件900包括串接的十五个延迟反向器(U0A至U14A)的第一群组，其中第一多工器901的输出耦接至反向器U0A的输入，反向器U14A的输出耦接至分接点LC31上的最延迟的信号。精密延迟元件900还包括串接的15个延迟反向器(U0B至U14B)的第二群组，其中第二多工器902的输出耦接至反向器U0B的输入，反向器U14B的输出耦接至分接点LC30上的下一个最延迟的信号。

所有编号类似的延迟反相器(例如U0A以及U0B，U5A以及U5B)的输出通过全持反相对(full keeper inverter pairs)K1至K15而耦接在一起。十五个延迟反相器对的第一群组中的偶数反相器(例如U0A、U2A等)的输出耦接至奇数编号的分接点(LC1、LC3至LC31)上的后续延迟信号。十五个延迟反相器的第二群组中的偶数反相器(例如U0B、U2B等)的输入耦接至偶数编号的分接点(LC0、LC2至LC30)上的后续延迟信号。每一个反相延迟器U0A至U14A、U0B至U14B都是匹配的。在一实施例中，每一个反相器的延迟基本上为20皮秒，因此，分接点LC31的最延迟的信号代表在延迟时间脉冲LAGLCK之中大约300皮秒的延迟。

就操作而言，虽然操作讨论中使用高电平，但延迟时间脉冲LAGCLK的任一状态可被使用于产生后续的延迟版本并作为分接点LC0至LC31的输出。因此，在一实施例中，当延迟时间脉冲LAGCLK为1时，反相器U0A的输入为0而反相器U0B的输入为1。因此，分接点LC0为1，反相器U0A的输出为1，反相器U0B的输出为0，以及在反相器的延迟后分接点LC1的数值为1，直到延迟时间脉冲LAGCLK的最延迟版本出现在分接点LC31。全持反相对K1至K15的功能为确保分接点LC1至LC31上的状态改变同步于其对应类似编码的反相对U0[A:B]至U14[A:B]的状态改变。

本发明所提出的精密延迟元件900可实施在上述的任一多工器502、602、702、802、902之上。然而，相关延迟信号的宽度必须增加一位以适应增加的解析度。

本发明的部分内容以及其对应的细节描述，以计算机存储器中的数据位的操作的软件、或是演算法与象征表示来呈现。这些描述与表示的本质乃是所属领域普通技术人员之间所能互相传达的。这里所指的演算法，如同其普遍引用，乃是设想为导致预期结果的自我一致性的一列步骤。这些步骤需要物理装置的物理操作。通常而言，虽然并非必要，这些装置乃是以光、电、或磁信号的形式而被储存、传递、结合、比较、以及其他的操作方式。原则上为了共同使用之故，参考这些位、数值、元件、符号、特性、用语、数字或其他等信号已被证明具有时间上的便利性。

然而，要留意的是，这所有及其相似用语将连结于适当的物理装置，对于这些装置而言仅是方便的标签。除非特别描述、或是明显的论述，诸如“处理”或“运算”或“计算”或“判断”或“显示”或其他等用语，乃是用以描述计算机系统、微处理器、中央处理器、或其他电子运算装置的处理与行为。上述电子运算装置将呈现为计算机系统的暂存器或存储器中的物理、电子单元进行操作或是转换，而成为呈现于计算机系统存储器、暂存器、或其他信息储存、传送或显示装置之中的物理单元的其他类似数据。

要注意的是，本发明的软件实施，典型上编码于一些编程储存介质的型式或是实施于一些传输介质的类型。编程储存介质可以是电子式(例如只读存储器、快闪只读存储器、电子可编程只读存储器)、随机存取磁性存储器(例如软碟或硬碟)、或是光学的(例如紧密硬碟只读存储器，或是CD ROM)、并且可以是只读或随机存取。类似地，传输介质可以是金属导线、加捻线对、同轴导线、光纤、或其他现有适合的传输介质。本发明不限定于任何已揭露实施例的这些层面。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (63)

1.一种补偿同步数据总线上误差的装置，其特征在于，包括：

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于一数据闪控信号的设置并且终止于对应该数据闪控信号的多个径向分布闪控信号之中的一第一个径向分布闪控信号的设置；

一同步延迟接收器，耦接至该位延迟控制器，用以接收所述径向分布闪控信号之中的该第一个径向分布闪控信号，以及接收一数据位信号，并且以该传输时间延迟该数据位信号的登录。

2.根据权利要求1所述的补偿同步数据总线上误差的装置，其特征在于，该数据闪控信号以及该数据位信号被一对应装置所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

3.根据权利要求2所述的补偿同步数据总线上误差的装置，其特征在于，该对应装置包括一x86相容的微处理器。

4.根据权利要求1所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器包括多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

5.根据权利要求4所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器包括多个第二匹配反相对，并且所述第二匹配反相对为所述第一匹配反相对的复制。

6.根据权利要求5所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器使用零个或至少一个的所述第二匹配反相对延迟该数据位信号的登录，并且所使用的所述第二匹配反相对的数量被标示于该延迟总线信号。

7.根据权利要求1所述的补偿同步数据总线上误差的装置，其特征在于，还包括：

一径向分布元件，用以接收该数据闪控信号，以及产生所述径向分布闪控信号，其中所述径向分布闪控信号对应的多个同步延迟接收器的每一个该同步延迟接收器分别接收与其对应的径向分布闪控信号，并且每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

8.一种补偿同步数据总线上误差的装置，其特征在于，包括一微处理器，该微处理器包括：

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于一数据闪控信号的设置并且终止于对应该数据闪控信号的多个径向分布闪控信号之中的一第一个径向分布闪控信号的设置；

一同步延迟接收器，耦接至该位延迟控制器，用以接收所述径向分布闪控信号之中的该第一个径向分布闪控信号，以及接收一数据位信号，并且以该传输时间延迟该数据位信号的登录。

9.根据权利要求8所述的补偿同步数据总线上误差的装置，其特征在于，该数据闪控信号以及该数据位信号被该微处理器所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

10.根据权利要求9所述的补偿同步数据总线上误差的装置，其特征在于，该微处理器包括一x86相容的微处理器。

11.根据权利要求8所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器包括多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或是至少一个的函数。

12.根据权利要求11所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器包括多个第二匹配反相对，且所述第二匹配反相对所述第一匹配反相对的复制。

13.根据权利要求12所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器使用零个或至少一个的该第二匹配反相对延迟该数据位信号的登录，并且所使用的所述第二匹配反相对的数量被标示于该延迟总线信号。

14.根据权利要求8所述的补偿同步数据总线上误差的装置，其特征在于，还包括：

一径向分布元件，用以接收该数据闪控信号，以及产生所述径向分布闪控信号，其中所述径向分布闪控信号对应的多个同步延迟接收器的每一个该同步延迟接收器分别接收与其对应的径向分布闪控信号，并且每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

15.一种补偿同步数据总线上误差的方法，其特征在于，包括：

测量一传输时间，其中该传输时间始于一数据闪控信号的设置并且终止于对应该数据闪控信号的多个径向分布闪控信号的第一个径向分布闪控信号的设置；

产生一延迟总线信号，用以标示该传输时间；以及

接收所述径向分布闪控信号的该第一个径向分布闪控信号以及一数据位信号，并且以该传输时间延迟该数据位信号的登录。

16.根据权利要求15所述的补偿同步数据总线上误差的方法，其特征在于，该数据闪控信号以及该数据位信号由一对应装置所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

17.根据权利要求16所述的补偿同步数据总线上误差的方法，其特征在于，该对应装置包括一x86相容的微处理器。

18.根据权利要求15所述的补偿同步数据总线上误差的方法，其特征在于，产生该延迟总线信号的步骤包括：

将该传输时间表示成多个第一匹配反相对中的零个或至少一个的函数。

19.根据权利要求18所述的补偿同步数据总线上误差的方法，其特征在于，还包括：

通过多个第二匹配反相对复制所述第一匹配反相对。

20.根据权利要求19所述的补偿同步数据总线上误差的方法，其特征在于，延迟该数据位信号的登录的步骤包括：

使用零个或至少一个的该第二匹配反相对传输该数据位信号，并且所使用的所述第二匹配反相对的数量被标示于该延迟总线信号。

21.根据权利要求15所述的补偿同步数据总线上误差的方法，其特征在于，还包括：

产生所述径向分布闪控信号，分布所述径向分布闪控信号至多个对应的同步延迟接收器，其中每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

22.一种补偿同步数据总线上误差的装置，其特征在于，包括：

一复制分布网路，用以接收一第一信号，以及产生一第二信号，其中该复制分布网路包括用于一数据闪控信号的、该复制分布网路的复制传输特性；

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于该第一信号的设置并且终止于该第二信号的设置；以及

一同步延迟接收器，耦接至该位延迟控制器，用以接收多个径向分布闪控信号之中的该第一个径向分布闪控信号，以及接收一数据位信号，并且以该传输时间延迟该数据位信号的登录。

23.根据权利要求22所述的补偿同步数据总线上误差的装置，其特征在于，该数据闪控信号以及该数据位信号被该装置所配置的一对应装置所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

24.根据权利要求23所述的补偿同步数据总线上误差的装置，其特征在于，该对应装置包括一x86相容的微处理器。

25.根据权利要求22所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器包括多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

26.根据权利要求25所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器包括多个第二匹配反相对，并且所述第二匹配反相对该第一匹配反相对的复制。

27.根据权利要求26所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器使用零个或至少一个的该第二匹配反相对延迟该数据位信号的登录，并且所使用的所述第二匹配反相对的数量被标示于该延迟总线信号。

28.根据权利要求22所述的补偿同步数据总线上误差的装置，其特征在于，该复制分布网路接收该数据闪控信号以及产生所述径向分布闪控信号，其中所述径向分布闪控信号对应的多个同步延迟接收器的每一个该同步延迟接收器分别接收与其对应的径向分布闪控信号，并且每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

29.一种补偿同步数据总线上误差的装置，其特征在于，包括一微处理器，该微处理器包括：

一复制分布网路，用以接收一第一信号，以及产生一第二信号，其中该复制分布网路包括用于一数据闪控信号的、该复制分布网路的复制传输特性；

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于该第一信号的设置并且终止于该第二信号的设置；以及

一同步延迟接收器，耦接至该位延迟控制器，用以接收多个径向分布闪控信号之中的该第一个径向分布闪控信号，以及接收一数据位信号，并且以该传输时间延迟该数据位信号的登录。

30.根据权利要求29所述的补偿同步数据总线上误差的装置，其特征在于，该数据闪控信号以及该数据位信号被该微处理器所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

31.根据权利要求30所述的补偿同步数据总线上误差的装置，其特征在于，该微处理器包括一x86相容的微处理器。

32.根据权利要求29所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器包括多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

33.根据权利要求32所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器包括多个第二匹配反相对，并且所述第二匹配反相对该第一匹配反相对的复制。

34.根据权利要求33所述的补偿同步数据总线上误差的装置，其特征在于，该同步延迟接收器使用零个或至少一个的该第二匹配反相对延迟该数据位信号的登录，并且所使用的所述第二匹配反相对的数量被标示于该延迟总线信号。

35.根据权利要求29所述的补偿同步数据总线上误差的装置，其特征在于，该复制分布网路接收该数据闪控信号以及产生所述径向分布闪控信号，其中所述径向分布闪控信号对应的多个同步延迟接收器的每一个该同步延迟接收器分别接收与其对应的径向分布闪控信号，并且每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

36.一种补偿同步数据总线上误差的方法，其特征在于，包括：

复制用于一数据闪控信号的一径向分布元件的传输特性，接收一第一信号，并通过所复制的该传输特性产生一第二信号；

测量一传输时间，其中该传输时间始于该第一信号的设置并且终止于该第二信号的设置；

产生一延迟总线信号，以标示该传输时间；

接收多个径向分布闪控信号的第一个径向分布闪控信号以及一数据位信号；以及

以该传输时间延迟该数据位信号的登录。

37.根据权利要求36所述的补偿同步数据总线上误差的方法，其特征在于，该数据闪控信号以及该数据位信号由一对应装置所接收，并且该数据闪控信号以及该数据位信号由一传输元件所发出。

38.根据权利要求37所述的补偿同步数据总线上误差的方法，其特征在于，该对应装置包括一x86相容的微处理器。

39.根据权利要求36所述的补偿同步数据总线上误差的方法，其特征在于，产生该延迟总线信号以标示该传输时间的步骤还包括：

将该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

40.根据权利要求39所述的补偿同步数据总线上误差的方法，其特征在于，还包括：

通过多个第二匹配反相对复制该第一匹配反相对。

41.根据权利要求40所述的补偿同步数据总线上误差的方法，其特征在于，以该传输时间延迟该数据位信号的登录的步骤还包括：

使用零个或至少一个的所述第二匹配反相对传输该数据位信号。

42.根据权利要求36所述的补偿同步数据总线上误差的方法，其特征在于，还包括：

产生所述径向分布闪控信号，分布所述径向分布闪控信号至多个对应的同步延迟接收器，其中每一个该径向分布闪控信号具有与在对应的所述同步延迟接收器的该数据闪控信号相等的传输特性。

43.一种补偿同步数据总线上误差的装置，其特征在于，包括：

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于一第一信号的设置并且终止于一第二信号的设置，其中该位延迟控制器包括：

一延迟锁相控制器，用以选择该第一信号的多个后续延迟版本之一，以及产生一延迟选择总线上的一延迟选择信号以标示该传输时间，其中所选择的该延迟版本与该第二信号的设置一致；

一调整逻辑器，耦接至一电路以及该延迟选择总线，用以依据该电路所指定的数值调整该延迟选择信号，以产生一向量信号，其中该向量信号输出至一调整延迟总线；以及

一格雷编码器，对该向量信号进行格雷编码，以产生该延迟总线信号。

44.根据权利要求43所述的补偿同步数据总线上误差的装置，其特征在于，该延迟锁相控制器通过增加或减少一多工器的多个选择输入的状态，由该第一信号的所述后续延迟版本中选择一个，其中所述后续延迟版本为该多工器的输入。

45.根据权利要求44所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器还包括：

多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

46.根据权利要求45所述的补偿同步数据总线上误差的装置，其特征在于，还包括：

一同步延迟接收器，耦接至该位延迟控制器，用以接收一数据位信号以及多个径向分布闪控信号之一，并且以该传输时间延迟该数据位信号的登录。

47.根据权利要求43所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括至少一个熔丝。

48.根据权利要求43所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括一可编程的只读存储器。

49.根据权利要求43所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括耦接至该装置的输入/输出接脚的一外部元件。

50.一种补偿同步数据总线上误差的装置，其特征在于，包括一微处理器，该微处理器包括：

一位延迟控制器，用以测量一传输时间，以及产生一延迟总线上的一延迟总线信号以标示该传输时间，其中该传输时间起始于一第一信号的设置并且终止于一第二信号的设置，其中该位延迟控制器包括：

一延迟锁相控制器，用以选择该第一信号的多个后续延迟版本之一，以及产生一延迟选择总线上的一延迟选择信号以标示该传输时间，其中所选择的该延迟版本与该第二信号的设置一致；

一调整逻辑器，耦接至一电路以及该延迟选择总线，用以依据该电路所指定数值的调整该延迟选择信号，以产生一向量信号，其中该向量信号输出至一调整延迟总线；以及

一格雷编码器，对该向量信号进行格雷编码，以产生该延迟总线信号。

51.根据权利要求50所述的补偿同步数据总线上误差的装置，其特征在于，该延迟锁相控制器通过增加或减少在一多工器上的选择输入的状态，选择该第一信号的多个后续延迟版本之一，其中多个后续延迟版本为该多工器的输入。

52.根据权利要求51所述的补偿同步数据总线上误差的装置，其特征在于，该位延迟控制器还包括：

多个第一匹配反相对，并且该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

53.根据权利要求52所述的补偿同步数据总线上误差的装置，其特征在于，还包括：

一同步延迟接收器，耦接至该位延迟控制器，用以接收一数据位信号以及多个径向分布闪控信号之一，并且以该传输时间延迟该数据位信号的登录。

54.根据权利要求50所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括至少一个熔丝。

55.根据权利要求50所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括一可编程的只读存储器。

56.根据权利要求50所述的补偿同步数据总线上误差的装置，其特征在于，该电路包括耦接至该装置的输入/输出接脚的一外部元件。

57.一种补偿同步数据总线上误差的方法，其特征在于，包括：

测量一传输时间，其中该传输时间起始于一第一信号的设置并且终止于一第二信号的设置，其中测量该传输时间的步骤包括：

选择该第一信号的多个后续延迟版本之一，其中所选择的该延迟版本与该第二信号的设置一致；

依据一电路所指定的数值调整该延迟选择信号，以产生一向量信号；以及

对该向量信号进行格雷编码，以产生一延迟总线上的一延迟总线信号。

58.根据权利要求57所述的补偿同步数据总线上误差的方法，其特征在于，选择该第一信号的多个后续延迟版本之一的步骤还包括：

增加或减少在一多工器上的选择输入的状态，其中多个后续延迟版本为该多工器的输入。

59.根据权利要求58所述的补偿同步数据总线上误差的方法，其特征在于，测量该传输时间的步骤还包括：

将该传输时间表示成所述第一匹配反相对中的零个或至少一个的函数。

60.根据权利要求59所述的补偿同步数据总线上误差的方法，其特征在于，还包括：

耦接该延迟总线至一同步延迟接收器，该同步延迟接收器用以接收一数据位信号以及多个径向分布闪控信号之一，并且以该传输时间延迟该数据位信号的登录。

61.根据权利要求57所述的补偿同步数据总线上误差的方法，其特征在于，该电路包括至少一个熔丝。

62.根据权利要求57所述的补偿同步数据总线上误差的方法，其特征在于，该电路包括一可编程的只读存储器。

63.根据权利要求57所述的补偿同步数据总线上误差的方法，其特征在于，该电路包括耦接至实施所述补偿同步数据总线上误差的方法的装置的输入/输出接脚的一外部元件。

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