TWI522809B - 補償同步資料匯流排之誤差的裝置與方法 - Google Patents

Description

補償同步資料匯流排之誤差的裝置與方法

本發明係關於微電子之領域，特別是一種關於將傳送與接收來源同步信號(source synchronous signal)之資料與時脈進行同步之裝置與方法。

現今的電腦系統使用來源同步系統匯流排(source synchronous system bus)以提供匯流排代理器(bus agent)之間的資料交換，例如在微處理器以及記憶體集線器(memory hub)之間。「來源同步」匯流排協定使資料能夠傳輸於很高的匯流速度。來源同步協定制定的操作原則是，傳輸匯流排代理器在一固定時間之區間將資料置於傳輸代理器外之匯流排上，並且依據該資料之設置(assert)或是切換一「閃控(strobe)」信號，以通知接收匯流排代理器該資料是有效的。資料信號及其對應閃控信號之發送途徑在沿著相等傳輸路徑(包括實體地與電磁地)的匯流排之上，因而使得接收器能夠相當確定當偵測到對應閃控信號切換時，資料信號上之資料是有效的。對本發明而言，匯流排代理器可以是使用來源同步信號在來源同步匯流排上傳輸資料至/從另一匯流排代理器之任一電子元件。舉例而言，匯流排代理器可以是中央處理器、微處理器、記憶體控制 器、記憶體集線器、晶片組以及繪圖控制器，但不限定於此。來源同步匯流排也可以是習知的系統匯流排、前端匯流排、或是後端匯流排。匯流排代理器可以分別封裝，被安排於主機板上、並且與主機板上的導線相互連接。此外，複數個匯流排代理器可以被安排在位於主機板上的相同封裝體之內，其中複數個匯流排代理器可以是封裝體內的個別晶粒，或是被整合到相同的積體電路晶粒並且透過晶粒上的導線相互連接。

然而，來源同步資料閃控信號與資料信號容易受到多種不同原因而造成誤差。這些誤差可能來自無法控制的設計安全係數、製程容忍範圍、或是環境因子例如電壓或是溫度。在大多數的案例中，最好的情況是徑向分佈(radial distributed)閃控信號在資料有效期間的一半上正確地切換，使得接收器所看到的資料具有相等的設定與維持時間。然而，上述原因所造成之誤差可能會導致資料信號及/或其閃控信號的偏移，使得接收條件並非最佳化。結果，相關元件的操作頻率受到限制。

另一種誤差的來源可能是接收元件內的徑向分佈閃控信號之路徑分佈所造成的。當系統設計者使用較大的長度以確保閃控信號及其相關資料信號之發送途徑係沿著系統板(或是主機板)上的相同傳輸路徑時，習知技術者皆知一旦閃控信號進入接收元件，就必定被分配至所有與閃控信號相關的內部同步接受器。一些分配徑向分佈閃控信號至內部接收器之技術僅增加閃控信號至內部接收器之發送路徑所需之傳輸長度，但是該傳輸長度會增加資料信號傳輸上的延遲，因而造成 同步傳輸之相位偏移。更新近的閃控信號分佈方法也會導致已分配之徑向分佈閃控信號的緩衝(buffering)，因而更加造成同步傳輸之相位的偏移。

因此，需要一種裝置與方法用以補償來源同步資料匯流排上的信號與閃控信號之未對準誤差，因而允許元件之操作頻率的最佳化。

此外也需要一種技術用以調整資料閃控信號及相應資料信號的相位調校，以允許同步匯流排上信號的最佳化。

更需要的是一種自動運作機制以允許在接收元件中資料閃控信號及相應資料信號的相位調校可被自動最佳化。

更需要的是一種在主機板層級是可程式化的裝置，以補償自動信號調校機制中的製程與設計誤差、電壓變動以及溫度變動。

此外，需要的是同步接收器用以自動補償來源同步資料匯流排上的信號誤差。

本發明係用以解決上述問題以及克服習知技術的其他問題、缺點、以及限制。此外，本發明提供較佳的技術，係自動與動態地最佳化透過來源同步匯流排所接收之資料信號與相關閃控信號的相位調校。本發明提供一種補償同步資料匯流排上誤差的裝置，包括一位元延遲控制器以及一同步延遲接收器；位元延遲控制器測量一傳輸時間，其中傳輸時間起始於一資料閃控信號之設置並且終止於對應於資料閃控信號之複數個徑向分佈閃控信號之中的第一個徑向分佈閃控信號之 設置，位元延遲控制器亦在一延遲匯流排上產生一標示傳輸時間的數值；同步延遲接收器耦接至位元延遲控制器，用以接收該等徑向分佈閃控信號之中的第一個徑向分佈閃控信號以及接收一資料位元信號，並且以延遲時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的裝置，包括一微處理器，其中微處理器包括一位元延遲控制器以及一同步延遲接收器；位元延遲控制器測量一傳輸時間，其中傳輸時間起始於一資料閃控信號之設置並且終止於對應於資料閃控信號之複數個徑向分佈閃控信號之中的一第一個徑向分佈閃控信號之設置，位元延遲控制器亦在一延遲匯流排上產生一標示傳輸時間的數值；同步延遲接收器耦接至位元延遲控制器，用以接收該等徑向分佈閃控信號之中的第一個徑向分佈閃控信號以及接收一資料位元信號，並且以延遲時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的方法，包括複製用於一資料閃控信號之徑向分佈元件之傳輸特性，接收一第一信號，以及藉由複製的傳輸特性產生一第二信號；測量一傳輸時間，其中傳輸時間起始於第一信號之設置並且終止於第二信號之設置；產生一延遲匯流排信號用以標示傳輸時間；以及接收複數個徑向分佈閃控信號之第一個徑向分佈閃控信號以及一資料位元信號，以及以傳輸時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的裝 置，包括一複製分佈網路、一位元延遲控制器以及一同步延遲接收器；複製分佈網路接收一第一信號以及產生一第二信號，其中複製分佈網路包括用於一資料閃控信號之複製分佈網路的複製傳輸特性；位元延遲控制器測量一傳輸時間，其中傳輸時間起始於第一信號之設置並且終止於第二信號之設置，位元延遲控制器亦在一延遲匯流排上產生一標示傳輸時間的數值；同步延遲接收器耦接至位元延遲控制器，用以接收複數個徑向分佈閃控信號之中的第一個徑向分佈閃控信號以及接收一資料位元信號以及一資料位元信號，並且以延遲時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的裝置，包括一微處理器，其中微處理器包括一複製分佈網路、一位元延遲控制器以及一同步延遲接收器；複製分佈網路接收一第一信號以及產生一第二信號，其中複製分佈網路包括用於一資料閃控信號之複製分佈網路的複製傳輸特性；位元延遲控制器測量一傳輸時間，其中傳輸時間起始於第一信號之確立並且終止於第二信號之設置，位元延遲控制器亦在一延遲匯流排上產生一標示傳輸時間的數值；同步延遲接收器耦接至位元延遲控制器，用以接收複數個徑向分佈閃控信號之中的第一個徑向分佈閃控信號以及接收一資料位元信號以及一資料位元信號，並且以延遲時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的方法，包括測量一傳輸時間，其中傳輸時間起始於一資料閃控信號之設置並且終止於對應資料閃控信號之複數個徑向分佈閃 控信號的第一個徑向分佈閃控信號之設置；產生一延遲匯流排信號用以標示傳輸時間；以及接收等徑向分佈閃控信號之第一個徑向分佈閃控信號以及一資料位元信號，並且以傳輸時間延遲該資料位元信號之登錄。

本發明提供一種補償同步資料匯流排上誤差的裝置，包括一位元延遲控制器，用以測量一傳輸時間，其中傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，並且在延遲匯流排上產生標示一調校傳輸時間的第一數值，其中位元延遲控制器包括一延遲鎖相控制器、一調整邏輯器以及一格雷編碼器；延遲鎖相控制器選擇該第一信號之複數個接續的延遲版本之一者，以及產生一延遲選擇匯流排上之一延遲選擇信號以標示傳輸時間，其中所選擇之該延遲版本與該第二信號之設置一致，並且在延遲選擇匯流排上產生標示一調校傳輸時間的第二數值；調整邏輯器耦接至一電路以及該延遲選擇匯流排，用以依據該電路所指定數值以調整該第二數值，並且產生一第三信號，其中該第三信號輸出至一調整延遲匯流排；以及，格雷編碼器對第三信號進行格雷編碼以在該延遲匯流排上產生該第一信號。

本發明提供一種補償一同步資料匯流排上誤差的裝置，包括一微處理器，其中微處理器包括一位元延遲控制器，用以測量一傳輸時間，其中該傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，並且在一延遲匯流排上產生標示一調整傳輸時間之第一數值，其中位元延遲控制器包括一延遲鎖相控制器、一調整邏輯器以及一格雷編碼器；延遲 鎖相控制器選擇該第一信號之複數個接續的延遲版本之一者，其中所選擇之該延遲版本與該第二信號之設置一致，以及在一延遲選擇匯流排上產生一標示傳輸時間的第二數值；調整邏輯器耦接至一電路以及延遲選擇匯流排，用以依據電路所指定數值以調整該第二數值，並且產生一第三信號，其中該第三信號輸出至一調整延遲匯流排；以及，格雷編碼器對第三信號進行格雷編碼以在該延遲匯流排上產生該第一信號。

本發明提供一種補償同步資料匯流排上誤差的方法，包括測量一傳輸時間，其中傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，其中測量該傳輸時間的步驟包括選擇該第一信號之複數個接續的延遲版本之一，其中所選擇之該延遲版本與該第二信號之設置一致；依據電路所指定數值之調整延遲時間以產生一調整延遲時間；以及，對調整延遲時間進行格雷編碼以在延遲匯流排上產生一數值。

100‧‧‧電腦系統

101‧‧‧匯流排代理器

102‧‧‧來源同步匯流排

200‧‧‧時脈圖

201‧‧‧第一情境

202‧‧‧第二情境

300、400‧‧‧補償同步資料匯流排上之誤差的裝置

301、311、411~3N1‧‧‧節點

302、402‧‧‧內部徑向分佈閃控信號

303.1~303.N、403.1~403.N、406.1~406.N、501、601、701、801‧‧‧延遲元件

305、405‧‧‧位元延遲控制器

313、413‧‧‧閃控接收器

303、403‧‧‧徑向分佈元件

304、404‧‧‧同步延遲接收器

312~3N2、412~4N2、SUB[1：0]、SLAG‧‧‧信號

406‧‧‧複製徑向分佈元件

415‧‧‧複製閃控接收元件

500‧‧‧位元延遲控制器

502、602、702、802‧‧‧多工器

503、603、703‧‧‧延遲鎖相控制器

504、604、704‧‧‧格雷編碼器

600‧‧‧熔絲調整位元延遲控制器

605‧‧‧數值調整器

606、706‧‧‧調整邏輯器

700‧‧‧JTAG調整位元延遲控制器

705‧‧‧JTAG介面

800‧‧‧同步延遲接收器

803‧‧‧同步位元接收器

900‧‧‧精密延遲元件

901‧‧‧第一多工器

902‧‧‧第二多工器

ALAG[3：0]‧‧‧向量信號

BLCK1、BLCK0、BCLK#、BCLK[1：0]‧‧‧匯流排時脈

D[15：0]‧‧‧資料匯流排信號

DATA1~DATAN‧‧‧資料位元信號

DATAX‧‧‧資料位元

DDATAX[15：0]‧‧‧延遲位元信號

DSTBPB0、DSTBNB0、DSTROBE1~DSTROBEN、DSTROBEX‧‧‧徑向分佈閃控信號

DSTROBE‧‧‧資料閃控信號

JTAG[N：0]‧‧‧控制信號

K1~K15‧‧‧全持反相對

LAG[3：0]‧‧‧延遲匯流排信號

LAGCLK‧‧‧延遲時間脈衝

LAGPLS‧‧‧延遲脈衝信號

LAGSELECT[3：0]‧‧‧延遲選擇信號

LC0~LC31‧‧‧分接點

OUT1~OUTN‧‧‧輸出信號

RDATAX‧‧‧接收位元信號

REPS1‧‧‧徑向分佈脈衝信號

SDATAX‧‧‧選擇延遲信號

U1A/B~U15A/B‧‧‧反相對

UPDATE‧‧‧更新信號

以下敘述將有助於了解本發明的優點、特徵以及改善內容，配合的圖式包括：第1圖是說明現今系統中傳輸與接收來源同步資料之方塊圖；第2圖是描述發生於第1圖之現今系統中之兩種來源同步信號情境的時脈圖，其中第一種情境是接收元件中的資料閃控與其對應資料同步，而第二種情境是資料閃控及其對應資料不同步；第3圖是本發明所提供之用於局部自動同步信號調校之裝 置的方塊圖；第4圖是本發明所提供之用於動態自動同步信號調校之裝置的方塊圖；第5圖是本發明所提供之位元延遲控制元件之實施例的方塊圖；第6圖是本發明所提供之說明熔絲調整位元延遲控制元件的方塊圖；第7圖是本發明所提供之說明JTAG調整位元延遲控制元件的方塊圖；第8圖是本發明所提供之說明同步延遲接收器之方塊圖；第9圖是本發明所提供之說明精確延遲元件之方塊圖。

本說明書實施例的製作與使用方式之細節描述如下。然而要特別留意的是，本說明書提供許多可應用的發明概念，能廣泛實施於特定內容。用以討論的特定實施例僅說明本說明書實施例的特定製作與實施方式，並未侷限本發明範圍。

以下配合圖式說明詳細的實施例。如果可能的話，圖式及說明中使用相同的標號來表示相同或相似的部件。在圖式中，為了清楚及方便性，而擴大形狀及厚度。以下說明將特別針對本發明實施例之裝置或是其中元件的形成部分。可以理解的是未特別繪示或說明的元件可具有各種不同的型式。本說明書全文中所提及關於實施例的意思是指有關於本實施例中所提及特定的特徵、結構、或特色係包含於本發明的至少一實施例中。因此，本說明書全文中各處所出現的在一實施 例中之用語所指的並不全然表示為相同的實施例。再者，特定的特徵、結構、或特色能以任何適當方式而與一或多個實施例作結合。可以理解的是以下的圖式並未依照比例繪示，而僅僅提供說明之用。

為了說明關於現今裝置使用來源同步信號與相關技術來傳輸與接收資料的背景，第1圖至第2圖係用於討論現今技術的缺點與限制。之後，第3圖至第9圖係用以討論本發明。本發明提供能夠克服這些限制與缺點的運作機制，該運作機制偵測接收元件中資料閃控信號及其相關資料群組位元的精確延遲，並提供在相關接受器中延遲相關資料群組位元的技術，因而提供對多種原因所造成之閃控信號與資料誤差的校正，因此能夠使傳輸元件與接收元件之間的生產量達到最佳化。

第1圖說明在現今的電腦系統100中兩個或以上之匯流排代理器101在來源同步匯流排102上交換資料之方塊圖。如上所述，匯流排代理器101可以是電腦系統100中用以透過來源同步匯流排102傳輸或接收資料的任何元件(組)。來源同步匯流排102可以是習知的其他名稱，例如系統匯流排、前端匯流排、以及後端匯流排，但非限定於此。

對於此領域的習知技術者而言，現今典型的匯流排代理器101可以為，例如微處理器或是中央處理器(CPU)、記憶體集線器或是記憶體控制器、晶片組、主控或從屬的周邊元件、直接記憶體存取單元、繪圖控制器、或是其他類型的匯流排介面單元，但非限定於此。廣義而言，為了傳輸資料，匯流排代理器101的其中之一者會驅動來源同步匯流排102上的信 號子集，而另一個匯流排代理器101會偵測並接收被驅動的信號，因而取得代表來源同步匯流排102上之一個或以上的信號子集之狀態的資料。一個或以上的匯流排代理器101可以是個別安排於單獨積體電路晶粒並且封裝於元件封裝體之元件，其中該元件封裝體以傳統方法被放置於主機板(或是系統板)之上，並且來源同步匯流排102係以金屬接線(或是接墊)安置於主機板上。另一種方法是，兩種或以上的匯流排代理器101可以是個別安排於單獨積體電路晶粒之元件，而這兩個或以上的積體電路晶粒被安置於基板上並封裝在單一的元件封裝體中，而來源同步匯流排102則以金屬接線的方式安置在基板上，並且單一元件封裝體被安排在主機板上並且透過主機板上交互連接之金屬接線耦接至其他主機板上的元件封裝體，其中該交互連接之金屬接線包括來源同步匯流排102。進一步而言，兩個或以上的匯流排代理器101可以安排在單一積體電路晶粒上，其中該積體電路晶粒被封裝在主機板上的一元件封裝體之中，並且來源同步匯流排102包括單一積體電路晶粒上的金屬接線以交互連接兩個或以上的匯流排代理器101，而主機板上的金屬接線係交互連接元件封裝體，或將覆蓋單一積體電路晶粒之該元件封裝體連接至其他主機板上的元件封裝體。

現今技術有許多種不同的匯流排協定用於兩個匯流排代理器101之間的資料傳輸，這些不同技術的細節描述不在本發明的範圍中。在本發明中，在匯流排交互傳輸之兩個或以上的匯流排代理器101間所傳輸「資料」包括位址資訊、關於一個或以上位址之資料、控制資訊、或是狀態資訊，但非限 定於此。無論來源同步匯流排102上所傳輸的資料類型為何，本發明所強調的是現今越來越多的電腦系統100使用一般稱為「來源同步」協定之特定類型的匯流排協定，以在非常高速的匯流排速度進行資料傳輸。相較於前案的樣本資料匯流排協定，來源同步協定的操作原則是，傳輸的匯流排代理器101在一固定時間之區間(亦即「設定時間(setup time)」)將資料置於匯流排代理器101外之來源同步匯流排102上，並且設置對應該資料之「閃控」信號，以通知接收匯流排代理器101該資料是有效的。傳輸匯流排代理器101持有同步匯流排102上的資料一段時間(亦即「持有時間(hold time)」)，該時間大約相等於建立時間，使得接收匯流排代理器101能夠偵測設置徑向分佈閃控信號之前的時間狀態，以及取得設置徑向分佈閃控信號之後的資料。此領域之習知技術者會了解在非常高速的傳輸速度中，包含一組資料及其對應之徑向分佈閃控信號的物理與電磁參數之傳輸路徑相當不同於關於匯流排上另一組信號的傳輸路徑，無論傳輸路徑是從傳輸元件到另一個接收元件，或是傳輸路徑是從傳輸匯流排代理器101到同樣的接收匯流排代理器101，而是與另一個資料群組以及該群組之相關的徑向分佈閃控信號相符。尤其是，傳輸路徑、匯流排阻抗、以及傳輸路徑的電磁特性會影響資料信號穩定的時間(例如設定與持有時間)，其中穩定的意思是對於接收匯流排代理器101而言接收是有效的。因此之故，來源同步匯流排協定是現在此領域的主流。在傳統的架構中，相關於資料信號之對應組(或是「群組」)的資料閃控信號特意地沿著資料信號組的相同路徑做電路佈 局，因此閃控信號會看見與資料信號相同的路徑特性。如果閃控信號在資料有效的期間(最好設定與持有時間大約相同)被設置，當接收匯流排代理器101偵測到閃控信號的有效切換時，就可相當確定該資料信號也會是有效的。

第2圖係用以進一步描述來源同步匯流排之信號的傳輸過程。時脈圖200描述發生於第1圖之現今系統中，兩種來源同步信號的情境：第一種情境是接收元件中的資料閃控信號與其相應資料同步，而第二種情境是資料閃控信號及其相應資料不同步。時脈圖200顯示了樣本資料信號群組中信號的交互過程，其中該交互過程係用以執行8位元組的叢訊(burst)匯流排傳輸之資料相位。為了清楚說明之故，時脈圖200中的信號設置為邏輯低準位，雖然此領域之習知技術者會了解該設置也可以是邏輯高準位，或是高準位與低準位之間的切換。時脈圖200的上方顯示了差動匯流排時脈BLCK[1：0]的循環週期。對於x86相容的微處理器而言，匯流排時脈BLCK[1：0]被送往所有的匯流排代理器，以促進匯流排代理器之間交互傳輸的同步。

來源同步協定提供16位元之資料匯流排信號D[15：0]，支持在匯流排時脈BLCK[1：0]的兩個時脈週期的8位元組快取線的資料相位之間的傳輸，其中該傳輸係透過來源同步資料之徑向分佈閃控信號DSTBPB0與DSTBNB0之使用而達成。16位元之資料匯流排信號D[15：0]之一個位元組的傳輸為習知的心跳(beat)，並且四個心跳1-4、5-8傳輸於匯流排時脈BCLK[1：0]的每一個循環週期。資料匯流排信號D[15：0]及其對應之徑向分佈閃控信號DSTBPB0與DSTBNB0之路由路徑，相 同於資料匯流排信號D[15：0]之每一個別位元接收器之傳輸路徑。徑向分佈閃控信號DSTBPB0的下降邊緣係用以標示資料匯流排信號D[15：0]上之字元1、3、5、7的有效性。徑向分佈閃控信號DSTBNB0的下降邊緣係用以標示資料匯流排信號D[15：0]上之字元2、4、6、8的有效性。要注意的是，徑向分佈閃控信號DSTBPB0與DSTBNB0之頻率是匯流排時脈BLCK[1：0]之頻率的兩倍，並且兩個徑向分佈閃控信號DSTBPB0與DSTBNB0具有相對二分之一的時脈週期相位延遲。因此，所例示的匯流排協定支持在單一匯流排時脈週期中四個組(亦即心跳)之資料傳輸。上述信號係用以說明本發明，為了清楚說明之故，簡化了匯流排的交互傳輸。然而，此領域之習知技術者會了解如何擴展匯流排，以支持各種數量的位元。

此領域之習知技術者會了解，傳輸匯流排代理器(例如微處理器、晶片組、或其他匯流排代理器)安排其資料匯流排信號D[15：0]於匯流排上，然後設置其對應之閃控信號DSTBPB0、DSTBNB0以標示資料的有效性，較好的作法是透過一半的資料有效期間，使得建立與持有時間大約相等。因此，相較於較舊的取樣資料/位址匯流排而言，資料被安排在匯流排上且被持有一段取樣時間，但現在的同步匯流排運作機制將資料閃控信號安置於複數個叢訊的匯流排次群組之外，而對應之徑向分佈閃控信號DSTBPB0、DSTBNB0的狀態用以標示每一個叢訊之有效性。由於對應之徑向分佈閃控信號DSTBPB0、DSTBNB0之路由途徑是沿著與其相關的資料匯流排信號D[15：0]的相同傳輸路徑，因此幾乎可以確定當接收器偵 測到徑向分佈閃控信號DSTBPB0、DSTBNB0的設置時，相關的資料匯流排信號D[15：0]將會是有效的。

從接收匯流排代理器的觀點來看，徑向分佈閃控信號DSTBPB0、DSTBNB0之資料/位址的設置對於匯流排時脈BCLK#的設置而言看似是難以確定的，然而如上所述，每一個徑向分佈閃控信號DSTBPB0、DSTBNB0之周期大約等於匯流排時脈BCLK#之期間的一半。如前所述，資料與閃控信號的傳輸時脈的確是匯流排時脈頻率的函數，但是在接收匯流排代理器中，對所有意圖與目的而言，任何既定資料閃控信號之切換與匯流排時脈BLCK[1：0]是不同步的。這是因為隨著匯流排時脈BLCK[1：0]通過時脈產生器與接收匯流排代理器間的不同傳輸路徑時，會在匯流排時脈BLCK[1：0]與對應資料閃控信號之資料次群組信號的傳輸之間存在著固定而未知的相位差。

要注意的是，在第一情境中，資料匯流排信號D[15：0]及其相關之徑向分佈閃控信號DSTBPB0、DSTBNB0隨著匯流排時脈BCLK[1：0]之相位轉變而轉變，而在第二情境中，資料匯流排信號D[15：0]及其相關的徑向分佈閃控信號DSTBPB0、DSTBNB0的轉變與匯流排時脈BCLK[1：0]之相位轉變無關。這些差異可能是來自傳輸匯流排代理器在匯流排上傳送資料的方式、或是來自資料匯流排信號D[15：0]相對於匯流排時脈BCLK[1：0]的不同傳輸路徑長度、或是同時來自傳送器特性以及傳輸路徑長度。

只要資料匯流排信號D[15：0]內的資料信號與對應相關的徑向分佈閃控信號DSTBPB0、DSTBNB0在大約適當的 相位內被接收，由於建立與持有時間大約相等，因此能達到在很高的匯流排速度進行有效的資料傳輸。這是第一情境201所描述的實施例。要注意的是，在時間T1，就接收匯流排代理器之觀點而言，當匯流排上的叢訊1為有效時，徑向分佈閃控信號DSTBPB0在此期間的一半被設置，因此形成接收叢訊1的最佳條件。同樣地，在時間T2，就接收匯流排代理器之觀點而言，當匯流排上的叢訊4為有效時，徑向分佈閃控信號DSTBNB0在此期間的一半被設置，因此塑造接收叢訊4的最佳條件。

第一情境201的條件雖然理想卻不真實。這是因為在對應現今同步資料匯流排的高速中，即使是接收元件內的傳輸路徑及其相應負載也會影響每一個資料匯流排信號D[15：0]及其對應之徑向分佈閃控信號DSTBPB0與DSTBNB0的相對偏移。在習知的設計中，資料位元信號與徑向分佈閃控信號係使用蠻力(brute force)技術加以路由，使得該資料位元信號與閃控信號所導致的傳輸路徑最小延遲量與負載仍可能發生在晶粒上。由於每一個位元個別地路由至其接收器，資料位元信號以及徑向分佈閃控信號間的相位差將隨著不同接收器而改變。

由於這些個別的傳輸路徑與接收元件具有內部差異，設計者通常使用徑向分佈架構於徑向分佈閃控信號上，此時對所分佈的每一個徑向分佈閃控信號採用相等的傳輸路徑(包括負載與緩衝)。結果如同位元接收器所見，次群組內的每一個資料位元及其個別分佈之徑向分佈閃控信號之間的相位延遲大約是相等的。因此，徑向分佈架構會將相位延遲引入所分佈之徑向分佈閃控信號中，使得資料群組內的每一個接收器 會在相對於其對應的資料位元信號之個別閃控信號上看見相同的延遲量。就設計者的觀點而言，徑向分佈架構是非常有用的，因為群組內的每一個資料位元可看見其對應之閃控信號的相同相位延遲量。然而，發明人發現因延遲被導入閃控信號而導致徑向分佈會限制裝置的操作頻率，也就是說，建立時間會比持有時間長很多，因而限制了整體的操作頻率。

第二情境202描述資料匯流排信號D[15：0]操作於一極端的情況，使得其相關之資料位元接收器無法操作。也就是說，由於徑向分佈閃控信號DSTBPB0與DSTBNB0係根據徑向分佈架構被分佈在接收匯流排代理器之內由資料位元接收器使用於資料匯流排信號D[15：0]上，被導入分佈閃控信號的延遲量會造成分佈閃控信號在資料匯流排信號D[15：0]於無效(no valid)時被設置。仔細而言，這是不樂見的。舉例來說，在時間T3，就位元接收器的觀點而言，徑向分佈閃控信號DSTBPB0會在匯流排上的叢訊5無效時被設置，因而排除了接收叢訊5的任何機會。同樣要注意的是，在時間T4，徑向分佈因閃控信號DSTBNB0會在匯流排上的叢訊8無效時被設置，因而排除了接收叢訊8的任何機會。

如上所述，為了補償資料位元信號及其對應資料閃控信號之誤差，各種此領域之技術使用了次群組中資料位元的相位延遲、或是加速資料徑向分佈閃控信號的設置使得信號(在徑向分佈閃控信號出現時)被最佳化地調校。然而，這所有的機制都需要實驗、測試、連接電路至元件外部、及/或包括主機板系統上對元件進行程式化等步驟。發明人注意到當相位 差異主要來自於既定接收元件內資料徑向分佈閃控信號的徑向分佈時，因每一個設計必須個別架構以補償資料徑向分佈閃控信號之相位及其相關資料位元之差異，故使得這些實驗、測試、電路及/或程式化受到限制。

此外，發明人注意到雖然可得知用於徑向分佈閃控信號之任何特定傳輸路徑的長度，然而在徑向分佈結構下，路徑的時脈(以及其導致的相位延遲)會因為電壓、溫度、以及製程條件之變化而動態地改變。因此，如同前案技術所述，引入特定的相位延遲量至次群組中的資料位元，已是目前最好的次要補償技術。

本發明克服了上述限制與缺點，並且提供一機制用以自動且動態地調校資料閃控信號之相位以及其接收元件中之相關資料位元信號。本發明隨著主機裝置中的環境因子(例如電壓、溫度與製程)之改變而動態地調整這些信號的校正。第3圖至第10圖將用以討論本發明。

第3圖所示之方塊圖係用以說明本發明所提供之用於自動局部同步信號調校之補償同步資料匯流排上誤差的裝置300。補償同步資料匯流排上誤差的裝置300最好設置於接收元件(例如匯流排代理器)之中，如上所述，該接收元件耦接至來源同步匯流排。在一實施例中，接收元件包括安置於積體電路封裝體中的晶粒之x86相容微處理器，其中該積體電路封裝體實體耦接至主機板或是系統板。在另一實施例中，接收元件包括x86相容之微處理器，其中該x86相容之微處理器為設置於積體電路封裝體中的單一晶粒上的一個或複數個x86相容之 微處理器。接收元件中可包括一個或更多的補償同步資料匯流排上誤差的裝置300，以同步於一個或更多的資料群組及其對應之徑向分佈閃控信號，無論其使用的資料型態(例如資料、位址或控制)為何。補償同步資料匯流排上誤差的裝置300包括用於資料閃控信號DSTROBE之一徑向分佈元件303，之後將進一步詳細討論。徑向分佈元件303會在資料閃控信號DSTROBE被分佈時等化所有傳輸路徑(包括負載與緩衝)。如上所述，資料閃控信號DSTROBE係接收自一傳輸元件(例如匯流排代理器)(未顯示)。

補償同步資料匯流排上誤差的裝置300可具有複數個同步延遲接收器304，以接收具有相位校準與負載匹配之徑向分佈閃控信號DSRTOBE1至DSTROBEN以及一個或更多的資料位元信號DATA1至DATAN，其中徑向分佈閃控信號DSRTOBE1至DSTROBEN係由資料閃控信號DSTROBE所得出。複數個資料位元信號的第一個資料位元信號DATA1在第一個節點311進入接收元件，並且第一個信號312路由至第一個同步延遲接收器304。複數個資料位元信號的最後一個資料位元信號DATAN在最後的節點3N1進入接收元件，並且最後的信號3N2路由至對應之同步延遲接收器304。同步延遲接收器304分別輸出所接收的輸出信號OUT1至OUTN。

資料閃控信號DSTROBE在節點301進入元件，在此會有一內部徑向分佈閃控信號302被路由至閃控接收器313，而閃控接收器313接收內部徑向分佈閃控信號302。閃控接收器313之輸出耦接至徑向分佈元件303。徑向分佈元件303包括複 數個延遲元件303.1至303.N，其中每一個延遲元件相關於複數個同步延遲接收器304中對應的一個同步延遲接收器304。複數個延遲元件303.1至303.N中的每一個都會在資料閃控信號DSTROBE從徑向分佈元件303路由至對應的同步延遲接收器304時，引入一部分的徑向傳輸路徑至資料閃控信號DSTROBE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩衝而言為最壞實施例的路徑，其中該路徑相關於複數個分佈的徑向分佈閃控信號DSRTOBE1至DSTROBEN其中之一。對應同步延遲接收器304之部分徑向傳輸路徑引入相關於對應的徑向分佈閃控信號DSRTOBE1至DSTROBEN之長度、負載與緩衝之外的額外傳輸路徑、負載與緩衝，使得該對應的徑向分佈閃控信號DSRTOBE1至DSTROBEN之累積長度、負載與緩衝相等於上述徑向傳輸路徑。因此，就同步延遲接收器304之觀點而言，其對應之徑向分佈閃控信號DSRTOBE1至DSTROBEN會延遲其對應的信號312至3N2一個相位量，其中所延遲的相位量相同於既定資料次群組中所有其他同步延遲接收器304所看見的相位量。

補償同步資料匯流排上誤差的裝置300也包括位元延遲控制器305，用以接收內部徑向分佈閃控信號302、更新信號UPDATE、以及複數個徑向分佈閃控信號DSTROBEN的其中之一。在一實施例中，位元延遲控制器305產生4位元之延遲匯流排信號LAG[3：0]，以標示分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN比接收的資料閃控信號DSTROBE所延遲之相位量。延遲匯流排信號LAG[3：0]被路由至資料次群組 中的每一個同步延遲接收器304。

就操作而言，當更新信號UPDSTE被設置時，位元延遲控制器305會在接收元件在接收資料閃控信號DSTROBE時，測量資料閃控信號DSTROBE之設置與徑向分佈閃控信號DSTROBEN之設置間的延遲，並且該延遲係由延遲匯流排信號LAG[3：0]之數值所標示。同步延遲接收器304可登錄延遲匯流排信號LAG[3：0]之數值，並在後續資料時脈週期中當資料閃控信號DSTROBE設置時，將相等之延遲量引入其對應的信號312至3N2。因此，所分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN中的相位延遲量在每一個資料時脈週期中都會被更新，並且此延遲會在下一個資料時脈週期實施，而每一個同步延遲接收器304會引入此相同延遲量至其對應的信號312至3N2中，使得所分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN集中在信號312至3N2有效期間中被設置。因此，本發明以延遲匯流排信號LAG[3：0]所標示的數值延遲信號312至3N2中之每一者，以便為每一個同步延遲接收器304提供相同的建立與持有時間，因而能提供比習知更高頻率的匯流排傳輸。

使用4位元之延遲匯流排信號LAG[3：0]以提供延遲量中可接受的解析量。然而，增加或減少位元延遲控制器305之複雜度、延遲匯流排信號LAG[3：0]的位元數量、及引入延遲之同步延遲接收器304之複雜度，以達到更高或更低的解析度。

基於各種已知的原因包括重設狀態、睡眠狀態、電源控制等，更新信號UPDATE可以被取消設置(deasserted)。在一實施例中，當更新信號UPDATE未被設置時，位元延遲控 制器305可以不更新延遲匯流排信號LAG[3：0]之數值，並且同步延遲接收器304在所有後續的資訊時脈週期中使用先前的數值，直到更新信號UPDATE重新被設置為止。

此領域習知技術者會了解最差情況下的傳輸路徑(及其導致的延遲)會因為電壓、溫度、以及製程條件之變化(晶粒與晶粒間的不同，以及晶粒上點對點之位置的變動)而動態地改變。其優點在於，由於位元延遲控制器305所測量的延遲量可被每一個同步延遲接收器304所複製，延遲匯流排信號LAG[3：0]所標示之數值也會如上述變動之函數而動態地調整。

本發明所提供之補償同步資料匯流排上誤差的裝置300係用以執行上述所討論之函數與操作。要注意的是，補償同步資料匯流排上誤差的裝置300包括邏輯、電路、或是微程式碼(microcode)、或是上述邏輯、電路、或是微程式碼之組合，或是可用以執行本發明所述之函數與操作之等效元件。補償同步資料匯流排上誤差的裝置300中用以執行這些函數與操作之元件可以共享於其他電路、微程式碼等用以執行接收元件中的其他函數及/或操作。

補償同步資料匯流排上誤差的裝置300提供一機制用以直接測量所接收的資料閃控信號DSTROBE及其所分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN之間的延遲，因而提供一簡易技術以補償特定資料次群組之中的徑向閃控延遲。然而，發明人注意到本發明的另一實施例可在離線測量延遲時執行複製徑向分佈機制，以便更為即時且動態地調整延遲。也就是說，依據另一個實施例，其中當同步匯流排啟動時， 延遲可被測量並以不同步於該等延遲接收器的方式分配到複數延遲接收器中。因此，現在將注意力移往第4圖，其中方塊圖係用以說明本發明所提供之用於自動局部同步信號調校之補償同步資料匯流排上誤差的裝置400。

如上所述，補償同步資料匯流排上誤差的裝置400最好設置於接收元件之中，其中該接收元件耦接至來源同步匯流排。在一實施例中，接收元件包括作為積體電路封裝體中的晶粒之x86相容之微處理器，其中該積體電路封裝體係實體耦接至主機板或是系統板。在另一實施例中，接收元件包括x86相容之微處理器，該x86相容之微處理器為安排於積體電路封裝體中的單一晶粒上的一個或複數個x86相容之微處理器。接收元件中可包括一個或更多的補償同步資料匯流排上誤差的裝置400，用以對一個或更多的資料群組及其對應之徑向分佈閃控信號進行同步，無論其使用的資料型態(例如資料、位址或控制)為何。如同第3圖所示之補償同步資料匯流排上誤差的裝置300，第4圖所示之補償同步資料匯流排上誤差的裝置400包括用於資料閃控信號DSTROBE之一徑向分佈元件403，之後將進一步詳細討論。徑向分佈元件403會在資料閃控信號DSTROBE被分佈時等化所有傳輸路徑(包括負載與緩衝)。如上所述，資料閃控信號DSTROBE係接收自一傳輸元件(未顯示)。

補償同步資料匯流排上誤差的裝置400可具有複數個同步延遲接收器404，沿著具有相位校準與負載匹配之徑向分佈閃控信號DSRTOBE1至DSTROBEN以接收一個或更多的資料位元信號DATA1至DATAN，其中徑向分佈閃控信號 DSRTOBE1至DSTROBEN係來自資料閃控信號DSTROBE。複數個資料位元信號DATA1的第一個在第一個節點411進入接收元件，並且第一個信號412路由至第一個同步延遲接收器404。複數個資料位元信號DATA1的最後一個在最後的節點4N1進入接收元件，並且最後的信號4N2路由至對應之同步延遲接收器404。同步延遲接收器404分別輸出所接收的輸出信號OUT1至OUTN。

資料閃控信號DSTROBE在節點401進入元件，並在內部徑向分佈閃控信號402路由至閃控接收器413，其中閃控接收器413接收內部徑向分佈閃控信號402。閃控接收器413之輸出耦接至徑向分佈元件403。徑向分佈元件403包括複數個延遲元件403.1至403.N，其中每一個延遲元件相關於複數個同步延遲接收器404中對應的同步延遲接收器404。複數個延遲元件403.1至403.N中的每一個都會在資料閃控信號DSTROBE從徑向分佈元件403路由至對應的同步延遲接收器404時，引入一部分的徑向傳輸路徑至資料閃控信號DSTROBE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩衝而言最壞實施例的路徑，其中該徑向路徑相關於複數個分佈的徑向分佈閃控信號DSRTOBE1至DSTROBEN中的其中一個。對應同步延遲接收器404之部分徑向傳輸路徑引用相關於對應徑向分佈閃控信號DSRTOBE1至DSTROBEN之長度、負載與緩衝之外的額外傳輸路徑、負載與緩衝，使得該對應徑向分佈閃控信號DSRTOBE1至DSTROBEN之累積長度、負載與緩衝相等於上述徑向傳輸路徑。因此，就同步延遲接收器404之觀 點而言，其對應之徑向分佈閃控信號DSRTOBE1至DSTROBEN延遲其對應的信號412至4N2，其中延遲的相位量相同於既定資料次群組中所有其他同步延遲接收器404所看見的相位量。

補償同步資料匯流排上誤差的裝置400也包括用以接收延遲脈衝信號LAGPLS之複製閃控接收元件(replica strobe receiver element；PERPCVR)415。在一實施例中，延遲脈衝信號LAGPLS可以是內部時脈信號。複製閃控接收元件415是閃控接收器413的匹配複製。複製閃控接收元件415之輸出耦接至複製徑向分佈元件406，其中複製徑向分佈元件406是徑向分佈元件403的複製，包括匹配電路結構、傳輸路徑長度、負載、以及緩衝。複製徑向分佈元件406包括複數個延遲元件406.1至406.N，複製延遲元件406.1至406.N之每一者係相關於對應之複數個同步延遲接收器404中之一者。複數個複製延遲元件406.1至406.N中的每一個都會在資料閃控信號DSTROBE從徑向分佈元件403路由至對應的同步延遲接收器404時，引入一部分的徑向傳輸路徑至資料閃控信號DSTROBE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩衝而言最壞實施例的路徑，其中該路徑相關於複數個分佈的徑向分佈閃控信號DSRTOBE1至DSTROBEN中之一者。在另一實施例中，複製徑向分佈元件406可包括只有一個用以複製最壞實施例路徑之複製延遲元件406.X。複製徑向分佈元件406的徑向分佈脈衝信號REPS1之一者耦接至位元延遲控制器405，以產生耦接至每一個同步延遲接收器404的延遲匯流排信號LAG[3：0]。更新信號UPDATE與延遲脈衝信號LAGPLS也耦 接至位元延遲控制器405。在一實施例中，位元延遲控制器405產生4位元之延遲匯流排信號LAG[3：0]，以標示徑向分佈脈衝信號REPS1落後延遲脈衝信號LAGPLS的相位量。由於複製閃控接收元件415與複製徑向分佈元件406之結合完整複製了閃控接收器413與徑向分佈元件403所顯示的傳輸路徑，應注意的是延遲匯流排信號LAG[3：0]所標示的相位延遲量，代表了閃控接收器413與徑向分佈元件403所具有的相同相位延遲，因而基本上等同於所分佈的徑向分佈閃控信號DSTROBE1至DSTROBEN落後資料閃控信號DSTROBE之相位量。

就操作而言，當更新信號UPDSTE設置時，位元延遲控制器405會測量資料閃控信號DSTROBE之設置與徑向分佈閃控信號DSTROBEN之設置間的延遲，並且該延遲由延遲匯流排信號LAG[3：0]之數值所標示。在一實施例中，延遲脈衝信號LAGPLS是由核心處理器時脈信號(未顯示)的連續信號所衍生。在一實施例中，更新信號UPDATE隨著核心處理器時脈信號之每64個時脈週期被設置。在不對匯流排代理器之其他元件造成處理或功率負擔時，也可考慮確保延遲匯流排信號LAG[3：0]之時脈可即時更新的目的之其他實施例。同步延遲接收器404可登錄延遲匯流排信號LAG[3：0]之數值，並且在後續資料時脈週期中當資料閃控信號DSTROBE設置時，將相等之延遲量引入其對應的信號412至4N2。因此，分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN中的相位延遲量在每一個資料時脈週期中都會被更新，如同藉由延遲脈衝信號LAGPLS透過複製閃控接收元件415以及複製徑向分佈元件406產生脈衝所 複製的，並且此延遲是使用於下一個資料時脈週期，並且所有資料時脈周期都會產生此延遲直到延遲匯流排信號LAG[3：0]的下一個週期性的更新，其中每一個同步延遲接收器404會引入此相同的延遲量至其對應所接收的信號412至4N2，使得所分配的徑向分佈閃控信號DSRTOBE1至DSTROBEN集中在信號412至4N2有效的期間中被設置。因此，本發明以延遲匯流排信號LAG[3：0]所標示的量來延遲每一個信號412至4N2，以提供相同的建立與持有時間至每一個同步延遲接收器404，因而能提供比前案更高頻率的匯流排傳輸。

相較於第3圖之補償同步資料匯流排上之誤差的裝置300，第4圖之補償同步資料匯流排上誤差的裝置400並未依賴資料閃控信號DSTROBE之設置，以測量與標示徑向分佈閃控信號DSRTOBE1至DSTROBEN延遲落後資料閃控信號DSTROBE之幅度。

使用4位元之延遲匯流排信號LAG[3：0]以提供延遲量中可接受的解析量，然而，增加或減少位元延遲控制器405之複雜度、延遲匯流排信號LAG[3：0]上的位元數量、以及同步延遲接收器404之複雜度，可以達到更高或更低的解析度。

基於各種已知的原因包括重設狀態、睡眠狀態、電源控制…等，更新信號UPDATE可以被取消設置。當更新信號UPDATE未被設置時，位元延遲控制器405可以不更新延遲匯流排信號LAG[3：0]之數值，並且同步延遲接收器404在後續資料時脈週期中使用先前的數值。

本發明所提供之補償同步資料匯流排上誤差的裝 置400係用以執行上述所討論之功能與操作。要注意的是，補償同步資料匯流排上誤差的裝置400包括邏輯、電路、或是微程式碼、或是上述邏輯、電路、或是微程式碼之組合，或是可用以執行本發明所述之功能與操作之等效元件。補償同步資料匯流排上誤差的裝置400之中用以執行這些功能與操作之元件可與其他電路、微程式碼等共享，用以執行接收元件中的其他功能及/或操作。

第5圖所示之方塊圖係用以說明本發明所提供之位元延遲控制器500的詳細實施例。位元延遲控制器500可實施於第3圖與第4圖之實施例。位元延遲控制器500包括耦接至多工器502之延遲元件501。多工器502透過信號SLAG耦接至延遲鎖相控制器503。延遲鎖相控制器503產生4位元之延遲選擇信號LAGSELECT[3：0]，其中延遲選擇信號LAGSELECT[3：0]耦接至多工器502以及格雷編碼器504。更新信號UPDATE耦接至格雷編碼器504，其中格雷編碼器504產生格雷編碼之4位元延遲匯流排信號LAG[3：0]，用以標示匹配於反相對(matched inverter pair)U1A/B至U15A/B之數量，其中該數量會導致徑向分佈脈衝信號REPS1落後於延遲時間脈衝LAGCLK的延遲量。

延遲元件501以及延遲鎖相控制器503接收延遲時間脈衝LAGCLK。延遲鎖相控制器503也接收徑向分佈脈衝信號REPS1。在第3圖之實施例中，資料閃控信號DSTROBE代表延遲時間脈衝LAGCLK，徑向分佈閃控信號DSTROBEN代表徑向分佈脈衝信號REPS1。在第4圖之補償同步資料匯流排上誤差的裝置400中，延遲脈衝信號LAGPLS代表延遲時間脈衝 LAGCLK，而徑向分佈脈衝信號REPS1以同樣的名稱表示。延遲元件501包括複數個反相對U1A/B至U15A/B。接觸點LC0至LC15耦接至每一個反相對U1A/B至U15A/B，並且接觸點LC0至LC15耦接至多工器502。在第5圖之實施例中，15個反相對U1A/B至U15A/B為匹配的反相對，亦即每一個反相對U1A/B至U15A/B之每一個反相器都具有20微微秒(picosecond)的延遲(亦即每一個反相對U1A/B至U15A/B都具有40微微秒的延遲)，該延遲對於測量操作速度大約從500MHz至1.5GHz之接收元件的相位延遲而言是可接受的解析度。其他實施例可基於適當應用而考慮使用不同數量的反相對U1A/B至U15A/B。具有40微微秒之延遲的反相對U1A/B至U15A/B，係相稱於依據28奈米CMOS製程而製作以及操作於上述頻率範圍的接收元件。要注意的是，第5圖所示的架構系用以揭示本發明，可依照不同製程與不同操作頻率而進行修改以提升準確度與解析度。

如上所述，格雷編碼器504產生格雷編碼之4位元的延遲匯流排信號LAG[3：0]，用以標示徑向分佈脈衝信號REPS1之相位延遲於延遲時間脈衝LAGCLK之後的時間，該時間係為本發明所提供之資料閃控信號透過徑向分佈網路傳輸至資料位元接收器所需的時間。

就操作而言，如上所述，更新信號UPDATE會致能或是取消致能位元延遲控制器500之操作。當更新信號UPDATE設置時，基於延遲時間脈衝LAGCLK之設置，延遲時間脈衝LAGLCK之後續延遲版本會由延遲元件501所產生，並且在接觸點LC0至LC15被提供至多工器502。延遲鎖相控制器503會增 加或是減少延遲選擇信號LAGSELECT[3：0]之數值，以選擇信號SLAG上的其中一個接觸點LC0至LC15，使得信號SLAG之數值等於延遲時間脈衝LAGLCK設置後的徑向分佈脈衝信號RESP1。因此，延遲鎖相控制器503之操作基本上相似於延遲鎖相迴路，用以收斂於一相位延遲，該相位延遲為一反相對U1A/B至U15A/B少於對應反相對U1A/B至U15A/B之延遲。在一實施例中，為了提供位元延遲控制器500之穩定性，一旦相位延遲被鎖住，延遲鎖相控制器503會以被選擇之數值增加/減少延遲選擇信號LAGSELECT[3：0]，使得測量延遲之改變僅以一位元做變化。

在一實施例中，相位延遲之測量獨立地操作並且非同步於更新信號UPDATE的設置。當更新信號UPDATE被設置時，延遲選擇信號LAGSELECT[3：0]之格雷編碼數值被安置於延遲匯流排信號LAG[3：0]上。因此，延遲選擇信號LAGSELECT[3：0]上的0011之4位元數值可標示在特定的溫度、電壓與頻率之條件下，徑向分佈脈衝信號RESP1以120微微秒延遲於延遲時間脈衝LAGCLK之後。由於本發明係用以提供自動化與動態的相位延遲之測量，以及在資料位元接收器中進行相同時脈的調整，關於延遲選擇信號LAGSELECT[3：0]之數值得更精確描述為，徑向分佈脈衝信號RESP1以三個反相對U1A/B至U15A/B之延遲落後於延遲時間脈衝LAGCLK。由於本發明所提供之每一個資料位元接收器都具有這些反相對U1A/B至U15A/B的匹配複製，「延遲」相位能夠在每一個資料位元接收器被複製以提供資料的最佳接收。

格雷編碼的4位元之延遲匯流排信號LAG[3：0]被分配到每一個資料位元接收器，其中該資料位元接收器係相關於被測量的徑向分佈網路。一般而言，這些會包括特定資料次群組中的所有資料位元接收器，每個資料位元接收器被相同的同步資料徑向分佈閃控信號所驅動。在一實施例中，不同的位元延遲控制器500可使用於每一個不同的徑向分佈網路。在另一實施例中，格雷編碼器504可被刪除，而延遲選擇信號LAGSELECT[3：0]會直接被傳送至接收器。在此類型的實施例中，必須更改配置(provision)以調整延遲選擇信號LAGSELECT[3：0]中的擾動(glitch)。

本發明所提供之裝置500係用以執行上述所討論之功能與操作。要注意的是，裝置500包括邏輯、電路、或是微程式碼、或是上述邏輯、電路、或是微程式碼之組合，或是可用以執行本發明所述之功能與操作之等效元件。裝置500之中用以執行這些功能與操作之元件可與其他電路、微程式碼等共享，用以執行接收元件中的其他功能及/或操作。

第6圖所示之方塊圖係用以說明本發明所提供之熔絲調整位元延遲控制器600的詳細實施例。熔絲調整位元延遲控制器600係用以致能延遲鎖相控制器603透過延遲選擇信號LAGSELECT[3：0]來標示延遲量，以補償晶圓批次變動、製程變動、以及其他在主機元件的製造期間或之後的其他習知因素。熔絲調整位元延遲控制器600可實施於第3圖與第4圖之實施例。熔絲調整位元延遲控制器600包括耦接至多工器602之延遲元件601。多工器602透過信號SLAG耦接至延遲鎖相控制器 603。延遲鎖相控制器603產生4位元之延遲選擇信號LAGSELECT[3：0]，其中延遲選擇信號LAGSELECT[3：0]耦接至多工器602用以調整邏輯器606。調整邏輯器606耦接至格雷編碼器604。調整邏輯器606也透過信號SUB[1：0]耦接至調整數值器(ADJVAL)605。更新信號UPDATE耦接至格雷編碼器604，當信號SUB[1：0]所表示的數值被調整時，格雷編碼器604會產生格雷編碼之4位元的延遲匯流排信號LAG[3：0]，用以標示匹配於反相對U1A/B至U15A/B之數量，其中該數量會導致徑向分佈脈衝信號REPS1落後於延遲時間脈衝LAGCLK的延遲量。

延遲元件601以及延遲鎖相控制器603接收延遲時間脈衝LAGCLK。延遲鎖相控制器603也接收徑向分佈脈衝信號REPS1。在第3圖之實施例中，資料閃控信號DSTROBE代表延遲時間脈衝LAGCLK，徑向分佈閃控信號DSTROBEN代表徑向分佈脈衝信號REPS1。在第4圖之補償同步資料匯流排上誤差的裝置400中，延遲脈衝信號LAGPLS代表延遲時間脈衝LAGCLK，徑向分佈脈衝信號REPS1以同樣的名稱表示。延遲元件601包括複數個反相對U1A/B至U15A/B。接觸點LC0至LC15耦接至每一個反相對U1A/B至U15A/B，並且接觸點LC0至LC15耦接至多工器602。在第6圖之實施例中，15個反相對U1A/B至U15A/B為匹配的反相對，亦即每一個反相對U1A/B至U15A/B之每一個反相器都具有20微微秒的延遲(亦即每一個反相對U1A/B至U15A/B都具有40微微秒的延遲)，該延遲對於測量操作速度大約從500MHz至1.5GHz之接收元件中的相位延遲而言是可接受的解析度。其他實施例可基於適當應用而考慮使 用不同數量的反相對U1A/B至U15A/B。具有40微微秒之延遲的反相對U1A/B至U15A/B，係相稱於依據28奈米CMOS製程而製作以及操作於上述頻率範圍的接收元件。要注意的是，第5圖所示的架構係用以揭示本發明可依照不同製程與不同操作頻率進行修改以提升準確度與解析度。

格雷編碼器604會在向量信號ALAG[3：0]所表示之數值被調整時，產生格雷編碼之延遲匯流排信號LAG[3：0]，用以標示徑向分佈脈衝信號REPS1之相位落後於LAGCLK的時間，其中該時間係為本發明所提供之資料閃控信號透過徑向分佈網路傳輸至資料位元接收器所需的調整時間。

就操作而言，如上所述，更新信號UPDATE會致能或是取消致能熔絲調整位元延遲控制器600之操作。當更新信號UPDATE設置時，基於延遲時間脈衝LAGCLK之設置，延遲時間脈衝LAGLCK之後續延遲版本會由延遲元件601所產生，並且在接觸點LC0至LC15被提供至多工器602。延遲鎖相控制器603會增加或是減少延遲選擇信號LAGSELECT[3：0]之數值，以選擇信號SLAG上的其中一個接觸點LC0至LC15，使得信號SLAG之數值相等於落後在延遲時間脈衝LAGLCK設置後的徑向分佈脈衝信號RESP1。因此，延遲鎖相控制器603之操作基本上相似於延遲鎖相迴路以收斂於一相位延遲，該相位延遲係為一反相對U1A/B至U15A/B少於對應反相對U1A/B至U15A/B之延遲，以提供熔絲調整位元延遲控制器600之穩定性。一旦相位延遲被鎖住，延遲鎖相控制器603會以被選擇之數值增加/減少延遲選擇信號LAGSELECT[3：0]，使得測量延遲 之改變僅以一位元做變化。

就操作而言，在一實施例中，調整邏輯器606接收信號SUB[1：0]上的補償數值，並對延遲選擇信號LAGSELECT[3：0]執行減法操作。信號SUB[1：0]之數值標示由延遲選擇信號LAGSELECT[3：0]減去的量，其中信號SUB[1：0]之信號係來自數值調整器605。在一實施例中，SUB[1：0]標示延遲選擇信號LAGSELECT[3：0]之數值執行向右偏移的位元數量。然後，調整邏輯器606將延遲選擇信號LAGSELECT[3：0]減去向右偏移之延遲選擇信號LAGSELECT[3：0]，以產生一用以調整的4位元之向量信號ALAG[3：0]。在一實施例中，向右偏移延遲選擇信號LAGSELECT[3：0]之位元數量顯示於第1表格。

在一實施例中，數值調整器605包括一個或更多的金屬或多晶矽熔絲，其中該熔絲會在元件或IC的製程中被燒毀。在另一實施例中，調整邏輯器606可以是裝置或IC上之可程式化與唯讀之記憶體。在另一實施例中，數值調整器605可位於裝置或IC之外，並提供信號SUB[1：0]作為傳輸至裝置或IC上之I/O接腳(未顯示)的信號。數值調整器605之其他實施例中，信號SUB[1：0]信號為多於或少於兩個信號，但非限定於 此。藉由數值調整器605與調整邏輯器606，設計者得以透過延遲選擇信號LAGSELECT[3：0]調整延遲鎖相控制器603所標示的延遲量，以補償晶圓批次變動、製程變動、以及其他在IC的製造期間或之後的其他習知因素。調整邏輯器606依據SUB[1：0]的指示，將延遲選擇信號LAGSELECT[3：0]減去延遲選擇信號LAGSELECT[3：0]之向右偏移的數值，以產生一用以調整的4位元之向量信號ALAG[3：0]。

在一實施例中，相位延遲之測量獨立地操作並且非同步於更新信號UPDATE的設置。當更新信號UPDATE被設置時，延遲選擇信號LAGSELECT[3：0]之格雷編碼數值被安置於延遲匯流排信號LAG[3：0]。因此，延遲選擇信號LAGSELECT[3：0]上的0011之4位元數值可標示在特定的溫度、電壓與頻率之條件下，RESP1以120微微秒延遲於延遲時間脈衝LAGCLK之後。由於本發明係用以提供自動化與動態的相位延遲之測量，以及在資料位元接收器中相同時脈的調整，關於延遲選擇信號LAGSELECT[3：0]之數值得更精確描述為，徑向分佈脈衝信號RESP1以三個反相對U1A/B至U15A/B之延遲落後於延遲時間脈衝LAGCLK。由於本發明所提供之每一個資料位元接收器都具有這些反相對U1A/B至U15A/B的匹配複製，「延遲」相位能夠在每一個資料位元接收器被複製以提供資料的最佳接收。信號SUB[1：0]上的01數值表示調整邏輯器606將延遲選擇信號LAGSELECT[3：0]之數值向右偏移一個位元，並且自延遲選擇信號LAGSELECT[3：0]之真正數值(例如0011)減去該向右偏移之數值(例如0001)，因而呈現出延遲匯流 排信號LAG[3：0]之數值為0010，表示徑向分佈脈衝信號RESP1僅以80微微秒落後於延遲時間脈衝LAGCLK，而非延遲選擇信號LAGSELECT[3：0]所標示之延遲應為120微微秒。

格雷編碼的4位元延遲匯流排信號LAG[3：0]被分配到每一個資料位元接收器，其中該資料位元接收器係相關於被測量的徑向分佈網路。一般而言，這些會包括特定資料次群組中的所有資料位元接收器，每個資料位元接收器被相同的同步資料徑向分佈閃控信號所驅動。在一實施例中，不同的熔絲調整位元延遲控制器600可被使用於每一個不同的徑向分佈網路。在另一實施例中，格雷編碼器604可被偵測，並且向量信號ALAG[3：0]直接被傳送至接收器。在另一種類型的實施例中，必須更改配置以調整延遲選擇信號LAGSELECT[3：0]中的擾動。

本發明所提供之熔絲調整位元延遲控制器600係用以執行上述所討論之功能與操作。要注意的是，熔絲調整位元延遲控制器600包括邏輯、電路、或是微程式碼、或是上述邏輯、電路、或是微程式碼之組合，或是可用以執行本發明所述之功能與操作之等效元件。熔絲調整位元延遲控制器600之中用以執行這些函數與操作之元件可與其他電路、微程式碼等共享，用以執行接收元件中的其他功能及/或操作。

第7圖所示之方塊圖係用以說明本發明所提供之測試行動聯合組織(Joint Test Action Group；JTAG)調整位元延遲控制器700的詳細實施例。JTAG調整位元延遲控制器700係用以致能延遲鎖相控制器703透過延遲選擇信號 LAGSELECT[3：0]所標示的延遲量，以補償晶圓批次變動、製程變動、以及其他在主機元件的製造期間或之後的其他習知因素。JTAG調整位元延遲控制器700可實施於第3圖與第4圖之實施例。JTAG調整位元延遲控制器700包括耦接至多工器702之延遲元件701。多工器702透過信號SLAG耦接至延遲鎖相控制器703。延遲鎖相控制器703產生4位元之延遲選擇信號LAGSELECT[3：0]，其中延遲選擇信號LAGSELECT[3：0]耦接至多工器702以及調整邏輯器706。調整邏輯器706耦接至格雷編碼器704。調整邏輯器706也透過信號SUB[1：0]耦接至JTAG介面705。JTAG介面705接收標準JTAG匯流排上的控制信號JTAG[N：0]，其中控制信號JTAG[N：0]提供延遲鎖相控制器703判斷延遲調整之資訊。更新信號UPDATE耦接至格雷編碼器704，其中格雷編碼器704會在信號SUB[1：0]所表示的數值被調整時，產生格雷編碼之4位元的延遲匯流排信號LAG[3：0]，用以標示匹配之反相對U1A/B至U15A/B之數量，其中該數量會導致徑向分佈脈衝信號REPS1落後於延遲時間脈衝LAGCLK的延遲量。

延遲元件701以及延遲鎖相控制器703接收延遲時間脈衝LAGCLK。延遲鎖相控制器703也接收徑向分佈脈衝信號REPS1。在第3圖之實施例中，資料閃控信號DSTROBE代表延遲時間脈衝LAGCLK，徑向分佈閃控信號DSTROBEN代表徑向分佈脈衝信號REPS1。在第4圖之補償同步資料匯流排上誤差的裝置400中，延遲脈衝信號LAGPLS代表延遲時間脈衝LAGCLK，名稱類似之信號代表徑向分佈脈衝信號REPS1。延 遲元件701包括複數個反相對U1A/B至U15A/B。接觸點LC0至LC15耦接至每一個反相對U1A/B至U15A/B，並且接觸點LC0至LC15耦接至多工器702。在第7圖之實施例中，15個反相對U1A/B至U15A/B為匹配的反相對，亦即每一個反相對U1A/B至U15A/B之每一個反相器都具有20微微秒的延遲(亦即每一個反相對U1A/B至U15A/B都具有40微微秒的延遲)，該延遲對於測量操作速度大約從500MHz至1.5GHz之接收元件中的相位延遲而言是可接受的解析度。其他實施例可基於適當應用而考慮使用不同數量的反相對U1A/B至U15A/B。

格雷編碼器704會在向量信號ALAG[3：0]所表示之數值被調整時，產生格雷編碼之延遲匯流排信號LAG[3：0]，用以標示徑向分佈脈衝信號REPS1之相位落後於LAGCLK的時間，其中該時間係為本發明所提供之資料閃控信號透過徑向分佈網路傳輸至資料位元接收器所需的調整時間。

就操作而言，如上所述，更新信號UPDATE會致能或是取消致能JTAG調整位元延遲控制器700之操作。當更新信號UPDATE設置時，基於延遲時間脈衝LAGCLK之設置，延遲時間脈衝LAGLCK之後續延遲版本會由延遲元件701所產生，並且在接觸點LC0至LC15被提供至多工器702。延遲鎖相控制器703會增加或是減少延遲選擇信號LAGSELECT[3：0]之數值，以選擇信號SLAG上的其中一個接觸點LC0至LC15，使得信號SLAG之數值相等於落後在延遲時間脈衝LAGLCK設置後的徑向分佈脈衝信號RESP1。因此，延遲鎖相控制器703之操作基本上相似於延遲鎖相迴路以收斂於一相位延遲，該相位延 遲係為一反相對U1A/B至U15A/B少於對應反相對U1A/B至U15A/B之延遲，以提供JTAG調整位元延遲控制器700之穩定性。一旦相位延遲被鎖住，延遲鎖相控制器703會以被選擇之數值增加/減少延遲選擇信號LAGSELECT[3：0]，使得測量延遲之改變僅以一位元做變化。

就操作而言，使用習知的JTAG程式化技術係透過程式化而經由信號SUB[1：0]來標示正確補償量。當主機位於允許JTAG程式化之狀態時，例如RESET狀態，才進行程式化設定。如果不在此狀態，則信號SUB[1：0]標示補償之數值。如第7圖所示之JTAG調整位元延遲控制器700，調整邏輯器706接收信號SUB[1：0]上的補償數值，並執行減法功能在延遲選擇信號LAGSELECT[3：0]上。信號SUB[1：0]之數值標示自延遲選擇信號LAGSELECT[3：0]之減去量。在一實施例中，信號SUB[1：0]標示延遲選擇信號LAGSELECT[3：0]之數值執行向右偏移的位元數。然後，調整邏輯器706將延遲選擇信號LAGSELECT[3：0]減去向右偏移之延遲選擇信號LAGSELECT[3：0]以產生一用以調整的4位元之向量信號ALAG[3：0]。在一實施例中，向右偏移延遲選擇信號LAGSELECT[3：0]之位元數量顯示於第2表格。

其他JTAG介面705之實施例包括但並非限定SUB[1：0]信號為多於或少於兩個信號。藉由JTAG介面705與調整邏輯器706，設計者得以調整延遲鎖相控制器703透過延遲選擇信號LAGSELECT[3：0]所標示的延遲量，以補償晶圓批次變動、製程變動、以及其他在IC的製造期間或之後的其他習知因素。調整邏輯器706因而將延遲選擇信號LAGSELECT[3：0]減去延遲選擇信號LAGSELECT[3：0]之向右偏移的數值以產生一用以調整的4位元之向量信號ALAG[3：0]。

在一實施例中，相位延遲之測量獨立地操作並且非同步於更新信號UPDATE的設置。當更新信號UPDATE被設置時，延遲選擇信號LAGSELECT[3：0]之格雷編碼數值被安置於延遲匯流排信號LAG[3：0]上。因此，延遲選擇信號LAGSELECT[3：0]上的0011之4位元數值可標示在特定的溫度、電壓與頻率之條件下，徑向分佈脈衝信號RESP1以120微微秒落後於延遲時間脈衝LAGCLK之後。由於本發明係用以提供自動化與動態的相位延遲之測量，以及在資料位元接收器中相同時脈的調整，關於延遲選擇信號LAGSELECT[3：0]之數值得更精確描述為，徑向分佈脈衝信號RESP1以三個反相對U1A/B至U15A/B之延遲落後於延遲時間脈衝LAGCLK。由於本發明所提供之每一個資料位元接收器都具有這些反相對U1A/B至U15A/B的匹配複製，「延遲」相位能夠在每一個資料位元接收器被複製以提供資料的最佳接收。信號SUB[1：0]上的01數值表示調整邏輯器706將延遲選擇信號LAGSELECT[3：0]之數值向右偏移一個位元，並且自延遲選擇信號 LAGSELECT[3：0]之真正數值(例如0011)減去該向右偏移之數值(例如0001)，因而呈現出延遲匯流排信號LAG[3：0]之數值為0010，表示徑向分佈脈衝信號RESP1僅以80微微秒落後於延遲時間脈衝LAGCLK，而非延遲選擇信號LAGSELECT[3：0]所標示之延遲應為120微微秒。

格雷編碼的4位元延遲匯流排信號LAG[3：0]被分配到每一個資料位元接收器，其中該資料位元接收器係相關於被測量的徑向分佈網路。一般而言，這些會包括特定資料次群組中的所有資料位元接收器，每個資料位元接收器被相同的同步資料徑向分佈閃控信號所驅動。在一實施例中，一不同的JTAG調整位元延遲控制器700被使用於每一個不同的徑向分佈網路。在另一實施例中，格雷編碼器704可被偵測，並且向量信號ALAG[3：0]直接被傳送至接收器。

本發明所提供之JTAG調整位元延遲控制器700係用以執行上述所討論之功能與操作。要注意的是，JTAG調整位元延遲控制器700包括邏輯、電路、或是微程式碼、或是上述邏輯、電路、或是微程式碼之組合，或是可用以執行本發明所述之功能與操作之等效元件。JTAG調整位元延遲控制器700之中用以執行這些函數與操作之元件可以與其他電路、微程式碼等共享，用以執行接收元件中的其他功能及/或操作。

第8圖是本發明所提供之同步延遲接收器800之方塊圖。同步延遲接收器800能夠實施於第3圖至第4圖之實施例中，用以引入延遲至資料位元DATAX之傳輸路徑，其中資料位元DATAX係來自一傳輸元件，並且該延遲是由延遲匯流排信號 LAG[3：0]所標示，如同第3圖至第8圖所示，延遲匯流排信號LAG[3：0]是依據本發明所提出之位元延遲控制元件而被更新。

同步延遲接收器800包括用以接收資料位元DATAX之延遲元件801。延遲元件801透過延遲位元信號DDATAX[15：0]耦接至多工器802。延遲匯流排信號LAG[3：0]耦接至多工器802。多工器802透過選擇延遲信號SDATAX耦接至同步位元接收器803。同步位元接收器803接收選擇延遲信號SDATAX以及徑向分佈閃控信號DSTROBEX。如同第3圖至第4圖所示，徑向分佈閃控信號DSTROBEX係由徑向分佈元件303與403所分佈。同步位元接收器803產生一接收位元信號RDATAX。

就操作而言，本發明所提供之位元延遲控制器係用以更新延遲匯流排信號LAG[3：0]之數值，使得相關於閃控信號DSTROBEX之相位的資料位元DATAX能夠在最佳狀態中被接收。在一實施例中，此最佳狀態是在徑向分佈閃控信號DSTROBEX設置後大約切換到一半之期間。其他實施例為致能資料位元DATAX之位置修改，以便於增加其建立時間或是減少其持有時間。延遲元件801為第1圖至第8圖所述之延遲元件501、601、701、801的複製，並且包括十五個匹配反相對(未顯示)。因此，在一實施例中，延遲位元信號DDATAX[15：0]包括資料位元DATAX的十六個接續的延遲版本，其範圍從沒有延遲到透過所有十五個反相對之延遲。

多工器802使用延遲匯流排信號LAG[3：0]之數值以選擇延遲位元信號DDATAX[15：0]之其中一個信號。所選擇 的信號被路由至同步位元接收器803，並成為選擇延遲信號SDATAX。當徑向分佈閃控信號DSTROBEX切換時，同步位元接收器803登錄選擇延遲信號SDATAX之數值，並且輸出此數值而成為接收位元信號RDATAX。接收位元信號RDATAX代表資料位元DATAX之接收狀態。

第9圖是本發明所提供之精密延遲元件900之方塊圖。精密延遲元件900可被替代為第5圖至第8圖所示之延遲元件501、601、701、801，用以提供本發明之實施例中延遲測量與延遲導入的更精細之解析度。精密延遲元件900包括一第一多工器901，該第一多工器901具有屬於低邏輯準位(例如0)之第一輸入以及屬於高邏輯準位(例如1)之第二輸入。在一實施例中，高邏輯準位包括核心電壓(例如供應電壓VDD)，低邏輯準位包括參考電壓(例如接地)。在另一實施例中，可採用其他實施例。第一多工器901使用延遲時間脈衝LAGCLK作為信號選擇以選擇第一輸入之信號或是第二輸入之信號。精密延遲元件900也包括具有屬於1之第一輸入以及屬於0之第二輸入的第二多工器902，其架構相反於第一多工器901。延遲時間脈衝LAGCLK也耦接至第二多工器902之選擇輸入。在第5圖至第7圖所述之實施例中，延遲時間脈衝LAGCLK代表測量傳輸延遲之信號或是其他類似名稱之信號等。在第8圖所述之實施例中，延遲時間脈衝LAGCLK代表被延遲的資料位元DATAX。

精密延遲元件900包括串接的十五個延遲反向器(U0A至U14A)之第一群組，其中第一多工器901之輸出耦接至反向器U0A之輸入，反向器U14A之輸出耦接至分接點LC31上 的最延遲之信號。精密延遲元件900也包括串接的15個延遲反向器(U0B至U14B)之第二群組，其中第二多工器902之輸出耦接至反向器U0B之輸入，反向器U14B之輸出耦接至分接點LC30上的下一個最延遲之信號。

所有編號類似之延遲反相器(例如U0A以及U0B，U5A以及U5B)之輸出透過全持反相對(full keeper inverter pairs)K1至K15而耦接在一起。十五個延遲反相器對之第一群組中的偶數反相器(例如U0A、U2A等)之輸出耦接至奇數編號之分接點(LC1、LC3至LC31)上之後續延遲信號。十五個延遲反相器之第二群組中的偶數反相器(例如U0B、U2B等)之輸入耦接至偶數編號之分接點(LC0、LC2至LC30)上之後續延遲信號。每一個反相延遲器U0A至U14A、U0B至U14B都是匹配的。在一實施例中，每一個反相器之延遲基本上為20微微秒，因此，分接點LC31之最延遲的信號代表在延遲時間脈衝LAGLCK之中大約300微微秒之延遲。

就操作而言，雖然操作討論中係使用高準位，但延遲時間脈衝LAGCLK之任一狀態可被使用於產生後續的延遲版本並作為分接點LC0至LC31之輸出。因此，在一實施例中，當延遲時間脈衝LAGCLK為1時，反相器U0A之輸入為0而反相器U0B之輸入為1。因此，分接點LC0為1，反相器U0A之輸出為1，反相器U0B之輸出為0，以及在反相器之延遲後分接點LC1之數值為1，直到延遲時間脈衝LAGCLK之最延遲版本出現在分接點LC31。全持反相對K1至K15之功能為確保分接點LC1至LC31上的狀態改變同步於其對應類似編碼的反相對 U0[A：B]至U14[A：B]之狀態改變。

本發明所提出之精密延遲元件900可實施在上述之任一多工器502、602、702、802、902之上。然而，相關延遲信號之寬度必須增加一位元以適應增加的解析度。

本發明的部分內容以及其對應的細節描述，係以電腦記憶體中的資料位元之操作的軟體、或是演算法與象徵表示來呈現。這些描述與表示之本質乃是所屬領域中具有通常知識者之間所能互相傳達的。這裡所指的演算法，如同其普遍引用，乃是設想為導致預期結果之自我一致性的一系列步驟。這些步驟需要物理裝置的物理操作。通常而言，雖然並非必要，這些裝置乃是以光、電、或磁信號的形式而被儲存、傳遞、結合、比較、以及其他的操作方式。原則上為了共同使用之故，參考這些位元、數值、元件、符號、特性、用語、數字或其他等信號已被證明具有時間上的便利性。

然而，要留意的是，這所有及其相似用語將連結於適當的物理裝置，對於這些裝置而言僅是方便的標籤。除非特別描述、或是明顯的論述，諸如「處理」或「運算」或「計算」或「判斷」或「顯示」或其他等用語，乃是用以描述電腦系統、微處理器、中央處理器、或其他電子運算裝置之處理與行為。上述電子運算裝置將呈現為電腦系統之暫存器或記憶體中的物理、電子單元進行操作或是轉換，而成為呈現於電腦系統記憶體、暫存器、或其他資訊儲存、傳送或顯示裝置之中的物理單元的其他類似資料。

要注意的是，本發明的軟體實施，典型上編碼於 一些程式化儲存媒體的型式或是實施於一些傳輸媒體的類型。程式化儲存媒體可以是電子式(例如唯讀記憶體、快閃唯讀記憶體、電子可程式化唯讀記憶體)、隨機存取磁性記憶體(例如軟碟或硬碟)、或是光學的(例如緊密硬碟唯讀記憶體，或是CD ROM)、並且可以是唯讀或隨機存取。類似地，傳輸媒體可以是金屬導線、加撚線對、同軸導線、光纖、或其他習知適合的傳輸媒體。本發明不限定於任何已揭露實施例的這些層面。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾。舉例來說，任何所屬技術領域中具有通常知識者可輕易理解此處所述的許多特徵、功能、製程及材料可在本發明的範圍內作更動。

300‧‧‧補償同步資料匯流排上誤差的裝置

301、311‧‧‧節點

302‧‧‧內部徑向分佈閃控信號

303.1~303.N‧‧‧延遲元件

305‧‧‧位元延遲控制器

313‧‧‧閃控接收器

303‧‧‧徑向分佈元件

304‧‧‧同步延遲接收器

312~3N2‧‧‧信號

DATA1~DATAN‧‧‧資料位元信號

DSTROBE1~DSTROBEN‧‧‧徑向分佈閃控信號

DSTROBE‧‧‧資料閃控信號

LAG[3：0]‧‧‧延遲匯流排信號

OUT1~OUTN‧‧‧輸出信號

UPDATE‧‧‧更新信號

Claims (63)

1. 一種補償同步資料匯流排上誤差的裝置，包括：一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於一資料閃控信號之設置並且終止於對應該資料閃控信號之複數個徑向分佈閃控信號之中的一第一個徑向分佈閃控信號之設置；一同步延遲接收器，耦接至該位元延遲控制器，用以接收該等徑向分佈閃控信號之中的該第一個徑向分佈閃控信號以及接收一資料位元信號，並且以該延遲時間延遲該資料位元信號之登錄。
2. 如申請專利範圍第1項所述之補償同步資料匯流排上誤差的裝置，其中該資料閃控信號以及該資料位元信號被一對應裝置所接收，並且該徑向分佈閃控信號以及該資料位元信號係由一傳輸元件所發出。
3. 如申請專利範圍第2項所述之補償同步資料匯流排上誤差的裝置，其中該對應裝置包括一x86相容之微處理器。
4. 如申請專利範圍第1項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器包括複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零個或至少一個的函數。
5. 如申請專利範圍第4項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器包括複數個第二匹配反相對，並且該等第二匹配反相對係為該等第一匹配反相對之 複製。
6. 如申請專利範圍第5項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器使用零個或至少一個的該等第二匹配反相對延遲該資料位元信號之登錄，並且所使用的該等第二匹配反相對之數量係被標示於該延遲匯流排信號。
7. 如申請專利範圍第1項所述之補償同步資料匯流排上誤差的裝置，更包括：一徑向分佈元件，用以接收該資料閃控信號以及產生該等徑向分佈閃控信號，其中該等徑向分佈閃控信號對應之複數個同步延遲接收器之每一個該同步延遲接收器接收該等徑向分佈閃控信號之一者，並且每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃控信號相等的傳輸特性。
8. 一種補償同步資料匯流排上誤差的裝置，包括：一微處理器，包括：一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於一資料閃控信號之設置並且終止於對應該資料閃控信號之複數個徑向分佈閃控信號之中的一第一個徑向分佈閃控信號之設置；一同步延遲接收器，耦接至該位元延遲控制器，用以接收該等徑向分佈閃控信號之中的該第一個徑向分佈閃控信號以及接收一資料位元信號，並且以該延遲時間延遲該資料 位元信號之登錄。
9. 如申請專利範圍第8項所述之補償同步資料匯流排上誤差的裝置，其中該資料閃控信號以及該資料位元信號被該微處理器所接收，並且該徑向分佈閃控信號以及該資料位元信號係由一傳輸元件所發出。
10. 如申請專利範圍第9項所述之補償同步資料匯流排上誤差的裝置，其中該微處理器包括一x86相容之微處理器。
11. 如申請專利範圍第8項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器包括複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零個或是至少一個的函數。
12. 如申請專利範圍第11項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器包括複數個第二匹配反相對，且該等第二匹配反相對係該等第一匹配反相對之複製。
13. 如申請專利範圍第12項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器使用零個或至少一個的該第二匹配反相對延遲該資料位元信號之登錄，並且所使用的該等第二匹配反相對之數量係被標示於該延遲匯流排信號。
14. 如申請專利範圍第8項所述之補償同步資料匯流排上誤差的裝置，更包括：一徑向分佈元件用以接收該資料閃控信號以及產生該等徑向分佈閃控信號，其中該等徑向分佈閃控信號對應之複數個同步延遲接收器之每一個該同步延遲接收器接收該等徑 向分佈閃控信號之每一個該徑向分佈閃控信號，並且每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃控信號相等的傳輸特性。
15. 一種補償同步資料匯流排上誤差的方法，包括：複製用於一資料閃控信號之一徑向分佈元件之傳輸特性；接收一第一信號；藉由所複製的該傳輸特性，產生一第二信號；測量一傳輸時間，其中該傳輸時間始於該第一信號之設置並且終止於該第二信號之設置；產生一延遲匯流排信號用以標示該傳輸時間；接收複數個徑向分佈閃控信號之第一個徑向分佈閃控信號以及一資料位元信號；以及以該傳輸時間延遲該資料位元信號之登錄。
16. 如申請專利範圍第15項所述之補償同步資料匯流排上誤差的方法，其中該資料閃控信號以及該資料位元信號係由一對應裝置所接收，並且由一傳輸元件所發出。
17. 如申請專利範圍第16項所述之補償同步資料匯流排上誤差的方法，其中該對應裝置包括一x86相容之微處理器。
18. 如申請專利範圍第15項所述之補償同步資料匯流排上誤差的方法，其中產生該延遲匯流排信號的步驟包括：將該傳輸時間係表示成複數個第一匹配反相對中之零個或至少一個的函數。
19. 如申請專利範圍第18項所述之補償同步資料匯流排上誤差的方法，更包括： 透過複數個第二匹配反相對複製該等第一匹配反相對。
20. 如申請專利範圍第19項所述之補償同步資料匯流排上誤差的方法，其中延遲該資料位元信號之登錄的步驟包括：使用零個或至少一個的該第二匹配反相對傳輸該資料位元信號，並且所使用的該等第二匹配反相對之數量係被標示於該延遲匯流排信號。
21. 如申請專利範圍第15項所述之補償同步資料匯流排上誤差的方法，更包括：產生該等徑向分佈閃控信號，分佈該等徑向分佈閃控信號至複數個對應之同步延遲接收器，其中每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃控信號相等的傳輸特性。
22. 一種補償同步資料匯流排上誤差的裝置，包括：一複製分佈網路，用以接收一第一信號以及產生一第二信號，其中該複製分佈網路包括用於一資料閃控信號之該複製分佈網路的複製傳輸特性；一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於該第一信號之設置並且終止於該第二信號之設置；以及一同步延遲接收器，耦接至該位元延遲控制器，用以接收複數個徑向分佈閃控信號之中的該第一個徑向分佈閃控信號以及接收一資料位元信號以及一資料位元信號，並且以該延遲時間延遲該資料位元信號之登錄。
23. 如申請專利範圍第22項所述之補償同步資料匯流排上誤差的裝置，其中該資料閃控信號以及該資料位元信號被該裝置所配置的一對應裝置所接收，並且該徑向分佈閃控信號以及該資料位元信號係由一傳輸元件所發出。
24. 如申請專利範圍第23項所述之補償同步資料匯流排上誤差的裝置，其中該對應裝置包括一x86相容之微處理器。
25. 如申請專利範圍第22項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器包括複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零個或至少一個的函數。
26. 如申請專利範圍第25項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器包括複數個第二匹配反相對，並且該等第二匹配反相對係該第一匹配反相對之複製。
27. 如申請專利範圍第26項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器使用零個或至少一個的該第二匹配反相對延遲該資料位元信號之登錄，並且所使用的該等第二匹配反相對之數量係被標示於該延遲匯流排信號。
28. 如申請專利範圍第22項所述之補償同步資料匯流排上誤差的裝置，其中該複製分佈網路接收該資料閃控信號以及產生該等徑向分佈閃控信號，其中對應之複數個同步延遲接收器之每一個該同步延遲接收器接收該等徑向分佈閃控信號之每一個該徑向分佈閃控信號，並且每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃 控信號相等的傳輸特性。
29. 一種補償同步資料匯流排上誤差的裝置，包括：一微處理器，包括：一複製分佈網路，用以接收一第一信號以及產生一第二信號，其中該複製分佈網路包括用於一資料閃控信號之該複製分佈網路的複製傳輸特性；一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於一資料閃控信號之設置並且終止於對應該資料閃控信號之複數個徑向分佈閃控信號之中的一第一個徑向分佈閃控信號之設置；以及一同步延遲接收器，耦接至該位元延遲控制器，用以接收該等徑向分佈閃控信號之中的該第一個徑向分佈閃控信號以及接收一資料位元信號，並且以該延遲時間延遲該資料位元信號之登錄。
30. 如申請專利範圍第29項所述之補償同步資料匯流排上誤差的裝置，其中該資料閃控信號以及該資料位元信號被該微處理器所接收，並且該徑向分佈閃控信號以及該資料位元信號係由一傳輸元件所發出。
31. 如申請專利範圍第30項所述之補償同步資料匯流排上誤差的裝置，其中該微處理器包括一x86相容之微處理器。
32. 如申請專利範圍第29項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器包括複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零 個或至少一個的函數。
33. 如申請專利範圍第32項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器包括複數個第二匹配反相對，並且該等第二匹配反相對係該第一匹配反相對之複製。
34. 如申請專利範圍第33項所述之補償同步資料匯流排上誤差的裝置，其中該同步延遲接收器使用零個或至少一個的該第二匹配反相對延遲該資料位元信號之登錄，並且所使用的該等第二匹配反相對之數量係被標示於該延遲匯流排信號。
35. 如申請專利範圍第29項所述之補償同步資料匯流排上誤差的裝置，更包括：一徑向分佈元件，用以接收該資料閃控信號以及產生該等徑向分佈閃控信號，其中該等徑向分佈閃控信號對應之複數個同步延遲接收器之每一個該同步延遲接收器接收該等徑向分佈閃控信號之每一個該徑向分佈閃控信號，並且每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃控信號相等的傳輸特性。
36. 一種補償同步資料匯流排上誤差的方法，包括：測量一傳輸時間，其中該傳輸時間始於一資料閃控信號之設置並且終止於對應該資料閃控信號之複數個徑向分佈閃控信號的第一個徑向分佈閃控信號之設置；產生一延遲匯流排信號，用以標示該傳輸時間；以及接收該等徑向分佈閃控信號之該第一個徑向分佈閃控信號以及一資料位元信號，並且以該傳輸時間延遲該資料位元 信號之登錄。
37. 如申請專利範圍第36項所述之補償同步資料匯流排上誤差的方法，其中該資料閃控信號以及該資料位元信號係由一對應裝置所接收，並且由一傳輸元件所發出。
38. 如申請專利範圍第37項所述之補償同步資料匯流排上誤差的方法，其中該對應裝置包括一x86相容之微處理器。
39. 如申請專利範圍第36項所述之補償同步資料匯流排上誤差的方法，其中產生該延遲匯流排信號以標示該傳輸時間的步驟更包括：將該傳輸時間表示成該等第一匹配反相對中之零個或至少一個的函數。
40. 如申請專利範圍第39項所述之補償同步資料匯流排上誤差的方法，更包括：透過該等第二匹配反相對複製該第一匹配反相對。
41. 如申請專利範圍第40項所述之補償同步資料匯流排上誤差的方法，其中以該傳輸時間延遲該資料位元信號之登錄的步驟更包括：使用零個或至少一個的該等第二匹配反相對傳輸該資料位元信號。
42. 如申請專利範圍第36項所述之補償同步資料匯流排上誤差的方法，更包括：產生該等徑向分佈閃控信號，分佈該等徑向分佈閃控信號至複數個對應之同步延遲接收器，其中每一個該徑向分佈閃控信號具有與在對應的該等同步延遲接收器之該資料閃 控信號相等的傳輸特性。
43. 一種補償同步資料匯流排上誤差的裝置，包括：一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，並且該延遲匯流排信號係用以標示一傳輸時間，其中該位元延遲控制器包括：一延遲鎖相控制器，用以選擇該第一信號之複數個後續延遲版本之一者，以及產生一延遲選擇匯流排上之一延遲選擇信號以標示該傳輸時間，其中所選擇之該延遲版本與該第二信號之設置一致；一調整邏輯器，耦接至一電路以及該延遲選擇匯流排，用以依據該電路所指定之數值調整該延遲選擇信號以產生一向量信號，其中該向量信號係輸出至一調整延遲匯流排；以及一格雷編碼器，對該向量信號進行格雷編碼，以產生該延遲匯流排信號。
44. 如申請專利範圍第43項所述之補償同步資料匯流排上誤差的裝置，其中該延遲鎖相控制器係藉由增加或減少一多工器的複數選擇輸出之狀態，由該第一信號之該等後續延遲版本中選擇一者，其中該等後續延遲版本係為該多工器之輸入。
45. 如申請專利範圍第44項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器更包括： 複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零個或至少一個的函數。
46. 如申請專利範圍第45項所述之補償同步資料匯流排上誤差的裝置，更包括：一同步延遲接收器，耦接至該位元延遲控制器，用以接收一資料位元信號以及複數個徑向分佈閃控信號之一者，並且以該延遲時間延遲該資料位元信號之登錄。
47. 如申請專利範圍第43項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括至少一個熔絲。
48. 如申請專利範圍第43項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括一可程式化之唯讀記憶體。
49. 如申請專利範圍第43項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括耦接至該裝置之輸入/輸出接腳之一外部元件。
50. 一種補償同步資料匯流排上誤差的裝置，包括：一微處理器，包括：一位元延遲控制器，用以測量一傳輸時間以及產生一延遲匯流排上之一延遲匯流排信號以標示該傳輸時間，其中該傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，其中該位元延遲控制器包括：一延遲鎖相控制器，用以選擇該第一信號之複數個後續延遲版本之一者，以及產生一延遲選擇匯流排上之一延遲選擇信號以標示該傳輸時間，其中所選擇之該延遲版本與該第二信號之設置一致； 一調整邏輯器，耦接至一電路以及該延遲選擇匯流排，用以依據該電路所指定數值之調整該延遲選擇信號以產生一向量信號，其中該向量信號輸出至一調整延遲匯流排；以及一格雷編碼器，對該向量信號進行格雷編碼以產生該延遲匯流排信號。
51. 如申請專利範圍第50項所述之補償同步資料匯流排上誤差的裝置，其中該延遲鎖相控制器藉由增加或減少在一多工器上的選擇輸出之狀態，選擇該第一信號之複數個後續延遲版本之一，其中複數個後續延遲版本係為該多工器之輸入。
52. 如申請專利範圍第51項所述之補償同步資料匯流排上誤差的裝置，其中該位元延遲控制器更包括：複數個第一匹配反相對，並且該傳輸時間係表示成該等第一匹配反相對中之零個或至少一個的函數。
53. 如申請專利範圍第52項所述之補償同步資料匯流排上誤差的裝置，更包括：一同步延遲接收器，耦接至該位元延遲控制器，用以接收一資料位元信號以及複數個徑向分佈閃控信號之一者，並且以該延遲時間延遲該資料位元信號之登錄。
54. 如申請專利範圍第50項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括至少一個熔絲。
55. 如申請專利範圍第50項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括一可程式化之唯獨記憶體。
56. 如申請專利範圍第50項所述之補償同步資料匯流排上誤差的裝置，其中該電路包括耦接至該裝置之輸入/輸出接腳之一外部元件。
57. 一種補償同步資料匯流排上誤差的方法，包括：測量一傳輸時間，其中該傳輸時間起始於一第一信號之設置並且終止於一第二信號之設置，其中測量該傳輸時間的步驟包括：選擇該第一信號之複數個後續延遲版本之一者，其中所選擇之該延遲版本與該第二信號之確立一致；依據該電路所指定之數值調整一延遲選擇信號以產生一向量信號；以及對該向量信號進行格雷編碼以產生一延遲匯流排上之一延遲匯流排信號。
58. 如申請專利範圍第57項所述之補償同步資料匯流排上誤差的方法，其中選擇該第一信號之複數個後續延遲版本之一者的步驟更包括：增加或減少在一多工器上的選擇輸出之狀態，其中複數個後續延遲版本係為該多工器之輸入。
59. 如申請專利範圍第58項所述之補償同步資料匯流排上誤差的方法，其中測量該傳輸時間的步驟更包括：將該傳輸時間表示成該等第一匹配反相對中之零個或至少一個的函數。
60. 如申請專利範圍第59項所述之補償同步資料匯流排上誤差的方法，更包括： 耦接該延遲匯流排至一同步延遲接收器，該同步延遲接收器用以接收一資料位元信號以及複數個徑向分佈閃控信號之一者，並且以該延遲時間延遲該資料位元信號之登錄。
61. 如申請專利範圍第57項所述之補償同步資料匯流排上誤差的方法，其中該電路包括至少一個熔絲。
62. 如申請專利範圍第57項所述之補償同步資料匯流排上誤差的方法，其中該電路包括一可程式化之唯獨記憶體。
63. 如申請專利範圍第57項所述之補償同步資料匯流排上誤差的方法，其中該電路包括耦接至該裝置之輸入/輸出接腳之一外部元件。