CN105808483B

CN105808483B - 提前同步选通传输的设备及其方法

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Publication number: CN105808483B
Application number: CN201610182788.1A
Authority: CN
Inventors: 达鲁斯.D.嘉斯金斯; 詹姆斯.R.隆柏格
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2011-06-21
Filing date: 2012-06-21
Publication date: 2018-11-02
Anticipated expiration: 2032-06-21
Also published as: CN105868152B; CN105893310A; TWI482030B; CN105808484A; CN102799551A; CN105808485B; CN105868152A; CN102799551B; CN105808484B; CN105868150B; TW201301048A; CN105868150A; CN105808485A; CN105868151B; CN105893310B; CN105808483A; CN105868151A

Abstract

一种提前同步选通传输的设备及其方法。该提前同步选通传输设备，用以补偿同步数据总线上的不对准，该设备包括一电阻电路、一核心时钟产生器以及一同步选通驱动器。该电阻电路用以提供一比例讯号，该比例讯号指示一提前量，以提前与一数据群组有关的一同步数据选通讯号。该核心时钟产生器，耦接于该比例讯号，该核心时钟产生器以该提前量提前一数据选通计时讯号。该同步选通驱动器用以接收该数据选通计时讯号，并根据该数据选通计时讯号产生该同步数据选通讯号，并以该提前量提前该同步数据选通讯号。

Description

提前同步选通传输的设备及其方法

本案是申请日为2012年6月21日、申请号为201210211885.0、发明名称为“提前同步选通传输的设备及其方法”的发明专利申请的分案申请。

技术领域

本发明涉及一种微电子领域，特别是涉及一种与来源同步讯号的传送与接收相关的数据和时钟同步的设备及方法。

背景技术

现今计算机系统采用一种来源同步系统总线来提供总线代理器之间的数据交换，例如界于微处理器及存储器集线器之间的数据交换。来源同步总线协议使数据可以一高速的总线速度来传输。来源同步协议的操作原理在于一传输总线代理器将数据输出于总线上持续一固定时间，且发出或转换一对应于该数据的数据选通讯号(strobe signal)以指示一接收总线代理器该数据是有效的。数据讯号及数据选通讯号皆是沿着相同的传播路径通过总线来传输，因此当检测到对应的数据选通讯号的转换，接收器可相对地确认数据是有效的。

然而数据选通讯号及数据讯号容易因为一些原因发生错误。错误的来源之一是时钟产生电路的不准确，时钟产生电路通常为锁相回路(phase locked loop)，用以阻挡在总线上的数据讯号、以及转换选通数据来指示该数据是有效的。这些不准确可能来自设计的极限、制造的公差或是环境的因素。在理想的情况下，选通数据是在数据有效期间的中途精确地转换，使得接收器接收到数据的设置时间及保持时间是相等的。相关的时钟产生电路中的不准确可能导致数据讯号和/或数据选通讯号的歪斜(skewing)，使得接收条件并非是最理想的。

另一个错误的来源是由一接收装置内的一数据选通讯号的分配所造成。尽管系统设计人员竭尽所能地确保选通讯号及其相关的数据讯号是沿着一系统板(即主机板)上相同的传输路径来传输，然而众所皆知的是，一旦数据选通讯号进入了接收装置，必定分配至与数据选通讯号有关的所有内部同步接收器。在某些装置中，需要额外的传输长度来传送数据选通讯号至不同的接收器，如此将可能延迟了数据讯号的传送时间，进而产生同步传送的相位歪斜。

因此，补偿同步数据总线上的讯号未对齐(misalignment)的装置及方法是有必要的。

藉由调整一数据选通及其相对应的数据讯号，使得同步总线上的讯号是最佳化地传输的技术亦是有必要的。

此外，提供调整一数据选通及其相关的数据讯号在主机板等级下的机制亦是有必要的。

再者，为了达到最佳化接收状态，一种在主机板等级下将同步总线讯号对准的可编程装置亦是有必要的。

发明内容

本发明针对现有技术问题、缺点以及限制提出解决。此外，本发明提供一较佳的技术以最佳化不同的装置中的来源同步讯号的传送及接收，例如微处理器及其支持装置。在一实施例中，提供一种用以补偿同步数据总线上的非对齐的装置，该装置包括一电阻网络、一核心时钟产生器以及一同步选通驱动器。该电阻网络用以提供一比例讯号以指示一提前量，以提前与一数据群组有关的一同步数据选通讯号。该核心时钟产生器耦接于该比例讯号，以该提前量提前一数据选通计时讯号。该同步选通驱动器接收该数据选通计时讯号，并根据该数据选通计时讯号产生该同步数据选通讯号，并以该提前量提前该同步数据选通讯号。

本发明的亦提供一种提前同步选通传输装置，用以补偿同步数据总线上的非对齐，该提前同步选通传输装置包括一电阻网络以及一微处理器。该电阻网络用以提供一比例讯号，该比例讯号指示一提前量，以提前与一数据群组有关的一同步数据选通讯号。该微处理器包括一核心时钟产生器以及一同步选通驱动器。该核心时钟产生器耦接于该比例讯号，以该提前量提前一数据选通计时讯号。该同步选通驱动器接收该数据选通计时讯号，及根据该数据选通计时讯号产生该同步数据选通讯号，其中该同步数据选通讯号以该提前量提前。

本发明还提供一种补偿同步数据总线上的非对齐的方法，包括藉由一电阻网络提供一比例讯号，该比例讯号指示一提前量，以提前与一数据群组有关的一同步数据选通讯号；耦接一核心时钟产生器至该比例讯号，使该核心时钟产生器以该提前量提前一数据选通计时讯号；以及提供数据选通计时讯号至一同步选通驱动器，根据该数据选通计时讯号产生该同步数据选通讯号，并以该提前量提前该同步数据选通讯号。

关于产业上的适用性，本发明可实施于一般用途或特殊用途的计算机装置所使用的一微处理器中。

附图说明

图1显示现今来源同步数据系统的一实施例的方块图。

图2显示图1的来源同步数据系统的来源同步讯号情况的时序图。

图3显示本发明的提前同步选通传输设备的一实施例的方块图。

图4显示本发明的径向同步选通分配设备的一实施例的方块图。

图5显示本发明的延迟同步数据接收设备的一实施例的方块图。

图6显示显示本发明的延迟锁相回路的一实施例的方块图。

图7显示显示本发明的最佳化同步讯号可编程设备的一实施例的方块图。

附图符号说明

100 来源同步数据系统

102 总线时钟产生器

110 装置A

111 核心时钟产生器

112 同步选通驱动器

113 同步数据驱动器

120 装置B

122 同步接收器

200 时序图

201 描绘总线计时讯号

202 数据计时讯号

203 数据选通计时讯号

210 第一情况

211 讯号

212 数据选通讯号

220 第二情况

221 讯号

222 数据选通讯号

300 提前同步选通传输设备

310 提前选通传输装置

311 核心时钟产生器

331 锁相回路向前元件

332 分频器

333 延迟锁相回路

312 同步选通驱动器

400 径向同步选通分配设备

420 装置C

434 复合延迟元件

434.1～434.N 延迟元件

422 同步接收器

500 延迟同步数据接收设备

520 延迟数据接收装置

522 同步接收器

533 延迟锁相回路

600 延迟锁相回路

601 延迟编码器

602 多工器

603 模拟转数字转换器

700 最佳化同步讯号可编程设备

701 提前讯号装置

711 核心时钟产生器

712 同步选通驱动器

722 同步接收器

731 测试行动联合组织接口

732 同步总线最佳化器

733 延迟锁相回路

BCLK 总线计时讯号

DCLK 数据计时讯号

DSCLK 数据选通计时讯号

DSTROBE、DSTROBE1～DSTROBEN 数据选通讯号

DATA1～DATAN 数据位讯号

I 无效期间

V 有效期间

T1、T2、T3、T4 时间

R1、R2 电阻

RAT 比例讯号

VDD 参考电压

REF 参考讯号

DREF 延迟参考讯号

DDATA 延迟数据位讯号

IN、OUT 讯号

DSEL[63:0] 延迟选择总线

U1A、U1B、U2A、U2B～U63A、U63B 反向器

D0～D63 延迟分接头

JTAG[N:0] 标准测试行动联合组织总线

DSTROBEX、DSTROBEY 数据选通讯号

ARAT、DRAT 总线

具体实施方式

为进一步说明各实施例，本发明提供有附图。附图为本发明揭示内容的一部分，其主要用以说明实施例，并可结合说明书的相关描述来解释实施例的运作原理。参考这些内容，本领域技术人员应能理解其他可能的实施方式以及本发明的优点。因此，本发明不限于以下显示及描述的实施例，然应授予符合下述操作原理及新颖特征的最广范围。

有鉴于上述现有技术讨论关于现今用来传输及接收数据的装置所使用的来源同步讯号传输及相关的技术，现有技术的缺点及限制将结合图1、图2讨论。接着，本发明将参考图3至图7作讨论。本发明藉由延迟及提前一对装置中的数据选通讯号及相关数据位讯号的机制来克服现有技术的缺点及限制，从而校正由任何原因所导致的选通讯号及数据讯号的非对齐(misalignment)，以最佳化该对装置之间的通量。

首先请参考图1，其显示依据现今在传输及接收来源同步数据的系统方块图。来源同步数据系统100包括一讯号传输装置110(以下称装置A)及一接收装置120(以下称装置B)，装置A 110通过一来源同步总线130耦接于接收装置120，来源同步总线130包括一数据选通讯号DSTROBE及与其相关的多个数据位讯号DATA1～DATAN。来源同步数据系统100还包括一总线时钟产生器102，其通过总线计时讯号BCLK耦接于装置A 100。装置A 110、装置B120及总线时钟产生器102通常皆设置在一主机板(图未示)上，而数据位讯号DATA1～DATAN、数据选通讯号DSTROBE及总线计时讯号BCLK则实质上作为装置A 110与装置B 120之间互相连通机构的路径。数据选通讯号DSTROBE从点13S输入装置B 120，而数据位讯号DATA1～DATAN分别从点131～13N输入装置B 120。根据一种典型的同步实施态样，一组数据位讯号DATA1～DATAN以及与其相关的数据选通讯号DSTROBE的存取记录的实体长度(physical length)是相等的，使得任何由数据选通讯号DSTROBE经历的传输线作用，例如传输延迟，亦由数据位讯号DATA1～DATAN所经历。来源同步数据系统100的目标为在总线130上的数据位讯号DATA1～DATAN的有效期间中途精确地转换数据选通讯号DSTROBE的状态(state)，因此提供装置B 120内的传输数据适当的最佳接收状态。

装置A 110具有一核心时钟产生器111、一同步选通驱动器112及多个同步数据驱动器113，核心时钟产生器111耦接于同步选通驱动器112及多个同步数据驱动器113。核心时钟产生器111产生一界于其他计时讯号(图未示)的数据选通计时讯号DSCLK及一数据计时讯号DCLK。同步选通驱动器112产生的数据选通讯号DSTROBE与数据选通计时讯号DSCLK同相位，同步数据驱动器113产生的数据位讯号DATA1～DATAN与数据计时讯号DCLK同相位。数据选通计时讯号DSCLK及数据计时讯号DCLK是根据总线计时讯号BCLK取得，因此可与来源同步数据系统100内的其他装置(图未示)之间的数据传送及接收全面同步化。根据一典型的实施例，数据计时讯号DCLK及数据选通计时讯号DSCLK为总线计时讯号BCLK的倍频，使得总线130上的数据位讯号DATA1～DATAN在有效期间内的数据选通DSTROBE的对准(alignment)是准确的。在其他的实施例中，两种选通类型可采用单一衍生计时讯号，且在衍生计时讯号的一边缘触发数据传输，而在衍生计时讯号的另一边缘触发一选通。

装置B 120包括多个对应的同步接收器122，多个同步接收器122的每一个接收数据位讯号DATA1～DATAN中的一个，所有的同步接收器122接收数据选通讯号DSTROBE。当数据选通讯号DSTROBE计时时(即数据选通讯号DSTROBE改变状态)，同步接收器122分别检查其个别的数据位讯号DATA1～DATAN中的一个。

本领域的技术人员可领会的是，图1中的来源同步数据系统100代表着装置A 110及装置B 120的一简化的实施态样，其可能在桌上型或膝上型计算机、平板计算机或任何特殊用途的计算装置及仪器中发现。更具体地来说，装置A 110及装置B 120可由中央处理单元(central processing unit,CPU)或微处理器、芯片组(supporting chipset)或存储器接口、存储器集线器或控制器、直接存储器存取单元(direct memory access unit)、图形控制器及其类似装置来实现。常见地，这些装置110、120可以为总线代理器，且通过点对点的来源同步总线130互相耦接，如图1的总线130所示例。

从广义上来说，为了传输数据，总线代理器的其中一个(如装置A 10)将驱动总线130上的数据位讯号DATA1～DATAN及数据选通讯号DSTROBE中的一子集(subset)，而另一个总线代理器(如装置B 120)检测且接收驱动讯号时，可藉由总线130上的数据位讯号DATA1～DATAN及数据选通DSTROBE中的一个或多个子集的状态来撷取数据。现今用于两个总线代理器之间的数据传输的总线通讯协议有许多种，这些不同的技术的详细描述已超出本申请书的范围。在此可充分理解的是，在总线传输期间，传输于两个或多个总线代理器110、120之间的「数据」可包括地址信息、与地址信息有关的数据、控制信息或状态信息，然不限于此。不管传输在总线130上的数据的种类为何，值得注意的是，本申请书的现今来源同步数据系统100采用的总线通讯协议为一种常见的「来源同步」协议，来实现以非常高的总线速度来传输数据。对照现有技术的总线通讯协议，来源同步通讯协议操作的原理在于，传输总线代理器110将一数据群组内的数据位讯号DATA1～DATAN输出至总线130持续一固定的时间，且发出对应于数据位讯号DATA1～DATAN的一数据选通讯号DSTROBE，以指示一接收总线代理器120该数据是有效的。如上所提到，来源同步数据系统100的目标为由数据选通讯号DSTROBE在一时间点(通常为数据位讯号DATA1～DATAN有效期间的中途)表示数据位讯号DATA1～DATAN的有效性，这对于接收装置120接收数据位讯号DATA1～DATAN来说是最适宜的。

本领域的技术人员可理解的是，在非常高的传输速度下，一组数据位讯号DATA1～DATAN及相对应的数据选通讯号DSTROBE的实体及电气参数的传输路径，及界于两个装置110、120中的一个与其他可能的装置(图未示)之间的总线130上的其他组讯号(图未示)的传输路径可能相当的不同，此为点对点来源同步通讯协议的优点之一。也就是说，特定的数据位讯号DATA1～DATAN及相关的数据选通讯号DSTROBE仅将两个装置110、120互相耦接，如此可防止共用总线系统固有的许多问题，特别的是传输路径的传输延迟、总线阻抗、及电气特性影响接收总线代理器120接收的数据位讯号DATA1～DATAN的稳定或有效的时间。由于这个原因，来源同步总线通讯协议在市场上相当普遍。典型的实施态样中，与一组数据位讯号DATA1～DATAN相关的数据选通讯号DSTROBE将沿着与该组数据位讯号DATA1～DATAN相同的传输路径做传输，如此数据选通讯号DSTROBE将显示出与数据位讯号DATA1～DATAN本身相同的传输特性。如果在数据位讯号DATA1～DATAN所包含的数据是有效的期间内数据选通讯号DSTROBE被设置，且当接收总线代理器120检测到数据选通讯号DSTROBE有效时，则数据位讯号DATA1～DATAN亦无疑是有效的。

纵使有上述的优点，本发明注意到仍有其他因素不利地影响来源同步接口的完整性，即数据选通讯号DSTROBE在点13S进入装置B 120后在装置B 120内传输的方式。如图所示，当数据位讯号DATA1～DATAN及数据选通讯号DSTROBE沿着近乎相同的传输路径从装置A110传输至装置B 120，一旦数据选通讯号DSTROBE从点13S进入装置B 120，必定在装置B120中传输至N个不同的同步接收器122。且尽管一个同步接收器122理想地设置在非常接近相对应的数据位讯号DATA1～DATAN输入至装置B 120的芯片布局处，对数据选通讯号DSTROBE来说不可能相同，这是因为数据选通讯号DSTROBE必定分配给数据位讯号DATA1～DATAN对应的所有同步接收器122。因此本发明观察到尽管可能安排同步接收器122的其中一个，使得其数据位讯号DATA1～DATAN及数据选通讯号DSTROBE从装置A 110传输至同步接收器122的输入的传输路径将近相同，剩余的数据位讯号DATA1～DATAN的相关传输路径将不同于数据选通讯号DSTROBE的传输路径(由对应的同步接收器122输入端所观察到的)。这是因为数据选通讯号DSTROBE的实体路径会长于或短于剩余的数据位讯号DATA1～DATAN的实体路径，且亦包含用于分配的数据选通讯号DSTROBE的缓冲。因此，数据选通讯号DSTROBE的转换很可能在剩余的数据位讯号DATA1～DATAN的数据有效性的期间内早于或晚于装置A110所安排者。事实上，本发明考虑到一种极端的例子为，在装置B 120内的数据选通讯号DSTROBE的传输可不经由装置A 110的设计者来控制，如此配置传输至相对应的同步接收器122的一个或多个传输路径，使得当数据选通讯号DSTROBE改变状态以指示出数据位讯号DATA1～DATAN是有效的，在数据选通讯号DSTROBE改变状态的时刻，可能发生对应于一个或多个传输路径的数据位讯号DATA1～DATAN中的一个或多个并非是有效的。

此外，由于与通过同步总线130的数据位讯号DATA1～DATAN相关的数据选通计时讯号DSCLK及数据计时讯号DCLK通常是由核心时钟产生器111内的模拟电路(即锁相回路)所产生，本发明人强调由核心时钟产生器111本身的设计及制造所引起的信号颤动、工作周期及不准确性，将会使数据选通讯号DSTROBE显示数据位讯号DATA1～DATAN的有效性对装置B120中的同步接收器122的接收是不理想的，因此使得装置B 120中的数据选通讯号DSTROBE及数据位讯号DATA1～DATAN的非对齐更加恶化。由同步接收器122所观察到相对于数据位讯号DATA1～DATAN的数据选通讯号DSTROBE的非理想切换的问题可参考图2的说明作更具体地的讨论。

图2是描绘两个可能出现在图1的来源同步数据系统100里的来源同步讯号情况210、220的时序图200。在第一情况210中，在接收装置中的数据选通讯号212与相关的讯号211是同步的，且在第二情况中220，数据选通讯号222与相关的讯号221是非同步的。由于上述的传输、缓冲、分配延迟或时钟产生器的不准确性、或是传输装置或接收装置中的不准确性或误差而造成传输路径的差异，以致于产生数据选通讯号212、222以及对应的讯号211、221的相对相位。

时序图200描绘总线计时讯号BCLK 201，以及由此讯号衍生出数据计时讯号DCLK202及数据选通计时讯号DSCLK 203。结合图1所示，数据计时讯号DCLK 202及数据选通计时讯号DSCLK 203在传输装置内分配至与数据位讯号DATA1～DATAN有关的同步数据驱动器及数据选通驱动器。驱动器利用计时讯号202、203来精确地安排数据位讯号DATA1～DATAN在一同步总线上，亦显示数据位讯号DATA1～DATAN的有效性，使得接收装置可正确地接收数据位讯号DATA1～DATAN。需注意的是，数据计时讯号DCLK 202及数据选通计时讯号DSCLK203的频率为总线计时讯号BCLK 201的频率的两倍，这是用来具体地显示清楚的意图，以教示本领域的技术人员可理解的现有技术有关的问题，即在现今装置里的计时讯号202、203根据其准确的目的而歪斜，及其相对的频率范围从总线计时讯号BCLK 201频率的2倍至64倍，而频率如时序图200所示，为较清楚地显示出现今技术的极限。

时序图200亦显示出，在第一情况210下，第一接收器中关于数据位讯号DATA1的一数据输入211及一数据选通输入212是同步的，且在第二情况220下，第n接收器中关于数据位讯号DATAN的一数据输入221及一数据选通输入222是非同步的。至于与数据位讯号DATA1～DATAN中的其他所有数据位讯号DATA2～DATA(N-1)有关的数据选通讯号DSTROBE，可能显示相较于如时序图200所示的输入更多或更少的对准。

因此，在时间T1，数据位讯号DATA1～DATAN的传输大体上是在同步总线上的有效期间(V)的中途，如图所示，是落在数据计时讯号DCLK 202的下降边缘处。需注意的是，总线上的数据位讯号DATA1～DATAN的设置(assertion)可发生在数据计时讯号DCLK 202的其他边缘或相位处。在这个时间点，数据选通计时讯号DSCLK 203亦进行切换，因此设置数据选通讯号DSTROBE。根据第一情况210，第一接收器的输入212接收到数据选通讯号DSTROBE的时间，实质上是在数据位讯号DATA1的有效期间的中途，而DATA1是由第一接收器的输入211所接收。对于数据位讯号DATA1的接收来说，这是一最佳情况，且显示出传输线的作用，特别的是输入211及212显示数据位讯号DATA1及数据选通讯号DSTROBE的传输时间几乎相等。输入211、212在时间T2显示同样最佳的接收情况。

然而，第二情况220并非如此，因为输入222在时间T3及T4为检测到数据选通讯号DSTROBE的状态改变时间，但此时数据位讯号DATAN在输入221却是被视为无效的。也就是说，由于前述所提及的理由，数据选通讯号DSTROBE在输入222的相位落后于数据位讯号DATAN在输入221的相位。造成此现象可能的原因是数据选通讯号DSTROBE必须经过一长的路径，此路径由一输入至接收装置，以到达数据位讯号DATAN的接收器。另一个可能的原因是传输装置中的不准确。亦可以是其他原因造成。

因此，本发明人观察到，一旦一个装置完成设计及制造，即没有存在合理的方式来校正这些问题，包括经由主机板传输将传输延迟增加至一个或多个数据位讯号DATA1～DATAN或数据选通讯号DSTROBE，以补偿传输或接收装置的问题。

此外，本发明注意到提供一种可调整或修改来源同步总线上的数据位讯号DATA1～DATAN以及数据选通讯号DSTROBE之间的相位差的机制是有迫切需求的，而此机制不需要修改主机板上的布局与布线，也不需要修改一个或多个接收及传送装置。

本发明提供一种对接收装置中的各接收器所接收的数据选通讯号及对应的一组数据位讯号之间的相对相位差作微调的装置及方法，以克服前述的现有技术的问题。接下来，将参考图3至图7来说明本发明。

请参考图3，为根据本发明的提前同步选通传输设备300的一实施例的方块图。提前同步选通传输设备300包括一提前选通传输装置310，提前选通传输装置310耦接于一总线计时讯号BCLK，以及产生一数据选通讯号DSTROBE，大体上类似图1的装置A 110，除了本发明的提前选通传输装置310通过一比例讯号RAT而相对于其相关的数据位讯号(图未绘示)来提前数据选通讯号DSTROBE的传输。比例讯号RAT耦接于电阻R1及R2。电阻R1耦接于一参考电压VDD，参考电压VDD亦耦接于提前选通传输装置310。电阻R2还耦接于一共同接地参考电压。

提前选通传输装置310包括一核心时钟产生器311及一同步选通驱动器312。同步选通驱动器312输出数据选通讯号DSTROBE。核心时钟产生器311包括一锁相回路向前元件331、一分频器332及一延迟锁相回路333。锁相回路向前元件331如本领域技术人员所知可产生一数据选通计时讯号DSCLK。核心时钟产生器311亦包含一分频器332，其接收一参考讯号REF，参考讯号REF为数据选通计时讯号DSCLK的一回馈讯号。核心时钟产生器311亦包含一延迟锁相回路333，其耦接于分频器332，且延迟锁相回路333接收比例讯号RAT。延迟锁相回路333提供一延迟参考讯号DREF回馈至锁相回路向前元件331。

操作时，核心时钟产生器311产生数据选通计时讯号DSCLK，而数据选通计时讯号DSCLK的频率是总线计时讯号BCLK的频率的倍数，其中倍数是通过锁相回路向前元件331及分频器332的配置的已知手段所决定。此外，核心时钟产生器311藉由比例讯号RAT以相对于总线计时讯号BCLK来提前数据选通计时讯号DSCLK的相位。根据一实施例，比例讯号RAT用以指定数据选通计时讯号DSCLK的提前为其周期的一半以上。根据另一个实施例，电阻R2比电阻R1的比值决定了比例讯号RAT的一电压值，该电压值是由延迟锁相回路333所检测，其大小为参考电压VDD的百分比。延迟锁相回路333将与比例讯号RAT的电压值成比例的延迟引进分频器332的输出，以产生延迟参考讯号DREF，如此使得锁相回路向前元件331以同样的延迟量来提前数据选通计时讯号DSCLK。根据一实施例，假如电阻R2比电阻R1的比值极小，即电阻R2等于0欧姆，则延迟锁相回路333不会产生延迟，且核心时钟产生器311的作用实质上类似图1的核心时钟产生器111。假如电阻R2比电阻R1的比值极大，即电阻R1等于0欧姆，则延迟锁相回路333产生的延迟量近似于数据选通计时讯号DSCLK的周期的一半，如此造成数据选通计时讯号DSCLK的提前量近似于同样的延迟量。假如电阻R2比电阻R1的比值等于1，即电阻R1等于电阻R2，则延迟锁相回路333产生的延迟近似于数据选通计时讯号DSCLK的周期的四分之一，如此造成数据选通计时讯号DSCLK的提前量近似于相同的延迟量。其他机制亦被考虑，延迟锁相回路333产生较大的延迟，如此造成数据选通计时讯号DSCLK的提前大于其周期的一半。其他实施例则考虑非线性的提前量的方案。

根据另一个实施例，核心时钟产生器311将延迟锁相回路333配置于分频器332之前，对数据选通计时讯号DSCLK来说为一回馈电路。也就是说，本实施例由比例讯号RAT衍生出延迟数据选通计时讯号DSCLK的延迟量，然后将延迟数据选通计时讯号DSCLK分频出延迟参考讯号DREF，而非将一回馈讯号延迟近乎等于数据选通计时讯号DSCLK，然后由比例讯号RAT衍生出延迟该回馈讯号的延迟量。

本发明的提前选通传输装置310用以执行的功能及运算如上所述。提前选通传输装置310包括逻辑、电路、装置或微代码(microcode)，其中微代码即微指令(microinstruction)或原始指令(native instruction)，或由逻辑、电路、装置或微代码的组合，或用以执行与本发明相同的功能及运算的等效元件。提前选通传输装置310中用来实现这些运算及功能的元件可能与其他电路或微代码等共用，其他电路或微代码是提前选通传输装置310中用来执行其他功能和/或运算的元件。根据本发明说明书所述的范围，微代码是一个用来参考多个微指令的术语(term)，一个微指令(亦可参考为一原始指令)为一单元(unit)标准下所执行的指令。举例来说，多个微指令是由一精简指令集计算机(reduceinstruction set computer,RISC)的微处理器直接执行。复杂指令集计算机(complexinstruction set computer,CISC)的微处理器，例如x86相容的处理器，将x86指令转译为相关的微指令，且相关的微指令是由一个单元或是一个复杂指令集计算机的微处理器内的多个单元直接执行。

藉此，本发明的提前选通传输装置310可相对于其相关的数据位讯号的传输来提前数据选通讯号DSTROBE的传输，以补偿接收装置所接收的讯号的相位不对准。

接着，请参考图4，为本发明的径向同步(radial synchronous)选通分配设备400的一实施例的方块图。径向同步选通分配设备400可结合图3的提前同步选通传输设备300来使用。径向同步选通分配设备400包括一接收装置420(以下称装置C)，装置C 420与图1的装置A 120类似，两者的原理差异在于，本发明的装置C 420包括一复合延迟元件434，复合延迟元件434使得装置C 420中用来接收来自传输装置(图未示)的数据选通讯号DSTROBE的所有延迟路径均等。装置C 420还包括多个同步接收器422，用以接收一个或多个伴随着数据选通讯号DSTROBE的数据位讯号DATA1～DATAN。多个数据位讯号DATA1～DATAN中的第一数据位讯号DATA1从第一点431输入装置C 420，且显示从第一点431至其关联的同步接收器422的第一传输延迟。多个数据位讯号DATA1～DATAN中的最后的数据位讯号DATAN从最后的点433输入装置C 420，且显示从最后的点433至其关联的同步接收器422的最后的传输延迟。一个或多个数据位讯号DATA1～DATAN显示相对于多个数据位讯号DATA1～DATAN中剩余的一个数据位讯号的最长传输延迟。

数据选通讯号DSTROBE从点432输入装置C 420，并传送至复合延迟元件434。复合延迟元件434包括多个延迟元件434.1～434.N，延迟元件434.1～434.N的每一个与对应的同步接收器422相关联。延迟元件434.1～434.N的每一个将一时间延迟引进数据选通讯号DSTROBE从复合延迟元件434传送至对应的同步接收器422的传送路径。根据一实施例，多个延迟元件434.1～434.N的每一个的延迟量使得数据选通讯号DSTROBE从点432传送至多个同步接收器422的每一个的传输路径等于所述的最长传输延迟。根据一实施例，延迟元件434.1～434.N的每一个包含一对或多对反向器(inverter)。在32奈米的制造工艺下，每对反向器产生将近20微微秒(picoseconds)的门延迟(gate delay)，如此将导致在数据选通讯号DSTROBE的相关传输路径上发生20微微秒的延迟。

藉此，图4中的径向同步选通分配设备400使得装置C 420中的接收器422所接收的数据选通讯号DSTROBE相对于每个数据位讯号DATA1～DATAN皆具有几乎相等的相位延迟。因此，提前选通传输装置310的优点在于，藉由选择电阻R1与电阻R2的电阻值，使得多个同步接收器422所接收的多个数据选通讯号DSTROBE1～DSTROBEN的每一个的相位，恰好提前至对应的数据位讯号DATA1～DATAN的每一个的有效期间的中途。举例来说，如果在32奈米工艺技术下，最长延迟为10微微秒，则延迟元件434.1～434.N的每一个将使得数据选通讯号DSTROBE传输至对应的同步接收器422的传输路径产生额外的延迟，进而使点432至接收输入的所有传输延迟等于10微微秒，且选择电阻R1与电阻R2的电阻值使得数据选通讯号DSTROBE的传输相对于数据位讯号DATA1～DATAN的传输提前10微微秒。

本发明的装置C 420用以执行上述的功能及运算。装置C 420包括逻辑、电路、装置或微代码，其中微代码即微指令或原始指令，或逻辑、电路、装置或微代码的组合，或用以执行与本发明相同的功能及运算的等效元件。本发明的装置C 420中用来实现这些运算及功能的元件可能与其他电路或微代码等共用，其他电路或微代码是本发明的装置C 420中用来执行其他功能和/或运算的元件。

接着，请参考图5，为本发明的延迟同步数据接收设备500的一实施例的方块图。延迟同步数据接收设备500包括一延迟数据接收装置520，其类似于图1的接收装置120，与接收装置120不同的是，为了将同步接收器522的一个或多个数据位讯号的有效期间与相对应的数据选通讯号DSTROBE进行对准，延迟数据接收装置520可使一数据群组的一个或多个数据位讯号的传输路径产生延迟。本实施例中，并不是相对于数据位讯号DATA将数据选通讯号DSTROBE的相位予以提前，而是相对于数据选通讯号DSTROBE而延迟数据位讯号DATA的相位。

藉此，延迟数据接收装置520耦接于比例讯号RAT以及参考电压VDD。第一电阻R1耦接于比例讯号RAT及参考电压VDD之间，且第二电阻R2耦接于比例讯号RAT及接地参考电压。延迟数据接收装置520包括一延迟锁相回路533及一同步接收器522，延迟锁相回路533用以接收数据位讯号DATA，且产生一个延迟数据位讯号DDATA，延迟数据位讯号DDATA包含与R2比R1的比值成比例的一延迟。延迟数据位讯号DDATA伴随着数据选通讯号DSTROBE输入同步接收器522。

实际操作时，延迟锁相回路533藉由比例讯号RAT所指出的数值来延迟数据位讯号DATA相对于数据选通讯号DSTROBE的相位。根据一实施例，比例讯号RAT使得数据位讯号DATA的延迟不大于数据选通讯号DSTROBE的周期的一半。根据一实施例，延迟锁相回路533检测到的比例讯号RAT的电压值是由电阻R2比电阻R1的比值来决定，其中所检测的电压值与参考电压VDD成比例，且延迟锁相回路533使输出的延迟数据位讯号DDATA产生一与比例讯号RAT成比例的延迟，如此同步接收器522可更适宜地接收数据位讯号DATA。根据一实施例，假如电阻R2比电阻R1的比值极小，即电阻R2等于0欧姆，则延迟锁相回路533不会产生延迟，且同步接收器522的接收状态实质上等于图1的同步接收器122。假如电阻R2比电阻R1的比值极大，即电阻R1等于0欧姆，则延迟锁相回路533产生的延迟近似于数据选通讯号DSTROBE的周期的一半，如此造成数据位讯号DATA的延迟量近似于同样的延迟量。假如电阻R2比电阻R1的比值等于1，即电阻R1等于电阻R2，则延迟锁相回路533产生的延迟近似于数据选通讯号DSTROBE的周期的四分之一，如此造成数据位讯号DATA的延迟量近似于同样的延迟量。其他机制亦被考虑，延迟锁相回路533产生较大的延迟，如此造成数据位讯号DATA的延迟大于其周期的一半。其他实施例则考虑由延迟锁相回路533产生的非线性的延迟量。

为了清楚地表达，图5仅显示一个同步接收器522，然而本发明亦考虑到多个延迟锁相回路533与多个对应的同步接收器522以传输一数据群组的数据位讯号DATA，其中比例讯号RAT分配至延迟锁相回路533的每一个，使得相同的延迟量引进数据位讯号DATA的每一个传输路径中。

图5的延迟数据接收装置520用以延迟数据群组中的一个或多个数据位讯号DATA，尤其是当延迟数据接收装置520包含类似于图4的径向数据选通分布机制时。图4的装置C420增加与数据群组有关的多个数据选通讯号DSTROBE1～DSTROBEN的传输路径的延迟，使得所有的传输路径相对于最慢的传输路径皆具有一个相位延迟(phase lag)，如此必须将数据位讯号DATA1～DATAN的一个或多个与数据选通讯号DSTROBE1～DSTROBEN重新对准(realign)。藉此，将图5的延迟数据接收机制并入图4的装置C 420将使得这些讯号的对准效果较佳。

本发明的延迟数据接收装置520用以执行的功能及运算如上所述。延迟数据接收装置520包括逻辑、电路、装置或微代码，其中微代码即微指令或原始指令，或逻辑、电路、装置或微代码的组合，或用以执行与本发明相同的功能及运算的等效元件。延迟数据接收装置520中用来实现这些运算及功能的元件可能与其他电路或微代码等共用，其他电路或微代码是延迟数据接收装置520中用来执行其他功能和/或运算的元件。

接着，请参考图6，其显示本发明的延迟锁相回路600的一实施例的方块图。延迟锁相回路600可应用于图3及5图。延迟锁相回路600包括一模拟转数字转换器(analog-to-digital converter)603，模拟转数字转换器603用以接收比例讯号RAT，其中比例讯号RAT的值指示出一讯号IN的传输路径的延迟。当延迟锁相回路600运用于图3的提前选通传输装置310，讯号IN为分频器332的输出，而讯号OUT为延迟参考讯号DREF。当延迟锁相回路600运用于图5的延迟数据接收装置520，讯号IN为数据位讯号DATA，而讯号OUT为延迟数据位讯号DDATA。模拟转数字转换器603将比例讯号RAT转换为一数字讯号，并将数字讯号传输至延迟编码器601。延迟编码器601在一延迟选择总线DSEL[63:0]上产生讯号的状态，为了清楚地显示，图6仅显示64位，然而本发明不限于此，其他不同个数的位的运作亦相同。延迟选择总线DSEL[63:0]耦接于一多工器602，作为多工器602的选择输入。讯号IN通过多个反向器对(inverter pair)U1A、U1B、…、U63A、U63B，每一个具有相同的门延迟。延迟分接头D0～D63作为多工器602的输入，且多工器602输出的讯号OUT根据延迟选择总线DSEL[63:0]的值，其中延迟选择总线DSEL[63:0]中的位仅有一个单独被设置(asserted)，用以指示多工器602一发出的延迟分接头D0～D63。举例来说，假如所有的位没有被设置，多工器602选择延迟分接头D0，则所有的讯号IN皆没有延迟。如果设置位63，然后多工器602选择延迟分接头D63，则讯号IN产生最大的延迟量。需注意的是，本发明延迟锁相回路600的尺寸(即反向器对U1A、U1B、…、U63A、U63B的个数、延迟分接头D0～D63的个数及延迟选择总线DSEL[63:0]的个数)并不限于此，亦可考虑其他不同的个数。此外，增加介于延迟分接头D0～D63之间的反向器对的个数可增加与设计需求相称的较长延迟。

延迟锁相回路600包括逻辑、电路、装置或微代码，其中微代码即微指令或原始指令，或逻辑、电路、装置或微代码的组合，或用以执行与本发明相同的功能及运算的等效元件。延迟锁相回路600中用来实现这些运算及功能的元件可能与其他电路或微代码等共用，其他电路或微代码是延迟锁相回路600中用来执行其他功能和/或运算的元件。

接着，请参考图7，其显示本发明的最佳化同步讯号可编程设备700的一实施例的方块图。最佳化同步讯号可编程设备700包括一提前讯号装置701，用以最佳化同步讯号。提前讯号装置701包括一核心时钟产生器711，核心时钟产生器711用以接收总线计时讯号BCLK，并产生一数据选通计时讯号DSCLK至一同步选通驱动器712。同步选通驱动器712产生多个数据选通讯号DSTRPBEX中的一个，多个数据选通讯号DSTRPBEX是与对应于特定地址群组的数据位讯号(图未示)有关，如之前所述。

提前讯号装置701还包括一延迟锁相回路733，延迟锁相回路733接收一数据位讯号DATA，并产生一延迟数据位讯号DDATA，且传送至同步接收器722。同步接收器722还接收一另外的数据选通讯号DSTROBEY，数据选通讯号DSTROBEY是与数据位讯号DATA有关。

此外，提前讯号装置701还包括一测试行动联合组织接口(Joint Test ActionGroup,JTAG)731，JTAG接口731接收一标准测试行动联合组织接口JTAG[N:0]上的控制信息，且传送一应用于提前数据选通讯号DSTRPBEX以及延迟数据位讯号DATA的信息至一同步总线最佳化器732。同步总线最佳化器732产生一可编程选通提前信息，并通过比例总线ARAT传送至核心时钟产生器711。且同步总线最佳化器732产生一可编程数据位延迟信息，且通过比例总线DRAT传送至延迟锁相回路733。

实际操作时，采用熟知的JTAG编程技术来为一个或多个数据选通(为了清楚地显示，仅显示一个提前数据选通讯号DSTRPBEX)设计一精确的提前量，且为一个或多个数据位讯号DATA(为了清楚地显示，仅显示一个数据位讯号DATA)设计一精确的延迟量。编程操作可在提前讯号装置701在JTAG编程被允许的状态时，例如重置(RESET)状态下，被执行。在编程被执行完成时，总线ARAT、DRAT的功能实质上类似于图3及图5的总线RAT，以提供控制信息至装置310、520。此外，提前讯号装置701亦可采用如图4的装置C 420的径向分布元件434。

根据一实施例，总线ARAT分配至多个核心时钟产生器711，每一个核心时钟产生器711产生一对应的且独一的数据选通计时讯号DSCLK。不同的提前量是通过对应于数据群组的JTAG接口731来安排。同样地，总线DRAT分配至多个延迟锁相回路733，每一个延迟锁相回路733产生一对应的且独一的延迟数据位讯号DDATA。不同的延迟量是通过对应于数据群组的JTAG接口731来安排。

因此，图7的可编程的提前讯号装置701可令系统设计者补偿同步总线不对准的问题，而不需要修改主机板。

提前讯号装置701包括逻辑、电路、装置或微代码，其中微代码即微指令或原始指令，或逻辑、电路、装置或微代码的组合，或用以执行与本发明相同的功能及运算的等效元件。提前讯号装置701中用来实现这些运算及功能的元件可能与其他电路或微代码等共用，其他电路或微代码是提前讯号装置701中用来执行其他功能和/或运算的元件。

以上叙述依据本发明多个不同实施例，其中各项特征可以单一或不同结合方式实施。因此，本发明实施方式的揭示为阐明本发明原则的具体实施例，应不拘限本发明于所揭示的实施例。进一步而言，上面的叙述及其附图仅为本发明示范之用，并不受其限制。其他元件的变化或组合皆可能，且不悖于本发明的精神与范围。

Claims

1.一种延迟同步数据传输设备，用以补偿同步数据总线上的不对准，该延迟同步数据传输设备包括：

一接收装置，该接收装置包括：

一测试行动联合组织接口，用以接收一标准测试行动联合组织总线上的控制信息，该控制信息指示一第一延迟量，以相对于与一数据群组有关的一同步数据选通讯号延迟一数据位讯号；

一同步总线最佳化器，用以接收该控制信息，并在一第一比例总线上产生指示该第一延迟量的值；及

一延迟锁相回路，耦接于该第一比例总线，用以将该第一延迟量加至该数据位讯号，以产生一延迟数据位讯号；以及

一传输装置，耦接到该接收装置，该传输装置包括：

一核心时钟产生器，耦接于一第二比例总线，用以将一数据选通计时讯号提前一第二提前量；及

一同步选通驱动器，用以接收该数据选通计时讯号，并根据该数据选通计时讯号产生该同步数据选通讯号，该同步数据选通讯号在被使能时也以该第二提前量提前，

其中该核心时钟产生器包括一锁相回路，该锁相回路包括：

多个锁相回路向前元件，用以接收一总线计时讯号，并产生该数据选通计时讯号，该数据选通计时讯号为该总线计时讯号的倍频；

一第二延迟锁相回路，接收该数据选通计时讯号及该第二比例总线，并产生一输出讯号，该输出讯号包含以该第二提前量延后的该数据选通计时讯号；及

一分频器，用以接收该输出讯号，并产生一延迟参考讯号，该延迟参考讯号的频率与该总线计时讯号的频率相等，使这些锁相回路向前元件对准该输出讯号及该总线计时讯号的相位，使该数据选通计时讯号提前该第二提前量。

2.如权利要求1所述的延迟同步数据传输设备，其中该接收装置进一步包括：

一同步接收器，耦接于该延迟数据位讯号及该同步数据选通讯号，用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

3.如权利要求2所述的延迟同步数据传输设备，其中该同步数据选通讯号及该数据位讯号来自该传输装置的一同步总线。

4.如权利要求1所述的延迟同步数据传输设备，其中该接收装置进一步包括：

多个额外的延迟锁相回路，耦接于该第一比例总线，这些额外的延迟锁相回路用以产生多个延迟数据位讯号，这些延迟数据位讯号以多个延迟量延迟，这些延迟量指定于该第一比例总线上。

5.如权利要求4所述的延迟同步数据传输设备，其中该接收装置进一步包括：

多个额外的同步接收器，耦接于这些延迟数据位讯号及多个数据选通讯号，这些额外的同步接收器用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

6.如权利要求1所述的延迟同步数据传输设备，其中该数据位讯号以该第一延迟量延迟，该第一延迟量的范围从没有延迟到该同步数据选通讯号的半周期。

7.如权利要求1所述的延迟同步数据传输设备，其中该接收装置设置在一装置中，该装置耦接于一主机板，该测试行动联合组织接口通过多个额外的接脚进入该装置。

8.一种延迟同步数据传输设备，用以补偿同步数据总线上的不对准，该延迟同步数据传输设备包括：

一第一微处理器，该第一微处理器包括：

一第一延迟锁相回路，耦接于该第一比例总线，用以将该第一延迟量加至该数据位讯号，以产生一延迟数据位讯号；以及

一第二微处理器，耦接到该第一微处理器，该第二微处理器包括：

其中该核心时钟产生器包括一锁相回路，该锁相回路包括：

9.如权利要求8所述的延迟同步数据传输设备，其中该微处理器还包括一同步接收器，耦接于该延迟数据位讯号及该同步数据选通讯号，用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

10.如权利要求9所述的延迟同步数据传输设备，其中该同步数据选通讯号及该数据位讯号来自该第二微处理器的一同步总线。

11.如权利要求8所述的延迟同步数据传输设备，其中该第一微处理器还包括多个额外的延迟锁相回路，耦接于该第一比例总线，这些额外的延迟锁相回路用以产生多个延迟数据位讯号，这些延迟数据位讯号以多个延迟量延迟，这些延迟量指定于该第一比例总线上。

12.如权利要求11所述的延迟同步数据传输设备，其中该第一微处理器还包括多个额外的同步接收器，耦接于这些延迟数据位讯号及多个数据选通讯号，这些额外的同步接收器用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

13.如权利要求8所述的延迟同步数据传输设备，其中该数据位讯号以该第一延迟量延迟，该第一延迟量的范围从没有延迟到该同步数据选通讯号的半周期。

14.如权利要求8所述的延迟同步数据传输设备，其中该第一微处理器耦接于一主机板，该测试行动联合组织接口通过多个额外的接脚进入该第一微处理器。

15.一种补偿同步数据总线上的不对准的方法，包括：

通过布置在一接收装置内的一测试行动联合组织接口接收一标准测试行动联合组织总线上的控制信息，该控制信息指示一第一延迟量，以相对于与一数据群组有关的一同步数据选通讯号延迟一数据位讯号；

根据该控制信息在一第一比例总线上产生指示该第一延迟量的值；

耦接布置在该接收装置内的一第一延迟锁相回路至该第一比例总线，用以将该第一延迟量加至该数据位讯号，以产生一延迟数据位讯号；

通过耦接到该接收装置的一传输装置，将一第二比例总线耦接到一核心时钟产生器，用以将一数据选通计时讯号提前一第二提前量；及

利用一同步选通驱动器接收该数据选通计时讯号，并根据该数据选通计时讯号产生该同步数据选通讯号，该同步数据选通讯号在被使能时也以该第二提前量提前，

其中该核心时钟产生器包括一锁相回路，该锁相回路包括：

16.如权利要求15所述的补偿同步数据总线上的不对准的方法，还包括耦接一同步接收器至该延迟数据位讯号及该同步数据选通讯号，用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

17.如权利要求16所述的补偿同步数据总线上的不对准的方法，其中该同步数据选通讯号及该数据位讯号来自该传输装置的一同步总线。

18.如权利要求15所述的补偿同步数据总线上的不对准的方法，还包括耦接多个额外的延迟锁相回路至该第一比例总线，这些额外的延迟锁相回路用以产生多个延迟数据位讯号，这些延迟数据位讯号以多个延迟量延迟，这些延迟量指定于该第一比例总线上。

19.如权利要求18所述的补偿同步数据总线上的不对准的方法，还包括耦接多个额外的同步接收器至这些延迟数据位讯号及多个同步数据选通讯号，这些额外的同步接收器用以当数据选通讯号切换时检测相应的延迟数据位讯号的状态。

20.如权利要求15所述的补偿同步数据总线上的不对准的方法，其中该数据位讯号以该第一延迟量延迟，该第一延迟量的范围从没有延迟到该同步数据选通讯号的半周期。

21.如权利要求15所述的补偿同步数据总线上的不对准的方法，还包括通过该接收装置上的多个额外的接脚连接该测试行动联合组织接口，其中该接收装置耦接到一主机板。