KR20160066029A - 저전력 카메라 제어 인터페이스 버스 및 디바이스들 - Google Patents

저전력 카메라 제어 인터페이스 버스 및 디바이스들 Download PDF

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KR20160066029A
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쇼이치로 센고쿠
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퀄컴 인코포레이티드
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Abstract

카메라 제어 인터페이스 버스로부터 데이터 및 클록들을 추출하기 위한 시스템, 방법들 및 장치들이 설명된다. 송신 클록은 버스에서 심볼들을 송신하는 동안 생성될 수도 있고, 수신 클록은 버스로부터 심볼들을 수신중일 경우에 추출될 수도 있다. 하트비트 클록은 장치가 심볼들을 송신하거나 수신하지 않는 경우에 버스에서 송신된 신볼들로부터 추출될 수도 있다. 송신 클록은 버스의 한 쌍의 커넥터들에서 송신을 위한 심볼들의 시퀀스에서 데이터를 인코딩하는데 사용될 수도 있다. 수신 클록은 버스에서 송신된 심볼들 간에 발생하는 트랜지션들을 검출하고, 그 트랜지션들에 기초하여 수신 클록을 생성함으로써 추출될 수도 있다. 하트비트 클록은 장치의 동작들을 제어하거나 장치의 하나 이상의 기능을 동기화하는데 사용될 수도 있다. 하트비트 클록은 버스에서 송신된 제어 워드에서 인코딩될 수도 있다.

Description

저전력 카메라 제어 인터페이스 버스 및 디바이스들{LOW POWER CAMERA CONTROL INTERFACE BUS AND DEVICES}
관련 출원들에 대한 상호참조
본 출원은 2013 년 10 월 7 일자로 출원된 미국 특허 가출원 제 61/887,891 호 및 2014 년 9 월 12 일자로 출원된 미국 정규 특허 출원 제 14/485,627 호를 우선권 주장하고 그 이점을 청구하며, 이들의 전체 내용들은 참조에 의해 본원에 통합된다.
기술 분야
본 개시물은 일반적으로 고속 데이터 통신 인터페이스들에 관한 것이고, 더 구체적으로는 카메라 제어 통신 링크들에서 클록 복원 및 관리에 관한 것이다.
셀룰러 폰들과 같은 모바일 디바이스들의 제조업자들은 상이한 제조업자들을 포함하여 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 셀룰러 폰에서의 애플리케이션 프로세서는 제 1 제조업자로부터 획득될 수도 있고, 셀룰러 폰용 카메라는 제 2 제조업자로부터 획득될 수도 있다. 애플리케이션 프로세서 및 카메라 또는 다른 디바이스는 표준-기반 또는 전매특허의 물리적 인터페이스를 사용하여 상호접속될 수도 있다. 예를 들어, 카메라는 MIPI (Mobile Industry Processor Interface Alliance) 에 의해 명시된 카메라 직렬 인터페이스 표준에 부합하는 인터페이스를 제공할 수도 있다.
MIPI 표준은 마스터와 하나 이상의 슬레이브들을 접속시키는 버스로서 구성된, 2-와이어의, 양방향의, 반이중의, 직렬 인터페이스를 사용하는 카메라 제어 인터페이스 (CCI) 를 정의한다. 종래의 CCI 는 상호-집적 회로 (I2C) 버스 상의 통신을 위해 사용되는 특정 프로토콜들과 호환가능하고, CCI 는 버스 상의 다수의 슬레이브들을, 단일 마스터로 핸들링할 수 있다. CCI 버스는 직렬 클록 (SCL) 및 직렬 데이터 (SDA) 라인들을 포함할 수도 있다.
카메라들과 같은 디바이스들의 사용은 높은 비트-레이트의 통신 인터페이스의 사용을 필요로할 수도 있다. 다수의 예시들에서, 고 비트-레이트 통신 인터페이스를 지원하는 송신기 클록의 생성 및 사용은 카메라와 함께 위치된 프로세싱 시스템들에 의한 상당히 증가된 전력 소비를 발생한다. 따라서, 감소된 전력의, 고속 통신 능력들을 제공하는 것에 대한 요구가 계속되고 있다.
본원에 개시된 실시형태들은 개선된 저전력 성능 및 다른 능력들을 갖는 통신 링크로부터 클록 정보 및 데이터를 추출하기 위한 시스템들, 방법들 및 장치들을 제공한다. 통신 링크에 커플링되고 본원에 개시된 특정 양태들에 따라 적응되는 디바이스들은, 전력 소비를 감소시키기 위해, 유휴 모드에서 동작중일 경우 내부 클록 소스들을 중단 또는 디스에이블할 수도 있다. 그 디바이스들은 통신 링크로부터 수신된 또는 유도된 클록 신호를 사용하여 어느 정도까지 동작하고 특정 기능들을 유지하는 것을 계속할 수도 있다. 일부 예시들에서, 통신 링크에 커플링된 디바이스는 어떤 내부 클록 소스도 가지지 않을 수도 있고, 통신 링크들로부터 수신된 또는 유도된 클록 신호에 의존할 수도 있다.
본원에 개시된 특정 양태들에 따르면, CCI 확장 (CCIe) 버스는, CCIe 버스에 커플링된 슬레이브 디바이스가 CCIe 버스의 심볼 송신 레이트보다 상당히 낮은 주파수를 갖는 하트비트 클록을 추출할 수도 있도록, 유휴 모드에서 동작될 수도 있다. 유휴 모드에서, 마스터 디바이스는 CCIe 프로토콜들과 일치하는 하트비트 워드를, 유휴 슬레이브 디바이스가 CCIe 버스로부터 더 낮은 주파수의 하트비트 클록을 추출할 수 있게 하는 방식으로 반복하여 송신할 수도 있다.
본 개시물의 특정 양태들은 직렬 버스에서 마스터 디바이스에 의해 수행될 수도 있는 데이터 통신들의 방법에 관한 것이다. 그 방법은 제 1 동작 모드 동안 CCIe 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하는 단계로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 송신하는 단계 및 제 2 동작 모드 동안 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하는 단계를 포함할 수도 있다. 제 2 복수의 워드들은 제 2 동작 모드의 종료 시, CCIe 버스에서 제 1 레이트로 송신될 수도 있다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신될 수도 있고, 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함한다. 수신기는 2 이상의 심볼들이 CCIe 버스에서 송신될 경우, CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 미리 정의된 제어 워드는 단일 펄스로 하여금, CCIe 버스에서 송신된 각각의 미리 정의된 제어 워드에 대하여 CCIe 버스의 제 1 와이어에서 송신되게 할 수도 있다.
본 개시물의 일 양태에서, 제 2 레이트는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에서 심볼들의 그룹들 간에 지연들을 도입함으로써 획득된다. 지연들은 CCIe 버스의 양자의 와이어들이 각 지연의 지속시간 동안 구동되지 않도록, 심볼들의 그룹들 간에 도입될 수도 있다.
본 개시물의 일 양태에서, 미리 정의된 제어 워드를 송신하는 단계는 CCIe 버스의 시그널링 상태에서 동기화 패턴을 생성한다. 미리 정의된 제어 워드를 송신하는 단계는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 심볼들의 그룹들로서 송신하는 단계를 포함할 수도 있다. 심볼들의 연속하는 그룹들의 각 쌍은 지연에 의해 분리될 수도 있다. 심볼들의 각 그룹은 펄스로 하여금, CCIe 버스의 제 1 와이어에서 송신되게 할 수도 있고, CCIe 버스의 제 2 와이어의 시그널링 상태로 하여금, 그 펄스가 제 1 와이어에서 송신되는 동안 변경되지 않고 유지되게 할 수도 있다.
본 개시물의 일 양태에서, 미리 정의된 제어 워드를 송신하는 단계는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 3 개 심볼들의 그룹들로 분할하는 단계를 포함한다. 3 개 심볼들의 각 그룹은 제 1 심볼 송신 레이트로 CCIe 버스에서 송신될 수도 있고, 그 후에 3 개 심볼들의 다음 그룹에서 제 1 심볼의 송신은 지연될 수도 있다. 제 1 복수의 워드들을 송신하는 단계는 제 1 복수의 워드들에 대응하는 심볼들의 시퀀스들을 제 1 심볼 송신 레이트로 송신하는 단계를 포함할 수도 있다.
본 개시물의 일 양태에서, 심볼들의 시퀀스에서 각각의 심볼은 그 심볼이 CCIe 버스에서 송신되는 동안 CCIe 버스의 적어도 2 개의 와이어들의 시그널링 상태를 결정한다.
본 개시물의 특정 양태들은 CCIe 버스에서 마스터 디바이스로서 동작하도록 구성될 또는 적응될 수도 있는 장치에 관한 것이다. 그 장치는, 제 1 동작 모드 동안 CCIe 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하는 것으로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 제 1 복수의 워드들을 송신하고, 제 2 동작 모드 동안 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하며, 그리고 제 2 동작 모드의 종료시, CCIe 버스에서 제 1 레이트로 제 2 복수의 워드들을 송신하도록 구성된 프로세싱 회로를 포함한다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신될 수도 있고, 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함한다. 수신기는 2 이상의 심볼들이 CCIe 버스에서 송신될 경우, CCIe 버스의 시그널링 상태에서의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
본 개시물의 특정 양태들은 CCIe 버스에서 마스터 디바이스로서 동작하도록 구성될 또는 적응될 수도 있는 장치에 관한 것이다. 그 장치는 제 1 동작 모드 동안 CCIe 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하는 수단으로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 송신하는 수단 및 제 2 동작 모드 동안 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하는 수단, 및 제 2 동작 모드의 종료시, CCIe 버스에서 제 1 레이트로 제 2 복수의 워드들을 송신하는 수단을 포함할 수도 있다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신될 수도 있고, 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함한다. 수신기는 2 이상의 심볼들이 CCIe 버스에서 송신될 경우, CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
본 개시물의 특정 양태들은 명령들 및 데이터를 포함하거나 또는 유지할 수도 있는 저장 매체에 관한 것이다. 일 예에서, 그 저장 매체는 비-일시적 저장 매체를 포함한다. 실행될 경우, 명령들은 하나 이상의 프로세서들로 하여금, 제 1 동작 모드 동안 CCIe 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하게 하는 것으로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 제 1 복수의 워드들을 송신하게 하고, 제 2 동작 모드 동안 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하게 하며, 그리고 제 2 동작 모드의 종료시, CCIe 버스에서 제 1 레이트로 제 2 복수의 워드들을 송신하게 할 수도 있다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신될 수도 있고, 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함한다. 수신기는 2 이상의 심볼들이 CCIe 버스에서 송신될 경우, CCIe 버스의 시그널링 상태에서의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
본 개시물의 특정 양태들은 직렬 버스에서 슬레이브 디바이스에 의해 수행될 수도 있는 데이터 통신들의 방법에 관한 것이다. 그 방법은 송신 동작 모드에 있는 동안 송신 클록을 생성하는 단계, 다른 디바이스가 CCIe 버스에서 정보를 송신중인 동안 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하는 단계, 하이버네이트 (hibernate) 또는 유휴 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하는 단계, 및 하이버네이트 또는 유휴 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하기 위해 수신 클록을 사용하는 단계를 포함할 수도 있다. 송신 클록은 CCIe 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용될 수도 있다. CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
본 개시물의 일 양태에서, 그 방법은 슬레이브 디바이스가 CCIe 버스에서 심볼들을 송신중이지 않을 경우, 송신 클록을 생성하는 것을 억제하는 단계를 포함한다.
본 개시물의 일 양태에서, 수신 클록은 데이터 또는 제어 정보가 CCIe 버스의 2 개의 노드들 간에 송신될 경우보다, CCIe 버스가 유휴 동작 모드에 있는 경우에 더 긴 주기를 갖는다.
본 개시물의 일 양태에서, 수신 클록을 추출하는 단계는, CCIe 버스가 유휴 동작 모드에 있는 경우에 CCIe 버스에서 송신된 심볼들로부터 하트비트 클록을 추출하는 단계를 포함한다. 하트비트 클록은 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스로부터 추출될 수도 있다. 하트비트 클록은 데이터 또는 제어 정보가 CCIe 버스의 2 개의 노드들 간에 송신될 경우, CCIe 버스로부터 추출된 수신 클록보다 더 낮은 주파수를 가질 수도 있다.
본 개시물의 일 양태에서, CCIe 버스의 시그널링 상태의 트랜지션들에서 동기화 패턴이 결정될 수도 있다. 동기화 패턴은 CCIe 버스가 유휴 동작 모드에 있는 경우, CCIe 버스에서 송신된 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에 의해 생성될 수도 있다.
본 개시물의 특정 양태들은 CCIe 버스에서 슬레이브 디바이스로서 동작하도록 구성될 또는 적응될 수도 있는 장치에 관한 것이다. 그 장치는, 송신 동작 모드에 있는 동안 송신 클록을 생성하고, 다른 디바이스가 CCIe 버스에서 정보를 송신중인 동안 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하고, 하이버네이트 또는 유휴 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하며, 그리고 하이버네이트 또는 유휴 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하기 위해 수신 클록을 사용하도록 구성된 프로세싱 회로를 포함할 수도 있다. 송신 클록은 CCIe 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용될 수도 있다. CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
본 개시물의 특정 양태들은 CCIe 버스에서 슬레이브 디바이스로서 동작하도록 구성될 또는 적응될 수도 있는 장치에 관한 것이다. 그 장치는 송신 동작 모드에 있는 동안 송신 클록을 생성하는 수단, 다른 디바이스가 CCIe 버스에서 정보를 송신중인 동안 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하는 수단, 하이버네이트 또는 유휴 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하는 수단, 및 하이버네이트 또는 유휴 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하기 위해 수신 클록을 사용하는 수단을 포함할 수도 있다. 송신 클록은 CCIe 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용될 수도 있다. CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
본 개시물의 특정 양태들은 명령들 및 데이터를 포함하거나 또는 유지할 수도 있는 저장 매체에 관한 것이다. 일 예에서, 그 저장 매체는 비-일시적 저장 매체를 포함한다. 실행될 경우, 명령들은 하나 이상의 프로세서들로 하여금, 송신 동작 모드에 있는 동안 송신 클록을 생성하게 하고, 다른 디바이스가 CCIe 버스에서 정보를 송신중인 동안 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하게 하고, 하이버네이트 또는 유휴 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하게 하며, 그리고 하이버네이트 또는 유휴 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하기 위해 수신 클록을 사용하게 할 수도 있다. 송신 클록은 CCIe 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용될 수도 있다. CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
도 1 은 복수의 사용가능한 표준들 중 하나에 따라 선택적으로 동작하는 IC 디바이스들 간에 데이터 링크를 채용하는 장치를 도시한다.
도 2 는 IC 디바이스들 간에 데이터 링크를 채용하는 장치에 대한 시스템 아키텍처를 도시한다.
도 3 은 I2C 1 바이트 기록 데이터 동작을 도시하는 타이밍 다이어그램이다.
도 4 는 CCIe 프로토콜들에 따라 직렬 버스에서 데이터 송신들의 일 예를 도시하는 타이밍 차트이다.
도 5 는 본원에 개시된 특정 양태들에 따라 송신기 및 수신기의 특정 양태들을 도시한다.
도 6 은 본원에 개시된 특정 양태들에 따라 데이터를 트랜스코딩하기 위한 인코딩 방식을 도시한다.
도 7 은 CCIe 프로토콜의 특정 양태들의 간략화된 예를 도시한다.
도 8 은 본원에 개시된 양태들에 따라 적응된 수신기에서 사용될 수도 있는 클록 및 데이터 복원 회로의 일 예를 도시한다.
도 9 는 본원에 개시된 하나 이상의 양태들에 따라 클록 및 데이터 복원 회로에 의해 생성된 특정 신호들의 타이밍을 도시한다.
도 10 은 본원에 개시된 하나 이상의 양태들에 따라 제공된 하트비트 클록의 특정 양태들을 도시한다.
도 11 은 본원에 개시된 하나 이상의 양태들에 따라 CCIe 버스에서 송신된 심볼들에서 하트비트 워드의 인코딩을 도시한다.
도 12 는 본원에 개시된 하나 이상의 양태들에 따라 하트비트 워드를 사용하여 생성된 하트비트 클록을 도시한다.
도 13 은 본원에 개시된 하나 이상의 양태들에 따라 제공된 하트비트 클록을 사용하는 동기화를 위한 프로세스를 도시하는 제 1 상태 다이어그램이다.
도 14 는 본원에 개시된 하나 이상의 양태들에 따라 제공된 하트비트 클록을 사용하여 제공된 동기화 워드를 모방할 수 있는 송신 시퀀스의 일 예를 도시한다.
도 15 는 본원에 개시된 하나 이상의 양태들에 따라 제공된 하트비트 클록을 사용하는 동기화를 위한 프로세스를 도시하는 제 2 상태 다이어그램이다.
도 16 은 본원에 개시된 특정 양태들에 따라 적응될 수도 있는 프로세싱 회로를 채용하는 장치의 일 예를 도시하는 블록 다이어그램이다.
도 17 은 본원에 개시된 하나 이상의 양태들에 따라 CCIe 마스터 디바이스에 의해 수행된 데이터 통신들을 위한 방법의 플로우차트이다.
도 18 은 본원에 게시된 하나 이상의 양태들에 따라 CCIe 마스터 디바이스에 대한 하드웨어 구현의 일 예를 도시하는 다이어그램이다.
도 19 는 본원에 개시된 하나 이상의 양태들에 따라 CCIe 슬레이브 디바이스에 의해 수행된 데이터 통신들을 위한 방법의 플로우차트이다.
도 20 은 본원에 게시된 하나 이상의 양태들에 따라 CCIe 슬레이브 디바이스에 대한 하드웨어 구현의 일 예를 도시하는 다이어그램이다.
이제, 다양한 양태들이 도면들을 참조하여 설명된다. 다음의 설명에 있어서, 설명의 목적으로, 다수의 특정 상세들이 하나 이상의 양태들의 철저한 이해를 제공하기 위해 기술된다. 하지만, 그러한 양태(들)은 이들 특정 상세들 없이도 실시될 수도 있음이 명백할 수도 있다.
본 출원에서 사용되는 바와 같이, 용어들 "컴포넌트", "모듈", "시스템" 등은 하드웨어, 펌웨어, 하드웨어와 소프트웨어의 조합, 소프트웨어, 또는 실행 중인 소프트웨어와 같지만 이에 제한되지 않는 컴퓨터 관련 엔터티를 포함하도록 의도된다. 예를 들면, 컴포넌트는 프로세서 상에서 작동하는 프로세스, 프로세서, 오브젝트, 실행가능물, 실행 스레드, 프로그램, 및/또는 컴퓨터일 수도 있지만, 이들에 제한되는 것은 아니다. 예로서, 컴퓨팅 디바이스 상에서 작동하는 애플리케이션 및 컴퓨팅 디바이스 양자는 컴포넌트일 수 있다. 하나 이상의 컴포넌트들은 프로세스 및/또는 실행 스레드 내에 상주할 수도 있고, 컴포넌트는 하나의 컴퓨터에 국부화되고/되거나 2 이상의 컴퓨터들 사이에서 분산될 수도 있다. 또한, 이들 컴포넌트들은 여러 데이터 구조들이 저장된 여러 컴퓨터 판독 가능한 매체로부터 실행될 수 있다. 컴포넌트들은 하나 이상의 데이터 패킷들, 예컨대, 로컬 시스템의 다른 컴포넌트, 분산 시스템 및/또는 인터넷과 같은 네트워크를 통해 신호를 통해 다른 시스템들과 상호작용하는 하나의 컴포넌트로부터의 데이터를 구비하는 신호에 따르는 것과 같이 로컬 및/또는 원격 프로세스들을 통해 통신할 수도 있다.
추가로, 용어 "또는 (or)" 은 배타적인 "또는" 보다 포괄적인 "또는" 을 의미하도록 의도된다. 즉, 달리 특정되지 않거나 문맥에서 명확하지 않다면, 구절 "X 는 A 또는 B 를 채용한다" 는 임의의 자연스럽고 포괄적인 치환들을 의미하도록 의도된다. 즉, 구절 "X 는 A 또는 B 를 채용한다" 는 하기의 경우들 중 임의의 것에 의해 만족된다 : X 는 A 를 채용한다; X 는 B 를 채용한다; 또는 X 는 A 와 B 양자를 채용한다. 추가로, 본 출원 및 청구항들에서 이용되는 것과 같은 관사 "a" 및 "an" 는 달리 특정되지 않거나 문맥에서 단수 형태인 것으로 명확히 지시되지 않았다면 "하나 이상 (one or more)" 을 의미하도록 일반적으로 간주되어야 한다.
본 발명의 특정 양태들은 전화기, 모바일 컴퓨팅 디바이스, 기기, 자동차 전자장치, 항공전자 시스템들, 등과 같은 장치의 서브 컴포넌트들을 포함할 수도 있는 전자 디바이스들 간에 배치된 통신 링크들에 적용가능할 수도 있다. 도 1 은 IC 디바이스들 간에 통신 링크를 채용할 수도 있는 장치를 도시한다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF 트랜시버를 통해 통신하는 무선 통신 디바이스를 포함할 수도 있다. 장치 (100) 는 프로세싱 회로 (102) 에 동작가능하게 커플링된 통신 트랜시버 (106) 를 포함할 수도 있다. 프로세싱 회로 (102) 는 애플리케이션용 IC (ASIC; 108) 와 같은 하나 이상의 IC 디바이스들을 포함할 수도 있다. ASIC (108) 는 하나 이상의 프로세싱 디바이스들, 로직 회로들, 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의해 실행될 수도 있는 명령들 및 데이터를 유지할 수도 있는, 메모리 (112) 와 같은 프로세서 판독가능 스토리지를 포함하고 및/또는 그에 커플링될 수도 있다. 프로세싱 회로 (102) 는 무선 디바이스의 메모리 디바이스 (112) 와 같은, 저장 매체에 상주하는 소프트웨어 모듈들의 실행을 지원하고 가능하게 하는, 오퍼레이팅 시스템 또는 애플리케이션 프로그래밍 인터페이스 (API; 110) 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는, 판독 전용 메모리 (ROM) 또는 랜덤 액세스 메모리 (RAM), EEPROM (electrically erasable programmable ROM), 플래시 카드들, 또는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 회로 (102) 은 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 보유할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로 (102) 는 또한, 다른 컴포넌트들 중에서 안테나 (122), 디스플레이 (124), 버튼 (128) 및 키패드 (126) 와 같은 오퍼레이터 제어장치와 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 통신 버스에 접속된 장치 (200) 의 특정 양태들을 도시하는 블록 개락도이고, 여기서 장치는 무선 모바일 디바이스, 모바일 전화, 모바일 컴퓨팅 시스템, 무선 전화, 노트북 컴퓨터, 태블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스, 착용가능한 컴퓨팅 디바이스, 기기, 차량, 등등 중 하나 이상에서 구현될 수도 있다. 장치 (200) 는 직렬 버스 (230) 를 사용하여 통신하는 다수의 디바이스들 (202, 220 및 222a-222n) 을 포함할 수도 있다. 본원에 개시된 특정 양태들에 따르면, 디바이스들 (202, 220 및/또는 222a-222n) 중 2 이상은 CCIe 동작 모드에서 직렬 버스 (230) 를 사용하도록 구성되거나 적응될 수도 있다. CCIe 동작 모드에서, 직렬 버스 (230) 는 CCIe 버스 (230) 로 지칭될 수도 있다. CCIe 버스 (230) 는 CCIe 버스 동작들과 양립가능한 디바이스들 (202, 220 및/또는 222a-222n) 간의 더 높은 데이터 전송 레이트들을 제공할 수도 있다. 그러한 디바이스들 (202, 220 및/또는 222a-222n) 은 CCIe 디바이스들로 지칭될 수도 있다. CCIe 디바이스들 (202, 220 및/또는 222a-222n) 은 종래의 CCI 버스 또는 I2C 버스의 SCL 라인 및 SDA 라인 양자에서 송신된 심볼들로서 데이터를 인코딩함으로써, 서로 통신할 때 더 높은 데이터 레이트들을 달성할 수도 있다. CCIe 디바이스들, CCI 및/또는 I2C 디바이스들은 동일한 CCIe 버스 (230) 에 공존할 수도 있다. 예를 들어, 데이터는 제 1 시간 간격에서 CCIe 인코딩을 사용하여 송신될 수도 있고, 다른 데이터는 상이한 시간 간격에서 I2C 시그널링 규약을 따라 송신될 수도 있다.
CCIe 버스 (230) 는 CCIe 버스 (230) 에 의해 지원되는 강화된 특징들을 위해 구성되는 디바이스들에 대한 종래의 I2C 또는 CCI 버스의 능력들을 확장시킬 수도 있다. 예를 들어, CCIe 버스 (230) 는 I2C 또는 CCI 버스보다 더 높은 비트 레이트를 지원할 수도 있다. 본원에 개시된 특정 양태들에 따르면, CCIe 버스 (230) 의 일부 버전들은 16.7 Mbps 또는 그 이상의 비트 레이트들을 지원하도록 구성되거나 적응될 수도 있고, CCIe 버스 (230) 의 일부 버전들은 적어도 초당 23 매가비트들의 데이터 레이트들을 지원하도록 구성되거나 적응될 수도 있다.
장치 (200) 는 카메라를 포함할 수도 있고 및/또는 특정 카메라 동작들을 제어하도록 구성될 수도 있다. 일 예에서, 이미징 디바이스 (202) 는 CCIe 버스 (230) 에서 슬레이브 디바이스로서 동작하도록 구성된다. 이미징 디바이스 (202) 는 예컨대, 이미지 센서를 관리하는 센서 제어 기능 (204) 을 제공하도록 적응될 수도 있다. 추가로, 이미징 디바이스 (202) 는 구성 레지스터들 또는 다른 스토리지 (206), 제어 로직 (212), 트랜시버 (210) 및 라인 드라이버들/수신기들 (214a 및 214b) 을 포함할 수도 있다. 제어 로직 (212) 은 상태 머신, 시퀀스, 신호 프로세서 또는 범용 프로세서와 같은 프로세싱 회로를 포함할 수도 있다. 트랜시버 (210) 는 타이밍, 로직 및 저장 회로들 및/또는 디바이스들을 포함하여, 수신기 (210a), 송신기 (210c) 및 공통 회로들 (210b) 을 포함할 수도 있다. 일 예에서, 송신기 (210c) 는 클록 생성 회로 (208) 에 의해 제공되는 타이밍에 기초하여 데이터를 인코딩 및 송신한다.
종래의 이미징 디바이스 (204) 는, 센서 디바이스 (202) 가 통상적으로 125 MHz 또는 더 높은 클록을 요구하거나 사용하지 않기 때문에, 디바이스 (202) 가 CCIe 버스 (230) 의 표시된 비트 레이트를 달성하도록 하기 위해 높은 충분한 주파수를 갖는 클록에 액세스하지 않을 수도 있다. 그러나, 본원에 개시된 특정 양태들에 따르면, 수신기 (210a) 는 높은 주파수 클록에 대한 요구를 제거하고 따라서 유휴 주기들 동안 전력을 소비할 수 있는 아날로그 지연 회로들을 사용하여, 수신된 송신으로부터 직접 클록 신호를 생성함으로써 CCIe 버스 (230) 로부터 수신 클록을 추출하도록 구성되거나 적응될 수도 있다.
도 3 은 직렬 버스 (230) 가 I2C 프로토콜들에 따라 동작될 때, 단일-바이트 기록 데이터 동작의 일 예를 도시하는 타이밍 다이어그램 (300) 이다. 각각의 I2C 송신 (320) 은 직렬 버스 (230) 에서 주장되는 시작 조건 (306) 으로 시작하고, 중지 조건 (316) 이 직렬 버스 (230) 에서 주장될 때, 종료한다. 시작 조건 (306) 은, SCL 신호 와이어 (216) 가 하이 상태로 유지되는 동안, SDA 신호 와이어 (218) 가 로우로 트랜지션할 때 주장된다. 중지 조건 (316) 은, SCL 신호 와이어 (216) 가 하이 상태로 유지되는 동안, SDA 신호 와이어 (218) 가 하이로 트랜지션할 때 주장된다. I2C 프로토콜들을 따라, SDA 신호 와이어 (218) 에서의 트랜지션들은, 시작 조건 (306) 및 중지 조건 (316) 에 대해서는 제외하고, SCL 신호 와이어 (216) 가 로우일 때 발생한다.
통상의 I2C 동작들에서, I2C 마스터 노드는 마스터 노드가 액세스하기를 원하는 I2C 버스 상의 슬레이브 노드를 표시하기 위해, SDA 신호 와이어 (218) 상에서 7-비트 슬레이브 ID (302) 를 전송하며, 그 다음에 동작이 판독 동작인지 또는 기록 동작인지 여부를 표시하는 판독/기록 비트 (312) 가 뒤따르고, 따라서 판독/기록 비트 (312) 는 기록 동작을 나타내기 위해 로직 0 에 있고, 판독 동작을 나타내기 위해 로직 1 에 있다. 그 ID 가 7-비트 슬레이브 ID (302) 와 매칭하는 슬레이브 노드만이 기록 (또는 임의의 다른) 동작에 응답하도록 허용된다. I2C 슬레이브 노드가 자기 소유의 ID (302) 를 검출하도록 하기 위해, 마스터 노드는 SCL 라인 (216) 상의 8 개 클록 펄스들과 함께, SDA 라인 (218) 에서 적어도 8-비트를 송신한다. 이러한 거동은 레거시 I2C 슬레이브 노드들이 CCIe 동작들에 반응하는 것을 방지하기 위해 CCIe 동작 모드들에서 데이터를 송신하도록 활용될 수도 있다.
도 4 는 CCIe 프로토콜들에 따라 동작되는 직렬 버스 (230) 에서 데이터 송신들을 도시하는 타이밍 다이어그램 (400) 이고, 2 개 이상의 통신 디바이스들 (202, 220, 222a-222n) 은 CCIe 프로토콜들에 따라 통신하도록 구성되거나 적응된다. CCIe 동작 모드에서, 데이터는 CCIe 버스 (230) 의 신호 와이어들 (216, 128) 에서 순차적으로 송신되는 2-비트 심볼들의 세트 내로 인코딩된다. 심볼들 (402, 404) 의 시퀀스들은 연속하는 송신 인터벌들 (406, 408) 에서 송신될 수도 있다. 심볼들 (402, 404) 의 각 시퀀스에는 시작 조건 (416, 418, 420) 이 선행된다. 시작 조건들 (416, 418, 420) 은, SCL 신호 와이어 (216) 가 하이 상태로 유지되는 동안, SDA 신호 와이어 (218) 가 로우로 트랜지션할 때 주장된다. CCIe 프로토콜들에 따르면, SDA 신호 와이어 (218) 에서의 트랜지션들은 심볼들 (402, 404) 의 시퀀스가 송신되고 있을 때 SCL 신호 와이어 (216) 에서 트랜지션들이 발생하는 것과 동시에 발생할 수도 있다. 시작 조건들 (416, 418, 420) 은 2 개의 심볼 간격들을 점유할 수도 있다.
도시된 예에서, 심볼들 (402, 404) 의 각 시퀀스는 12 개의 심볼들을 포함하고, 16 비트의 데이터와 3 비트의 오버헤드를 포함할 수도 있는 20-비트 데이터 엘리먼트들을 인코딩한다. 12 개 심볼들 (402, 404) 의 시퀀스에서 각 심볼은 각 심볼 주기 (tsym; 410) 에 대한 SDA 신호 와이어 (218) 및 SCL 신호 와이어 (216) 의 시그널링 상태를 정의한다. 일 예에서, 신호 와이어들 (216, 218) 을 구동하는데 사용되는 푸시풀 드라이버들 (214a, 214b) 은 20 MHz 심볼 클록을 사용하여 50 ns 지속시간의 심볼 주기 (410) 를 지원할 수도 있다. {3, 1} 로 표시될 수도 있는 2-심볼 시퀀스는 시작 조건 (418) 을 제공하기 위해 심볼들 (402 및 404) 의 연속하는 시퀀스들 간의 주기 (414) 에서 송신된다. 결과적인 14-심볼 송신 (12 개 심볼 페이로드 및 시작 조건 (416, 418, 또는 420)) 에 대하여, 제 1 송신 (406) 의 시작과 제 2 송신 (408) 의 시작 간에 최소 경과된 시간 (412) 은 다음과 같이 계산될 수도 있다:
Figure pct00001
따라서, 20 개 비트들이 매 700 ns 마다 송신될 수도 있고, 대략 22.86 Mbps 의 유용한 비트 레이트를 갖는 대략 28.6 Mbps 의 원시 비트 레이트를 산출하며, 이는 16 개 데이터 비트들이 각각의 12 심볼 워드 (406, 408) 에서 송신되기 때문이다.
도 5 는 본원에 개시된 특정 양태들에 따라 구성된 송신기 (500) 및 수신기 (520) 의 일 예를 도시하는 블록 다이어그램이다. CCIe 동작들에 대하여, 송신기 (500) 는 데이터 (510) 를, SCL (216) 및 SDA (218) 신호 와이어들에서의 송신을 위한 심볼들을 선택하는데 사용되는 3진 (기수-3) 트랜지션 수들 (512) 로 트랜스코딩할 수도 있다. 도시된 예에서, 입력 데이터 (510) 의 (데이터 워드로도 지칭되는) 각각의 데이터 엘리먼트는 19 또는 20 개 비트들을 가질 수도 있다. 트랜스코더 (502) 는 입력 데이터 (510) 를 수신하고, 각각의 데이터 엘리먼트에 대하여 3진수들 (512) 의 시퀀스를 생성할 수도 있다. 3진수들 (512) 은 2 개의 비트들로 인코딩될 수도 있고, 각각의 3진 시퀀스 (512) 에서 12 개의 3진수들이 존재할 수도 있다. 인코더 (504) 는 라인 드라이버들 (506) 을 통해 송신되는 2-비트 심볼들 (514) 의 스트림을 생성한다. 도시된 예에서, 라인 드라이버들 (506) 은 개방형-드레인 출력 트랜지스터들 (508) 을 포함한다. 그러나, 다른 예들에서, 라인 드라이버들 (506) 은 푸시-풀 드라이버들 (예컨대, 도 2 의 드라이버들 (214a, 214b)) 을 사용하여 SCL (216) 및 SDA (218) 신호 와이어들을 구동할 수도 있다. 2-비트 심볼들 (514) 의 출력 스트림에서 연속하는 심볼들 간에 SCL 신호 와이어 (216) 와 SDA 신호 와이어 (218) 중 적어도 하나의 상태에서 트랜지션이 제공된다. 인코더 (504) 는 연속하는 심볼들의 어떤 쌍도 2 개의 동일한 심볼들을 포함하지 않는 것을 보장함으로써, 연속하는 심볼들 (514) 간에 트랜지션들을 제공할 수도 있다. 적어도 하나의 와이어 (216 및/또는 218) 에서의 상태의 트랜지션의 사용가능성은 수신 회로 (520) 가 데이터 심볼들 (514) 의 스트림으로부터 수신 클록 (538) 을 추출하게 한다.
CCIe 시스템에서, 수신기 (520) 는 클록 및 데이터 복원 회로 (CDR; 528) 를 포함하거나 함께 동작할 수도 있다. 수신기 (520) 는 원시 2-비트 심볼들 (536) 의 스트림을 CDR (528) 에 제공하는 라인 인터페이스 회로들 (526) 을 포함할 수도 있다. CDR (528) 은 원시 심볼들 (536) 로부터 수신 클록 (538) 을 추출하고, 2-비트 심볼들 (534) 의 스트림과 함께 수신 클록 (538) 을 수신기 (520) 의 다른 회로들 (524 및 522) 에 제공한다. 일부 예들에서, CDR (528) 은 다수의 클록들 (538) 을 생성할 수도 있다. 디코더 (524) 는 심볼들 (534) 의 스트림을 12 개의 3진수들 (532) 의 시퀀스들로 디코딩하기 위해 수신 클록 (538) 을 사용할 수도 있다. 3진수들 (532) 은 2 개 비트들을 사용하여 인코딩될 수도 있다. 트랜스코더 (522) 는 12 개의 3진수들 (532) 의 각 시퀀스를 19 비트 또는 20 비트 출력 데이터 엘리먼트들 (530) 로 컨버팅할 수도 있다.
도 6 은 CCIe 버스 (230) 에서의 송신을 위해 내장된 클록 정보를 갖는 심볼들의 시퀀스 (514) 를 생성하기 위해 인코더 (504) 에 의해 사용될 수도 있는 인코딩 방식 (600) 을 도시하는 도면이다. 인코딩 방식 (600) 은 또한, CCIe 버스 (230) 로부터 수신된 심볼들로부터 3진 트랜지션 수들을 추출하기 위해 디코더 (524) 에 의해 사용될 수도 있다. CCIe 인코딩 방식 (600) 에서, CCIe 버스 (230) 의 2 개 와이어들 (216, 128) 은 4 개의 기본 심볼들 S: {0, 1, 2, 3} 의 정의를 허용한다. 심볼들 (514, 534) 의 시퀀스에서 임의의 2 개의 연속하는 심볼들은 상이한 상태들을 가지며, 심볼 시퀀스들 {0, 0}, {1, 1}, {2, 2} 및 {3, 3} 은 연속하는 심볼들의 무효한 조합들이다. 따라서, 오직 3 개의 유효한 심볼 트랜지션들이 각각의 심볼 경계에서 사용가능하며, 그 심볼 경계는 송신 클록에 의해 결정되고, 제 1 심볼 (이전 심볼 Ps) (622) 종료하고 제 2 심볼 (현재 심볼 Cs) (624) 이 시작하는 지점을 나타낸다.
본원에 개시된 특정 양태들에 따르면, 3 개의 사용가능한 트랜지션들에는 각 Ps 심볼 (622) 에 대한 트랜지션 수 (T) (626) 가 할당된다. T (626) 의 값은 3진수로 표현될 수 있다. 일 예에서, 트랜지션 수 (626) 의 값은 인코딩 방식을 위한 심볼 정렬 서클 (602) 을 할당함으로써 결정된다. 심볼 정렬 서클 (602) 은 4 개의 가능한 심볼들에 대해 서클 (602) 상에 위치들 (604a-604d), 및 위치들 (604a-604d) 간의 회전 방향 (606) 을 할당한다. 도시된 예에서, 회전 방향 (606) 은 시계 방향이다. 트랜지션 수 (626) 는 유효한 현재 심볼들 (624) 과 바로 선행하는 심볼 (622) 간의 이격을 나타낼 수도 있다. 이격은 이전 심볼 (622) 로부터 현재 심볼 Cs (624) 에 도달하는데 필요한 심볼 정렬 서클 (602) 상의 회전 방향 (606) 을 따른 스텝들의 수로서 정의될 수도 있다. 스텝들의 수는 한 자리수의 기수-3 숫자로서 표현될 수 있다. 심볼들 간의 3-스텝 차이는 0기수 - 3 으로 표현될 수 있음이 인식될 것이다. 도 6 에서의 표 (620) 는 이러한 접근방식을 채용하는 인코딩 방식을 요약한다.
송신기 (500) 에서, 트랜지션 수 (626) 로서 사용되는 입력된 3진수와 이전에 생성된 심볼 (622) 이 인식될 경우에, 표 (620) 는 송신될 현재 심볼 (624) 을 검색하는데 사용될 수도 있다. 수신기 (520) 에서, 표 (620) 는 이전에 수신된 심볼 (622) 과 현재 수신된 심볼 (624) 간의 트랜지션을 나타내는 트랜지션 수 (626) 를 결정하기 위해 검색용으로서 사용될 수도 있다. 트랜지션 수 (626) 는 3진수로서 출력될 수도 있다.
도 4 내지 도 6 을 참조하는 것을 계속해서, 데이터 (510) 의 다수 개 비트들은 직렬 버스 (230) 에서 단일 송신 간격 (406, 408) 의 송신을 위해 심볼들 (514) 의 시퀀스로 인코딩될 수도 있다. 일 예에서, 데이터 (510) 의 20 개 비트들은 2-심볼 시작 조건 (416) 이 선행하는 12 개 심볼들 (514, 402, 404) 의 시퀀스에서 인코딩될 수도 있다. 각각의 송신 (402, 404) 의 페이로드의 콘텐츠는 직렬 버스 (230) 를 통한 신뢰할만한 통신을 보장하기 위한 송신 및 제어 메커니즘들의 타입들을 정의할 수도 있는, CCIe 프로토콜에 의해 결정 및/또는 제어될 수도 있다.
도 7 은 CCIe 프로토콜 (700) 의 특정 양태들의 간략화된 예이다. 송신 (402, 404) 시 인코딩된 20-비트 엘리먼트는 제어 정보 또는 데이터를 포함하는 것으로 식별될 수도 있다. 12 개 심볼 송신 (402, 404) 에서 인코딩된 20 비트들의 제 1 송신된 비트 (b19) (716) 는 제어 정보 (704) 가 송신되고 있을 경우 이진수 '1' 로, 및 인코딩된 사용자 데이터 (710, 712, 714) 가 12 개의 심볼 송신 (402, 404) 에서 송신되고 있을 경우, 이진수 '0' 로 세팅될 수도 있다. 제어 정보는 커맨드들, 상태, 레지스터 컨텐츠 및/또는 세팅들, 및 디바이스들 간의 통신을 제어하고 정렬하는데 사용된 다른 정보를 포함할 수도 있다. 용어 사용자 데이터는 그 적용 또는 문맥에 기초하여 정의되는 정보의 16-비트 필드들 (724) 을 지칭할 수도 있다. 상이한 타입들의 데이터 워드들 (710, 712, 714) 이 정의될 수도 있고, 이들 데이터 워드들 (710, 712, 714) 은 슬레이브 어드레스 또는 식별자 (720), 어드레스 또는 어드레스의 부분 (722), 또는 이전에 식별된 슬레이브 노드에서 이전에 식별된 메모리 어드레스에 기록되거나 그로부터 판독될 애플리케이션 데이터 (724) 와 같은 정보를 포함할 수도 있다.
도 7 에 도시된 간략화된 예 (700) 에서, CCIe 직렬 버스 (230) 상의 마스터 디바이스 (220) 는 하나 이상의 송신들에서 슬레이브 식별자 (710), 하나 이상의 어드레스 송신들 (712) 에서 판독되거나 기록될 위치를 식별하는 하나 이상의 어드레스 워드들 (712a, 712b, ... 712m) 에서 송신된 어드레스를 전송함으로써 슬레이브 노드 (202, 222a-222n) 로부터 또는 슬레이브 노드 (202, 222a-222n) 로 판독 또는 기록 동작을 수행할 수도 있고, 판독/기록 사용자 또는 애플리케이션 데이터는 하나 이상의 데이터 송신 워드들 (714a, 714b, .... 714n) 에서 송신될 수도 있다.
일부 예시들에서, 슬레이브 ID 워드 (710) 는 16-비트 노드 식별자 (720) 를 포함한다. 슬레이브 ID (720) 이후에 송신되는 2-비트 필드 (726) 는 2진수 '11' (10진수 '3') 로 세팅될 수도 있다. 추가의 프로토콜-정의된 (P) 비트 (718a) 는 에러 검출, 또는 다른 프로토콜-관련 기능을 지원하기 위해 제공될 수도 있다. 일 예에 있어서, P 비트 (718a) 는 현재 워드에 대한 다른 에러 검출 값 또는 패리티 비트일 수도 있다. 다른 예에서, 워드들의 시퀀스에서 P 비트들 (718a) 은 워드들의 시퀀스에 대한 에러 검출 및/또는 정정을 위해 사용될 수도 있다.
일부 예시들에서, 각각의 어드레스 워드 (712) 는 16-비트 어드레스 값, 2-비트 제어 코드 (728), 및 추가의 프로토콜-정의된 (P) 비트 (718b) 를 포함한다. 다수의 어드레스 워드들 (712a, 712b, ... 712m) 은 순차적으로 송신될 수도 있다. 제어 코드 (728) 에 대한 비트 세팅들의 일 예는 표 1 에 제공된다. 도시된 예에서, 제어 코드 (728) 는 다른 어드레스 워드 (712b, ... 712m) 가 현재 어드레스 워드 (712a, 712b) 이후에 송신될 것임을 표시하기 위해 '00' 으로 세팅될 수도 있다. 제어 코드 (728) 는 데이터 워드가 다음 데이터 워드 (714a) 로서 소인될 것임을 표시하기 위해 '01' 로 세팅될 수도 있다. 제어 코드 (728) 는 데이터 워드가 CCIe 직렬 버스 (230) 에서 다음 데이터 워드 (714a) 로서 판독될 것임을 표시하기 위해 '10' 으로 세팅될 수도 있다. 제어 코드 (728) 는 버스트 모드에서 판독될 워드들의 수를 정의하기 위해 "판독 사양" 워드 (712b, ... 712m) 가 뒤따르는 것을 표시하기 위해 '11' 로 세팅될 수도 있다.
Figure pct00002
표 1 : 어드레스 워드 제어
일부 예시들에서, 각각의 사용자 데이터 워드 (714) 는 16-비트 데이터 값 (724), 2-비트 제어 코드 (730), 및 추가의 프로토콜-정의된 (P) 비트 (718c) 를 포함한다. 다수의 사용자 데이터 워드들 (714a, 714b, ... 714n) 은 순차적으로 송신될 수도 있다. 기록 데이터와 관련된 제어 코드 (730) 에 대한 비트 세팅들의 일 예는 표 2 에 제공된다. 판독 데이터와 관련된 제어 코드 (730) 에 대한 비트 세팅들의 예들은 표 3 에 제공되고, 버스트 판독 데이터와 관련된 제어 코드 (730) 에 대한 비트 세팅들의 예들은 표 4 에 제공된다.
Figure pct00003
표 2 : 기록 데이터 워드 제어
다수의 기록 데이터 워드들은 순차적으로 전송될 수 있다. 표 2 에서, 제어 코드 (730) 의 값은 다음 사용자 데이터 워드 (714b, ... 714n) 를 기록하기 위한 오프셋 값을 제공한다. 예를 들어, 2진수 '00' 부터 2진수 '10' 까지의 범위의 값은 다른 기록 데이터 워드 (714b, ... 714n) 가 제어 코드 (730) 의 값에 의해 오프셋된 현재 위치에 기록될 것임을 표시한다. 2진수 '11' 로 세팅된 제어 코드 (730) 는 현재 기록 데이터 워드 (714a, 714b, ... 714n) 가 기록될 최종 데이터 (724) 인 것을 표시한다. 예측되는 다음 워드는 새로운 트랜잭션을 개시하기 위한 슬레이브 ID 워드 (710), 또는 "종료" 코드 워드와 같은 제어 워드 (704) 일 수도 있고, "종료" 코드 워드는 예컨대, 직렬 버스 (230) 에서 마스터 디바이스의 변경을 야기하거나, 직렬 버스 (230) 가 불활성 상태가 되게 하거나, 직렬 버스 (230) 의 동작 모드에서 (예컨대, I2C 모드로의) 변경을 개시하거나, 또는 일부 다른 활동, 변경 또는 이벤트를 야기할 수도 있다.
Figure pct00004
표 3 : 판독 데이터 워드 제어
표 3 은 오직 하나의 판독 데이터 워드 (714) 가 송신되는 단일 데이터 워드 (714) 판독치들 (표 1 에서 R1 을 참조) 에 관한 것이다. 제어 코드 (730) 는 CRC 가 다음 데이터 워드 (714) 에서 송신되는지 여부를 결정하기 위해 사용될 수도 있다. 예를 들어, 제어 코드 (730) 는 현재 데이터 워드 (714) 이후에 어떤 CRC 워드 (714) 도 송신되지 않을 것이라면 이진수 '11' 로 세팅되고, CRC 워드 (714) 가 현재 데이터 워드 (714) 이후에 송신될 것이라면 '00' 로 세팅될 수도 있다.
Figure pct00005
표 4 : 버스트 판독 데이터 제어
표 4 는 다수의 데이터 워드들 (714) 의 버스트 모드 판독치들에 관한 것이다 (표 1 에서 RB 참조). 어드레스 워드 (712) 의 제어 코드 (728) 는 "판독 사양" 워드가 어드레스 워드 (712) 를 뒤따르는 것을 표시할 수도 있다. "판독 사양" 워드는 16-비트 필드를 포함할 수도 있고, 따라서 t = 제 1 송신된 비트 (b18) 는 제한되지 않은 수의 비트들이 판독될 경우 이진수 '1' 로 세팅되고, 나머지 15 개 비트들 (b17-b3) 이 송신될 데이터 워드들 (714) 의 수를 명시할 경우 '0' 로 세팅된다. RB 모드에서 송신된 판독 데이터 워드 (714) 는 16-비트 판독 데이터 값 (724), 2-비트 제어 코드 (730), 및 추가의 프로토콜-정의된 (P) 비트 (718c) 를 포함할 수도 있다. 판독 데이터 워드의 제어 코드 (730) 는 현재 판독 데이터 워드 (714a, 714b, ... 714n) 가 최종 판독 데이터 워드 (714) 인 것을 표시하기 위해 '11' 로 세팅되고, 현재 판독 데이터 워드 (714a, 714b, ... 714n) 가 최종 판독 데이터 워드 (714) 가 아닌 것을 표시하기 위해 이진수 '00' 로 세팅될 수도 있다.
프로토콜은 슬레이브 노드가 "판독 사양" 워드에 의해 명시된 것보다 더 많은 (CRC 워드들을 포함하지 않는) 데이터 워드들 (714) 을 전송하는 것을 금지할 수도 있다. 프로토콜은 슬레이브 노드가 (CRC 워드를 포함하지 않는) 적어도 하나의 판독 워드 (714) 를 전송하는 것을 명시할 수도 있다. 슬레이브 노드는 "판독 사양" 워드에 의해 명시된 다수의 워드들을 송신하기 전에 판독 전송들을 종료할 수도 있다.
도 8 은 본원에 개시된 하나 이상의 양태들에 따라 사용될 수도 있는 CDR 회로 (800) 의 일 예를 도시하고, 도 9 는 CDR 회로 (800) 에 의해 생성된 특정 신호들의 타이밍의 일 예를 도시한다. CDR 회로 (800) 는 클록 정보가 CCIe 버스 (230) 에서 송신된 심볼들의 시퀀스들에 삽입되는 CCIe 송신 방식에서 사용될 수도 있다. 일 예에서, CDR 회로 (800) 는 도 5 에 도시된 수신기 (520) 의 CDR (528) 에 통합될 수도 있다. CDR 회로 (800) 는 하나 이상의 아날로그 지연 엘리먼트들을 포함할 수도 있는 지연 엘리먼트들 (808a, 812 및 826) 을 포함할 수도 있다. 지연 엘리먼트들 (808a, 812 및 826) 은 CCIe 버스 (230) 로부터 수신된 심볼들 (902, 910, 912) 에 대한 셋업 시간을 최대화하도록 구성될 수도 있다. 그 예에서, CDR 회로 (800) 는 비교기 (804), 세트-리셋 래치 (806), 제 1 지연 엘리먼트 (808a) 를 포함하는 원샷 엘리먼트 (808), 제 2 아날로그 지연 엘리먼트 (812), 제 3 아날로그 지연 엘리먼트 (826) 및 레벨 래치 (810) 를 포함한다. 비교기 (804) 는 심볼들 (902, 910, 912) 의 스트림을 포함하는 2 비트 입력 신호 (SI 신호; 820) 를, SI 신호 (820) 의 레벨-래치된 인스턴스인 신호 (S 신호; 822) 와 비교할 수도 있다. 비교기는 비교 (NE) 신호 (814) 를 출력한다. 세트-리셋 래치 (806) 는 비교기 (804) 로부터 NE 신호 (814) 를 수신하고, 비교 신호 (814) 의 필터링된 버전 (NEFLT 신호; 816) 를 출력한다. 원샷 엘리먼트 (808) 에서 제 1 아날로그 지연 디바이스 (808a) 는 NEFLT 신호 (816) 를 수신할 수도 있고, NEFLT 신호 (816) 의 지연된 버전인 NEDEL 신호 (808) 를 출력한다. 동작시, 원샷 엘리먼트 (808) 의 로직은 NEFLT 신호 (816) 및 지연된 NEDEL 신호 (828) 를 수신하고, NEFLT 신호 (816) 에 의해 트리거된 펄스 (906) 를 포함하는 NE1SHOT 신호 (824) 를 출력한다.
제 2 아날로그 지연 디바이스 (812) 는 NE1SHOT 신호 (824) 를 수신하고, IRXCLK 신호 (818) 를 출력한다. 일부 예시들에서, 출력 클록 신호 (830) 는 예컨대, 제 3 아날로그 지연 엘리먼트 (826) 를 사용하여, IRXCLK 신호 (818) 로부터 유도될 수도 있다. 출력 클록 신호 (830) 는 S 신호 (822) 에서 래치된 심볼들을 디코딩하기 위해 사용될 수도 있다. 세트-리셋 래치 (806) 는 IRXCLK 신호 (818) 의 상태에 기초하여 리셋될 수도 있다. 레벨 래치 (810) 는 SI 신호 (820) 를 수신하고 레벨-래치된 S 신호 (822) 를 출력하며, 여기서 레벨 래치 (810) 는 IRXCLK 신호 (818) 에 의해 인에이블된다.
동작시, 트랜지션 (904) 은 현재 심볼 (S0; 902) 과 다음 심볼 (S1; 910) 간에 발생한다. SI 신호 (820) 의 상태는 현재 심볼 (902) 에 대응하는 상태로부터 다음 심볼 (S1; 910) 에 대응하는 상태로 변화하기 시작한다. 초기에, SI 신호 (820) 의 상태는 S1 신호 (910) 의 상태와 상이할 수도 있고, 이는 현재 심볼 S0 (902) 로부터 다음 심볼 S1 (910) 로의 트랜지션 (904) 에서 및/또는 그 이후에 발생할 수도 있는 중간의 또는 불확정의 상태들의 발생으로 인한 것이다. 중간 상태들은 와이어간 스큐, 신호 오버슈트, 신호 언더슈트, 크로스토크, 등등으로 인해 발생할 수도 있다. SI 신호 (820) 의 트랜지션 동안, S 신호 (822) 는 현재 심볼 (902) 의 지연된 표현을 제공한다. NE 신호 (814) 는 비교기 (804) 가 SI 신호 (820) 와 S 신호 (822) 간에 상이한 값을 검출할 때 하이로 트랜지션하며, 이는 세트-리셋 래치 (806) 가 비동기로 세팅되게 한다. 따라서, NEFLT 신호 (816) 는 하이로 트랜지션하고, 이러한 하이 상태는 세트-리셋 래치 (806) 가 하이 상태로 트랜지셔닝하는 IRXCLK (818) 에 의해 리셋될 때까지 유지된다. IRXCLK 신호 (818) 는 NEFLT 신호 (816) 의 상승에 대한 지연된 응답에서 하이 상태로 트랜지션하고, 그 지연은 지연 엘리먼트 (812) 의 동작에 적어도 부분적으로 기인할 수도 있다.
SI 신호 (820) 에서 중간 상태들은 무효한 데이터로서 간주될 수도 있고, SI 신호가 현재 심볼 S0 (902) 의 값을 반영하는 짧은 주기를 포함할 수도 있으며, 이는 (비교기 (804) 에 의해 출력된) NE 신호 (814) 가 짧은 시간 주기 동안 로우 상태 쪽으로 리턴하게 한다. 따라서, 스파이크들 또는 트랜지션들 (938) 이 NE 신호 (814) 에서 발생할 수도 있다. 스파이크들 (938) 은 세트-리셋 래치 (806) 에 의해 출력된 NEFLT 신호 (816) 를 반영하지 않으며, 이는 세트-리셋 래치 (806) 가 세팅을 유지하고 NEFLT 신호 (816) 로부터 NE 신호 (814) 상의 스파이크들 (938) 을 효율적으로 블록킹 및/또는 필터링하기 때문이다.
원샷 회로 (808) 는 NEFLT 신호 (816) 의 상승 에지 이후에 NE1SHOT 신호 (824) 에서 하이 상태를 출력한다. 원샷 회로 (808) 는 NE1SHOT 신호 (824) 가 로우 상태로 리턴하기 전에, 지연 P 주기 (916) 동안 NE1SHOT 신호 (824) 를 하이 상태로 유지한다. NE1SHOT 신호 (824) 에서의 결과 펄스 (906) 는, 아날로그 지연 S 엘리먼트 (812) 에 의해 야기된 지연 S 주기 (918) 이후에 IRXCLK 신호 (818) 로 전파한다. IRXCLK 신호 (818) 의 하이 상태는 세트-리셋 래치 (806) 를 리셋하고, NEFLT 신호 (816) 는 로우로 트랜지션한다. IRXCLK 신호 (818) 의 하이 상태는 또한, 레벨 래치 (810) 를 인에이블하고, SI 신호 (820) 의 값이 S 신호 (822) 로 출력된다.
비교기 (804) 는 S 신호 (822) 가 다음 심볼 (910) 의 값에 대응할 때를 검출한다. 이 시기에, S 신호 (822) 는 SI 신호 (820) 를 매칭하고, 비교기 (804) 의 출력은 NE 신호 (814) 를 로우로 구동한다. NE1SHOT 신호 (824) 에서의 펄스 (906) 의 트레일링 에지는, 아날로그 지연 S 엘리먼트 (812) 에 의해 야기된 지연 S 주기 (918) 이후에 IRXCLK 신호 (818) 로 전파한다. 시퀀스는 추가의 심볼들 (S2; 912) 에 대하여 반복된다.
일 예에서, 출력 클록 신호 (830) 는 제 3 아날로그 지연 엘리먼트 (826) 에 의해 지연 R 주기 (920) 만큼 지연된다. 일부 예시들에서, 출력 클록 신호 (830) 및 S 신호 (822) (데이터) 는 디코더 (424) 또는 다른 회로에 제공될 수도 있다. 디코더 (424) 는 출력 클록 신호 (830) 또는 그 파생 신호를 사용하여 S 신호 (822) 에 심볼들을 샘플링할 수도 있다.
도시된 예에서, 다양한 지연들 (922a, 922b, 922c, 922d) 은 다양한 회로들의 스위칭 시간들에 기인할 수도 있고 및/또는 와이어들, 전도성 트레이스들, 커넥터들, 등등을 포함할 수도 있는 링크들과 연관된 시간들을 상승시키는데 기인할 수도 있다. 디코더 (424) 에 의한 심볼 캡처를 위해 적당한 셋업 시간들을 제공하기 위해, 심볼 사이클 주기 tSYM 에 대한 타이밍 제약은 다음과 같이 정의될 수도 있다:
tdNE + tdNEFLT + td1S + 지연 S + 지연 P + max(tHD, tREC - tdNE) < tSYM
그리고 셋업 시간 tSU 에 대한 타이밍 제약은 다음과 같을 수도 있다:
최대 스큐 스펙 + tSU < tdNE + td1S + 지연 S
여기서:
tsym: 하나의 심볼 사이클 주기,
tSU: IRXCLK (818) 의 상승 (리딩) 에지로 참조되는, 레벨 래치들 (810) 에 대한 SI (820) 의 셋업 시간,
tHD: IRXCLK (818) 의 하강 (트레일링) 에지로 참조되는, 레벨 래치들 (810) 에 대한 SI (820) 의 홀드 시간,
tdNE: 비교기 (804) 의 전파 지연,
tdRST: IRXCLK (818) 의 상승 (리딩) 에지로부터 세트-리셋 래치 (806) 의 리셋 시간.
CDR 회로 (800) 는 수신기 (520) 가 고주파수 프리러닝 (free-running) 시스템 클록을 사용하지 않고 CCIe 인코딩된 심볼들을 디코딩할 수도 있는 것을 보장하기 위해, 아날로그 지연 회로들 (808a, 812 및 826) 을 채용할 수도 있다. 따라서, CCIe 슬레이브 디바이스 (202; 도 2 를 참조) 는 CCIe READ 커맨드에 응답할 때 시스템 클록으로서 송신 클록 (228) 을 사용하고, 휴면중이거나 데이터를 수신할 때 CDR (528; 도 5 를 참조) 에 의해 생성된 수신 클록 (538) 을 사용하도록 적응될 수도 있다. 일 예에서, 송신 클록 (228) 은 10 MHz 의 주파수를 갖는 더블 데이터 레이트 (DDR) 클록일 수도 있다. 다른 예에서, 송신 클록은 20 MHz 의 주파수를 갖는 단일 데이터 레이트 (SDR) 클록일 수도 있다.
일부 예시들에서, 스타트업 시간은 하나 이상의 내부적으로 생성된 송신 클록들 (228) (도 2 의 클록 생성기 회로 (208) 를 참조) 또는 CDR 회로 (800) 를 위해 제공될 수도 있다. 슬레이브 디바이스 (202) 는 CCIe 판독 요청이 수신된 이후에 송신 클록 (TXCLK; 228) 이 안정화할 때까지 시그널링을 조종함으로써 CCIe 버스 (230) 상의 시작 조건을 연장할 수도 있다. 연장된 시작 조건은 제 1 CCIe 판독 워드가 슬레이브 디바이스 (202) 에 의해 송신되기 전에, 최종 어드레스 워드가 (CCIe 버스 (230) 의 턴어라운드 동안) 슬레이브 디바이스 (202) 에 의해 수신된 후에 발생할 수도 있다. 이러한 연장은 CCIe 버스 시스템의 동작 또는 동기화를 손상시키지 않는다. 부가적으로 또는 대안적으로, CCIe 마스터 (220) 는 CCIe 슬레이브 (202) 가 새롭게 기록되는 데이터를 프로세싱하기 위해 일부 추가의 클록 사이클들을 요구한다면, 더미 CCIe 기록 커맨드들을 송신할 수도 있다.
특정 저전력 애플리케이션들에서, 슬레이브 디바이스 (202) 는 오직 CCIe 판독 동작들 동안에만 송신 클록 (228) 을 턴 온할 수도 있다. 슬레이브 디바이스 (202) 는 직렬 버스와의 동기화를 유지하고 및/또는 저전력 동작의 주기들 동안 슬레이브 디바이스 (202) 에 의해 수행된 특정 동작들을 제어하기 위해, CDR 회로 (528; 도 5 를 참조) 에 의해 복원된 수신 클록을 사용할 수도 있다.
CCIe 마스터 디바이스 (220) 는 또한 저전력 동작 모드에 진입할 수도 있고, CCIe 버스 (230) 가 유휴 및/또는 슬립 주기에 진입하게 할 수도 있다. 본원에 개시된 특정 양태들에 따르면, CCIe 마스터 (220) 는 저전력의 유휴 및/또는 슬립 주기들 동안 더 낮은 주파수의 "하트비트 클록" 을 제공할 수도 있다. 하트비트 클록은 슬레이브 디바이스들 (202, 222a-222n) 이 직렬 버스 (230) 및/또는 직렬 버스 (230) 에 부착된 다른 디바이스들 (202, 220, 222a-222n) 과의 동기화를 유지하게 할 수도 있다. 하트비트 클록은 저전력의 유휴 및/또는 슬립 주기들 동안 특정 활동들을 제어하기 위해 슬레이브 디바이스 (202, 222a-222n) 에 의해 사용될 수도 있다.
도 7 및 도 10 내지 도 12 를 참조하여, 본원에 개시된 특정 양태들에 따라 정의된 제어 워드 (704) 는 하트비트 클록 (1000; 도 10 을 참조) 를 제공하는데 사용될 수도 있다. 하트비트 클록 (1000) 은 상대적으로 짧은 지속시간 (1006) 을 가지고 상대적으로 큰 시간 주기들 (1004) 에 의해 분리되는 펄스들 (1002a, 1002b, 1002c, 1002d) 을 제공할 수도 있다. 일 실시예에서, 펄스들 (1002a, 1002b, 1002c, 1002d) 은 2x50 ns =100ns 의 2-심볼 지속시간으로 정의될 수도 있고, 그 펄스들은 30 마이크로초들 (30 ㎲) 만큼 분리될 수도 있으며, 따라서 33.33 kHz 의 주파수를 하트비트 클록에 제공한다. 상기 예에서, CCIe 슬레이브 디바이스들 (202, 222a-222n) 은 다양한 스탠바이 동작들에 대하여 하트비트 워드들로부터 추출된 33.33 kHz 클록을 사용할 수도 있다.
도 11 은 CCIe 프로토콜들을 준수하여 및 CCIe 슬레이브 디바이스들 (202, 222a-222n) 이 도 10 에 도시된 하트비트 클록 (1000) 을 포함하는 하트비트 클록을 생성할 수 있게 하는 방식으로 송신될 수도 있는 제어 워드 (1116) 의 일 예 (1100) 를 도시한다. 일 예에서, 제어 워드 (1116) 는 16진수 0x81BEE 로서 표현될 수도 있고, 이는 심볼들 (1122) 의 스트림에서 제공되는 12-심볼 시퀀스 (1128) 를 생성하기 위해 계산된 14 개의 트랜지션 수들 (1124) 의 세트를 생성하도록 시작 조건 값들로 캡슐화될 수도 있는 12 개의 트랜지션 수들 (1114) 의 세트로 맵핑되는 비트 패턴 (1112) 을 생성한다. 타이밍 다이어그램 (1120) 에 도시된 것과 같이, 12-심볼 시퀀스 (1128) 의 모든 다른 심볼 (1130) 은 SDA 신호 와이어 (218) 와 SCL 신호 와이어 (216) 의 양자에서 높은 전압 레벨을 발생하는 '3' 의 값을 갖는다. 그 예에서, SDA 신호 와이어 (218) 와 SCL 신호 와이어 (216) 의 양자가 하이 상태에 있을 때, SDA 신호 와이어 (218) 와 SCL 신호 와이어 (216) 에는 최소 전류들이 흐를 수도 있다. '3' 의 심볼 값은 직렬 버스 (230) 와 연관된 전력 소비를 최소화할 수도 있다. 12-심볼 시퀀스 (1122) 는 또한, SDA 신호 와이어 (218) 또는 SCL 신호 와이어 (216) 가 로우로 구동되게 하는 반면, 다른 SDA 신호 와이어 (218) 또는 SCL 신호 와이어 (216) 가 하이를 유지하는 값 '1' 또는 '2' 을 가지는 심볼들 (1132, 1134) 을 포함한다. 각각의 12-심볼 송신 (1128) 에서, 하나의 심볼 (1134) 에는 '2' 의 값이 제공될 수도 있는 반면, 나머지 심볼들 (1132) 은 '1' 의 값을 갖는다. 결과적으로, 하트비트 제어 워드 (1116) 는 제어 워드 (1116) 가 송신될 때마다 SDA 신호 와이어 (218) 에서 6 개 펄스들 및 SCL 신호 와이어 (216) 에서 하나의 펄스를 생성한다. 일 실시예에서, 하트비트 제어 워드 (1116) 를 반복적으로 송신함으로써, 1.43 MHz 의 클록이 SCL 신호 와이어 (216) 에 제공될 수도 있다.
도 12 는, 감소된 주파수 하트비트 클록이 도 11 에 도시된 12-심볼 시퀀스 (1122) 에 대응하는 심볼들 (1202) 의 스트림에 심볼들의 그룹들 간의 지연을 도입함으로써 제공될 수도 있는 일 예를 도시한다. 그 예에서, SDA 신호 와이어 (218) 와 SCL 신호 와이어 (216) 의 양자가 하이 상태에 있는 심볼 쌍 {1, 3} (1210a, 1210b, 1210c, 1210d) 에서 제 2 심볼에 대한 확대된 심볼 인터벌 (1208) 을 획득하기 위해, 각각의 심볼 쌍 {1, 3} (1210a, 1210b, 1210c, 1210d) 의 송신 이후에 지연이 도입된다. 심볼 쌍 {1, 3} (1210a, 1210b, 1210c, 1210d) 을 포함하는 심볼들의 3-심볼 그룹의 송신은 SDA 신호 와이어 (218) 에 펄스를 제공한다.
감소된 주파수 하트비트 클록 (1000) 은 본원에 개시된 특정 양태들에 따라 CDR (528; 도 5 를 참조) 가 장비된 저전력 CCIe 슬레이브 디바이스들 (202, 222a-222n) 에 의해 다양한 기능적 엘리먼트들에 대한 클록 소스로서 사용될 수도 있다. 감소된-주파수 하트비트 클록 (1000) 은 CCIe 버스 (230) 가 휴면 중이거나 유휴 중인 주기들 동안 CCIe 버스 (230) 에 제공될 수도 있다. 하트비트 클록 (1000) 은 CCIe 버스 (230) 에서 워드 포맷을 관리하는 CCIe 프로토콜들에 순응하면서 32.768kHz 의 주파수로 제공될 수도 있다. CCIe 마스터 (220) 는 장기간의 유휴의 또는 휴면의 주기들 동안 CCIe 버스 (230) 에서 동일한 유효한 워드를 반복적으로 송신할 수도 있다. 휴면 중인 또는 하이버네이트하는 (hibernating) 슬레이브 디바이스들 (202, 222a-222n) 은 마스터 CCIe 디바이스 (220) 에 의해 송신되는 스타트업 시퀀스에 대하여 CCIe 버스 (230) 를 모니터링할 수도 있다. 스타트업 시퀀스는 SCL 신호 (216) 가 하이 상태로 유지되는 동안 최소 시간 주기 동안 SDA 신호 (218) 를 로우로 구동함으로써 생성된 시작 조건 (416; 도 4 를 참조) 의 송신을 포함할 수도 있다. 도시된 예에서, 하트비트 클록 (1000) 은 웨이크업에 필요한 최소 시간 주기 미만의 시간 주기 동안 SDA 신호 와이어 (218) 에 펄스를 제공할 수도 있다. 이러한 방식으로, 하트비트 클록 (1000) 은 의도되지 않은 웨이크업 시그널링을 방지하면서 유효한 CCIe 워드들을 송신하는 결과로서 제공된다.
슬레이브 디바이스 (202, 222a-222n) 에서 웨이크업 검출 회로는, SDA 신호 (218) 가 최소의 미리 결정된 시간 주기 동안 로우로 풀링될 때 웨이크업을 개시하도록 구성될 수도 있다. 본원에 개시된 예에서, 하트비트 주기는 30 ㎲ 로 구성되고, 웨이크업을 위한 최소 주기는 하트비트 클록 (1000) 의 수신 동안 SDA 신호 (218) 의 하프-사이클 시간보다 큰 (즉, 15 ㎲ 보다 큰) 시간으로서 정의될 수도 있다. 따라서, 하트비트 신호 (1000) 는 슬레이브 디바이스 (202, 222a-222n) 가 재개 (awaken) 하게 하지 않는다. 휴면 중인 슬레이브 디바이스 (202, 222a-222n) 에서의 수신기 (520) 는, 외부 클록 소스들 및 시스템 클록들이 디스에이블되거나 그렇지 않으면 사용가능하지 않을 경우, 복원된 수신 클록 (1126, 1206) 을 사용할 수도 있다.
본원에 개시된 것과 같이, 하트비트 클록 (1000) 은 원하는 트랜지션 수들의 시퀀스로 맵핑되는 CCIe 제어 워드 (704) 를 인코딩함으로써 생성될 수도 있다. 도 11 및 도 12 에 도시된 예에서, CCIe 제어 워드 (704) 는 3진수 '2222_2222_2220' 로 표현되는 트랜지션 수들의 시퀀스로 맵핑되는 0x81BEE 의 16진 값을 갖는다. 다른 예에서, 하트비트 클록은 0x81BF0 의 16진 값을 갖는 CCIe 제어 워드 (704) 로부터 생성될 수도 있다.
도 13 은 CCIe 슬레이브 디바이스 (202, 222a-222n) 의 동기화를 수행하기 위해 CCIe 동기/하트비트 워드 (1116) 를 검출하는 방법을 예시하는 상태 다이어그램 (1300) 을 포함한다. 일부 예시들에서, 휴면 중인 CCIe 슬레이브 디바이스 (202, 222a-222n) 및/또는 리셋된 CCIe 슬레이브 디바이스 (202, 222a-222n) 는 CCIe 버스 (230) 와의 동기화를 손실할 수도 있다. 동기화되지 않은 CCIe 슬레이브 디바이스 (202, 222a-222n) 는 CCIe 버스가 유휴 동작 모드에 있는 동안 동기화를 재포착할 것을 시도할 수도 있다. 일부 예시들에서, 동기/하트비트 워드 (1116) 는 동기화되지 않은 CCIe 슬레이브 디바이스 (202, 222a-222n) 의 수신기에서 고유한 패턴의 트랜지션 수들 (1124) 을 생성하기 위해 선택될 수도 있다. 동기화되지 않은 CCIe 슬레이브 디바이스 (202, 222a-222n) 는 동기/하트비트 워드 (1116) 에 대응하는 고유한 패턴의 트랜지션 수들 (1124) 을 인식하도록 구성될 수도 있다.
동작시, 상태 다이어그램 (1300) 에 따라 제어되는 상태 머신은 하트비트 클록 (1000) 으로부터 생성된 수신 클록 (1126) 에 의해 클록킹될 수도 있다. 각각의 상태 트랜지션은 하트비트 클록 (1000) 에서의 클록 펄스에 대응할 수도 있다. 상태 머신은 하드웨어 리셋 (1302) 에 의해 초기화될 수도 있지만, 동기화 프로세스로의 진입이 마스터 디바이스 (220) 에 의해 개시된 웨이크업 (1304) 에 의해 개시될 수도 있다. 상태 머신은 초기에, 유휴 상태 (1306) 일 수도 있는 제 1 상태에 있을 수도 있다. 유휴 상태 (1306) 에서, 상태 머신은 직렬 버스 (230) 로부터 디코딩된 트랜지션 수들을 모니터링할 수도 있다. 상태 머신은 직렬 버스 (230) 로부터 수신된 트랜지션 수들의 시퀀스에서 반복되는 트랜지션 수 (1136) 중 하나의 존재를 검출하도록 구성될 수도 있다. 도 11 에 도시된 예에서, 상태 머신은 제 2 상태 (1308) 로 진행할 수도 있고, 심볼 카운터 (S) 를 1 의 초기 값으로 세팅한다. 상태 머신은 미리 정의된 수의 반복된 트랜지션 수들 (1136) 이 연속하여 수신될 때까지, 또는 반복된 트랜지션 수 (1136) 가 아닌 트랜지션 수가 수신된다면, 제 2 상태 (1308) 를 유지한다. 상이한 트랜지션 수가 수신된다면, 상태 머신은 유휴 상태 (1306) 로 리턴할 수도 있다. 미리 정의된 수의 반복되는 트랜지션 수들 (1136) 이 연속하여 수신되었다면, 상태 머신은 직렬 버스 (230) 가 동기/하트비트 워드 (1116) 를 운반 중일 수도 있는 것을 결정할 수도 있고, 상태 머신은 나머지 수의 연속하여 수신된 반복되는 트랜지션 수들 (1136) 을 대기하기 위해 제 3 상태 (1310) 로 진행할 수도 있다. 상이한 트랜지션 수가 수신된다면, 상태 머신은 유휴 상태 (1306) 로 리턴할 수도 있다. 나머지 수의 반복되는 트랜지션 수들 (1136) 이 연속하여 수신된다면, 상태 머신은 다음의 수신된 트랜지션 수가 동기화 트랜지션 수들 (1124) 에서의 최종 트랜지션 수 (1138) (여기서, '0') 에 대응하는지 여부를 결정할 수도 있다 (1312). 상태 머신이 그러한 대응을 결정한다면, 상태 머신은 동기화된 동작 모드에서 유휴 상태 (1306) 로 리턴하기 전에 동기화 상태 (1312) 에 진입할 수도 있다. 그렇지 않으면, 상태 머신은 동기화되지 않은 동작 모드에서 유휴 상태 (1306) 로 리턴할 수도 있다.
CCIe 동기/하트비트 워드 (1116) 는 심볼들 및/또는 트랜지션들의 고유한 시퀀스를 제공하기 위해 선택될 수도 있고, 그 시퀀스는 합법적인 CCIe 워드들에서 발생하지 않는다. 일부 예시들에서, 심볼들 및/또는 트랜지션들의 고유한 시퀀스는, 송신된 심볼들의 2 개의 상이한 시퀀스들의 부분들이 심볼들 및/또는 트랜지션들의 고유한 시퀀스를 모방하기 위해 연속하여 결합될 경우에, 발생할 수도 있다. 도 14 는 CCIe 동기/하트비트 워드 (1116) 와 연관된 트랜지션들 (1124) 의 고유한 시퀀스를 모방할 수도 있는 송신들 (1400) 의 조합의 일 예를 도시한다. 이러한 예에서, 하트비트 클록 (1000) 은 3진수 ('2222_2222_2220') (1114) 로서 표현되는 트랜지션 수들 (1124) 의 시퀀스로 맵핑하는 CCIe 제어 워드 (1116) 로부터 생성될 수도 있다. 3진수 (1114) 는 제 1 CCIe 워드 (1402) 를 뒤따르는 더미 심볼 (1408) 및 시작 시퀀스 (1410) 에 의해 분리되는 한 쌍의 순차적인 합법의 CCIe 워드들 (1402 및 1404) 의 송신에 의해 모방될 수도 있다. 심볼들의 이러한 조합은 상태 머신이 CCIe 동기/하트비트 워드 (1116) 가 수신되는 것을 부정확하게 결정하게 할 수도 있다. 특히, 제 2 CCIe 워드 (1404) 의 송신 동안의 포인트 (1406) 에서, 상태 다이어그램 (1300) 을 실행중인 상태 머신은 동기화가 달성되지 않고 동기화된 동작 모드에 부정확하게 진입할 수도 있다.
도 15 는 도 11 의 예에 도시된 것과 같이, 트랜지션들 (1124) 의 고유한 시퀀스를 모방할 수도 있는 송신들 (1400) 의 조합에 대응하지 않고, CCIe 동기/하트비트 워드 (1116) 를 검출하는 방법을 예시하는 상태 다이어그램 (1500) 이다. 도 15 의 상태 다이어그램 (1500) 과 도 13 의 상태 다이어그램 (1300) 간의 차이들은 NEEDSYNC 플래그의 사용을 포함한다. 예를 들어, 상태 다이어그램 (1500) 에 따라 동작되는 상태 머신은 "NEEDSYNC" 플래그가 세팅되지 않으면 (조건 (1502) 을 참조), 유휴 상태 (1506) 를 유지할 수도 있다. NEEDSYNC 플래그는 하드웨어 리셋 (1502) 이후에 또는 에러가 수신된 워드에서 검출된 이후에 세팅될 수도 있다. 에러는 프로토콜 에러에 의해 또는 다른 동기 불일치 (out-of-synchronization) 조건에 의해 야기될 수도 있고, 이는 무효한 시작 시퀀스들, 실패된 패리티 체크들, 에러 검출 상수 체크들 (error detection constant checks), 리던던시 체크들, 및/또는 무효한 어드레스 또는 커맨드 필드 값을 통해 검출될 수도 있다.
본 개시물의 하나 이상의 양태들에서, 슬레이브 디바이스들 (202, 222a-222n) 중 하나 이상을 동기화하기 위해 사용될 수 있는 하트비트 신호들을 포함하는 하트비트 신호 (1000) 는 CCIe 버스 (230) 에서 송신된 CCIe 프레임들 (700; 도 7 을 참조) 사이에서만 전송될 수도 있다. 특정 양태들에 따르면, CCIe 프레임 (700) 은 슬레이브 디바이스 (202, 222a-222n) 를 식별하는 슬레이브 ID (SID) 워드 (710) 로 시작한다. CCIe 프레임 (700) 은 판독 또는 기록을 위해 하나 이상의 데이터 워드들 (714a, 714b, ... 714n) 을 포함할 수도 있다. 프레임 경계들은 SID (710) 를 선행하는 시작부 (716) 및 최종 데이터 워드 (714a, 714b, ... 714n) 의 단부로서 정의될 수도 있다. 예를 들어, 동기화 또는 하트비트 심볼들 (1116) 은 최종 데이터 판독/기록 데이터 워드 (714a, 714b,714n) 이후에 및 다음 SID 워드 (710) 이전에 송신될 수도 있다. 슬레이브 (202, 222a-222n) 는 슬레이브 (202, 222a-222n) 가 동기화를 손실한 후에 다음 프레임 경계를 발견하기 위해, 동기화시의 동기화 정보 또는 하트비트 심볼들을 사용할 수 있다.
도 16 은 본원에 개시된 하나 이상의 기능들을 수행하도록 구성될 수도 있는 프로세싱 회로 (1602) 를 채용하는 장치에 대한 하드웨어 구현의 간략화된 예를 도시하는 개념 다이어그램 (1600) 이다. 예를 들어, 프로세싱 회로는 도 1 의 프로세싱 회로 (102), 도 2 의 디바이스 (202) 또는 디바이스 (230) 중 적어도 일부, 등등으로서 배치될 수도 있다. 본 개시의 다양한 양태들에 따라, 본원에 개시된 것과 같은 일 엘리먼트, 또는 일 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합은 프로세싱 회로 (1602) 를 사용하여 구현될 수도 있다. 프로세싱 회로 (1602) 는 하드웨어 및 소프트웨어 모듈들의 임의의 조합에 의해 제어되는 하나 이상의 프로세서들 (1604) 을 포함할 수도 있다. 프로세서들 (1604) 의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSP들), 필드 프로그래밍가능 게이트 어레이들 (FPGA들), 프로그래밍가능 로직 디바이스들 (PLD들), 상태 머신들, 게이트 로직, 별개의 하드웨어 회로들, 및 본 개시물 전반에 걸쳐서 설명되는 여러 기능을 수행하도록 구성된 다른 적합한 하드웨어를 포함한다. 하나 이상의 프로세서들 (1604) 은 특정 기능들을 수행하고, 소프트웨어 모듈들 (1616) 중 하나에 의해 구성되거나, 증강되거나, 제어될 수도 있는 특수화된 프로세서들을 포함할 수도 있다. 하나 이상의 프로세서들 (1604) 은 초기화동안 로딩되는 소프트웨어 모듈들 (1616) 의 조합을 통해 구성되고, 동작 동안 하나 이상의 소프트웨어 모듈들 (1616) 을 로딩 또는 언로딩함으로써 추가로 구성될 수도 있다.
도시된 예에서, 프로세싱 회로 (1602) 는 일반적으로 버스 (1610) 로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (1610) 는 프로세싱 회로 (1602) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1610) 는 하나 이상의 프로세서들 (1604) 및 스토리지 (1606) 를 포함하는 다양한 회로들을 함께 링크시킨다. 스토리지 (1606) 는 메모리 디바이스들 및 대용량 스토리지 디바이스들을 포함할 수도 있고, 본원에서 컴퓨터 판독가능 매체 및/또는 프로세서 판독가능 매체로서 지칭될 수도 있다. 버스 (1610) 는 또한 타이밍 소스들, 타이머들, 주변장치들, 전압 레귤레이터들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다. 버스 인터페이스 (1608) 는 버스 (1610) 와 하나 이상의 트랜시버들 (1612) 간에 인터페이스를 제공할 수도 있다. 트랜시버 (1612) 는 프로세싱 회로에 의해 지원되는 각각의 네트우 워킹 기술을 위해 제공될 수도 있다. 일부 예시들에서, 다수의 네트워킹 기술들은 트랜시버 (1612) 에서 발견된 회로 또는 프로세싱 모듈들 중 일부 또는 전부를 공유할 수도 있다. 각각의 트랜시버 (1612) 는 송신 매체를 통해서 여러 다른 장치와 통신하는 수단을 제공한다. 장치들의 특성에 의존하여, 사용자 인터페이스 (1618) (예컨대, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있고, 직접 또는 버스 인터페이스 (1608) 를 통해 버스 (1610) 에 통신가능하게 커플링될 수도 있다.
프로세서 (1604) 는 버스 (1610) 를 관리하는 것 및 스토리지 (1606) 를 포함할 수도 있는 컴퓨터 판독가능 매체에 저장된 소프트웨어의 실행을 포함할 수도 있는 일반적인 프로세싱을 담당할 수도 있다. 이와 관련하여, 프로세서 (1604) 를 포함하는 프로세싱 회로 (1602) 가 본원에 개시된 방법들, 기능들 및 기술들 중 임의의 것을 구현하는데 사용될 수도 있다. 스토리지 (1606) 는 소프트웨어를 실행중일 경우, 프로세서 (1604) 에 의해 조종되는 데이터를 저장하기 위해 사용될 수도 있고, 소프트웨어는 본원에 개시된 방법들 중 임의의 방법을 구현하도록 구성될 수도 있다.
프로세싱 회로 (1602) 에서의 하나 이상의 프로세서들 (1604) 은 소프트웨어를 실행할 수도 있다. 소프트웨어는 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션 언어, 또는 이외로 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능물들 (executables), 실행 쓰레드들, 프로시저들, 함수들, 알고리즘들 등을 의미하는 것으로 넓게 해석되어야 할 것이다. 소프트웨어는 스토리지 (1606) 에 또는 외부 컴퓨터 판독가능 매체에 컴퓨터 판독가능한 형태로 상주할 수도 있다. 외부 컴퓨터 판독가능 매체 및/또는 스토리지 (1606) 는 비-일시적인 컴퓨터 판독가능 매체를 포함할 수도 있다. 비-일시적인 컴퓨터 판독가능 매체는, 예로서, 자기 저장 디바이스 (예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립), 광학 디스크 (예를 들어, 컴팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD)), 스마트 카드, 플래시 메모리 디바이스 (예를 들어, "플래시 드라이버", 카드, 스틱, 또는 키 드라이브), 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 프로그램가능 ROM (PROM), 소거가능 PROM (EPROM), 전기적으로 소거가능 PROM (EEPROM), 레지스터, 착탈가능 디스크, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적절한 매체를 포함한다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1606) 는 또한, 예를 들어 반송파, 송신선, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적절한 매체를 포함할 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1606) 는 프로세싱 회로 (1602) 에, 프로세서 (1604) 에, 프로세싱 회로 (1602) 외부에 상주할 수도 있거나, 또는 프로세싱 회로 (1602) 를 포함하는 다중의 엔터티들에 걸쳐 분산될 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (1606) 는 컴퓨터 프로그램 제품에서 구현될 수도 있다. 예로서, 컴퓨터 프로그램 제품은 패키징 재료들에 컴퓨터 판독가능 매체를 포함할 수도 있다. 전체 시스템에 부과된 특정 애플리케이션 및 전체 시스템 제약들에 의존하여 본 개시물 전반에서 제시된 기술된 기능을 최적으로 구현하는 방법을, 당업자는 인식할 것이다.
스토리지 (1606) 는 본원에서 소프트웨어 모듈들 (1616) 로서 지칭될 수도 있는 로딩가능한 코드 세그먼트들, 모듈들, 애플리케이션들, 프로그램들, 등등에서 보유되고 및/또는 조직되는 소프트웨어를 보유할 수도 있다. 소프트웨어 모듈들 (1616) 의 각각은, 프로세싱 회로 (1602) 상에 설치되거나 로딩되고 하나 이상의 프로세서들 (1604) 에 의해 실행될 경우, 하나 이상의 프로세서들 (1604) 의 동작을 제어하는 런타임 이미지 (1614) 에 기여하는 명령들 및 데이터를 포함할 수도 있다. 실행될 경우, 특정 명령들은 프로세싱 회로 (1602) 가 본원에서 설명된 특정 방법들, 알고리즘들 및 프로세스들에 따라 기능들을 수행하게 할 수도 있다.
소프트웨어 모듈들 (1616) 의 일부는 프로세싱 회로 (1602) 의 초기화 동안 로딩될 수도 있고, 이들 소프트웨어 모듈들 (1616) 은 본원에 개시된 다양한 기능들의 수행을 가능하게 하도록 프로세싱 회로 (1602) 를 구성할 수도 있다. 예를 들어, 일부 소프트웨어 모듈들 (1616) 은 프로세서 (1604) 의 내부 디바이스들 및/또는 로직 회로들 (1622) 을 구성할 수도 있고, 트랜시버 (1612), 버스 인터페이스 (1608), 사용자 인터페이스 (1618), 타이머들, 수학적 코프로세서들 (mathematical coprocessors), 등등과 같은 외부 디바이스들로의 액세스를 관리할 수도 있다. 소프트웨어 모듈들 (1616) 은 인터럽트 핸들러들 및 디바이스 드라이버들과 상호작용하고, 프로세싱 회로 (1602) 에 의해 제공된 다양한 리소스들로의 액세스를 제어하는 제어 프로그램 및/또는 오퍼레이팅 시스템을 포함할 수도 있다. 리소스들은 메모리, 프로세싱 시간, 트랜시버 (1612) 로의 액세스, 사용자 인터페이스 (1618), 등등을 포함할 수도 있다.
프로세싱 회로 (1602) 의 하나 이상의 프로세서들 (1604) 은 다기능적일 수도 있고, 따라서 소프트웨어 모듈들 (1616) 의 일부는 상이한 기능들 또는 동일한 기능의 상이한 경우들을 수행하도록 로딩되고 구성된다. 하나 이상의 프로세서들 (1604) 은 추가로, 예컨대 사용자 인터페이스 (1618), 트랜시버 (1612) 및 디바이스 드라이버들로부터의 입력들에 응답하여 개시된 백그라운드 작업들을 관리하도록 적응될 수도 있다. 다수의 기능들의 수행을 지원하기 위해, 하나 이상의 프로세서들 (1604) 은 멀티태스킹 환경을 제공하도록 구성될 수도 있고, 따라서 복수의 기능들의 각각은 필요하거나 요구되는 바에 따라 하나 이상의 프로세서들 (1604) 에 의해 서비스되는 작업들의 세트로서 구현된다. 일 예에서, 멀티태스킹 환경은 상이한 작업들 사이에서 프로세서 (1604) 의 제어를 패스하는 시간 공유 프로그램 (1620) 을 사용하여 구현될 수도 있고, 따라서 각각의 작업은 임의의 중요한 동작들의 완료시 및/또는 인터럽트와 같은 입력에 응답하여, 하나 이상의 프로세서들 (1604) 의 제어를 시간 공유 프로그램 (1620) 으로 리턴시킨다. 작업이 하나 이상의 프로세서들 (1604) 의 제어를 가질 경우, 프로세싱 회로는 제어 작업과 연관된 기능에 의해 어드레싱되는 목적들을 위해 효율적으로 특수화된다. 시간 공유 프로그램 (1620) 은 오퍼레이팅 시스템, 라운드-로빈 기반의 제어를 전송하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들 (1604) 의 제어를 할당하는 기능, 및/또는 하나 이상의 프로세서들 (1604) 의 제어를 핸들링 기능에 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동된 메인 루프를 포함할 수도 있다.
도 17 은 데이터 통신들을 위한 방법을 예시하는 플로우차트 (1700) 를 포함한다. 그 방법은 예컨대, CCIe 마스터 디바이스 (220) 에 의해 수행될 수도 있다. 단계 (1702) 에서, 제 1 복수의 워드들은 제 1 동작 모드 동안 CCIe (230) 버스에서 제 1 레이트로 송신된다. 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함할 수도 있다.
단계 (1704) 에서, 미리 정의된 제어 워드는 제 2 동작 모드 동안 CCIe 버스 (230) 에서 제 2 레이트로 반복하여 송신될 수도 있다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. 미리 정의된 제어 워드는 단일 펄스로 하여금, CCIe 버스 (230) 에서 송신된 각각의 미리 정의된 제어 워드에 대하여 CCIe 버스 (230) 의 제 1 와이어에서 송신되게 할 수도 있다. 제 2 레이트는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에서 심볼들의 그룹들 간에 지연들을 도입함으로써 획득될 수도 있다. 지연들은 CCIe 버스 (230) 의 양자의 와이어들이 각 지연의 지속시간 동안 구동되지 않도록, 심볼들의 그룹들 간에 도입될 수도 있다.
단계 (1706) 에서, 제 2 복수의 워드들은 제 2 동작 모드의 종료시, CCIe 버스 (230) 에서 제 1 레이트로 송신될 수도 있다. CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신될 수도 있다. 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다. 수신기는 2 이상의 심볼들이 CCIe 버스 (230) 에서 송신될 경우, CCIe 버스 (230) 의 시그널링 상태에서의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
본 개시물의 일 양태에서, 미리 정의된 제어 워드는 CCIe 버스 (230) 의 시그널링 상태에서 동기화 패턴을 생성한다. 미리 정의된 제어 워드는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 심볼들의 그룹들에서 송신함으로써 송신될 수도 있다. 심볼들의 연속하는 그룹들의 각 쌍은 지연에 의해 분리될 수도 있다. 심볼들의 각 그룹은 펄스로 하여금, CCIe 버스 (230) 의 제 1 와이어에서 송신되게 할 수도 있고, CCIe 버스 (230) 의 제 2 와이어의 시그널링 상태로 하여금, 그 펄스가 제 1 와이어에서 송신되는 동안 변경되지 않고 유지되게 할 수도 있다.
본 개시물의 일 양태에서, 미리 정의된 제어 워드는 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 3 개 심볼들의 그룹들로 분할함으로써 송신될 수도 있다. 3 개 심볼들의 각 그룹에 대하여, 3 개 심볼들의 그룹은 제 1 심볼 송신 레이트로 CCIe 버스 (230) 에서 송신될 수도 있고, 3 개 심볼들의 다음 그룹에서의 제 1 심볼의 송신은 지연될 수도 있다. 제 1 복수의 워드들에 대응하는 심볼들의 시퀀스들은 제 1 심볼 송신 레이트로 송신될 수도 있다.
본 개시물의 일 양태에서, 심볼들의 시퀀스에서 각각의 심볼은 그 심볼이 CCIe 버스 (230) 에서 송신되는 동안 CCIe 버스 (230) 의 적어도 2 개의 와이어들의 시그널링 상태를 결정한다.
도 18 은 프로세싱 회로 (1802) 를 채용하는 장치 (1800) 에 대한 하드웨어 구현의 일 예를 예시하는 개념 다이어그램이다. 이 예에서, 프로세싱 회로 (1802) 는 일반적으로 버스 (1816) 로 표현되는, 버스 아키텍처로 구현될 수도 있다. 버스 (1816) 는 프로세싱 회로 (1802) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (1816) 는 일반적으로 프로세서 (1812) 로 표현되는 하나 이상의 프로세서들, 커넥터들 또는 와이어들 (1824) 을 통해 통신하도록 구성가능한 라인 인터페이스 회로들 (1820) 및 일반적으로 프로세서 판독가능 저장 매체 (1814) 로 표현되는 컴퓨터 판독가능 매체를 포함하는 다양한 회로들을 함께 링크시킨다. 버스 (1816) 는 또한 타이밍 소스들, 타이머들, 주변장치들, 전압 레귤레이터들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다. 버스 인터페이스 (1818) 는 버스 (1816) 간에 인터페이스를 제공한다. (도시되지 않은) 하나 이상의 트랜시버들은 송신 매체를 통해서 여러 다른 장치와 통신하는 수단을 제공할 수도 있다. 장치들의 특성에 의존하여, 사용자 인터페이스 (1822) (예컨대, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있다. 하나 이상의 클록 생성 회로들 또는 모듈들 (1824) 은 프로세싱 회로 (1802) 내에서 제공되거나 프로세싱 회로 (1802) 및/또는 하나 이상의 프로세서들 (1812) 에 의해 제어될 수도 있다. 일 예에서, 클록 생성 회로들 또는 모듈들 (1824) 은 하나 이상의 수정 발진기들, 하나 이상의 위상 고정 루프 디바이스들, 및/또는 하나 이상의 구성가능한 클록 트리들을 포함할 수도 있다.
프로세서 (1812) 는 버스 (1816) 의 관리와, 프로세서 판독가능 저장 매체 (1814) 상에 저장된 소프트웨어의 실행을 포함하는 일반적인 프로세싱을 담당한다. 소프트웨어는, 프로세서 (1812) 에 의해 실행될 경우, 프로세싱 회로 (1802) 로 하여금 임의의 특정의 장치에 대해 위에서 설명한 여러 기능들을 수행하게 한다. 프로세서 판독가능 저장 매체 (1814) 는 소프트웨어를 실행할 경우 프로세서 (1812) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있다.
일 구성에서, 프로세싱 회로는 현재 동작 모드에 기초하여 클록 생성을 관리하도록 구성되는 모듈 및/또는 회로 (1804), 직렬 버스 (1824) 를 사용하여 정보를 송신 및 수신하도록 구성된 하나 이상의 모듈들 및/또는 회로들 (1806), 및 장치가 하이버네이션 모드에 있는 동안 수행되는 기능들 및 작업들을 관리하도록 구성되는 모듈 및/또는 회로 (1808) 를 포함할 수도 있다. 일 예에서, 장치는 제 1 동작 모드 동안 직렬 버스 (1824) 에서 제 1 레이트로 제 1 복수의 워드들을 송신하고, 제 2 동작 모드 동안 직렬 버스 (1824) 에서 제 2 레이트로 미리 정의된 제어 워드를 반복하여 송신하고, 제 2 동작 모드의 종료 시 직렬 버스 (1824) 에서 제 1 레이트로 제 2 복수의 워드들을 송신할 수도 있다. 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함할 수도 있다. 제 2 레이트는 제 1 레이트 미만일 수도 있다. 직렬 버스 (1824) 에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신된다. 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다. 수신기는 2 이상의 심볼들이 직렬 버스 (1824) 에서 송신될 경우, 직렬 버스 (1824) 의 시그널링 상태에서의 트랜지션들로부터 수신 클록을 추출하도록 구성될 수도 있다.
도 19 는 데이터 통신들을 위한 방법을 예시하는 플로우차트 (1900) 를 포함한다. 그 방법은 예컨대, CCIe 슬레이브 디바이스 (202) 에 의해 수행될 수도 있다. 단계 (1902) 에서, 송신 클록은 디바이스 (202) 가 송신 동작 모드에 있는 동안 생성된다. 송신 클록은 CCIe 버스 (230) 의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용될 수도 있다.
단계 (1904) 에서, 수신 클록은 다른 디바이스가 CCIe 버스 (230) 에서 정보를 송신하는 동안 CCIe 버스 (230) 의 시그널링 상태의 트랜지션들로부터 추출될 수도 있다.
단계 (1906) 에서, 적어도 하나의 클록 신호는 하이버네이트 동작 모드 동안 억제되거나, 종료되거나, 연기되거나, 또는 중단될 수도 있다.
단계 (1908) 에서, 수신 클록은 하이버네이트 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하는데 사용될 수도 있다. CCIe 버스 (230) 에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함할 수도 있다.
본 개시물의 일 양태에서, 송신 클록은 슬레이브 디바이스가 CCIe 버스 (230) 에서 심볼들을 송신하지 않을 때, 억제될 수도 있다. 수신 클록은 데이터 또는 제어 정보가 CCIe 버스 (230) 의 2 개의 노드들 간에 송신될 때보다, CCIe 버스 (230) 가 유휴 동작 모드에 있을 때 더 긴 주기를 가질 수도 있다.
본 개시물의 일 양태에서, 수신 클록을 추출하는 것은 CCIe 버스 (230) 가 유휴 동작 모드에 있을 때 CCIe 버스 (230) 에서 송신된 심볼들로부터 하트비트 클록을 추출하는 것을 포함한다. 하트비트 클록은 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스로부터 추출될 수도 있다. 하트비트 클록은 데이터 또는 제어 정보가 CCIe 버스 (230) 의 2 개의 노드들 간에 송신될 때, CCIe 버스 (230) 로부터 추출된 수신 클록보다 더 낮은 주파수를 가질 수도 있다.
본 개시물의 일 양태에서, 동기화 패턴은 CCIe 버스 (230) 의 시그널링 상태의 트랜지션들에서 결정될 수도 있다. 동기화 패턴은 CCIe 버스 (230) 가 유휴 동작 모드에 있을 때 CCIe 버스 (230) 에서 송신된 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에 의해 야기될 수도 있다.
도 20 은 프로세싱 회로 (2002) 를 채용하는 장치 (2000) 에 대한 하드웨어 구현의 일 예를 예시하는 개념 다이어그램이다. 이 예에서, 프로세싱 회로 (2002) 는 일반적으로 버스 (2016) 로 표현되는, 버스 아키텍처로 구현될 수도 있다. 버스 (2016) 는 프로세싱 회로 (2002) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브리지들을 포함할 수도 있다. 버스 (2016) 는 일반적으로 프로세서 (2012) 로 표현되는 하나 이상의 프로세서들, 커넥터들 또는 와이어들 (2024) 을 통해 통신하도록 구성가능한 라인 인터페이스 회로들 (2020), 및 일반적으로 프로세서 판독가능 저장 매체 (2014) 로 표현되는 컴퓨터 판독가능 매체를 포함하는 다양한 회로들을 함께 링크시킨다. 버스 (2016) 는 또한 타이밍 소스들, 타이머들, 주변장치들, 전압 레귤레이터들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다. 버스 인터페이스 (2018) 는 버스 (2016) 간에 인터페이스를 제공한다. (도시되지 않은) 하나 이상의 트랜시버들은 송신 매체를 통해서 여러 다른 장치와 통신하는 수단을 제공할 수도 있다. 장치들의 특성에 의존하여, 사용자 인터페이스 (2022) (예컨대, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있다. 하나 이상의 클록 생성 회로들 또는 모듈들 (2024) 은 프로세싱 회로 (2002) 내에서 제공되거나 프로세싱 회로 (2002) 및/또는 하나 이상의 프로세서들 (2012) 에 의해 제어될 수도 있다. 일 예에서, 클록 생성 회로들 또는 모듈들 (2024) 은 하나 이상의 수정 발진기들, 하나 이상의 위상 고정 루프 디바이스들, 및/또는 하나 이상의 구성가능한 클록 트리들을 포함할 수도 있다.
프로세서 (2012) 는 버스 (2016) 의 관리와, 프로세서 판독가능 저장 매체 (2014) 상에 저장된 소프트웨어의 실행을 포함하는 일반적인 프로세싱을 담당한다. 소프트웨어는, 프로세서 (2012) 에 의해 실행될 경우, 프로세싱 회로 (2002) 로 하여금 임의의 특정의 장치에 대해 위에서 설명한 여러 기능들을 수행하게 한다. 프로세서 판독가능 저장 매체 (2014) 는 소프트웨어를 실행할 경우 프로세서 (2012) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있다.
일 구성에서, 프로세싱 회로는 장치가 CCIe 버스 (230) 를 포함할 수도 있는 와이어들 (2024) 을 통해 송신중일 때 송신 클록을 생성하도록 구성되는 모듈 및/또는 회로 (2004), 와이어들 (2024) 상의 트랜지션들에 기초하여 하나 이상의 수신 클록들을 추출하도록 구성되는 모듈들 및/또는 회로 (2006), 및 장치가 유휴의 휴면의 동작 모드에 있을 경우 하이버네이션 동작 모드를 관리하도록 구성된 모듈 및/또는 회로 (2008) 를 포함할 수도 있다. 일 예에서, 장치는 송신 동작 모드에 있는 동안 송신 클록을 생성하고, 다른 디바이스가 와이어들 (2024) 에서 정보를 송신중인 동안 와이어들 (2024) 의 시그널링 상태에서의 트랜지션들로부터 수신 클록을 추출하고, 하이버네이트 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하고, 그리고 하이버네이트 동작 모드 동안 슬레이브 디바이스의 하나 이상의 동작들을 제어하기 위해 수신 클록을 사용하도록 구성될 수도 있다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계위는 예시적인 접근법들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세스들에서 단계들의 특정의 순서 또는 계위가 재배열될 수도 있는 것으로 이해된다. 수반하는 방법은 여러 단계들의 현재의 엘리먼트들을 간단한 순서로 청구하며, 제시되는 특정의 순서 또는 계층에 한정시키려고 의도된 것이 아니다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 구체적으로 언급하지 않는 한, 용어 "일부 (some)" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떤 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (30)

  1. 데이터 통신 방법으로서,
    제 1 동작 모드 동안 카메라 제어 인터페이스 확장 (CCIe) 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하는 단계로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 제 1 복수의 워드들을 송신하는 단계;
    제 2 동작 모드 동안 상기 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하는 단계로서, 상기 제 2 레이트는 상기 제 1 레이트 미만인, 상기 미리 정의된 제어 워드를 반복적으로 송신하는 단계; 및
    상기 제 2 동작 모드의 종료시, 상기 CCIe 버스에서 상기 제 1 레이트로 제 2 복수의 워드들을 송신하는 단계를 포함하며,
    상기 CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신되고, 상기 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함하며, 그리고
    수신기는 2 이상의 심볼들이 상기 CCIe 버스에서 송신될 경우, 상기 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하도록 구성되는, 데이터 통신 방법.
  2. 제 1 항에 있어서,
    상기 미리 정의된 제어 워드는 단일 펄스로 하여금, 상기 CCIe 버스에서 송신된 각각의 미리 정의된 제어 워드에 대하여 상기 CCIe 버스의 제 1 와이어에서 송신되게 하는, 데이터 통신 방법.
  3. 제 1 항에 있어서,
    상기 제 2 레이트는 상기 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에서 심볼들의 그룹들 간에 지연들을 도입함으로써 획득되는, 데이터 통신 방법.
  4. 제 3 항에 있어서,
    상기 지연들은 상기 CCIe 버스의 양자의 와이어들이 각 지연 동안 구동되지 않도록, 상기 심볼들의 그룹들 간에 도입되는, 데이터 통신 방법.
  5. 제 1 항에 있어서,
    상기 미리 정의된 제어 워드를 송신하는 단계는 상기 CCIe 버스의 시그널링 상태에서 동기화 패턴을 생성하는, 데이터 통신 방법.
  6. 제 1 항에 있어서,
    상기 미리 정의된 제어 워드를 송신하는 단계는,
    심볼들의 그룹들에서 상기 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 송신하는 단계를 포함하며,
    상기 심볼들의 연속하는 그룹들의 각 쌍은 지연에 의해 분리되는, 데이터 통신 방법.
  7. 제 6 항에 있어서,
    상기 심볼들의 각 그룹은 펄스로 하여금 상기 CCIe 버스의 제 1 와이어에서 송신되게 하고, 상기 CCIe 버스의 제 2 와이어의 시그널링 상태로 하여금 상기 펄스가 상기 제 1 와이어에서 송신되는 동안 변경되지 않고 유지되게 하는, 데이터 통신 방법.
  8. 제 1 항에 있어서,
    상기 미리 정의된 제어 워드를 송신하는 단계는,
    상기 미리 정의된 제어 워드에 대응하는 상기 심볼들의 시퀀스를 3 개 심볼들의 그룹들로 분할하는 단계; 및
    3 개 심볼들의 각 그룹에 대하여,
    제 1 심볼 송신 레이트로 상기 CCIe 버스에서 상기 3 개 심볼들의 그룹을 송신하는 단계; 및
    3 개 심볼들의 다음 그룹에서 제 1 심볼의 송신을 지연시키는 단계를 포함하는, 데이터 통신 방법.
  9. 제 8 항에 있어서,
    상기 제 1 복수의 워드들을 송신하는 단계는 상기 제 1 복수의 워드들에 대응하는 심볼들의 시퀀스들을 상기 제 1 심볼 송신 레이트로 송신하는 단계를 포함하는, 데이터 통신 방법.
  10. 제 1 항에 있어서,
    상기 심볼들의 시퀀스에서 각각의 심볼은, 상기 심볼이 상기 CCIe 버스에서 송신되는 동안 상기 CCIe 버스의 적어도 2 개의 와이어들의 시그널링 상태를 결정하는, 데이터 통신 방법.
  11. 데이터 통신 방법으로서,
    송신 동작 모드에 있는 동안 송신 클록을 생성하는 단계로서, 상기 송신 클록은 카메라 제어 인터페이스 확장 (CCIe) 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용되는, 상기 송신 클록을 생성하는 단계;
    다른 디바이스가 상기 CCIe 버스에서 정보를 송신중인 동안 상기 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하는 단계;
    하이버네이트 (hibernate) 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하는 단계; 및
    상기 하이버네이트 동작 모드 동안 하나 이상의 동작들을 제어하기 위해 상기 수신 클록을 사용하는 단계를 포함하며,
    상기 CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함하는, 데이터 통신 방법.
  12. 제 11 항에 있어서,
    상기 CCIe 버스에서 심볼들을 송신중이지 않을 경우, 상기 송신 클록을 생성하는 것을 억제하는 단계를 더 포함하는, 데이터 통신 방법.
  13. 제 11 항에 있어서,
    상기 수신 클록은 데이터 또는 제어 정보가 상기 CCIe 버스의 2 개의 노드들 간에 송신될 경우보다, 상기 CCIe 버스가 유휴 동작 모드에 있는 경우에 더 긴 주기를 가지는, 데이터 통신 방법.
  14. 제 11 항에 있어서,
    상기 수신 클록을 추출하는 단계는,
    상기 CCIe 버스가 유휴 동작 모드에 있는 경우에 상기 CCIe 버스에서 송신된 심볼들로부터 하트비트 클록을 추출하는 단계를 포함하며,
    상기 하트비트 클록은 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스로부터 추출되고, 그리고
    상기 하트비트 클록은 데이터 또는 제어 정보가 상기 CCIe 버스의 2 개의 노드들 간에 송신될 경우, 상기 CCIe 버스로부터 추출된 수신 클록보다 더 낮은 주파수를 가지는, 데이터 통신 방법.
  15. 제 11 항에 있어서,
    상기 CCIe 버스의 시그널링 상태의 트랜지션들에서 동기화 패턴을 결정하는 단계를 더 포함하며,
    상기 동기화 패턴은 상기 CCIe 버스가 유휴 동작 모드에 있는 경우, 상기 CCIe 버스에서 송신된 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에 의해 생성되는, 데이터 통신 방법.
  16. 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치로서,
    프로세싱 회로를 포함하며,
    상기 프로세싱 회로는,
    송신 동작 모드에 있는 동안 송신 클록을 생성하는 것으로서, 상기 송신 클록은 카메라 제어 인터페이스 확장 (CCIe) 버스의 한 쌍의 커넥터들에서 송신될 심볼들의 시퀀스에서 데이터 또는 제어 정보를 인코딩하는데 사용되는, 상기 송신 클록을 생성하고;
    다른 디바이스가 상기 CCIe 버스에서 정보를 송신중인 동안 상기 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하고;
    하이버네이트 (hibernate) 동작 모드 동안 적어도 하나의 클록 신호를 생성하는 것을 억제하며; 그리고
    상기 하이버네이트 동작 모드 동안 하나 이상의 동작들을 제어하기 위해 상기 수신 클록을 사용하도록
    구성되며,
    상기 CCIe 버스에서 송신된 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함하는, 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치.
  17. 제 16 항에 있어서,
    상기 프로세싱 회로는,
    상기 CCIe 버스에서 심볼들을 송신중이지 않을 경우, 상기 송신 클록을 생성하는 것을 억제하도록
    구성되는, 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치.
  18. 제 16 항에 있어서,
    상기 수신 클록은 데이터 또는 제어 정보가 상기 CCIe 버스의 2 개의 노드들 간에 송신될 경우보다, 상기 CCIe 버스가 유휴 동작 모드에 있는 경우에 더 긴 주기를 가지는, 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치.
  19. 제 16 항에 있어서,
    상기 프로세싱 회로는,
    상기 CCIe 버스가 유휴 동작 모드에 있는 경우에 상기 CCIe 버스에서 송신된 심볼들로부터 하트비트 클록을 추출하도록
    구성되며,
    상기 하트비트 클록은 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스로부터 추출되고, 그리고
    상기 하트비트 클록은 데이터 또는 제어 정보가 상기 CCIe 버스의 2 개의 노드들 간에 송신될 경우, 상기 CCIe 버스로부터 추출된 수신 클록보다 더 낮은 주파수를 가지는, 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치.
  20. 제 16 항에 있어서,
    상기 프로세싱 회로는,
    상기 CCIe 버스의 시그널링 상태의 트랜지션들에서 동기화 패턴을 결정하도록
    구성되며,
    상기 동기화 패턴은 상기 CCIe 버스가 유휴 동작 모드에 있는 경우, 상기 CCIe 버스에서 송신된 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에 의해 생성되는, 카메라 제어 인터페이스 버스에서 슬레이브 디바이스로서 동작하도록 구성가능한 장치.
  21. 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치로서,
    프로세싱 회로를 포함하며,
    상기 프로세싱 회로는,
    제 1 동작 모드 동안 카메라 제어 인터페이스 확장 (CCIe) 버스에서 제 1 레이트로 제 1 복수의 워드들을 송신하는 것으로서, 상기 제 1 복수의 워드들은 데이터 또는 제어 정보를 포함하는, 상기 제 1 복수의 워드들을 송신하고;
    제 2 동작 모드 동안 상기 CCIe 버스에서 제 2 레이트로 미리 정의된 제어 워드를 반복적으로 송신하는 것으로서, 상기 제 2 레이트는 상기 제 1 레이트 미만인, 상기 미리 정의된 제어 워드를 반복적으로 송신하며; 그리고
    상기 제 2 동작 모드의 종료시, 상기 CCIe 버스에서 상기 제 1 레이트로 제 2 복수의 워드들을 송신하도록
    구성되며,
    상기 CCIe 버스에서 송신되는 각각의 워드는 심볼들의 시퀀스에서 송신되고, 상기 심볼들의 시퀀스에서 연속하는 심볼들의 각 쌍은 2 개의 상이한 심볼들을 포함하며, 그리고
    수신기는 2 이상의 심볼들이 상기 CCIe 버스에서 송신될 경우, 상기 CCIe 버스의 시그널링 상태의 트랜지션들로부터 수신 클록을 추출하도록 구성되는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  22. 제 21 항에 있어서,
    상기 미리 정의된 제어 워드는 단일 펄스로 하여금, 상기 CCIe 버스에서 송신된 각각의 미리 정의된 제어 워드에 대하여 상기 CCIe 버스의 제 1 와이어에서 송신되게 하는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  23. 제 21 항에 있어서,
    상기 제 2 레이트는 상기 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스에서 심볼들의 그룹들 간에 지연들을 도입함으로써 획득되는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  24. 제 23 항에 있어서,
    상기 지연들은 상기 CCIe 버스의 양자의 와이어들이 각 지연 동안 구동되지 않도록, 상기 심볼들의 그룹들 간에 도입되는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  25. 제 21 항에 있어서,
    상기 미리 정의된 제어 워드를 송신하는 것은 상기 CCIe 버스의 시그널링 상태에서 동기화 패턴을 생성하는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  26. 제 21 항에 있어서,
    상기 프로세싱 회로는,
    심볼들의 그룹들에서 상기 미리 정의된 제어 워드에 대응하는 심볼들의 시퀀스를 송신함으로써, 상기 미리 정의된 제어 워드를 송신하도록
    구성되며,
    상기 심볼들의 연속하는 그룹들의 각 쌍은 지연에 의해 분리되는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  27. 제 26 항에 있어서,
    상기 심볼들의 각 그룹은 펄스로 하여금 상기 CCIe 버스의 제 1 와이어에서 송신되게 하고, 상기 CCIe 버스의 제 2 와이어의 시그널링 상태로 하여금 상기 펄스가 상기 제 1 와이어에서 송신되는 동안 변경되지 않고 유지되게 하는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  28. 제 21 항에 있어서,
    상기 프로세싱 회로는,
    상기 미리 정의된 제어 워드에 대응하는 상기 심볼들의 시퀀스를 3 개 심볼들의 그룹들로 분할하고; 그리고
    3 개 심볼들의 각 그룹에 대하여,
    제 1 심볼 송신 레이트로 상기 CCIe 버스에서 상기 3 개 심볼들의 그룹을 송신하고; 그리고
    3 개 심볼들의 다음 그룹에서 제 1 심볼의 송신을 지연시키도록
    구성되는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  29. 제 28 항에 있어서,
    상기 제 1 복수의 워드들을 송신하는 것은 상기 제 1 복수의 워드들에 대응하는 심볼들의 시퀀스들을 상기 제 1 심볼 송신 레이트로 송신하는 것을 포함하는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
  30. 제 21 항에 있어서,
    상기 심볼들의 시퀀스에서 각각의 심볼은, 상기 심볼이 상기 CCIe 버스에서 송신되는 동안 상기 CCIe 버스의 적어도 2 개의 와이어들의 시그널링 상태를 결정하는, 카메라 제어 인터페이스 버스에서 마스터 디바이스로서 동작하도록 구성가능한 장치.
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