JP2023089317A - 通信装置及び通信システム - Google Patents

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Abstract

【課題】動作上の不具合を生じさせずにオペレーションのエラー検出を行う。【解決手段】通信装置は、プロトコルに従って通信相手装置と通信する通信部を備え、前記プロトコルは、前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、前記少なくとも一つの第１オペレーションに続いて配置され、前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出するＣＲＣ符号と、を含む第２オペレーションと、を有する。【選択図】図５

Description

本開示は、通信装置及び通信システムに関する。
自動運転を実用化するにあたって、車載用のカメラで撮影された画像データを高速に伝送する技術が必要とされる。車載用のカメラを制御するために、ＣＣＩ（Camera Control Interface）が用いられることが多い（特許文献１参照）。
特開２００２－１７５２６９号公報
しかしながら、ＣＣＩは、モバイル市場向けに開発されたものであり、伝送時のエラー検出機能を備えていない。ＣＣＩで送受されるオペレーション（パケット）にＣＲＣ（Cyclic Redundancy Check）符号を付加したプロトコルを適用することも考えられるが、ＣＣＩで送受される既存のオペレーションとの互換性がなくなる。例えば、ホスト装置がイメージセンサに送信するオペレーションの最後尾にＣＲＣ符号を付加したとすると、イメージセンサは、ＣＲＣ符号をレジスタ書き込みデータと誤認識するおそれがある。この結果、エラー検出を正常に行えないだけでなく、レジスタに誤ったデータが書き込まれて、イメージセンサが誤動作を起こしたり、異常停止するおそれがある。
そこで、本開示は、動作上の不具合を生じさせずにオペレーションのエラー検出を行うことができる通信装置及び通信システムを提供するものである。
上記の課題を解決するために、本開示によれば、プロトコルに従って通信相手装置と通信する通信部を備え、
前記プロトコルは、
前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
前記少なくとも一つの第１オペレーションに続いて配置され、前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有する、通信装置が提供される。
前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一であってもよい。
前記第１オペレーション内の前記第１記憶部に書き込まれるデータの先頭位置は、前記第２オペレーション内の前記プロトコルの数を示す情報の先頭位置と等しく、前記プロトコルの数を示す情報の後に前記ＣＲＣ符号が配置されてもよい。
前記通信相手装置に送信される前記プロトコルの数をカウントするカウンタと、
前記少なくとも一つの前記第１オペレーションに含まれる各情報と、前記第２オペレーション内の前記ＣＲＣ符号より前に配置される各情報とに基づいて、前記ＣＲＣ符号を生成するＣＲＣ符号生成部と、を備える、請求項１乃至３のいずれか一項に記載の通信装置。
前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含んでもよい。
前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、ストップフラグを前記通信相手装置に送信し、かつ前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備えてもよい。
前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備えてもよい。
前記第２オペレーション内の前記プロトコルの数を示す情報を送信した後、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第１エラー処理部と、
前記第２オペレーション内の前記ＣＲＣ符号を送信した後、前記通信相手装置から前記受領通知信号の逆論理の信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第２エラー処理部と、を有してもよい。
前記通信相手装置は、撮像装置であり、
前記プロトコルの前記第１オペレーションは、前記撮像装置を制御するデータを含んでもよい。
本開示によれば、少なくとも一つの第１オペレーション及び第２オペレーションを含むプロトコルに従って通信相手装置と通信する通信部と、
前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
前記通信部で受信された前記プロトコルの数をカウントするカウンタと、
前記通信部で受信された前記プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記第２オペレーションに含まれる前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を備える、通信装置が提供される。
前記第１オペレーションに当該通信装置の識別情報が含まれ、かつ前記第１オペレーションに前記第１記憶部の識別情報が含まれ、かつ前記第１オペレーションに書き込み指示情報が含まれる場合に、前記第１オペレーションに含まれるデータを前記第１記憶部に記憶する制御を行い、かつ前記第２オペレーションに前記第２記憶部の識別情報が含まれる場合に、前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記第１ＣＲＣ符号を前記第２記憶部に記憶する制御を行う書き込み処理部を備えてもよい。
前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部と、
前記プロトコル内の前記第２オペレーションに読み出し指示情報が含まれ、かつ前記第２オペレーションに前記第３記憶部の識別情報が含まれる場合に、前記第３記憶部に記憶された前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを前記通信部を介して送信する制御を行う読み出し処理部と、を備えてもよい。
画像信号を出力する撮像部を備え、
前記通信相手装置は、前記撮像部を制御するとともに、前記画像信号に対する画像処理を行う制御装置であってもよい。
本開示によれば、読み出し要求情報を含むプロトコルに従って通信相手装置と通信する通信部を備え、
前記プロトコルは、
前記通信相手装置の識別情報、書き込み指示情報、前記通信相手装置が有する第１記憶部の識別情報、前記通信相手装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記通信相手装置から送信された情報と、を含む少なくとも一つの第１オペレーションと、
前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置がカウントする前記プロトコルの数を示す情報及び前記通信相手装置が生成する前記プロトコルの誤りを検出するＣＲＣ符号が記憶された第２記憶部の識別情報と、前記通信相手装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第２記憶部から読み出されて前記通信相手装置から送信された情報と、を含む第２オペレーションと、を有する、通信装置が提供される。
前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一であってもよい。
前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含んでもよい。
前記通信相手装置に送信した前記プロトコルの数をカウントするカウンタと、
前記通信相手装置に送信した前記プロトコルのそれぞれに含まれる各情報に基づいてＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記通信相手装置から送信された前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記通信相手装置から送信された前記ＣＲＣ符号と、前記ＣＲＣ符号生成部で生成された前記ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器及び前記第２比較器の少なくとも一方での比較結果が一致しない場合に、エラー処理を行うエラー処理部と、を備えてもよい。
前記エラー処理部は、前記カウンタのカウント値を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報とエラー検出フラグとをゼロクリアするよう前記通信相手装置に指示してもよい。
前記第１オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、前記第１オペレーションに含まれる前記通信相手装置の第１記憶部の識別情報を送信した場合、前記通信相手装置に再スタートフラグを送信後の前記第１オペレーション又は前記第２オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、及び前記第２オペレーション内の前記第２記憶部の識別情報を送信した場合の少なくとも一つにおいて、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記カウンタでカウントする前記プロトコルの数をカウントアップした上で、前記プロトコルの再送処理を行う再送処理部を備えてもよい。
本開示によれば、第１通信装置と、
第２通信装置と、を備え、
前記第１通信装置は、第１プロトコルに従って前記第２通信装置と通信する第１通信部を有し、
前記第１プロトコルは、
前記第２通信装置の識別情報と、前記第２通信装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
前記少なくとも一つの第１オペレーションに続いて配置され、前記第２通信装置の識別情報と、前記第２通信装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有し、
前記第２通信装置は、
前記第１プロトコルに従って前記第１通信装置と通信する第２通信部と、
前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
前記第２通信部で受信された前記第１プロトコルの数をカウントするカウンタと、
前記第２通信部で受信された前記第１プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を有する、通信システムが提供される。
前記第１通信装置は、前記第２通信装置に対して読み出し要求情報を含む第２プロトコルを送信し、
前記第２通信装置は、前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部を有し、
前記第２プロトコルは、
前記第２通信装置の識別情報、書き込み指示情報、前記第２通信装置が有する第１記憶部の識別情報、前記第２通信装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記第２通信装置から送信された情報と、を含む少なくとも一つの第３オペレーションと、
前記第２通信装置の識別情報と、書き込み指示情報と、前記第３記憶部の識別情報と、前記第２通信装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第３記憶部から読み出されて前記第２通信装置から送信された情報と、を含む第４オペレーションと、を有してもよい。
前記第１通信装置との間でシリアル通信を行う第３通信装置と、
前記第２通信装置との間でシリアル通信を行うとともに、前記第３通信装置との間でシリアル通信を行う第４通信装置と、を備え、
前記第３通信装置及び前記第４通信装置は、前記第１プロトコル及び前記第２プロトコルを中継してもよい。
前記第１通信装置及び前記第３通信装置は、Ｉ２Ｃ（Inter-Integrated Circuits）又はＩ３Ｃ（Improved Inter Integrated Circuits）通信を行い、
前記第２通信装置及び前記第４通信装置は、Ｉ２Ｃ又はＩ３Ｃ通信を行ってもよい。
一実施形態によるマスタ及びスレーブを備えた通信システム３の概略構成を示すブロック図。 通信システムが採用する通信規格等を示す図。 マスタ内のＳｏＣとデシリアライザ６の内部構成を示すブロック図。 スレーブ内のイメージセンサとシリアライザの内部構成を示すブロック図。 本実施形態におけるＣＣＩに準拠した書き込みプロトコルの一例を示す図。 スタートフラグ及び再スタートフラグを示す波形図。 ストップフラグを示す波形図。 本実施形態におけるＣＣＩに準拠した読み出しプロトコルの一例を示す図。 書き込みプロトコルの一具体例を示す図。 読み出しプロトコルの一具体例を示す図。 ＳｏＣの書き込み処理の手順を示すフローチャート。 図１０Ａに続くフローチャート。 図１０ＡのステップＳ４、Ｓ８、Ｓ１１と図１０ＢのステップＳ１６で行う再送処理の詳細な処理手順を示すフローチャート。 図１０ＢのステップＳ１９とＳ２２で行うエラー処理の詳細な処理手順を示すフローチャート。 イメージセンサの処理手順を示すフローチャート。 図１２Ａに続くフローチャート。 図１２Ｂに続くフローチャート。 図１２ＢのステップＳ７５、図１２ＣのステップＳ８６、Ｓ９３のエラー処理の詳細な処理手順を示すフローチャート。 図１２ＢのステップＳ７９の詳細な処理手順を示すフローチャート。 図１２ＢのステップＳ８２の詳細な処理手順を示すフローチャート。 ＳｏＣの読み出し処理の手順を示すフローチャート。 図１４Ａに続くフローチャート。 図１４ＡのステップＳ１３４、Ｓ１３８及びＳ１４２と、図１４ＢのＳ１５０及びＳ１５４の詳細な処理手順を示すフローチャート。 図１４ＢのステップＳ１６２で、マスタ側エラー検出信号ＭＣ＿ｅｒｒ又はＣＲＣ＿ｅｒｒが出力されたときのエラー処理の詳細な処理手順を示すフローチャート。
以下、図面を参照して、通信装置及び通信システムの実施形態について説明する。以下では、通信装置及び通信システムの主要な構成部分を中心に説明するが、通信装置及び通信システムには、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
図１は一実施形態によるマスタ１及びスレーブ２を備えた通信システム３の概略構成を示すブロック図である。図１では、スレーブ２からマスタ１に映像信号を伝送する際の信号の流れを矢印で示しているが、マスタ１からスレーブ２に映像信号を伝送してもよい。本明細書では、マスタ１及びスレーブ２の一方を通信装置又は第１通信装置と呼び、他方を通信相手装置又は第２通信装置と呼ぶことがある。
図１のマスタ１とスレーブ２は、１本のケーブル４で繋がっており、このケーブル４を介して、双方向に信号を伝送する。より具体的には、マスタ１とスレーブ２は、ＴＤＤ（Time Division Duplexing）方式、あるいは、ＦＤＤ(Frequency Division Duplexing)にて双方向に信号を伝送する。図１では、マスタ１からスレーブ２への信号伝送をReverse channelと呼び、スレーブ２からマスタ１への信号伝送をForward channelと呼んでいる。
マスタ１は、ＳｏＣ（System On Chip）５とデシリアライザ６を有する。ＳｏＣ５は、デシリアライザ６から送信された映像信号等を受信する。また、ＳｏＣ５は、デシリアライザ６との間で制御信号等を送受する。ＳｏＣ５とデシリアライザ６との間での制御信号等の送受は、例えばＩ２Ｃ（Inter-Integrated Circuits）通信又はＩ３Ｃ（Improved Inter Integrated Circuits）通信で行われる。
デシリアライザ６は、スレーブ２内のシリアライザ１２から送信された映像信号等をパラレル信号に変換してＳｏＣ５に送信する。また、デシリアライザ６は、ＳｏＣ５から送信された制御信号を受信して、シリアライザ１２に送信する。シリアライザ１２とデシリアライザ６との間では、双方向シリアル通信が行われる。双方向シリアル通信の速度は非対称であり、例えば、シリアライザ１２からデシリアライザ６への伝送速度は、デシリアライザ６からシリアライザ１２への伝送速度よりも速い。
デシリアライザ６は、第１ＭＵＸ部７と、第１受信部（Fw. Rx）８と、第１送信部（Rv. Tx）９と、第１ＬＩＮＫ部１０とを有する。
第１ＭＵＸ部７は、ケーブル４を介して受信されたスレーブ２からのシリアル信号と、第１送信部９から出力されたシリアル信号とを、ＴＤＤサイクル中の時間配分に従って切り替える、あるいは、異なる周波数チャネルを用いてＦＤＤで伝送する。
第１受信部８は、シリアライザ１２からケーブル４を介して送信されたシリアル信号（若しくは多値信号）を受信し、必要に応じて等化処理と誤り検出もしくは誤り訂正処理を行った後にパラレル信号に変換する。第１送信部９は、パラレル信号をシリアル信号に変換して、第１ＭＵＸ部７に供給する。
第１ＬＩＮＫ部１０は、ＳｏＣ５から出力された送信信号を第１送信部９に送信する処理と、第１受信部８から出力されたデコード信号をＳｏＣ５に送信する処理とを、時間に応じて切り替えて行う。
スレーブ２は、イメージセンサ１１とシリアライザ１２を有する。イメージセンサ１１は、映像信号等を含むパラレル信号を出力する。また、イメージセンサ１１は、シリアライザ１２との間で制御信号を送受する。イメージセンサ１１とシリアライザ１２との間での制御信号の送受は、例えばI2C通信又はI3C通信を行う。本明細書及び図面では、イメージセンサ１１をＣＩＳ（CMOS Image Sensor）と表記することがある。
シリアライザ１２は、第２ＭＵＸ部１３と、第２受信部１４（Rv. Rx）１４と、第２送信部（Fw. Tx）１５と、第２ＬＩＮＫ部１６とを有する。
第２ＭＵＸ部１３は、ケーブル４を介して受信されたマスタ１からのシリアル信号と、第２送信部１５から出力されたシリアル信号とを、ＴＤＤサイクル中の時間配分に従って切り替える、あるいは、異なる周波数チャネルを用いてＦＤＤで伝送する。
第２受信部１４は、デシリアライザ６からケーブル４を介して送信されたシリアル信号（若しくは多値信号）を受信し、必要に応じて等化処理と誤り検出もしくは誤り訂正処理を行った後にパラレル信号に変換する。第２送信部１５は、パラレル信号をシリアル信号に変換して、第２ＭＵＸ部１３に供給する。
第２ＬＩＮＫ部１６は、イメージセンサ１１から出力されたパラレル信号を第２送信部１５に送信する処理と、第２受信部１４から出力されたデコード信号をイメージセンサ１１に送信する処理とを、時間に応じて切り替えて行う。
ＳｏＣ５は、デシリアライザ６を制御する通信制御部として機能する。より具体的には、ＳｏＣ５は、スレーブ２への下り方向（第１方向）の信号比率と、スレーブ２からの上り方向（第２方向）の信号比率とを、スレーブ２との信号伝送状態に応じて変更することができる。ＳｏＣ５が変更した信号比率は、デシリアライザ６に送られる。デシリアライザ６は、自身の信号比率を記憶部１０ａに記憶するとともに、スレーブ２の信号比率を含む信号を、ケーブル４を介してスレーブ２に送信する。スレーブ２は、受信された信号比率を例えばシリアライザ１２内の記憶部１６ａに記憶する。記憶部１０ａ、１６ａは、例えばレジスタ又は半導体メモリで構成することができる。
図２はマスタ１内のＳｏＣ５及びデシリアライザ６が採用する通信規格等と、スレーブ２内のイメージセンサ１１及びシリアライザ１２が採用する通信規格等の一例を示す図である。図２に示すように、ＳｏＣ５とデシリアライザ６は、ＣＳＩ－２（Camera Serial Interface 2）とＭＩＰＩ（Mobile Industry Processor Interface）の物理層の標準規格であるＣ－ＰＨＹ又はＤ－ＰＨＹにて、映像信号を送受する。また、ＳｏＣ５とデシリアライザ６は、ＣＣＩのプロトコルをＩ２Ｃ通信又はＩ３Ｃ通信で送受する。
同様に、スレーブ２内のイメージセンサ１１とシリアライザ１２は、ＣＳＩ－２とＣ－ＰＨＹ又はＤ－ＰＨＹにて、映像信号を送受する。また、イメージセンサ１１とシリアライザ１２は、ＣＣＩのプロトコルをＩ２Ｃ通信又はＩ３Ｃ通信で送受する。
一方、シリアライザ１２とデシリアライザ６は、Ａ－ＰＨＹとＡＡＬ（A-PHY Adaptation Layer）にてシリアル通信を行う。なお、図２に示す通信規格以外の通信規格を用いてもよい。
図３はマスタ１内のＳｏＣ５とデシリアライザ６の内部構成を示すブロック図である。図３のブロック図は、ＣＣＩのプロトコルに関連のあるブロック構成を示しており、それ以外の構成は割愛している。デシリアライザ６は、ＳｏＣ５が送信したプロトコルを受信して、スレーブ２内のシリアライザ１２に送信する。デシリアライザ６とシリアライザ１２は、シリアル伝送する。
ＳｏＣ５は、通信部２１と、ＣＣＩ部２２と、レジスタ群（Registers）２３と、プロセッサ２４と、ＲＡＭ２５とを有する。通信部２１は、デシリアライザ６との間でＩ２Ｃ又はＩ３Ｃ通信を行う。ＳｏＣ５は、スレーブ２内のイメージセンサ１１との間で各種情報を送受するため、通信部２１は、後述するプロトコルに従ってスレーブ２と通信を行う。なお、図３に示すＳｏＣ５は、Ｉ２Ｃ／Ｉ３Ｃ通信に関連のあるブロック構成のみを示している。
ＣＣＩ部２２は、ＭＣ＿Ｍ生成部（メッセージカウンタ）２６と、ＣＲＣ＿Ｍ生成部（ＣＲＣ符号生成部）２７と、書き込み処理部（Ｗｒｉｔｅ処理部）２８と、読み出し処理部（Ｒｅａｄ処理部）２９とを有する。
ＭＣ＿Ｍ生成部２６は、ＳｏＣ５からスレーブ２に送信されるプロトコルの数をカウントする。本明細書では、ＳｏＣ５内のＭＣ＿Ｍ生成部２６のカウント値をメッセージカウント値ＭＣ＿Ｍと呼ぶ。プロトコルは、後述するように、スタートフラグを送信してからストップフラグを送信するまでの複数のオペレーションで構成される。各オペレーションは、８ビット単位の複数のビット列情報の集合体である。本明細書では、スレーブ２への通常の書き込みを行うオペレーションを第１オペレーションと呼び、スレーブ２に対してメッセージカウント値ＭＣ＿ＭとＣＲＣ符号ＣＲＣ＿Ｍの書き込みを行うオペレーションを第２オペレーションと呼ぶ。
ＣＲＣ＿Ｍ生成部２７は、プロトコル内のＣＲＣ符号より前に配置される全情報に基づいて、ＣＲＣ符号ＣＲＣ＿Ｍを生成する。ＣＲＣ符号ＣＲＣ＿Ｍは、プロトコルの誤りを検出するためにオペレーションに付加される冗長符号である。ＣＲＣ符号ＣＲＣ＿Ｍは、第２オペレーションの最後尾のストップフラグＰの直前に配置される。言い換えると、ＣＲＣ符号ＣＲＣ＿Ｍは、第２オペレーション内のメッセージカウント値ＭＣ＿Ｍの直後に配置される。
書き込み処理部２８は、スレーブ２に送信するプロトコル（以下では、書き込みプロトコルと呼ぶこともある）を生成する。プロトコルは、少なくとも一つの第１オペレーションと、第２オペレーションとを含んでいる。第１オペレーションは、ＣＣＩのプロトコルで通常送信されるデータ形式を有し、後述するように、スレーブアドレス、レジスタアドレス、及びデータを含んでいる。第２オペレーションは、本実施形態に特有のものであり、スレーブアドレス、Ｗ＿ＭＣレジスタアドレス、ＭＣ＿Ｍ生成部２６でカウントしたメッセージカウント値ＭＣ＿Ｍ、及びＣＲＣ＿Ｍ生成部２７で生成されたＣＲＣ符号ＣＲＣ＿Ｍとを含んでいる。Ｗ＿ＭＣレジスタアドレスは、後述するように、スレーブ２内のイメージセンサ１１に設けられる、メッセージカウント値ＭＣ＿Ｍを記憶するレジスタアドレスである。
書き込み処理部２８は、スレーブ側ＭＣエラー検出部（Slave side MC Error(M)検出部）３０と、スレーブ側ＣＲＣエラー検出部（Slave side CRC Error(M)検出部）３１とを有する。
スレーブ側ＭＣエラー検出部３０は、ＭＣ＿Ｍ送信時ＮＡＣＫ検出部３０ａと、スレーブ側ＭＣエラー出力部（SlaveSide MC_err(M)）３０ｂとを有する。
ＭＣ＿Ｍ送信時ＮＡＣＫ検出部３０ａは、メッセージカウント値ＭＣ＿Ｍをプロトコルに含めてスレーブ２に送信したときに、スレーブ２がＮＡＣＫ信号（受領通知信号）を返送したことを検出する。ＮＡＣＫ信号とは、ＡＣＫ信号の逆論理の信号であり、情報を正常に受け取れなかったことを示す信号である。
スレーブ側ＭＣエラー出力部３０ｂは、メッセージカウント値ＭＣ＿Ｍに対してＮＡＣＫ信号が返送されると、スレーブ側でメッセージカウント値ＭＣ＿Ｍを正しく受信できなかったと判断してエラー検出信号ＭＣ＿ｅｒｒ(Ｍ)を出力する。
スレーブ側ＣＲＣエラー検出部３１は、ＣＲＣ＿Ｍ送信時ＮＡＣＫ検出部３１ａと、スレーブ側ＣＲＣエラー出力部（SlaveSide CRC_err(M)）３１ｂとを有する。ＣＲＣ＿Ｍ送信時ＮＡＣＫ検出部３１ａは、ＣＲＣ符号ＣＲＣ＿Ｍをプロトコルに含めてスレーブ２に送信したときに、スレーブ２がＮＡＣＫ信号を返送したことを検出する。スレーブ側ＣＲＣエラー出力部３１ｂは、ＣＲＣ符号ＣＲＣ＿Ｍに対してＮＡＣＫ信号が返送されると、スレーブ側でＣＲＣ符号ＣＲＣ＿Ｍを正しく受信できなかったと判断してエラー検出信号ＣＲＣ_ｅｒｒ(M)を出力する。
読み出し処理部２９は、スレーブ２内のイメージセンサ１１が送信したメッセージカウント値ＭＣ＿ＳとＣＲＣ符号ＣＲＣ＿Ｓを読み出す処理を行う。読み出し処理部２９は、マスタ側ＭＣエラー検出部３２と、マスタ側ＣＲＣエラー検出部３３とを有する。
マスタ側ＭＣエラー検出部３２は、第１比較器３２ａと、マスタ側ＭＣエラー出力部（MasterSide MC_err）３２ｂとを有する。第１比較器３２ａは、マスタ１内のＳｏＣ５内部のＭＣ＿Ｍ生成部２６でカウントしたメッセージカウント値ＭＣ＿Ｍと、スレーブ２内のイメージセンサ１１内でカウントしたメッセージカウント値ＭＣ＿Ｓとを比較する。マスタ側ＭＣエラー出力部３２ｂは、第１比較器３２ａで一致が検出されなければ、マスタ側エラー検出信号ＭＣ＿ｅｒｒを出力する。
マスタ側ＣＲＣエラー検出部３３は、第２比較器３３ａと、マスタ側ＣＲＣエラー出力部（MasterSide CRC_err）３３ｂとを有する。第２比較器３３ａは、ＳｏＣ５内部のＣＲＣ＿Ｍ生成部２７で生成したＣＲＣ符号ＣＲＣ＿Ｍと、イメージセンサ１１内で生成したＣＲＣ符号ＣＲＣ＿Ｓとを比較する。マスタ側ＣＲＣエラー出力部３３ｂは、第２比較器３３ａで一致が検出されなければ、マスタ側エラー検出信号ＣＲＣ＿ｅｒｒを出力する。
デシリアライザ６は、通信部３４と、ＣＣＩ部３５と、ＦＩＦＯ部３６と、ＡＡＬ処理部３７と、Ａ－ＰＨＹ処理部３８とを有する。なお、図３に示すデシリアライザ６は、Ｉ２Ｃ／Ｉ３Ｃ通信に関連のあるブロック構成のみを示している。
通信部３４は、ＳｏＣ５との間でＩ２Ｃ通信又はＩ３Ｃ通信を行う。ＣＣＩ部３５は、書き込み処理部３５ａと読み出し処理部３５ｂを有する。書き込み処理部３５ａは、ＳｏＣ５から送信されたプロトコル内のメッセージカウント値とＣＲＣ値をチェックすることなく、ＦＩＦＯ３６にプロトコルを書き込む。上述したように、デシリアライザ６とシリアライザ１２は、プロトコルを改変することなく、プロトコルの伝送処理を行う。
図３の通信部３４は図１の第１ＬＩＮＫ部１０に含まれる。また、図３のＦＩＦＯ部３６、ＡＡＬ処理部３７及びＡ－ＰＨＹ処理部３８は図１の第１ＭＵＸ部７に含まれる。
図４はスレーブ２内のイメージセンサ１１とシリアライザ１２の内部構成を示すブロック図である。図４のブロック図は、ＣＣＩのプロトコルに関連のあるブロック構成を示しており、それ以外の構成は割愛している。イメージセンサ１１は、通信部４１と、ＣＣＩ部４２と、レジスタ群（Registers）４３と有する。
通信部４１は、シリアライザ１２との間でＩ２Ｃ通信又はＩ３Ｃ通信を行う。通信部４１は、シリアライザ１２から送信されたプロトコルを受信する。イメージセンサ１１は、マスタ１内のＳｏＣ５との間で各種情報を送受するため、通信部４１は、後述するプロトコルに従ってマスタ１と通信を行う。プロトコルには、少なくとも一つの第１オペレーションと第２オペレーションとが含まれている。第２オペレーションには、プロトコルの数を示す情報（メッセージカウント値ＭＣ＿Ｍ）と、第１ＣＲＣ符号ＣＲＣ＿Ｍが含まれている。第１ＣＲＣ符号ＣＲＣ＿Ｍは、ＳｏＣ５で生成されてプロトコルに組み込まれる。
ＣＣＩ部４２は、ＭＣ＿Ｓ生成部（メッセージカウンタ）４４と、ＣＲＣ＿Ｓ生成部（ＣＲＣ符号生成部）４５と、第１比較器４６と、第２比較器４７と、スレーブ側ＭＣエラー検出部（SlaveSide MC_err(S)、第１エラー検出部）４８と、スレーブ側ＣＲＣエラー検出部（SlaveSide CRC_err(S)、第２エラー検出部）４９と、書き込み処理部（Ｗｒｉｔｅ処理部）５０と、読み出し処理部（Ｒｅａｄ処理部）５１とを有する。
ＭＣ＿Ｓ生成部４４は、通信部４１で受信されたプロトコルの数をカウントする。ＣＲＣ＿Ｓ生成部４５は、通信部４１で受信されたプロトコル内の第１ＣＲＣ符号ＣＲＣ＿Ｍよりも前に配置された第１オペレーション及び第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成する。
第１比較器４６は、第２オペレーションに含まれるプロトコルの数を示す情報と、ＭＣ＿Ｓ生成部４４でカウントされた数とを比較する。スレーブ側ＭＣエラー検出部４８は、第１比較器４６で一致が検出されなければ、スレーブ側ＭＣエラー検出信号ＭＣ＿ｅｒｒ(Ｓ)を出力する。第２比較器４７は、第１ＣＲＣ符号と第２ＣＲＣ符号とを比較する。スレーブ側ＣＲＣエラー検出部４９は、第２比較器４７で一致が検出されなければ、スレーブ側ＣＲＣエラー検出信号ＣＲＣ＿ｅｒｒ(Ｓ)を出力する。
書き込み処理部５０は、第１オペレーションにイメージセンサ１１の識別情報が含まれ、かつ第１オペレーションにレジスタ（第１記憶部、Other registers）４３ａの識別情報が含まれ、かつ第１オペレーションに書き込みを示すＲ／Ｗビットが含まれる場合に、第１オペレーションに含まれるデータをレジスタ群４３のレジスタ（第１記憶部）４３ａに記憶する制御を行い、かつ第２オペレーションにレジスタ（第２記憶部）４３ｂの識別情報が含まれる場合に、第２オペレーションに含まれるプロトコルの数を示す情報及び第１ＣＲＣ符号をレジスタ群４３のレジスタ（第２記憶部）４３ｂに記憶する制御を行う。
読み出し処理部５１は、第１オペレーションにイメージセンサ１１の識別情報が含まれ、かつ第１オペレーションに読み出しを示すＲ／Ｗビットが含まれ、かつ第２オペレーションにレジスタ（第３記憶部）４３ｃの識別情報が含まれる場合に、レジスタ（第３記憶部）４３ｃに記憶されたＭＣ＿Ｓ生成部４４でカウントされた数と、ＣＲＣ＿Ｓ生成部４５で生成された第２ＣＲＣ符号とを通信部４１を介して送信する制御を行う。
レジスタ群４３は、複数のレジスタの集合体である。なお、レジスタ群４３は、ＲＡＭや不揮発メモリで構成してもよい。レジスタ群４３は、レジスタ（第１記憶部）４３ａと、レジスタ（第２記憶部）４３ｂと、レジスタ（第３記憶部）４３ｃと、レジスタ（第４記憶部）４３ｄとを有する。
レジスタ（第１記憶部、other registersと呼ぶ場合もある）４３ａは、マスタ１内のＳｏＣ５から送信されたプロトコル内の第１オペレーションに含まれるデータを記憶する。第１オペレーションの中のレジスタアドレスは、レジスタ（第１記憶部）４３ａのアドレスである。このアドレスで指定されたレジスタ（第１記憶部）４３ａの特定箇所に、第１オペレーションの中のデータが順に記憶される。
レジスタ（第２記憶部）４３ｂは、マスタ１内のＳｏＣ５から送信されたプロトコル内の第２オペレーションに含まれるＭＣ＿Ｍレジスタアドレスで指定された箇所にメッセージカウント値ＭＣ＿Ｍを記憶し、その後に、第２オペレーションに含まれるＣＲＣ符号ＣＲＣ＿Ｍを記憶する。
レジスタ（第３記憶部）４３ｃは、スレーブ２内のイメージセンサ１１内のＭＣ＿Ｓ生成部４４でカウントされたメッセージカウント値ＭＣ＿Ｓを記憶し、その後に、イメージセンサ１１内のＣＲＣ＿Ｓ生成部４５で生成されたＣＲＣ符号ＣＲＣ＿Ｓを記憶する。
レジスタ（第４記憶部）４３ｄは、エラー検出フラグと、メッセージカウント値ＭＣ＿Ｍ＿ｅと、メッセージカウント値ＭＣ＿Ｓ＿ｅと、エラークリアレジスタと、を記憶する。
エラー検出フラグは、プロトコル内の各オペレーションを正常に受信できなかった場合に１が設定される異常パケットフラグと、スレーブ側ＭＣエラー検出信号ＭＣ＿ｅｒｒ(Ｓ)が出力されたときに１が設定されるエラー検出フラグＳＳ＿ＭＣ＿Ｅｒｒと、スレーブ側ＣＲＣエラー検出信号ＣＲＣ＿ｅｒｒ(Ｓ)が出力されたときに１が設定されるエラー検出フラグＳＳ＿ＣＲＣ＿Ｅｒｒを有する。
メッセージカウント値ＭＣ＿Ｍ＿ｅは、スレーブ２で最初にメッセージカウント値のエラーが検出された時点でのメッセージカウント値である。メッセージカウント値ＭＣ＿Ｓ＿ｅは、スレーブ２で最初にメッセージカウント値のエラーが検出された時点でのメッセージカウント値である。
エラークリアレジスタは、マスタ１内のＳｏＣ５からの指示で１に設定される。エラークリアレジスタが１に設定されると、エラー検出フラグがゼロにクリアされるとともに、メッセージカウント値ＭＣ＿Ｍ＿ｅとメッセージカウント値ＭＣ＿Ｓ＿ｅもゼロクリアされる。
図４のシリアライザ１２は、通信部５２と、ＣＣＩ部５３と、ＦＩＦＯ部５４と、ＡＡＬ処理部５５と、Ａ－ＰＨＹ処理部５６とを有する。ＣＣＩ部５３は、書き込み処理部５７と読み出し処理部５８を有する。シリアライザ１２の内部構成は図３のデシリアライザ６と同様であり、詳細な説明は割愛する。シリアライザ１２の内部では、メッセージカウント値やＣＲＣ符号のチェックは行わない。
図４の通信部５２は図１の第２ＬＩＮＫ部１６に含まれる。また、図４のＦＩＦＯ部５４、ＡＡＬ処理部５５及びＡ－ＰＨＹ処理部５６は図１の第２ＭＵＸ部１３に含まれる。
図５は本実施形態におけるＣＣＩに準拠した書き込みプロトコル（Ｗｒｉｔｅプロトコル）の一例を示す図である。図５は一つの書き込みプロトコルのデータ形式を示している。書き込みプロトコルは、スタートフラグＳからストップフラグＰまでの間に一つ以上のオペレーションを含んでいる。各オペレーションは、８ビット単位の複数の情報を含んでおり、各オペレーションの先頭にはスタートフラグＳ又は再スタートフラグＳｒが配置されている。
図５の書き込みプロトコルは、マスタ１内のＳｏＣ５がスレーブ２内のイメージセンサ１１に宛てて送信するものである。なお、マスタ１から送信された書き込みプロトコルは、実際には図３に示すデシリアライザ６にて受信される。デシリアライザ６は、受信した書き込みプロトコルを図１に示すようにシリアライザ１２に送信する。シリアライザ１２は、受信した書き込みプロトコルを図４に示すようにイメージセンサ１１に送信する。デシリアライザ６とシリアライザ１２は、書き込みプロトコルの中継を行うだけであり、ＳｏＣ５から送信された書き込みプロトコルは、そのままのデータ形式でイメージセンサ１１に受信される。
図５の書き込みプロトコルは、３つのオペレーションを含む例を示している。より具体的には、図５の書き込みプロトコルは、２つの第１オペレーションと、１つの第２オペレーションを含んでいる。第１オペレーションは、ＣＣＩにおける通常の書き込みオペレーションである。第１オペレーションはそれぞれ、先頭から順に、スタートフラグＳ又は再スタートフラグＳｒと、スレーブアドレス［７：１］と、Ｒ／Ｗビットと、レジスタアドレス［１５：８］と、レジスタアドレス［７：０］と、一つ以上のデータ［７：０］とを含んでいる。
図５に示すように、第１オペレーションは、８ビット長の複数の情報を含んでおり、各情報を通信相手装置（スレーブ２）に送信するたびに、通信相手装置からＡＣＫ信号を受信する。
書き込みプロトコルに複数の第１オペレーションが含まれる場合は、そのうちの先頭の第１オペレーションの冒頭にスタートフラグＳが付加され、後続の第１オペレーションの冒頭には再スタートフラグＳｒが付加される。
Ｒ／Ｗビットは、１ビットの書き込みビット値又は読み出しビット値である。例えば、０が書き込みビット値、１が読み出しビット値である。書き込みプロトコルでは、Ｒ／Ｗビットは書き込みビット値（例えば０）に設定される。
図５の書き込みプロトコルでは、１つ又は複数の第１オペレーションの後に、第２オペレーションが配置されている。第２オペレーションは、第１オペレーションと同じデータ形式である。より具体的には、第２オペレーションは、先頭から順に、再スタートフラグＳｒと、スレーブアドレス［７：１］と、Ｗ＿ＭＣレジスタアドレス［１５：８］と、Ｗ＿ＭＣレジスタアドレス［７：０］と、メッセージカウント値Ｗ＿ＭＣ［１５：８］と、メッセージカウント値Ｗ＿ＭＣ［７：０］と、ＣＲＣ符号Ｗ＿ＣＲＣ［３１：２４］と、ＣＲＣ符号Ｗ＿ＣＲＣ［２３：１６］と、ＣＲＣ符号Ｗ＿ＣＲＣ［１５：８］と、ＣＲＣ符号Ｗ＿ＣＲＣ［７：０］と、ストップフラグＰとを含んでいる。
第２オペレーションの最後のストップフラグＰは書き込みプロトコルの終了を意味し、図３に示すＳｏＣ５内のＭＣ＿Ｍ生成部２６と図４に示すイメージセンサ１１内のＭＣ＿Ｓ生成部４４は、ストップフラグＰが検出されると、メッセージカウント値を１カウントアップする。
図５のプロトコルは、複数の第１オペレーションを含むことができるが、これらは連続的に配置され、シーケンシャルライトが行われる。シーケンシャルライトの間に別の処理（例えばシーケンシャルリードなど）を挿入することはできない。シーケンシャルライトの後に第２オペレーションを送信する取り決めを採用するためである。
図５のプロトコルは、一つ以上の第１オペレーションと第２オペレーションを含んでいるが、各オペレーション内のスレーブアドレスは同じでなければならない。例えば、ＳｏＣ５からイメージセンサ１１にプロトコルを送信する場合、図５のプロトコル内の各オペレーションは、イメージセンサ１１のアドレスをスレーブアドレスとする必要がある。
図５の書き込みプロトコル内の第２オペレーションは、第１オペレーションのデータ形式に合わせて構成されており、第２オペレーション内のメッセージカウント値の先頭位置（先頭ビット位置）は、第１オペレーション内のデータの先頭位置と同じである。また、第２オペレーションは、メッセージカウント値の直後にＣＲＣ符号を配置している。すなわち、ＣＲＣ符号は、プロトコルの最後尾（ストップフラグの直前）に付加される。
ＣＲＣ符号は、プロトコル内の情報量に依存して変化する可変長符号である。図３のＳｏＣ５内のＣＲＣ＿Ｍ生成部２７と図４のイメージセンサ１１内のＣＲＣ＿Ｓ生成部４５は、プロトコル内のＣＲＣ符号より前に配置された全情報に基づいてＣＲＣ符号を生成する。このため、プロトコル内に含まれる情報量が多いほど、ＣＲＣ符号のビット長は長くなる。
図５に示す書き込みプロトコルは、Ｉ２Ｃ／Ｉ３Ｃ通信にて、シリアル伝送される。Ｉ２Ｃ／Ｉ３Ｃ通信では、シリアルデータＳＤＡとクロックＳＣＬの相互の信号波形により、種々の情報を送信できる。図６Ａはスタートフラグ及び再スタートフラグを示す波形図、図６Ｂはストップフラグを示す波形図である。図６Ａのように、クロックＳＣＬがハイのときにシリアルデータＳＤＡをハイからローに遷移させた場合を、スタートフラグ又は再スタートフラグとしている。また、図６Ｂに示すように、クロックＳＣＬがハイのときにシリアルデータＳＤＡをローからハイに遷移させた場合を、ストップフラグとしている。
このように、図５の書き込みプロトコルは、少なくとも一つの第１オペレーションと、第２オペレーションとを連続して配置して構成されている。第１オペレーションは、通信相手装置であるスレーブ２の識別情報と、書き込み指示情報と、スレーブ２が有するレジスタ（第１記憶部）４３ａの識別情報と、レジスタ（第１記憶部）４３ａに書き込まれるデータと、を含んでいる。第２オペレーションは、スレーブ２のアドレスと、書き込み指示情報を表すＲ／Ｗビットと、スレーブ２が有するレジスタ（第２記憶部）４３ｂの識別情報と、レジスタ（第２記憶部）４３ｂに記憶されるプロトコルの数を示す情報及びプロトコルの誤りを検出するＣＲＣ符号と、を含んでいる。
図７は本実施形態におけるＣＣＩに準拠した読み出しプロトコルの一例を示す図である。図７は一つの読み出しプロトコルのデータ形式を示している。読み出しプロトコルは、書き込み時のプロトコルと同様に、スタートフラグＳからストップフラグＰまでの間の一つ以上のオペレーションを含んでいる。図７の読み出しプロトコルは、マスタ１がスレーブ２に読み出し要求を行って、その要求に従ってスレーブ２が送信したデータをマスタ１が読み出すものである。本実施形態では、マスタ１がＳｏＣ５で、スレーブ２がイメージセンサ１１である例を説明する。
図７の読み出しプロトコルは、３つのオペレーションを含む例を示している。より具体的には、図７の読み出しプロトコルは、２つの第１オペレーションと、１つの第２オペレーションを含んでいる。第１オペレーションは、ＣＣＩにおける通常の読み出しオペレーションである。第１オペレーションはそれぞれ、先頭から順に、スタートフラグＳ又は再スタートフラグＳｒと、スレーブアドレス［７：１］と、書き込みを指示するＲ／Ｗビットと、レジスタアドレス［１５：８］と、レジスタアドレス［７：０］と、再スタートフラグと、スレーブアドレス［７：１］と、読み出しを指示するＲ／Ｗビットとを含んでいる。
このように、図７の読み出しプロトコル内の第１オペレーションは、２つのＲ／Ｗビットを含んでおり、最初のＲ／Ｗビットは書き込みビット値である。これは、読み出すべきレジスタアドレスをイメージセンサ１１に保存するためであり、ダミー書き込みと呼ばれる。２つ目のＲ／Ｗビットは読み出しビット値であり、第１オペレーション又は第２オペレーション内のレジスタアドレスのデータを読み出すことを意味する。
図７の読み出しプロトコルでは、スレーブアドレスを二度送っているが、いずれのスレーブアドレスも同じである必要がある。例えば、ＳｏＣ５がスレーブ２に読み出し要求情報を送信する場合、読み出し要求情報に含まれる２つのスレーブアドレスはいずれも、スレーブ２内のイメージセンサ１１のアドレスである。
上述した第１オペレーション内の読み出し要求情報に応じてスレーブ２から送信された情報がマスタ１で受信されると、第１オペレーション内の二度目のスレーブアドレスの後に、受信された情報が順に付加される。第１オペレーションにおける読み出し要求情報は、スレーブ２内の特定のレジスタアドレスの読み出し要求を含むため、特定のレジスタアドレスから読み出されたデータが順に第１オペレーション内の二度目のスレーブアドレスの後に付加される。データは８ビット単位で付加される。マスタ１は、８ビットのデータを受信するたびに、スレーブ２に対してＡＣＫ信号を返す。
図７のプロトコル内の第２オペレーションは、再スタートフラグと、Ｒ＿ＭＣレジスタアドレス［１５：８］と、Ｒ／Ｗビットと、Ｒ＿ＭＣレジスタアドレス［７：０］と、再スタートフラグと、スレーブアドレス［７：１］と、Ｒ／Ｗビットとを含んでいる。これらの各情報は読み出し要求情報であり、スレーブ２に送信される。第２オペレーションにおける最初のＲ／Ｗビットは書き込みビット値であり、ダミー書き込みを指示する。また、２つ目のＲ／Ｗビットは読み出しビット値であり、レジスタアドレスに対応するデータが読み出されて、ＳｏＣ５に送信される。
書き込み時のプロトコルと同様に、読み出し時のプロトコルでも、第１オペレーションと第２オペレーションはデータ形式を同じにしている。第２オペレーションも、スレーブアドレスを二度送っているが、いずれのスレーブアドレスも同じである必要がある。
上述した第２オペレーション内の読み出し要求情報に応じてスレーブ２から送信された情報がマスタ１で受信されると、第２オペレーション内の二度目のスレーブアドレスの後に、受信された情報が順に付加される。第２オペレーション内の読み出し要求情報では、スレーブ２内のメッセージカウント値Ｒ＿ＭＣとＣＲＣ符号Ｒ＿ＣＲＣの読み出しを要求しているため、これらの情報が二度目のスレーブアドレスの後に順に付加される。第２オペレーションにおいても、データは８ビット単位で付加され、マスタ１は８ビットのデータを受信するたびに、スレーブ２に対してＡＣＫ信号を返す。
第２オペレーションでは、メッセージカウント値Ｒ＿ＭＣの後にＣＲＣ符号Ｒ＿ＣＲＣが付加される。ＣＲＣ符号ｒ＿ＣＲＣの後には、プロトコルを終了示すストップフラグが付加される。
読み出し時のプロトコル内の各オペレーションに含まれるスレーブアドレスはすべて同一でなければならない。プロトコルに含まれるメッセージカウント値は、スレーブ２ごとに別個にカウントしているため、プロトコルに含まれる各オペレーションのスレーブアドレスが異なると、そのスレーブ２のメッセージカウント値がプロトコルに含まれるのか特定できないためである。
図７の読み出しプロトコルには、複数の第１オペレーションを含めることができる。この場合、複数の第１オペレーションを連続して読み出すシーケンシャルリードが行われる。シーケンシャルリードを行っている間は、他の処理（例えばシーケンシャルライトなど）を行うことはできない。シーケンシャルリードの途中でシーケンシャルライトなどを行うと、ＣＲＣ符号Ｗ＿ＣＲＣの計算と送信を行わなければならないためである。
プロトコル内の各オペレーションの最後には、ＡＣＫ信号ではなく、ＡＣＫ信号の逆論理のＮＡＣＫ信号がマスタ１からスレーブ２に送信される。ＮＡＣＫ信号をスレーブ２に返すことで、各オペレーションの受信完了をマスタ１からスレーブ２に通知できる。
このように、図７の読み出しプロトコルは、少なくとも一つの第１オペレーションと、第２オペレーションとを連続して配置して構成されている。第１オペレーションは、通信相手装置であるスレーブ２の識別情報、書き込み指示情報、スレーブ２が有するレジスタ（第１記憶部）４３ａの識別情報、スレーブ２の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、第１読み出し要求情報に応じてレジスタ（第１記憶部）４３ａから読み出されてスレーブ２から送信された情報と、を含んでいる。第２オペレーションは、スレーブ２の識別情報と、書き込み指示情報と、スレーブ２がカウントするプロトコルの数を示す情報及びスレーブ２が生成するプロトコルの誤りを検出するＣＲＣ符号が記憶されたレジスタ（第３記憶部）４３ｃの識別情報と、スレーブ２の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、第２読み出し要求情報に応じてレジスタ（第３記憶部）４３ｃから読み出されてスレーブ２から送信された情報と、を含んでいる。
図８は書き込みプロトコルの一具体例を示す図である。図８では、マスタ１内のＳｏＣ５からスレーブ２内のイメージセンサ１１に送信する書き込みプロトコル内の各情報に、イメージセンサ１１内の各レジスタのアドレスを付記している。図４に示すように、スレーブ２内のイメージセンサ１１のスレーブアドレスは０ｘ５５であるため、図８のプロトコル内のスレーブアドレスは０ｘ５５になる。また、図４に示すイメージセンサ１１内のレジスタ群４３には、アドレス０ｘ０１２３のレジスタ（第１記憶部、Other resister）４３ａが設けられている。図８のプロトコル内の第１オペレーションのレジスタアドレスを８ビット単位で０ｘ０１、０ｘ２３とすることで、レジスタ（第１記憶部、other registers）４３ａのアドレス０ｘ１２３を指定する。これにより、第１オペレーションのレジスタアドレスの次に配置されるデータが８ビット単位でレジスタ（第１記憶部）４３ａに記憶される。
図４に示すように、レジスタ群４３には、アドレス０ｘ１２３０で始まるレジスタ（第２記憶部）４３ｂが設けられている。レジスタ（第２記憶部）４３ｂには、マスタ１から送信されたメッセージカウント値Ｗ＿ＭＣとＣＲＣ符号Ｗ＿ＣＲＣが記憶される。
図８のプロトコル内の第２オペレーションのＷ＿ＭＣレジスタアドレスを０ｘ１２と０ｘ３０とすることで、その次に配置される計１６ビットデータを、メッセージカウント値ＭＣ＿Ｍとしてレジスタ（第２記憶部）４３ｂに記憶することができる。また、その次に配置されるＣＲＣ符号ＣＲＣ＿Ｍをレジスタ（第２記憶部）４３ｂに続けて記憶することができる。ＣＲＣ符号は可変長であるため、スレーブ２内のイメージセンサ１１は、プロトコル内のメッセージカウント値の直後から、ストップフラグＰまでのデータをＣＲＣ符号として認識する。図８では、ＣＲＣ符号ＣＲＣ＿Ｍを０ｘ？？と表記している。
図９は読み出しプロトコルの一具体例を示す図である。図９では、マスタ１内のＳｏＣ５からスレーブ２内のイメージセンサ１１に読み出し要求情報を送信し、その読み出し要求情報に応じてイメージセンサ１１が送信したデータが読み出しプロトコルに含まれている。
プロトコル内の第１オペレーションに含まれる読み出し要求情報は、スレーブアドレス０ｘ５５と、書き込みを指示するＲ／Ｗビットと、レジスタアドレス０ｘ０１２３と、二度目のスレーブアドレス０ｘ５５と、読み出しを指示するＲ／Ｗビットとを有する。スレーブアドレスはいずれも同一であり、イメージセンサ１１のスレーブアドレス０ｘ５５である。レジスタアドレス０ｘ０１２３は、レジスタ群４３内のレジスタ（第１記憶部）４３ａのアドレスである。最初のＲ／Ｗビットを書き込みビット値とするのは、読み出しを行うべきレジスタアドレスを保存するためであり、上述したダミー書き込みである。二つ目のＲ／Ｗビットを読み出しビット値とすることで、イメージセンサ１１から読み出されたデータがＳｏＣ５に送信される。
この読み出し要求情報に応じて、イメージセンサ１１は、レジスタ群４３内の指定されたレジスタアドレスからデータを読み出して送信する。図８では、読み出したデータを０ｘ？？と表記している。
プロトコル内の第２オペレーションに含まれる読み出し要求情報は、スレーブアドレス０ｘ５５と、書き込みを指示するＲ／Ｗビットと、Ｒ＿ＭＣレジスタアドレス０ＸＢＥＥＦと、二度目のスレーブアドレス０ｘ５５と、読み出しを指示するＲ／Ｗビットとを有する。第２オペレーションでも、スレーブアドレスはいずれも同一であり、イメージセンサ１１のスレーブアドレス０ｘ５５である。Ｒ＿ＭＣレジスタアドレスは、レジスタ群４３内のレジスタ（第３記憶部）４３ｃの先頭アドレスである。イメージセンサ１１は、レジスタ（第３記憶部）４３ｃに、ＭＣ＿Ｓ生成部４４のメッセージカウント値ＭＣ＿Ｓと、ＣＲＣ＿Ｓ生成部４５で生成されたＣＲＣ符号ＣＲＣ＿Ｓを記憶している。よって、イメージセンサ１１は、読み出し要求情報に応じて、レジスタ（第３記憶部）４３ｃから読み出したメッセージカウント値ＭＣ＿ＳとＣＲＣ符号ＣＲＣ－Ｓを第２オペレーションに含めて送信する。イメージセンサ１１は、可変長のＣＲＣ符号ＣＲＣ－Ｓを送信し終わった後に、ストップフラグＰを付加する。
図１０Ａ及び図１０ＢはＳｏＣ５の書き込み（Safe CCI Write）処理の手順を示すフローチャートである。このフローチャートは、マスタ１内のＳｏＣ５がスレーブ２内のイメージセンサ１１に図５に示す書き込みプロトコルを送信する処理手順を示している。
まず、スタートフラグＳを送信する（ステップＳ１）。次に、スレーブアドレスと書き込みを指示するＲ／Ｗビットを送信する（ステップＳ２）。この場合のＲ／Ｗビットのビット値は例えば０である。スレーブアドレスは、イメージセンサ１１の識別情報である。
次に、スレーブ２からのＡＣＫ信号が受信されたか否かを判定する（ステップＳ３）。図５に示すように、マスタ１はスレーブ２に８ビット単位で情報を送信し、スレーブ２は情報を受信するたびにＡＣＫ信号を返送する。マスタ１はＡＣＫ信号を受信することにより、スレーブ２が情報を受信したことを把握できる。スレーブ２は、正常に情報を受信できなかった場合は、ＡＣＫ信号の逆論理のＮＡＣＫ信号を返送する。
マスタ１は、ステップＳ３において、ＮＡＣＫ信号が受信された場合は、後述する図１１Ａに示す再送処理を行う（ステップＳ４）。ステップＳ３でＡＣＫ信号を受信した場合、すべてのシーケンシャルライトを終了したか否かを判定する（ステップＳ５）。シーケンシャルライトとは、上述したように、プロトコル内の一つ以上の第１オペレーションのすべてを連続して送信してイメージセンサ１１に書き込みを行うことを指す。シーケンシャルライトがまだ終わっていなければ、未送信の第１オペレーション内のレジスタアドレスを送信する（ステップＳ６）。レジスタアドレスとは、図４に示すイメージセンサ１１内のレジスタ群４３の中の特定のレジスタ（例えば、第１記憶部）のアドレスである。
次に、送信したレジスタアドレスに対するＡＣＫ信号を受信したか否かを判定する（ステップＳ７）。ＡＣＫ信号の代わりにＮＡＣＫ信号を受信した場合は、後述する図１１Ａに示す再送処理を行う（ステップＳ８）。
ステップＳ７でＡＣＫ信号を受信したと判定されると、送信したレジスタアドレスに対応するデータを送信する（ステップＳ９）。図５に示すように、データも８ビット単位で送信される。次に、送信したデータに対するＡＣＫ信号を受信したか否かを判定する（ステップＳ１０）。ＡＣＫ信号の代わりにＮＡＣＫ信号を受信した場合は、後述する図１１Ａに示す再送処理を行う（ステップＳ１１）。
ステップＳ１０でＡＣＫ信号を受信した場合、一つの第１オペレーションの送信が完了したか否かを判定する（ステップＳ１２）。まだ送信が完了していなければ、ステップＳ９～Ｓ１２の処理を繰り返す。
送信が完了していれば、再スタートフラグＳｒを送信し（ステップＳ１３）、ステップＳ２以降の処理を行う。再スタートフラグＳｒは、図６Ａのように、ＳＤＡとＳＣＬのタイミング調整により送信される。
上述したステップＳ１～Ｓ１３の処理により、書き込みプロトコルに含まれるすべての第１オペレーションの送信が行われる。
ステップＳ５で、第１オペレーションのシーケンシャルライトが終了したと判定されると、次にＷ＿ＭＣレジスタアドレスを送信する（ステップＳ１４）。Ｗ＿ＭＣレジスタとは、イメージセンサ１１内のレジスタ群４３のメッセージカウント値を記憶するレジスタ（第２記憶部）４３ｂである。ステップＳ１４では、レジスタ（第２記憶部）４３ｂのアドレスを送信する。
次に、Ｗ＿ＭＣレジスタアドレスに対するＡＣＫ信号を受信したか否かを判定する（ステップＳ１５）。ＡＣＫ信号の代わりにＮＡＣＫ信号を受信した場合は、後述する図１１Ａに示す再送処理を行う（ステップＳ１６）。
ステップＳ１５でＡＣＫ信号を受信した場合、ＳｏＣ５内のＭＣ＿Ｍ生成部２６でカウントしたメッセージカウント値Ｗ＿ＭＣを送信する（ステップＳ１７）。次に、送信したメッセージカウント値Ｗ＿ＭＣに対するＡＣＫ信号を受信したか否かを判定する（ステップＳ１８）。ＡＣＫ信号の代わりにＮＡＣＫ信号を受信した場合は、後述する図１１Ｂに示すエラー処理を行う（ステップＳ１９）。ステップＳ１９の処理は第１エラー処理部の処理に対応する。
ステップＳ１８でＡＣＫ信号を受信した場合、ＳｏＣ５内のＣＲＣ＿Ｍ生成部２７で生成されたＣＲＣ符号Ｗ＿ＣＲＣを送信する（ステップＳ２０）。次に、送信したＣＲＣ符号Ｗ＿ＣＲＣに対するＡＣＫ信号を受信したか否かを判定する（ステップＳ２１）。ＡＣＫ信号の代わりにＮＡＣＫ信号を受信した場合、後述する図１１Ｂに示すエラー処理を行う（ステップＳ２２）。ステップＳ２２の処理は第２エラー処理部の処理に対応する。
ステップＳ２１でＡＣＫ信号を受信した場合、ストップフラグＰを送信する（ステップＳ２３）。ストップフラグＰは、図６Ｂのように、シリアルデータＳＤＡとクロックＳＣＬのタイミング調整により送信される。以上で、一つの書き込みプロトコルの送信が終了するため、ＳｏＣ５内のＭＣ＿Ｍ生成部２６のメッセージカウント値を＋１する（ステップＳ２４）。
図１１Ａは図１０ＡのステップＳ４、Ｓ８、Ｓ１１と図１０ＢのステップＳ１６で行う再送処理の詳細な処理手順を示すフローチャートである。まず、ストップフラグＰを送信する（ステップＳ３１）。なお、ステップＳ３１の処理は省略してもよい。すなわち、ストップフラグＰをスレーブ２に送信することなく、ステップＳ３２以降の処理を行ってもよい。次に、ＳｏＣ５内のＭＣ＿Ｍ生成部２６のメッセージカウント値を＋１する（ステップＳ３２）。次に、図１０ＡのステップＳ１以降の処理をやり直す（ステップＳ３３）。
次に、再送に成功したか否かを判定する（ステップＳ３４）。再送に成功しなければ、３回連続して再送に失敗したか否かを判定する（ステップＳ３５）。まだ３回まで失敗していなければステップＳ３１以降の処理を繰り返す。ステップＳ３４で再送に成功したと判定された場合と、ステップＳ３５で３回連続して失敗したと判定された場合は、再送処理を終了する。３回連続して失敗した場合、再送処理を終えた後にどのような処理を行うかは任意である。例えば、スレーブ２内のイメージセンサ１１のエラーフラグを読み出してもよいし、所定時間経過後に再送処理をやり直してもよいし、警告表示等を行ってもよい。
図１１Ｂは図１０ＢのステップＳ１９とＳ２２で行うエラー処理の詳細な処理手順を示すフローチャートである。まず、ストップフラグＰを送信する（ステップＳ４１）。次に、ＳｏＣ５内のメッセージカウント値Ｗ＿ＭＣをゼロクリアする（ステップＳ４２）。次に、イメージセンサ１１内のレジスタ群４３の中のレジスタ（第４記憶部）４３ｄ内のエラークリアレジスタに１を書き込む。これにより、レジスタ（第４記憶部）４３ｄ内のエラー検出フラグがゼロクリアされるとともに、最初にエラー検出されたときのメッセージカウント値ＭＣ＿Ｍ＿ｅ、ＭＣ＿Ｓ＿ｅがゼロクリアされる（ステップＳ４３）。その後、図１０ＡのステップＳ１以降の処理がやり直される（ステップＳ５４）。
図１２Ａ、図１２Ｂ及び図１２Ｃはイメージセンサ１１の処理手順を示すフローチャートである。このフローチャートは、イメージセンサ１１がＳｏＣ５から図５に示す書き込みプロトコル又は図７の読み出しプロトコルを受信した場合の処理手順を示している。
まず、スタートフラグＳを受信するまで待機する（ステップＳ６１）。スタートフラグＳが受信されると、受信したスレーブアドレスが自身のアドレスと一致するか否かを判定する（ステップＳ６２）。自身のアドレスと一致しなければ、ストップフラグＰを受信するまで待機し（ステップＳ６３）、ストップフラグＰを受信すると、ステップＳ６１以降の処理を繰り返す。
ステップＳ６２でスレーブアドレスが自身のアドレスと判定されると、Ｒ／Ｗビットが受信されるまで待機する（ステップＳ６４）。Ｒ／Ｗビットが書き込みビット値（例えばゼロ）であれば、イメージセンサ１１はプロトコルを受信する準備が整っているか否かを判定する（ステップＳ６５）。
ステップＳ６５で準備が整っていないと判定されると、ＮＡＣＫ信号をＳｏＣ５に返送する（ステップＳ６６）。次に、ストップフラグＰが受信されたか否かを判定する（ステップＳ６７）。ストップフラグＰが受信された場合、ＭＣ＿Ｓ生成部４４でカウントするメッセージカウント値ＭＣ＿Ｓを＋１し（ステップＳ６８）、ステップＳ６２以降の処理を行う。
ステップＳ６５でイメージセンサ１１の受信準備が整ったと判定された場合、ＡＣＫ信号を返送する（ステップＳ６９）。次に、プロトコルに含まれる第１オペレーション中のレジスタアドレスを受信して保存した後、ＡＣＫ信号を返送する（ステップＳ７０）。
次に、再スタートフラグＳｒを受信したか否かを判定する（ステップＳ７１）。再スタートフラグＳｒを受信しなかったと判定されると、受信して保存したレジスタアドレスがメッセージカウント値ＭＣ＿Ｍを記憶するレジスタ（第２記憶部）４３ｂのアドレスであるか否かを判定する（ステップＳ７２）。レジスタ（第２記憶部）４３ｂのアドレスでなければ、受信したデータをレジスタ（第１記憶部、other resisters）４３ａに記憶するとともに、ＡＣＫ信号をマスタ１に返送し、レジスタアドレスを＋１する（ステップＳ７３）。
次に、再スタートフラグＳｒが受信されたか否かを判定する（ステップＳ７４）。再スタートフラグＳｒが受信されなければ、異常パケットと判断して後述する図１３Ａに示すエラー処理を行う（ステップＳ７５）。一方、ステップＳ７４で再スタートフラグＳが受信されたと判定されると、受信されたスレーブアドレスが自身のアドレスに一致するか否かを判定する（ステップＳ７６）。一致すれば、ステップＳ６４以降の処理を繰り返し、一致しなければステップＳ７５のエラー処理を行う。
ステップＳ７２でメッセージカウント値ＭＣ＿Ｍのアドレスと判定されると、受信されたプロトコル内の第２オペレーションに含まれるメッセージカウント値ＭＣ＿Ｍを受信して、レジスタ（第２記憶部）４３ｂに記憶する（ステップＳ７７）。
次に、受信されたメッセージカウント値ＭＣ＿Ｍがスレーブ２内のＭＣ＿Ｓ生成部４４でカウントしたメッセージカウント値ＭＣ＿Ｓに一致するか否かを判定する（ステップＳ７８）。一致しなければ、後述する図１３Ｂのエラー処理を行う（ステップＳ７９）。
ステップＳ７８で一致したと判定されると、ＡＣＫ信号をマスタ１に返送後に、プロトコルの第２オペレーションに含まれるＣＲＣ符号ＣＲＣ＿Ｍを受信し、レジスタ（第２記憶部）４３ｂに記憶する（ステップＳ８０）。
次に、受信されたＣＲＣ符号ＣＲＣ＿Ｍがスレーブ２内のＣＲＣ＿Ｓ生成部４５で生成されたＣＲＣ符号ＣＲＣ＿Ｓに一致するか否かを判定する（ステップＳ８１）。一致しなければ、後述する図１３Ｃのエラー処理を行う（ステップＳ８２）。
ステップＳ８１で一致したと判定されると、ＡＣＫ信号をマスタ１に返送した後（ステップＳ８３）、ストップフラグＰを受信したか否かを判定する（ステップＳ８４）。ストップフラグＰが受信されなければ、ステップＳ７５のエラー処理を行い、ストップフラグＰが受信されると、ステップＳ６８以降の処理を繰り返す。
ステップＳ７１で再スタートフラグが受信されたと判定されると、受信されたスレーブアドレスが自身のアドレスと一致するか否かを判定する（ステップＳ８５）。一致しなければ、後述する図１３Ａのエラー処理を行う（ステップＳ８６）。
ステップＳ８５で一致すると判定されると、Ｒ／Ｗビットを判定する（ステップＳ８７）。書き込みビット値（例えば０）であれば、ステップＳ８６のエラー処理を行う。また、ステップＳ６４で読み出しビット値（例えば１）と判定された場合も、ステップＳ８６のエラー処理を行う。
一方、ステップＳ８７で読み出しビット値（例えば１）と判定されると、ＡＣＫ信号をマスタ１に返送する（ステップＳ８８）。
次に、受信して保存したレジスタアドレスがレジスタ群４３におけるレジスタ（第２記憶部）４３ｂに記憶されているメッセージカウント値ＭＣ＿Ｓのアドレスか否かを判定する（ステップＳ８９）。メッセージカウント値ＭＣ＿Ｓのアドレスでなければ、受信して保存したレジスタアドレスに対応するデータを読み込み、そのデータをマスタ１に送信後にレジスタアドレスを＋１する（ステップＳ９０）。
次に、マスタ１からのＡＣＫ信号又はＮＡＣＫ信号を受信したか否かを判定する（ステップＳ９１）。ＡＣＫ信号が受信された場合はステップＳ９０～Ｓ９１の処理を繰り返し、ＮＡＣＫ信号が受信されると再スタートフラグＳｒが受信されたか否かを判定する（ステップＳ９２）。再スタートフラグＳｒが受信されなければ、後述する図１３Ａのエラー処理を行う（ステップＳ９３）。再スタートフラグＳｒが受信されると、次に受信されたスレーブアドレスが自身のアドレスに一致するか否かを判定する（ステップＳ９４）。自身のアドレスに一致する場合、ステップＳ６４以降の処理を繰り返す。自身のアドレスに一致しない場合は、ステップＳ９３のエラー処理を行う。
一方、ステップＳ８９で、レジスタ（第２記憶部）４３ｂに記憶されているメッセージカウント値ＭＣ＿Ｓのアドレスと判定されると、レジスタ（第２記憶部）４３ｂ内のメッセージカウント値ＭＣ＿Ｓをマスタ１に送信する（ステップＳ９５）。
次に、マスタ１からのＡＣＫが受信されたか否かを判定する（ステップＳ９６）。ＡＣＫ信号が受信されると、レジスタ（第３記憶部）４３ｃ内のＣＲＣ符号ＣＲＣ＿Ｓをマスタ１に送信する（ステップＳ９７）。次に、マスタ１からのＡＣＫ信号又はＮＡＣＫ信号が受信されたか否かを判定する（ステップＳ９８）。ＡＣＫ信号が受信されるとステップＳ９３のエラー処理を行う。ＮＡＣＫ信号が受信されると、ストップフラグＰが受信されたか否かを判定する（ステップＳ９９）。ストップフラグＰが受信されなければ、後述する図１３Ａのエラー処理を行い、ストップフラグＰが受信されると、ステップＳ６８以降の処理を繰り返す。
図１３Ａは図１２ＢのステップＳ７５、図１２ＣのステップＳ８６、Ｓ９３のエラー処理の詳細な処理手順を示すフローチャートである。まず、レジスタ（第４記憶部）４３ｄのエラー検出フラグ（異常パケットフラグ）を１に設定する（ステップＳ１０１）。次に、最初のエラー検出時のメッセージカウント値ＭＣ＿Ｍ＿ｅとＭＣ＿Ｓ＿ｅをレジスタ（第４記憶部）４３ｄに記憶する（ステップＳ１０２）。メッセージカウント値ＭＣ＿Ｍ＿ｅはマスタ１から受信された値であり、メッセージカウント値ＭＣ＿Ｓ＿ｅはスレーブ２内のＭＣ＿Ｓ生成部４４でカウントされた値である。
次に、ストップフラグＰが受信されるまで待機する（ステップＳ１０３）。ストップフラグＰが受信されると、メッセージカウント値ＭＣ＿Ｓを＋１する（ステップＳ１０４）。その後、図１２ＡのステップＳ６１以降の処理を再度行う（ステップＳ１０５）。
図１３Ｂは図１２ＢのステップＳ７９の詳細な処理手順を示すフローチャートである。まず、レジスタ（第４記憶部）４３ｄのエラー検出フラグＳＳ＿ＭＣ＿Ｅｒｒを１に設定する（ステップＳ１１１）。次に、最初のエラー検出時のメッセージカウント値ＭＣ＿Ｍ＿ｅとＭＣ＿Ｓ＿ｅをレジスタ（第４記憶部）４３ｄに記憶する（ステップＳ１１２）。次に、ＮＡＣＫ信号をマスタ１に返送する（ステップＳ１１３）。ＮＡＣＫ信号をマスタ１に返送することで、マスタ１はメッセージカウント値ＭＣ＿ＭとＭＣ＿Ｓが不一致であったことを把握できる。
次に、ストップフラグＰが受信されるまで待機する（ステップＳ１１４）。ストップフラグＰが受信されると、メッセージカウント値ＭＣ＿Ｓを＋１する（ステップＳ１１５）。その後、図１２ＡのステップＳ６１以降の処理を再度行う（ステップＳ１１６）。
図１３Ｃは図１２ＢのステップＳ８２の詳細な処理手順を示すフローチャートである。まず、レジスタ（第４記憶部）４３ｄのエラー検出フラグＳＳ＿ＣＲＣ＿Ｅｒｒを１に設定する（ステップＳ１２１）。次に、最初のエラー検出時のメッセージカウント値ＭＣ＿Ｍ＿ｅとＭＣ＿Ｓ＿ｅをレジスタ（第４記憶部）４３ｄに記憶する（ステップＳ１２２）。次に、ＮＡＣＫ信号をマスタ１に返送する（ステップＳ１２３）。ＮＡＣＫ信号をマスタ１に返送することで、マスタ１はメッセージカウント値ＭＣ＿ＭとＭＣ＿Ｓが不一致であったことを把握できる。
次に、ストップフラグＰが受信されるまで待機する（ステップＳ１２４）。ストップフラグＰが受信されると、メッセージカウント値ＭＣ＿Ｓを＋１する（ステップＳ１２５）。その後、図１２ＡのステップＳ６１以降の処理を再度行う（ステップＳ１２６）。
図１４Ａ及び図１４ＢはＳｏＣ５の読み出し処理の手順を示すフローチャートである。このフローチャートは、マスタ１内のＳｏＣ５がスレーブ２内のイメージセンサ１１にデータ読み出し要求のプロトコルを送信し、それに応じてスレーブ２がマスタ１にデータを送信するものである。
まず、マスタ１はスタートフラグＳを送信する（ステップＳ１３１）。次に、スレーブアドレスを送信し、次に、Ｒ／Ｗビットを書き込みビット値（例えば０）にして送信する（ステップＳ１３２）。ステップＳ１３２で書き込みビット値を指定するのは、読み出したいレジスタアドレスの先頭アドレスを指定するためであり、上述したダミー書き込みである。
次に、ＡＣＫ信号が受信されたか否かを判定する（ステップＳ１３３）。ＡＣＫ信号の代わりにＮＡＣＫ信号が受信された場合は、後述する図１５Ａに示す再送処理を行う（ステップＳ１３４）。
ステップＳ１３３でＡＣＫ信号が受信された場合は、プロトコル内のすべての第１オペレーションのシーケンシャルリードが完了したか否かを判定する（ステップＳ１３５）。シーケンシャルリードがまだ完了していなければ、第１オペレーション内のレジスタドレスを送信する（ステップＳ１３６）。次に、ＡＣＫ信号が受信されたか否かを判定する（ステップＳ１３７）。ＡＣＫ信号の代わりにＮＡＣＫ信号が受信された場合、後述する図１５Ａに示す再送処理を行う（ステップＳ１３８）。
ＡＣＫ信号が受信されると、再スタートフラグＳｒを送信する（ステップＳ１３９）。次に、第１オペレーション内のスレーブアドレスを送信し、次に、Ｒ／Ｗビットを読み出しビット値（例えば１）にして送信する（ステップＳ１４０）。次に、ＡＣＫ信号が受信されたか否かを判定する（ステップＳ１４１）。ＡＣＫ信号の代わりにＮＡＣＫ信号が受信された場合、後述する図１５Ａに示す再送処理を行う（ステップＳ１４２）。
ＡＣＫ信号が受信されると、読み出しデータを受信する（ステップＳ１４３）。シーケンシャルリードが完了したか否かを判定する（ステップＳ１４４）。シーケンシャルリードがまだ終了していなければ、スレーブ２にＡＣＫ信号を返送し（ステップＳ１４５）、ステップＳ１４３以降の処理を行う。
ステップＳ１４４でシーケンシャルリードが完了したと判定されると、スレーブ２にＮＡＣＫ信号を返送する（ステップＳ１４６）。スレーブ２は、ＡＣＫ信号の代わりにＮＡＣＫ信号が受信されることで、マスタ１のシーケンシャルリードが完了したことを把握できる。その後、マスタ１は、再スタートフラグＳｒをスレーブ２に送信し（ステップＳ１４７）、ステップＳ１３２以降の処理を繰り返す。
ステップＳ１３５で、プロトコル内のすべての第１オペレーションのシーケンシャルリードが終了したと判定されると、プロトコル内の第２オペレーションの読み出し処理が行われる。まず、スレーブ２のレジスタ群４３内のレジスタ（第２記憶部）４３ｂに記憶されているメッセージカウント値ＭＣ＿Ｓのレジスタアドレスを送信する（ステップＳ１４８）。次に、スレーブ２からのＡＣＫ信号が受信されたか否かを判定する（ステップＳ１４９）。ＡＣＫ信号の代わりにＮＡＣＫ信号が受信された場合、図１５Ａに示す再送処理を行う（ステップＳ１５０）。
ステップＳ１４９でＡＣＫ信号が受信されると、再スタートフラグＳｒを送信する（ステップＳ１５１）。次に、スレーブアドレスを送信する（ステップＳ１５２）。その後、ＡＣＫ信号を受信したか否かを判定する（ステップＳ１５３）。ＡＣＫ信号の代わりにＮＡＣＫ信号が受信されると、後述する図１５Ａに示す再送処理を行う（ステップＳ１５４）。
ステップＳ１５３でＡＣＫ信号が受信されたと判定されると、スレーブ２内のレジスタ（第３記憶部）４３ｃに記憶されているメッセージカウント値ＭＣ＿ＳとＣＲＣ符号ＣＲＣ＿Ｓを受信する（ステップＳ１５５）。
次に、ＣＲＣ符号ＣＲＣ＿Ｓの受信が完了したか否かを判定する（ステップＳ１５６）。まだ受信が完了していなければ、ＡＣＫ信号をスレーブ２に返送し（ステップＳ１５７）、ステップＳ１５５以降の処理を繰り返す。ステップＳ１５６で、ＣＲＣ符号ＣＲＣ＿Ｓの受信が完了したと判定された場合、ＮＡＣＫ信号をスレーブ２に返送する（ステップＳ１５８）。次に、ストップフラグＰを送信する（ステップＳ１５９）。
以上で、一つのプロトコルの読み出し処理が終了するため、ＭＣ＿Ｍ生成部２６でカウントするメッセージカウント値ＭＣ＿Ｍを＋１する（ステップＳ１６０）。次に、スレーブ２からのメッセージカウント値ＭＣ＿ＳがＭＣ＿Ｍと一致し、かつＣＲＣ符号ＣＲＣ＿ＳがＣＲＣ＿Ｍと一致するか否かを判定する（ステップＳ１６１）。両者が一致していれば図１４ＡのステップＳ１３１以降の処理を繰り返す。ステップＳ１６１で、少なくとも一方が不一致と判定されると、後述する図１５Ｂのエラー処理を行う（ステップＳ１６２）。すなわち、ステップＳ１６２では、マスタ側エラー検出信号ＭＣ＿ｅｒｒとマスタ側エラー検出信号ＣＲＣ＿ｅｒｒの少なくとも一方が出力されると、図１５Ｂのエラー処理を行う。
図１５Ａは、図１４ＡのステップＳ１３４、Ｓ１３８及びＳ１４２と、図１４ＢのＳ１５０及びＳ１５４の詳細な処理手順を示すフローチャートである。まず、ストップフラグＰを送信する（ステップＳ１７１）。次に、メッセージカウントを＋１する（ステップＳ１７２）。次に、プロトコルの先頭から処理をやり直す（ステップＳ１７３）。すなわち、図１４ＡのＳ１３１以降の処理をやり直す。再送処理に成功したか否かを判定する（ステップＳ１７４）。成功すれば再送処理を終了し、成功しなければ、３回連続して再送処理に失敗したか否かを判定する（ステップＳ１７５）。３回連続して失敗すれば再送処理を終了し、まだ３回まで失敗していなければ、ステップＳ１７１以降の処理を繰り返す。３回連続して失敗した場合、再送処理を終えた後にどのような処理を行うかは任意である。例えば、スレーブ２内のイメージセンサ１１のエラーフラグを読み出してもよいし、所定時間経過後に再送処理をやり直してもよいし、警告表示等を行ってもよい。
図１５Ｂは、図１４ＢのステップＳ１６２で、マスタ側エラー検出信号ＭＣ＿ｅｒｒ又はＣＲＣ＿ｅｒｒが出力されたときのエラー処理の詳細な処理手順を示すフローチャートである。まず、ストップフラグＰをスレーブ２に送信する（ステップＳ１８１）。次に、マスタ１内のＳｏＣ５でカウントしているメッセージカウント値ＭＣ＿Ｍをゼロクリアする（ステップＳ１８２）。次に、スレーブ２内のイメージセンサ１１内のレジスタ（第４記憶部）４３ｄのエラークリアレジスタに１を設定する（ステップＳ１８３）。これにより、レジスタ（第２記憶部）４３ｂのメッセージカウント値ＭＣ＿Ｍ、ＭＣ＿Ｓと、レジスタ（第４記憶部）４３ｄのエラーフラグＭＣ＿Ｍ＿ｅｒｒ、ＭＣ＿Ｓ＿ｅｒｒがクリアされる。その後、図１４ＡのステップＳ１３１以降の処理が再度行われる（ステップＳ１８４）。
このように、本実施形態では、マスタ１内のＳｏＣ５から、スレーブ２内のイメージセンサ１１に書き込みプロトコルを送信する際に、ＣＣＩに準拠したオペレーションのデータ形式にて、マスタ１でカウントしたメッセージカウント値ＭＣ＿Ｍと、マスタ１で生成したＣＲＣ符号ＣＲＣ＿Ｍとを含むオペレーション（第２オペレーション）を送信する。その際、第２オペレーションは、再スタートフラグの後に、スレーブアドレスと、レジスタ（第２記憶部）４３ｂのレジスタアドレスと、メッセージカウント値ＭＣ＿Ｍと、ＣＲＣ符号ＣＲＣ＿Ｍとを順に配置し、最後にストップフラグＰを配置する。よって、スレーブ２では、受信されたプロトコルに含まれるメッセージカウント値とＣＲＣ符号を、通常の書き込みデータと区別でき、マスタ１から指定されたレジスタアドレスに誤りなく記憶することができる。
また、本実施形態では、スレーブ２内部にＭＣ＿Ｓ生成部４４とＣＲＣ＿Ｓ生成部４５を設けて、マスタ１から送信されたプロトコル内の第２オペレーションに含まれるメッセージカウント値及びＣＲＣ符号との比較を行い、不一致であれば、エラー検出信号を出力するとともに、マスタ１にＮＡＣＫ信号を返送する。マスタ１はＮＡＣＫ信号を受信することで、メッセージカウント値やＣＲＣ符号にエラーが生じたことを迅速に検出でき、プロトコルの再送処理を行うことができる。
さらに、本実施形態では、マスタ１からスレーブ２に、スレーブ２がカウントしたメッセージカウント値ＭＣ＿Ｓとスレーブ２が生成したＣＲＣ符号ＣＲＣ＿Ｓの読み出し要求を含む読み出しプロトコルをＣＣＩに準拠して送信できる。このプロトコルに従って、スレーブ２から送信されたメッセージカウント値ＭＣ＿Ｓは、マスタ１内部でカウントしたメッセージカウント値ＭＣ＿Ｍと比較される。同様に、スレーブ２から送信されたＣＲＣ符号ＣＲＣ＿Ｓは、マスタ１内部で生成されたＣＲＣ符号ＣＲＣ＿Ｍと比較される。これにより、マスタ１は、メッセージカウント値とＣＲＣ符号にエラーがあるか否かを迅速に判定でき、Ｉ２Ｃ／Ｉ３Ｃ通信の信頼性を向上できる。
なお、本技術は以下のような構成を取ることができる。
（１）プロトコルに従って通信相手装置と通信する通信部を備え、
前記プロトコルは、
前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
前記少なくとも一つの第１オペレーションに続いて配置され、前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有する、通信装置。
（２）前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一である、（１）に記載の通信装置。
（３）前記第１オペレーション内の前記第１記憶部に書き込まれるデータの先頭位置は、前記第２オペレーション内の前記プロトコルの数を示す情報の先頭位置と等しく、前記プロトコルの数を示す情報の後に前記ＣＲＣ符号が配置される、（１）に記載の通信装置。
（４）前記通信相手装置に送信される前記プロトコルの数をカウントするカウンタと、
前記少なくとも一つの前記第１オペレーションに含まれる各情報と、前記第２オペレーション内の前記ＣＲＣ符号より前に配置される各情報とに基づいて、前記ＣＲＣ符号を生成するＣＲＣ符号生成部と、を備える、（１）乃至（３）のいずれか一項に記載の通信装置。
（５）前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含む、（１）乃至（４）のいずれか一項に記載の通信装置。
（６）前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、ストップフラグを前記通信相手装置に送信し、かつ前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備える、（１）乃至（５）のいずれか一項に記載の通信装置。
（７）前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備える、（１）乃至（５）のいずれか一項に記載の通信装置。
（８）前記第２オペレーション内の前記プロトコルの数を示す情報を送信した後、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第１エラー処理部と、
前記第２オペレーション内の前記ＣＲＣ符号を送信した後、前記通信相手装置から前記受領通知信号の逆論理の信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第２エラー処理部と、を有する、（１）乃至（５）のいずれか一項に記載の通信装置。
（９）前記通信相手装置は、撮像装置であり、
前記プロトコルの前記第１オペレーションは、前記撮像装置を制御するデータを含む、（１）乃至（８）のいずれか一項に記載の通信装置。
（１０）少なくとも一つの第１オペレーション及び第２オペレーションを含むプロトコルに従って通信相手装置と通信する通信部と、
前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
前記通信部で受信された前記プロトコルの数をカウントするカウンタと、
前記通信部で受信された前記プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記第２オペレーションに含まれる前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を備える、通信装置。
（１１）前記第１オペレーションに当該通信装置の識別情報が含まれ、かつ前記第１オペレーションに前記第１記憶部の識別情報が含まれ、かつ前記第１オペレーションに書き込み指示情報が含まれる場合に、前記第１オペレーションに含まれるデータを前記第１記憶部に記憶する制御を行い、かつ前記第２オペレーションに前記第２記憶部の識別情報が含まれる場合に、前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記第１ＣＲＣ符号を前記第２記憶部に記憶する制御を行う書き込み処理部を備える、（１０）に記載の通信装置。
（１２）前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部と、
前記プロトコル内の前記第２オペレーションに読み出し指示情報が含まれ、かつ前記第２オペレーションに前記第３記憶部の識別情報が含まれる場合に、前記第３記憶部に記憶された前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを前記通信部を介して送信する制御を行う読み出し処理部と、を備える、（１０）又は（１１）に記載の通信装置。
（１３）画像信号を出力する撮像部を備え、
前記通信相手装置は、前記撮像部を制御するとともに、前記画像信号に対する画像処理を行う制御装置である、（１０）乃至（１２）のいずれか一項に記載の通信装置。
（１４）読み出し要求情報を含むプロトコルに従って通信相手装置と通信する通信部を備え、
前記プロトコルは、
前記通信相手装置の識別情報、書き込み指示情報、前記通信相手装置が有する第１記憶部の識別情報、前記通信相手装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記通信相手装置から送信された情報と、を含む少なくとも一つの第１オペレーションと、
前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置がカウントする前記プロトコルの数を示す情報及び前記通信相手装置が生成する前記プロトコルの誤りを検出するＣＲＣ符号が記憶された第２記憶部の識別情報と、前記通信相手装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第２記憶部から読み出されて前記通信相手装置から送信された情報と、を含む第２オペレーションと、を有する、通信装置。
（１５）前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一である、（１４）に記載の通信装置。
（１６）前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含む、（１４）又は（１５）に記載の通信装置。
（１７）前記通信相手装置に送信した前記プロトコルの数をカウントするカウンタと、
前記通信相手装置に送信した前記プロトコルのそれぞれに含まれる各情報に基づいてＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記通信相手装置から送信された前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記通信相手装置から送信された前記ＣＲＣ符号と、前記ＣＲＣ符号生成部で生成された前記ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器及び前記第２比較器の少なくとも一方での比較結果が一致しない場合に、エラー処理を行うエラー処理部と、を備える、（１６）に記載の通信装置。
（１８）前記エラー処理部は、前記カウンタのカウント値を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報とエラー検出フラグとをゼロクリアするよう前記通信相手装置に指示する、（１７）に記載の通信装置。
（１９）前記第１オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、前記第１オペレーションに含まれる前記通信相手装置の第１記憶部の識別情報を送信した場合、前記通信相手装置に再スタートフラグを送信後の前記第１オペレーション又は前記第２オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、及び前記第２オペレーション内の前記第２記憶部の識別情報を送信した場合の少なくとも一つにおいて、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記カウンタでカウントする前記プロトコルの数をカウントアップした上で、前記プロトコルの再送処理を行う再送処理部を備える、（１７）又は（１８）に記載の通信装置。
（２０）第１通信装置と、
第２通信装置と、を備え、
前記第１通信装置は、第１プロトコルに従って前記第２通信装置と通信する第１通信部を有し、
前記第１プロトコルは、
前記第２通信装置の識別情報と、前記第２通信装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
前記少なくとも一つの第１オペレーションに続いて配置され、前記第２通信装置の識別情報と、前記第２通信装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有し、
前記第２通信装置は、
前記第１プロトコルに従って前記第１通信装置と通信する第２通信部と、
前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
前記第２通信部で受信された前記第１プロトコルの数をカウントするカウンタと、
前記第２通信部で受信された前記第１プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を有する、通信システム。
（２１）前記第１通信装置は、前記第２通信装置に対して読み出し要求情報を含む第２プロトコルを送信し、
前記第２通信装置は、前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部を有し、
前記第２プロトコルは、
前記第２通信装置の識別情報、書き込み指示情報、前記第２通信装置が有する第１記憶部の識別情報、前記第２通信装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記第２通信装置から送信された情報と、を含む少なくとも一つの第３オペレーションと、
前記第２通信装置の識別情報と、書き込み指示情報と、前記第３記憶部の識別情報と、前記第２通信装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第３記憶部から読み出されて前記第２通信装置から送信された情報と、を含む第４オペレーションと、を有する、（２０）に記載の通信システム。
（２２）前記第１通信装置との間でシリアル通信を行う第３通信装置と、
前記第２通信装置との間でシリアル通信を行うとともに、前記第３通信装置との間でシリアル通信を行う第４通信装置と、を備え、
前記第３通信装置及び前記第４通信装置は、前記第１プロトコル及び前記第２プロトコルを改変することなく中継する、（２１）に記載の通信システム。
（２３）前記第１通信装置及び前記第３通信装置は、Ｉ２Ｃ（Inter-Integrated Circuits）又はＩ３Ｃ（Improved Inter Integrated Circuits）通信を行い、
前記第２通信装置及び前記第４通信装置は、Ｉ２Ｃ又はＩ３Ｃ通信を行う、（２２）に記載の通信システム。
本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
１ マスタ、２ スレーブ、３ 通信システム、４ ケーブル、５ ＳｏＣ、６ デシリアライザ、７ 第１ＭＵＸ部、８ 第１受信部、９ 第１送信部、１０ 第１ＬＩＮＫ部、１１ イメージセンサ、１２ シリアライザ、１３ 第２ＭＵＸ部、１４ 第２受信部、１５ 第２送信部、１６ 第２ＬＩＮＫ部、２１ 通信部、２２ ＣＣＩ部、２３ レジスタ群、２４ プロセッサ、２５ ＲＡＭ、２６ ＭＣ＿Ｍ生成部、２７ ＣＲＣ＿Ｍ生成部、２８ 書き込み処理部、２９ 読み出し処理部、３０ スレーブ側ＭＣエラー検出部、３０ａ ＭＣ＿Ｍ送信時ＮＡＣＫ検出部、３０ｂ スレーブ側ＭＣエラー出力部、３１ スレーブ側ＣＲＣエラー検出部、３１ａ ＣＲＣ＿Ｍ送信時ＮＡＣＫ検出部、３１ｂ スレーブ側ＣＲＣエラー出力部、３２ マスタ側ＭＣエラー検出部、３２ａ 第１比較器、３２ｂ マスタ側ＭＣエラー出力部、３３ マスタ側ＣＲＣエラー検出部、３３ａ 第２比較器、３３ｂ マスタ側ＣＲＣエラー出力部、３４ 通信部、３５ ＣＣＩ部、３５ａ 書き込み処理部、３５ｂ 読み出し処理部、３６ ＦＩＦＯ部、３７ ＡＡＬ処理部、３８ Ａ－ＰＨＹ処理部、４１ 通信部、４２ ＣＣＩ部、４３ レジスタ群、４３ａ レジスタ（第１記憶部）、４３ｂ レジスタ（第２記憶部）、４３ｃ レジスタ（第３記憶部）、４３ｄ レジスタ（第４記憶部）、４４ ＭＣ＿Ｓ生成部、４５ ＣＲＣ＿Ｓ生成部、４６ 第１比較器、４７ 第２比較器、４８ スレーブ側ＭＣエラー検出部、４９ スレーブ側ＣＲＣエラー検出部、５０ 書き込み処理部、５１ 読み出し処理部、５２ 通信部、５３ ＣＣＩ部、５４ ＦＩＦＯ部、５５ ＡＡＬ処理部、５６ Ａ－ＰＨＹ処理部、５７ 書き込み処理部、５８ 読み出し処理部

Claims (23)

  1. プロトコルに従って通信相手装置と通信する通信部を備え、
    前記プロトコルは、
    前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
    前記少なくとも一つの第１オペレーションに続いて配置され、前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有する、通信装置。
  2. 前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一である、請求項１に記載の通信装置。
  3. 前記第１オペレーション内の前記第１記憶部に書き込まれるデータの先頭位置は、前記第２オペレーション内の前記プロトコルの数を示す情報の先頭位置と等しく、前記プロトコルの数を示す情報の後に前記ＣＲＣ符号が配置される、請求項１に記載の通信装置。
  4. 前記通信相手装置に送信される前記プロトコルの数をカウントするカウンタと、
    前記少なくとも一つの前記第１オペレーションに含まれる各情報と、前記第２オペレーション内の前記ＣＲＣ符号より前に配置される各情報とに基づいて、前記ＣＲＣ符号を生成するＣＲＣ符号生成部と、を備える、請求項１に記載の通信装置。
  5. 前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含む、請求項１に記載の通信装置。
  6. 前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、ストップフラグを前記通信相手装置に送信し、かつ前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備える、請求項１に記載の通信装置。
  7. 前記第１オペレーション及び前記第２オペレーション内の各情報を前記通信相手装置に送信するたびに、前記通信相手装置から受領通知信号又は前記受領通知信号の逆論理信号を受信し、前記逆論理信号が受信されると、前記プロトコルの数を示す情報をインクリメントした後に、前記プロトコルを先頭から再送する処理を行う再送処理部を備える、請求項１に記載の通信装置。
  8. 前記第２オペレーション内の前記プロトコルの数を示す情報を送信した後、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第１エラー処理部と、
    前記第２オペレーション内の前記ＣＲＣ符号を送信した後、前記通信相手装置から前記受領通知信号の逆論理の信号を受信した場合に、前記プロトコルの数を示す情報を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報及び前記通信相手装置が保存するエラーフラグを初期化するよう前記通信相手装置に指示する第２エラー処理部と、を有する、請求項１に記載の通信装置。
  9. 前記通信相手装置は、撮像装置であり、
    前記プロトコルの前記第１オペレーションは、前記撮像装置を制御するデータを含む、請求項１に記載の通信装置。
  10. 少なくとも一つの第１オペレーション及び第２オペレーションを含むプロトコルに従って通信相手装置と通信する通信部と、
    前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
    前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
    前記通信部で受信された前記プロトコルの数をカウントするカウンタと、
    前記通信部で受信された前記プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
    前記第２オペレーションに含まれる前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
    前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
    前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
    前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を備える、通信装置。
  11. 前記第１オペレーションに当該通信装置の識別情報が含まれ、かつ前記第１オペレーションに前記第１記憶部の識別情報が含まれ、かつ前記第１オペレーションに書き込み指示情報が含まれる場合に、前記第１オペレーションに含まれるデータを前記第１記憶部に記憶する制御を行い、かつ前記第２オペレーションに前記第２記憶部の識別情報が含まれる場合に、前記第２オペレーションに含まれる前記プロトコルの数を示す情報及び前記第１ＣＲＣ符号を前記第２記憶部に記憶する制御を行う書き込み処理部を備える、請求項１０に記載の通信装置。
  12. 前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部と、
    前記プロトコル内の前記第２オペレーションに読み出し指示情報が含まれ、かつ前記第２オペレーションに前記第３記憶部の識別情報が含まれる場合に、前記第３記憶部に記憶された前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを前記通信部を介して送信する制御を行う読み出し処理部と、を備える、請求項１０に記載の通信装置。
  13. 画像信号を出力する撮像部を備え、
    前記通信相手装置は、前記撮像部を制御するとともに、前記画像信号に対する画像処理を行う制御装置である、請求項１０に記載の通信装置。
  14. 読み出し要求情報を含むプロトコルに従って通信相手装置と通信する通信部を備え、
    前記プロトコルは、
    前記通信相手装置の識別情報、書き込み指示情報、前記通信相手装置が有する第１記憶部の識別情報、前記通信相手装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記通信相手装置から送信された情報と、を含む少なくとも一つの第１オペレーションと、
    前記通信相手装置の識別情報と、書き込み指示情報と、前記通信相手装置がカウントする前記プロトコルの数を示す情報及び前記通信相手装置が生成する前記プロトコルの誤りを検出するＣＲＣ符号が記憶された第２記憶部の識別情報と、前記通信相手装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第２記憶部から読み出されて前記通信相手装置から送信された情報と、を含む第２オペレーションと、を有する、通信装置。
  15. 前記第１オペレーションと前記第２オペレーションとに含まれる前記通信相手装置の識別情報は、同一である、請求項１４に記載の通信装置。
  16. 前記プロトコルは、先頭の前記第１オペレーションの冒頭に配置されるスタートフラグと、２つ目以降の前記第１オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの冒頭に配置される再スタートフラグと、前記第２オペレーションの最後尾に配置されるストップフラグと、を含む、請求項１４に記載の通信装置。
  17. 前記通信相手装置に送信した前記プロトコルの数をカウントするカウンタと、
    前記通信相手装置に送信した前記プロトコルのそれぞれに含まれる各情報に基づいてＣＲＣ符号を生成するＣＲＣ符号生成部と、
    前記通信相手装置から送信された前記プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
    前記通信相手装置から送信された前記ＣＲＣ符号と、前記ＣＲＣ符号生成部で生成された前記ＣＲＣ符号とを比較する第２比較器と、
    前記第１比較器及び前記第２比較器の少なくとも一方での比較結果が一致しない場合に、エラー処理を行うエラー処理部と、を備える、請求項１６に記載の通信装置。
  18. 前記エラー処理部は、前記カウンタのカウント値を初期化するとともに、前記通信相手装置がカウントしている前記プロトコルの数を示す情報とエラー検出フラグとをゼロクリアするよう前記通信相手装置に指示する、請求項１７に記載の通信装置。
  19. 前記第１オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、前記第１オペレーションに含まれる前記通信相手装置の第１記憶部の識別情報を送信した場合、前記通信相手装置に再スタートフラグを送信後の前記第１オペレーション又は前記第２オペレーションに含まれる前記通信相手装置の識別情報を送信した場合、及び前記第２オペレーション内の前記第２記憶部の識別情報を送信した場合の少なくとも一つにおいて、前記通信相手装置から受領通知信号の逆論理信号を受信した場合に、前記カウンタでカウントする前記プロトコルの数をカウントアップした上で、前記プロトコルの再送処理を行う再送処理部を備える、請求項１７に記載の通信装置。
  20. 第１通信装置と、
    第２通信装置と、を備え、
    前記第１通信装置は、第１プロトコルに従って前記第２通信装置と通信する第１通信部を有し、
    前記第１プロトコルは、
    前記第２通信装置の識別情報と、前記第２通信装置が有する第１記憶部の識別情報と、前記第１記憶部に書き込まれるデータと、を含む少なくとも一つの第１オペレーションと、
    前記少なくとも一つの第１オペレーションに続いて配置され、前記第２通信装置の識別情報と、前記第２通信装置が有する第２記憶部の識別情報と、前記第２記憶部に記憶される前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出するＣＲＣ（Cyclic Redundancy Check）符号と、を含む第２オペレーションと、を有し、
    前記第２通信装置は、
    前記第１プロトコルに従って前記第１通信装置と通信する第２通信部と、
    前記第１オペレーションに含まれるデータを記憶する第１記憶部と、
    前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報及び前記第１プロトコルの誤りを検出する第１ＣＲＣ符号を記憶する第２記憶部と、
    前記第２通信部で受信された前記第１プロトコルの数をカウントするカウンタと、
    前記第２通信部で受信された前記第１プロトコル内の前記第１ＣＲＣ符号よりも前に配置される前記第１オペレーション及び前記第２オペレーションの各情報に基づいて、第２ＣＲＣ符号を生成するＣＲＣ符号生成部と、
    前記第２オペレーションに含まれる前記第１プロトコルの数を示す情報と、前記カウンタでカウントされた数とを比較する第１比較器と、
    前記第１ＣＲＣ符号と前記第２ＣＲＣ符号とを比較する第２比較器と、
    前記第１比較器での比較結果が一致しない場合に第１エラー検出信号を出力する第１エラー検出部と、
    前記第２比較器での比較結果が一致しない場合に第２エラー検出信号を出力する第２エラー検出部と、を有する、通信システム。
  21. 前記第１通信装置は、前記第２通信装置に対して読み出し要求情報を含む第２プロトコルを送信し、
    前記第２通信装置は、前記カウンタでカウントされた数と、前記ＣＲＣ符号生成部で生成された前記第２ＣＲＣ符号とを記憶する第３記憶部を有し、
    前記第２プロトコルは、
    前記第２通信装置の識別情報、書き込み指示情報、前記第２通信装置が有する第１記憶部の識別情報、前記第２通信装置の識別情報、及び読み出し指示情報を含む第１読み出し要求情報と、前記第１読み出し要求情報に応じて前記第１記憶部から読み出されて前記第２通信装置から送信された情報と、を含む少なくとも一つの第３オペレーションと、
    前記第２通信装置の識別情報と、書き込み指示情報と、前記第３記憶部の識別情報と、前記第２通信装置の識別情報と、読み出し指示情報と、を含む第２読み出し要求情報と、前記第２読み出し要求情報に応じて前記第３記憶部から読み出されて前記第２通信装置から送信された情報と、を含む第４オペレーションと、を有する、請求項２０に記載の通信システム。
  22. 前記第１通信装置との間でシリアル通信を行う第３通信装置と、
    前記第２通信装置との間でシリアル通信を行うとともに、前記第３通信装置との間でシリアル通信を行う第４通信装置と、を備え、
    前記第３通信装置及び前記第４通信装置は、前記第１プロトコル及び前記第２プロトコルを中継する、請求項２１に記載の通信システム。
  23. 前記第１通信装置及び前記第３通信装置は、Ｉ２Ｃ（Inter-Integrated Circuits）又はＩ３Ｃ（Improved Inter Integrated Circuits）通信を行い、
    前記第２通信装置及び前記第４通信装置は、Ｉ２Ｃ又はＩ３Ｃ通信を行う、請求項２２に記載の通信システム。
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