CN107276738A - 三相极性编码串行接口 - Google Patents

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Abstract

本发明涉及三相极性编码串行接口。该接口为一种高速串行接口。在一个方面中，所述高速串行接口使用三相调制来联合地对数据和时钟信息进行编码。因此，不再需要接口的接收端处的抗偏斜电路，从而使得链路启动时间减少且链路效率和功率消耗得以改善。在一个实施例中，所述高速串行接口使用比针对数据和时钟信息具有单独导体的常规系统少的信号导体。

Description

三相极性编码串行接口
分案申请的相关信息
本案是分案申请。该分案的原申请(第一次提出的申请)为申请日为2008年2月29日、申请号为200880005637.2、发明名称为“三相极性编码串行接口”的发明专利申请案。
针对上述原申请，申请人提出了申请号为201410412611.7、发明名称为“三相极性编码串行接口”的发明专利申请案。针对该申请案的第一次审查意见通知书认为存在单一性缺陷，据此，申请人提出本分案申请。
技术领域
本发明大体上涉及高速串行通信。更确切地说，本发明涉及用于高速串行通信的三相调制数据编码方案。
背景技术
在高速串行通信领域，对于不断提高的数据速率的需求持续增长。
许多常规高速串行接口系统对于单独的数据信号和时钟信号使用非归零(NRZ)数据编码。然而，数据信号和时钟信号的此分离通常会导致两个信号之间出现偏斜，从而限制了接口的最大可能链路数据速率。
通常在串行接口的接收端处使用抗偏斜电路，以消除数据信号与时钟信号之间的偏斜。因此，串行接口的占用面积(real estate)要求和链路启动时间两者均增加，其中后者在接口正以低工作循环间歇性使用以使系统功率消耗最小化时成为不利因素。
其它常规串行接口系统因为使用数据信号和选通信号而较不容易受到偏斜的影响，但在高速操作时仍然会遇到偏斜问题。
此外，某些集成接收器装置通常建置有较慢的逻辑，因为其为了驱动高电压而具有较大的特征大小。例如用于驱动LCD面板的集成LCD控制器－驱动器电路就有这种情况。因此，将难以为此些使用常规系统的装置实施高速串行接口。
因此，需要一种解决常规串行接口系统的上述问题的高速串行接口。另外，需要一种相对于常规系统具有增加的容量和减少的功率消耗的高速串行接口。
发明内容
本文中提供一种高速串行接口。
在一个方面中，所述高速串行接口使用三相调制数据编码方案来联合地对数据信息和时钟信息进行编码。因此，不再需要接口的接收端处的抗偏斜电路，从而使得链路启动时间减少且链路效率和功率消耗得以改善。在一个实施例中，所述高速串行接口使用比针对数据信息和时钟信息具有单独导体的常规系统少的信号导体。在另一实施例中，所述串行接口允许以任何速度传输数据，而根本无需接收端事先知道传输数据速率。
在另一方面中，所述高速串行接口使用极性编码三相调制数据编码方案来联合地对数据信息和时钟信息进行编码。这除了上述优点外，进而通过允许在任何单个波特间隔中传输一个以上位而进一步增加串行接口的链路容量。
在又一方面中，使用极性编码三相调制数据编码方案为某些具有较慢逻辑电路的接收器驱动器实施高速串行接口。通过在接口上每次转换编码至少两个位，所述编码方案允许数据转换速率是普通串行数据速率的一半。
本文中提供的采用三相调制数据编码方案的高速接口消耗的电流是使用相同驱动器的其它高速接口的一半。这是因为一次只有一个驱动器输出是有效的，而不是像在其它串行接口中常见的情况那样有两个同时有效的输出(例如，数据和时钟或数据和选通)。此功率消耗的减少与采用三相调制数据编码方案的高速接口的以其它串行接口的至少两倍的速率发送数据的能力结合。
下文中参考附图详细描述本发明的其它实施例、特征和优点以及本发明的各种实施例的结构和操作。
附图说明
附图并入本文中且形成说明书的一部分，附图说明本发明，且与描述一起进一步用以阐释本发明的原理，并使相关领域的技术人员能够制作和使用本发明。
图1说明3电平差分数据编码方案中的实例转变。
图2说明循环状态图。
图3是说明三相调制数据编码方案的实例。
图4说明用于实施三相调制数据编码方案的串行接口发射器。
图5说明根据三相调制数据编码方案的对应于编码状态的当前流程情景。
图6说明用于三相调制数据编码方案的示范性数据恢复电路。
图7说明时序偏移对图3的三相调制数据编码方案的影响。
图8是极性编码三相调制数据编码方案的实例状态表。
图9是说明根据图8的状态图的极性编码三相调制数据编码方案的实例。
图10说明印刷布线板上的用于实现三相调制数据编码方案的信号导体的实例实施方案。
图11说明电缆中的用于实现三相调制数据编码方案的信号导体的实例实施方案。
图12说明极性编码三相调制数据编码方案的实例状态图。
图13说明用于极性编码三相调制数据编码方案的示范性数据恢复电路。
图14说明图13的实例数据恢复电路的额外电路。
图15说明用于对图13和图14的数据恢复电路的输出进行解码的实例数据解码器。
将参看附图描述本发明。元件首次出现的图通常由对应参考数字中的最左边的数字来指示。
具体实施方式
本说明书揭示一个或一个以上并入有本发明的特征的实施例。所揭示的实施例只是示范说明本发明。本发明的范围不限于所揭示的实施例。本发明由随附权利要求书界定。
所描述的实施例及说明书中对“一个实施例”、“实施例”、“实例实施例”等的提及是指示所描述的实施例可包含特定特征、结构或特性，但可能并非每个实施例都必然包含所述特定特征、结构或特性。此外，此些短语未必指代相同实施例。此外，当结合一实施例描述特定特征、结构或特性时，我们认为结合已明确描述或未明确描述的其它实施例实行此些特征、结构或特性是属于所述领域的技术人员的知识范围。
本发明的实施例可以硬件、固件、软件或其任何组合实施。本发明的实施例也可实施为存储在机器可读媒体上的指令，所述指令可由一个或一个以上处理器读取和执行。机器可读媒体可包含任何用于以机器(例如，计算装置)可读取的形式存储或传输信息的机制。举例来说，机器可读媒体可包含只读存储器(ROM)，随机存取存储器(RAM)，磁盘存储媒体，光学存储媒体，快闪存储器装置，电、光、声或其它形式的传播信号(例如，载波、红外信号、数字信号等)等等。此外，本文中可能将固件、软件、例行程序、指令描述为执行特定动作。然而，应明白此些描述只是为了方便，且此些动作事实上起因于计算装置、处理器、控制器或其它装置执行所述固件、软件、例行程序、指令等。
关于嵌入时序信息的数据编码
如上所述，为了消除数据信号与时钟信号之间的偏斜或对串行接口中的抗偏斜电路的需要，需要联合地对数据信息和时钟信息(或数据信号中的嵌入时序信息)进行编码。用于实现所述目标的一种常用技术是通过使用差分数据编码方案，借此在单个信号的状态转变中联合地编码数据信息和时钟信息。
大部分差分数据编码方案是电平差分方案，借此关于数据信号和时钟信号的电平(量值)的变化来界定状态转变。
图1说明3电平差分数据编码方案中的实例转变。根据图1的方案，从-V到0的信号电平(电压)转变是逻辑0，从-V到+V的信号电平(电压)转变是逻辑1，从0到-V的信号电平(电压)转变是逻辑0，从0到+V的信号电平(电压)转变是逻辑1，从+V到0的信号电平(电压)转变是逻辑1，且从+V到-V的信号电平(电压)转变是逻辑0。
实例转变102和104说明两个信号电平转变，借此信号电平从-V改变成+V。转变102包含从-V到0的第一转变，随后是从0到+V的第二转变，用以传输01数据序列。转变104包含从-V到+V的单个转变，用以传输逻辑1。
然而，如图1所示，由于信号转换速率与接收端处的数据恢复电路的响应时间相比较慢，所以转变102和104两者看起来相同，且由恢复电路解释为01。在图1中说明的情况下或者当转换速率比数据恢复电路的响应时间快时，在从+V到-V的转变时发生类似的转变解码问题。
解码状态转变的此不定性是由于具有必须通过中间状态以便到达所要状态的转变。因此，需要使用“循环”状态转变的差分数据编码方案来解决差分数据编码方案中的不定状态转变。
关于循环状态转变的差分数据编码
图2说明循环状态图200，其可用来界定差分数据编码方案中的状态转变。根据状态图200，基于三个状态a、b与c之间的转变来编码数据。请注意，任何两个状态之间的转变(a到b、b到a、b到c、c到b、a到c和c到a)均在单个步骤中发生，而无需穿过中间状态。由此，基于状态图200的差分数据编码方案将不存在上述状态转变解码问题。
图3说明基于图2的循环状态图200的三相调制数据编码方案300。根据数据编码方案300，使用三个导体A、B和C来传输在两个方向上旋转的3相信号。组成3相信号的三个信号(由导体A、B和C携载)是独立的，其中每一信号相对于其余两个信号有120度的相位差。
在任何时候，导体A、B和C中的恰好两者携载信号，其中数据编码状态是关于导体之间的信号流界定的。在一个实施例中，用从A到B、从B到C和从C到A的信号流来界定三个状态(分别对应于图2的状态a、b、c)。于是根据状态图200来界定所述三个状态之间的转变以确保循环状态转变。在一个实施例中，顺时针转变(A到B)到(B到C)、(B到C)到(C到A)和(C到A)到(A到B)用于传输逻辑1，而逆时针转变(B到C)到(A到B)、(A到B)到(C到A)和(C到A)到(B到C)用于传输逻辑0。
返回参看图3，其展示使用三相调制方案的数据编码实例。信号302、304和306分别说明施加于导体A、B和C的电压信号。在任何时候，第一导体耦合到正电压(例如，+V)、第二导体耦合到负电压(例如，-V)，而剩余的第三导体为开路。由此，由第一导体与第二导体之间的电流流动确定编码状态。也请注意，如由信号308(A>B)、310(B>C)和312(C到A)说明，在任何时候状态(A到B)、(B到C)和(C到A)中仅一者可为真，其中顺时针状态转变用于传输1，且逆时针状态转变用于传输逻辑0。在一个实施例中，信号308、310和312是使用比较导体A、B和C上的电压的比较器产生的。
图4说明用于实施图3的三相调制数据编码方案300的串行接口发射器电路400。电路400是使用电流驱动器电路实施的。也存在所属领域的技术人员基于本文中的教示可明白的其它电路实施方案。
电路400包含多个电流源402a-f，其可使用开关404a-f耦合到导体A、B和C的第一端。导体A、B和C的第二端使用终端阻抗406a-c耦合在一起。在一个实施例中，导体A、B和C中的每一者具有自然阻抗值Z0，其中终端阻抗406a-c各具有3Z0的阻抗值。
在任何时候，开关404a-f中的恰好两者闭合以引起导体A、B和C中的恰好两者之间的电流流动。由此，在任何时候在电路中均存在单个电流路径。此外，根据编码方案300，只允许电流从导体A流动到导体B，从导体B流动到导体C或从导体C流动到导体A。这三个电流流动情景对应于数据编码方案300的仅三个有效编码状态，且在图5中相对于发射器电路400来说明。
数据恢复电路
在串行接口的接收端，使用数据恢复电路对由发射器电路传输的数据进行解码。在一个实施例中，监视发射器电路400中的终端电阻器406a-b上的电压以检测状态转变。举例来说，产生类似于图3的信号A>B 308、B>C 310和C>A 312的信号，借此在任何时候这些信号中均恰好有一者为高，这指示当前编码状态。
图6说明实例性数据恢复电路600，其可用来对根据三相调制数据编码方案传输的数据进行解码。也可使用所属领域的技术人员基于本文中的教示将了解的其它数据恢复电路实施方案。
数据恢复电路600包含第一、第二和第三D触发器层610、624和638以及多路复用器电路646。
数据恢复电路600接收输入信号A-到-B 602、B-到-C 604和C-到-A 606。在任何时候，信号602、604和606中均恰好有一者为高，这指示正传输的当前编码状态。分别将信号602、604和606输入到第一层D触发器612、614和616中。
第一层D触发器612、614和616捕捉由信号602、604和606指示的最近状态转变。请注意，D触发器612、614和616中的每一者的D数据输入均耦合到逻辑1，且每当其相应时钟输入602、604或606经历上升沿转变时被设置。也请注意，每当D触发器612、614和616中的一者被设置时，其异步地复位其它两个第一层D触发器。在一个实施例中，这是通过以下方式进行的：将每一第一层D触发器的Q输出通过上升沿触发的脉冲电路耦合到其它两个第一层D触发器的复位输入。举例来说，在图6的实施例中，D触发器612的Q输出分别通过OR门620和622耦合到D触发器614和616的复位输入。在一实施例中，为了确保D触发器612、614和616仅在发生非相应状态时暂时复位，D触发器612、614和616的Q输出通过一电路耦合到OR门618、620和622，所述电路确保OR门618、620和622只具备窄正脉冲而不具备值为一的连续信号。举例来说，D触发器612的Q输出通过AND门耦合到OR门620和622，所述AND门接收所述Q输出和其经延迟的反转版本作为输入。
第二层D触发器626、628和630被配置为翻转触发器(toggle flip flop)，其Q反输出连接到其D输入。相应地，第二层触发器626、628和630在其相应时钟输入信号602、604和606的上升沿处翻转。请注意，信号602、604和606中的上升沿对应于数据编码方案中的状态转变。由此，由于任何时候可能发生恰好一个状态转变，所以在任何时候第二层D触发器626、628、630中的仅一者翻转。触发器626、628和630的Q反输出被输入到三输入XOR门632，从而产生接收器时钟Rx_Clk 636。请注意，每当触发器626、628和630的Q反输出中的任一者翻转时，接收器时钟636将翻转，因而产生半速率时钟。
第三层D触发器640、642和644的时钟输入分别由信号A到B 602、B到C 604和C到A606驱动。其D输入交叉耦合到第一层的Q输出，使得第一层触发器616的Q输出耦合到触发器640的D输入，第一层触发器612的Q输出耦合到触发器642的D输入，且第一层触发器614的Q输出耦合到触发器644的D输入。
由此，第三层触发器640、642和644分别捕捉C到A、A到B和B到C状态发生，且分别针对(C到A)到(A到B)、(A到B)到(B到C)和(B到C)到(C到A)转变输出逻辑1。如上文相对于图3所指示，这些转变是顺时针转变。对于逆时针转变，触发器640、642和644全部输出逻辑0。请注意，由于任何时候恰好一个状态转变可能发生，所以任何时候触发器640、642和644的Q输出中的仅一者可为逻辑1。
触发器640、642和644的Q输出被输入到多路复用器电路646，其中来自第一触发器层610的Q输出提供多路复用器的选择输入。在一个实施例中，多路复用器646包含AND门648、650和652随后是三输入OR门654的层。AND门648、650和652提供OR门654的输入，OR门654提供数据恢复电路600的输出信号656。请注意，每当AND门648、650和652中的任一者输出逻辑1时输出信号656为逻辑1，这种情况仅在顺时针状态转变时发生，如上文所述。相应地，对于顺时针状态转变，输出信号656为逻辑1，而对于逆时针状态转变，输出信号656为逻辑0，因而具有恢复根据三相调制方案编码的信息的能力。
时序偏移对三相调制的影响
图7是说明时序偏移对三相调制数据编码方案的影响的实例700。如图7所示，3相数据和时钟信号的信号A 702、B 704和C 706之间的时序偏移导致3相信号中的相位重叠。通常，此时序偏移可能是因为导体A、B和C之间的信号延迟的差异。因此，在表示数据恢复电路的输入的信号A>B 708、B>C 710和C>A 712中可能会出现不定状况。然而，幸运的是这些不定状况可通过添加电压或电流偏移来解决，如在信号714、716和718中说明。
极性编码三相调制
如上所述，三相调制数据编码方案使用顺时针状态转变来传输逻辑一，且使用逆时针状态转变来传输逻辑零。由此，不论是顺时针状态转变还是逆时针状态转变，在每一状态转变期间均传输恰好一个数据位。
然而，除了状态转变的方向性之外，还可通过利用编码状态的极性进一步提高三相调制数据编码方案的能力。返回参看图5，例如，可使用电流流动的极性来产生额外编码状态，例如A到B正、A到B负、B到C正、B到C负、C到A正和C到A负。通过具有两倍数目的编码状态，状态转变的数目且因此可在每一状态转变期间编码的数据位的数目可增加。此编码方案称为极性编码三相调制。
图8说明极性编码三相调制数据编码方案的实例状态表800。所属领域的技术人员基于本文中的教示将了解，使用状态转变到传输的位的变化但等效的映射的其它状态图也是可能的。
根据状态表800，在每一状态转变期间传输两个数据位，这使得图3的数据编码方案的能力翻倍。也请注意，状态表800中的状态转变仍符合循环，如图2的状态图200中所说明。
在其它实施例中，可进一步划分实例状态表800中的状态转变以产生额外转变，因而允许编码方案的能力进一步提高。举例来说，可将状态转变(A到B正或负到B到C正)划分成两个转变(A到B正到B到C正)和(A到B负到B到C正)。举例来说，从状态A到B正，下一状态可为以下五个状态中的任一者：A到B负、B到C正、B到C负、C到A正或C到A负。这允许在单个状态转变中编码log2(5)或大约2.3216位信息。使用此技术，可在7个连续状态转变中编码16位信息。
图12说明基于极性编码三相调制数据编码方案的实例状态图1200，其展示不同编码状态之间的所有可能的状态转变。
图9是说明根据图8的状态图800的极性编码三相调制数据编码方案的实例900。
使用三个导体A、B和C来传输在两个方向上旋转的3相信号。组成3相信号的三个信号902、904和906(由导体A、B和C携载)是独立的，其中每一信号相对于其余两个信号有120度的相位差。
在任何时候，导体A、B和C中的恰好两者携载信号，其中数据编码状态是关于导体之间的信号流和所述信号流的极性两者界定的。数据编码是根据状态图800中界定的状态转变来完成的。在一个实施例中，使用顺时针状态转变(A到B到B到C、B到C到C到A，和C到A到A到B)来传输以逻辑1(10和11)开始的数据序列，且使用逆时针状态转变(A到B到C到A、B到C到A到B，和C到A到B到C)来传输以逻辑零(00和01)开始的数据序列。
图13说明实例数据恢复电路1300，其可用来对根据极性编码三相调制数据编码方案传输的数据进行解码。也可使用所属领域的技术人员基于本文中的教示将了解的其它数据恢复电路实施方案。下文描述恢复电路1300的操作。
恢复电路1300从前面的模拟电路接收输入信号1302、1304、1306、1308、1310和1312。在任何时候，信号1302、1304、1306、1308、1310和1312中的仅一者可具有为一的值，这取决于刚刚发生了哪个编码状态。在实施时，信号之间可能发生重叠或间隙。输入信号1302、1304、1306、1308、1310和1312分别耦合到D触发器11到16的时钟输入。D触发器11到16中的每一者的D数据输入耦合到逻辑一，这使得每当D触发器11到16中的每一者的相应时钟输入经历上升沿转变时，其Q输出具有为一的值。举例来说，每当输入信号1302经历上升沿转变时或等效地每当发生状态A到B正时，D触发器11将具有为一的Q输出。由此，D触发器11到16捕捉六个状态中刚发生的那个状态，如由其相应Q输出1322、1324、1326、1328、1330、1332指示。由于任何时候均仅一个状态可发生，所以在任何时候输出1322、1324、1326、1328、1330和1332中的仅一者可继续具有为一的值。如下文将进一步描述，每当发生新状态时将出现短的重叠，其中对应于当前状态和新状态两者的Q输出在将触发器复位的延迟的持续时间期间具有为一的值。
当任何状态由D触发器11到16中的一者捕捉到时，将使其它触发器复位。在电路1300中，这是使用OR门1到6实现的，OR门1到6为相应D触发器11到16产生复位信号。OR门1到6各接收由D触发器11到16的Q输出(除了其相应D触发器的Q输出)上的上升沿引起的脉冲以及复位信号1314作为输入。举例来说，OR门1接收由D触发器12到16的Q输出1324、1326、1328、1330和1330(但非其相应D触发器11的Q输出1322)上的上升沿引起的脉冲以及复位信号1314。相应地，每当除了A到B正之外的任何状态发生或如果复位信号1314被断言时，OR门1的输出将为一。另一方面，当发生状态A到B正且复位信号1341未被断言时，OR门1将输出为零的值。
在一实施例中，为了确保D触发器11到16仅在发生非相应状态时暂时复位，D触发器11到16的Q输出通过一电路耦合到OR门1到6，所述电路确保OR门1到6仅具备脉冲而不具备值为一的连续信号。举例来说，D触发器11的Q输出1322通过AND门71耦合到OR门2到6。AND门71接收Q输出1322和Q输出1322的延迟的反转版本作为输入。请注意，就在D触发器11捕捉到A到B正状态发生之前，AND门71的输出为零，因为Q输出1322为零(D触发器11将在先前已复位)。另一方面，Q的延迟的反转版本具有为一的值。当发生A到B正输入时，Q输出1322改变成一。Q的延迟的反转版本在延迟(由所说明的延迟元件产生)的持续时间期间维持为一的值，然后改变成零。相应地，在延迟的持续时间期间，AND门71将输出为一的值，从而形成使触发器12到16复位的脉冲。
D触发器21到26用于产生双数据速率时钟信号Rx_clk 1316，每当呈现新输入时所述时钟信号发生转变。D触发器21到26分别接收输入信号1302、1304、1306、1308、1310和1312作为时钟输入。D触发器21到26还接收复位信号1314。如图13所示，D触发器21到26中的每一者的Q反输出被反馈回到其D数据输入。由此，对于D触发器21到26中的每一者，每当其相应输入时钟信号经历上升沿转变时，其Q反输出将从一翻转成零或从零翻转成一。如图13中说明，D触发器21到26的Q反输出一起输入通过XOR门35和36。XOR门35和36的输出又一起输入通过XOR门37。每当D触发器21到26的一奇数Q反输出具有为一的值时，XOR门37将输出为一的值。由于任一时候D触发器21到26的Q反输出中仅一者将翻转而其它的将维持相同值，所以XOR 37的输出将针对输入1302、1304、1306、1308、1310和1312的每次变化而翻转。这产生双数据速率时钟信号Rx_Clk 1316。在一实施例中，使用延迟元件62来确保Rx_Clk信号与数据恢复电路1300输出的其它信号同步。
OR门31产生Rx_Data_Polarity信号1318，其指示刚刚发生的状态是具有正极性还是负极性。OR门31分别接收D触发器11到13的Q输出1322、1324和1326作为输入。由此，每当发生正极性(A到B正、B到C正或C到A正)输入时，OR门31输出为一的值。另一方面，当发生负极性状态时，Rx_Data_Polarity信号1318将具有为零的值。
OR门32、33和34分别用于捕捉何时发生C到A状态(正或负极性)、A到B状态(正或负极性)和B到C状态(正或负极性)(不论极性如何)。举例来说，OR门32分别接收D触发器13和16的Q输出1326和1332作为输入。由此，每当发生C到A正或C到A负时，OR门32输出为一的值。
如图13中说明，OR门32到34的输出耦合到D触发器41到46的D数据输入。OR门32的输出耦合到D触发器41和44的D输入。类似地，OR门33的输出耦合到D触发器42和45的D输入，且OR门34的输出耦合到D触发器43和46的D输入。同时，D触发器41到46的时钟输入分别耦合到输入1302、1304、1306、1308、1310和1312。相应地，例如，每当前一状态为C到A(不论极性如何)且当前状态为A到B正时，D触发器41将具有值为一的Q输出。参看图12，其对应于从状态C到A正或C到A负顺时针转变成状态A到B正。类似地，每当前一状态为C到A(不论极性如何)且当前状态为A到B负时，D触发器44将具有值为一的Q输出。参看图12，其对应于从状态C到A正或C到A负顺时针转变成状态A到B负。相应地，D触发器41到46各捕捉图12中的状态图1200中的六个顺时针转变中的一者。
如图13中说明，D触发器41到46的Q输出与D触发器11到16的相应Q输出一起被输入到相应AND门51到56中。举例来说，D触发器41的Q输出与D触发器11的Q输出1322一起被输入到AND门51。AND门51到56用于确保任何时候只反映六个顺时针转变中的一者。换句话说，任何时候AND门51到56的输出中的仅一者可具有为一的值。AND门51到56的输出被一起输入到OR门61中，从而产生Rx_Data_Phase(接收数据相位)1320。相应地，每当发生顺时针相位转变时，Rx_Data_Phase 1320具有为一的值，否则，Rx_Data_Phase 1320具有为零的值。请注意，如果发生逆时针转变或发生仅极性(同相转变，例如A到B正到A到B负)转变，则Rx_Data_Phase 1320可具有为零的值。举例来说，如果当前状态是A到B正，则在下一状态为C到A负或A到B负时恢复电路1300将对于Rx_Data_polarity 1318和Rx_Data_phase 1320输出相同值。因此，需要额外电路在这些类型的转变之间进行区分。
图14说明用于捕捉仅极性转变的额外电路1400。对电路1400的输入包含D触发器11到16的输入信号1302、1304、1306、1308、1310和1312以及Q输出1322、1324、1326、1328、1330和1332。电路1400包含D触发器71到76，其用于捕捉仅极性转变。举例来说，D触发器71接收输入信号1302作为时钟输入，且接收Q输出信号1328作为D数据输入，并且用于捕捉A到B负到A到B正转变。请注意，当发生A到B负时，Q输出1328将具有为一的值。因此，当发生A到B正时，Q输出1328将继续在Q输出1322的值改变成一的时间与触发器12到16被复位的时间之间的延迟的持续时间期间具有为一的值。在所述延迟持续时间期间，输入信号1302和Q输出1328两者均将具有为一的值，从而使得D触发器71的Q输出改变成为一的值。这也使得AND门81的输出具有为一的值。D触发器72到76和相应AND门82到86的操作相似。
AND门81到86的输出被一起输入到OR门87，OR门87产生输出信号Rx_Data_same_phase(接收数据同相)1402。每当发生六个可能的仅极性状态转变中的任一者时，输出信号Rx_Data_same_phase 1402因此具有为一的值。由此，Rx_Data_same_phase 1402可用于在每当电路1300的Rx_Data_phase 1320具有为零的值时确定转变是仅极性的转变还是逆时针转变。
请注意，电路1400可与图13的数据恢复电路1300一起操作。换句话说，如下文将进一步说明，电路1400的输出Rx_Data_same_phase 1402与电路1300的输出Rx_Clk 1316、Rx_Data_polarity 1318和Rx_Data_phase 1320一起被提供到后续的解码器级以进行解码。
图15是可用于对由图13和图14中说明的数据恢复电路产生的输出进行解码的解码器1502的实例实施例1500。解码器1502接收七个输入组1504、1506、1508、1510、1512、1514和1516。在实例实施例1500中，每一输入组是3位输入，其中对于图13和图14中说明的数据恢复电路的Rx_Data_phase、Rx_Data_polarity和Rx_Data_same_phase输出中的每一者各一个位。解码器1502对接收到的七个3位输入组进行解码，从而产生16位数据输出1518。所属领域的技术人员也可了解，解码器1502的其它变化也是可能的。举例来说，解码器1502可接收多于或少于七个输入组且/或产生不同长度的数据输出1518。
实例串行接口实施方案
图10和图11说明采用本发明的三相调制数据编码方案的实例串行接口实施方案。图10说明印刷布线板上的实例实施方案1000。如图所示，三个导体A、B和C在上层上与接地交错，其中一电介质芯将其与下层中的接地分隔。在一个实施例中，从任何导体到接地的阻抗可具有Z0值。图11说明使用绞合三股电缆的实例实施方案1100。
用于移动显示数字接口(MDDI)的三相调制
移动显示数字接口(MDDI)是一种成本有效的低功率消耗传递机构，其实现了主机与客户端之间的短程通信链路上的非常高速的串行数据传递。在某些实施例中，MDDI接口可得益于使用本发明的三相调制数据编码方案。
在一个方面中，MDDI主机可包括若干类型的可得益于使用本发明的数据编码方案的装置中的一者。举例来说，主机可为呈手持型、膝上型或类似移动计算装置形式的便携计算机。其也可为个人数据助理(PDA)、寻呼装置或许多无线电话或调制解调器中的一者。或者，主机可为一种便携娱乐或呈现装置，例如便携DVD或CD播放器或游戏装置。此外，主机可作为主机装置或控制元件驻存在各种其它广泛使用或规划的需要与客户端的高速通信链路的商业产品中。举例来说，主机可用于以高速率从视频记录装置向基于存储装置的客户端传递数据以获得改进的响应，或者向高分辨率的较大屏幕传递数据以进行呈现。一般来说，所属领域的技术人员将明白各种各样的现代电子装置和电器，所述现代电子装置和电器可得益于使用此接口以及利用新添加的或现有的连接器或电缆中可用的有限数目的导体用较高数据速率的信息传送来对较旧的装置进行改型的能力。同时，MDDI客户端可包括各种可用于向最终用户呈现信息或从用户向主机呈现信息的装置。举例来说，并入在护目镜或眼镜中的微型显示器、建置在帽子或头盔中的投影装置、建置在车辆中(例如在车窗或挡风玻璃中)的小型屏幕乃至全息元件，或各种用于呈现高质量声音或音乐的扬声器、耳机或音响系统。其它呈现装置包含用于为会议或为电影和电视图像呈现信息的投影仪或投影装置。其它实例包含触控垫或触敏装置、语音识别输入装置、安全扫描仪等的使用，以上装置可在基本上不需要来自用户的除触摸或声音之外的实际“输入”的情况下被调用以从装置或系统用户传递大量信息。此外，计算机和车载设备或台式设备的对接台和无线电话的支架可充当对最终用户或对其它装置和设备的接口装置，且采用客户端(输出或输入装置，例如鼠标)或主机来辅助传递数据，特别是在涉及高速网络的情况下。然而，所属领域的技术人员将不难认识到，本发明不限于这些装置，市场上有其它许多提议使用的装置希望用于在存储和传送方面或在回放呈现方面为最终用户提供高质量图像和声音。本发明可用于增加各种元件或装置之间的数据输送量以适应实现所需的用户体验而需要的高数据速率。
结论
虽然上文已描述了本发明的各种实施例，但应了解，仅以举例方式而不是作为限制而呈现所述实施例。相关领域的技术人员将容易明白，在不偏离本发明的精神和范围的情况下可在其中进行各种形式和细节上的改变。因此，本发明的广度和范围不应受到任一上述示范性实施例的限制，而是仅应根据随附权利要求书和其等效内容来界定。

Claims (36)

1.一种用于编码数据的方法，该方法包括：
将第一数量的数据比特映射到转换序列，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及
在所述多个导线上发射信号，其中，所述信号响应于所述转换序列，
其中，所述第一数量和所述第二数量具有不同的整数值。
2.根据权利要求1所述的方法，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
3.根据权利要求1所述的方法，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
4.根据权利要求1所述的方法，其中，为所述多个导线定义至少六个状态。
5.根据权利要求1所述的方法，进一步包括：
在所述转换序列中嵌入定时信息从而每个转换编码时钟信息。
6.根据权利要求5所述的方法，其中，在所述转换序列中嵌入所述定时信息包括：
确定所述多个导线的当前状态；以及
提供转换，该转换致使所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间变化，
其中，所述下一状态是基于要在从所述多个导线的所述当前状态进行的所述转换中编码的数据的值选择的。
7.一种用于编码数据的装置，该装置包括：
用于将第一数量的数据比特映射到转换序列的模块，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及
用于在所述多个导线上发射信号的模块，其中，所述信号响应于所述转换序列，
其中，所述第一数量和所述第二数量具有不同的整数值。
8.根据权利要求7所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
9.根据权利要求7所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
10.根据权利要求7所述的装置，其中，为所述多个导线定义至少六个状态。
11.根据权利要求7所述的装置，进一步包括：
用于在所述转换序列中嵌入定时信息从而每个转换编码时钟信息的模块。
12.根据权利要求11所述的装置，其中，所述用于在所述转换序列中嵌入所述定时信息的模块配置以：
确定所述多个导线的当前状态；以及
提供转换，该转换致使所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间变化，
其中，所述下一状态是基于要在从所述多个导线的所述当前状态进行的所述转换中编码的数据的值选择的。
13.一种用于编码数据的装置，该装置包括：
处理系统，其配置以：
将第一数量的数据比特映射到转换序列，其中，所述转换序列定义在通信链路中的多个导线上的第二数量的状态转换；以及
在所述多个导线上发射信号，其中，所述信号响应于所述转换序列，
其中，所述第一数量和所述第二数量具有不同的整数值。
14.根据权利要求13所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
15.根据权利要求13所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
16.根据权利要求13所述的装置，其中，为所述多个导线定义至少六个状态。
17.根据权利要求13所述的装置，其中，所述处理系统配置以：
在所述转换序列中嵌入定时信息从而每个转换编码时钟信息。
18.根据权利要求17所述的装置，其中，所述处理系统经配置以通过下述操作来在所述转换序列中嵌入所述定时信息：
确定所述多个导线的当前状态；以及
提供转换，该转换致使所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间变化，
其中，所述下一状态是基于要在从所述多个导线的所述当前状态进行的所述转换中编码的数据的值选择的。
19.一种用于解码数据的方法，该方法包括：
在通信链路的多个导线上接收信号；
确定所述多个导线的状态中的转换序列；以及
从所述转换序列解映射第一数量的数据比特，其中，所述转换序列包括所述多个导线上的第二数量的状态转换，
其中，所述第一数量和所述第二数量具有不同的整数值。
20.根据权利要求19所述的方法，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
21.根据权利要求19所述的方法，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
22.根据权利要求19所述的方法，其中，为所述多个导线定义至少六个状态。
23.根据权利要求19所述的方法，进一步包括：
从所述转换序列提取定时信息，其中，每个转换编码时钟信息。
24.根据权利要求23所述的方法，其中，在所述转换序列中提取所述定时信息包括：
确定所述多个导线的当前状态；以及
确定所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间的转换。
25.一种用于解码数据的装置，该装置包括：
用于在通信链路的多个导线上接收信号的模块；
用于确定所述多个导线的状态中的转换序列的模块；以及
用于从所述转换序列解映射第一数量的数据比特的模块，其中，所述转换序列包括所述多个导线上的第二数量的状态转换，
其中，所述第一数量和所述第二数量具有不同的整数值。
26.根据权利要求25所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
27.根据权利要求25所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
28.根据权利要求25所述的装置，其中，为所述多个导线定义至少六个状态。
29.根据权利要求25所述的装置，进一步包括：
用于从所述转换序列提取定时信息的模块，其中，每个转换编码时钟信息。
30.根据权利要求29所述的装置，其中，所述用于在所述转换序列中提取所述定时信息的模块经配置以：
确定所述多个导线的当前状态；以及
确定所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间的转换。
31.一种用于解码数据的装置，该装置包括：
处理系统，其配置以：
在通信链路的多个导线上接收信号；
确定所述多个导线的状态中的转换序列；以及
从所述转换序列解映射第一数量的数据比特，其中，所述转换序列包括所述多个导线上的第二数量的状态转换，
其中，所述第一数量和所述第二数量具有不同的整数值。
32.根据权利要求31所述的装置，其中，所述转换序列中的每个转换编码非整数数量个数据比特。
33.根据权利要求31所述的装置，其中，在每个转换处所述多个导线中的至少一个导线的状态发生变化。
34.根据权利要求31所述的装置，其中，为所述多个导线定义至少六个状态。
35.根据权利要求31所述的装置，其中，所述处理系统经配置以：
从所述转换序列提取定时信息，其中，每个转换编码时钟信息。
36.根据权利要求35所述的装置，其中，所述处理系统经配置以通过下述操作在所述转换序列中提取所述定时信息：
确定所述多个导线的当前状态；以及
确定所述多个导线中的至少一个导线的状态在所述多个导线的当前状态与所述多个导线的下一状态之间的转换。
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