JP4067787B2 - パラレル信号伝送装置 - Google Patents
パラレル信号伝送装置 Download PDFInfo
- Publication number
- JP4067787B2 JP4067787B2 JP2001205116A JP2001205116A JP4067787B2 JP 4067787 B2 JP4067787 B2 JP 4067787B2 JP 2001205116 A JP2001205116 A JP 2001205116A JP 2001205116 A JP2001205116 A JP 2001205116A JP 4067787 B2 JP4067787 B2 JP 4067787B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- unit
- parallel signal
- parallel
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はパラレル信号伝送装置に関し、特に送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置に関するものである。
【０００２】
シリアル信号から変換されたパラレル信号を複数の信号線を用いて送信部から受信部に信号伝送を行うと、個々の信号線に発生するスキュー（skew：データ位相のばらつき）により、受信部では正常なパラレル信号処理が行えなくなるため、何らかのスキュー調整（位相調整）が必要となる。
【０００３】
【従来の技術】
従来のパラレル信号線を用いた伝送装置においては、発生するスキューと比べて伝送データの周期が充分大きく、従って送信部と受信部の間に単純な遅延回路を持たせて調整を行うか、或いは伝送速度自体を下げるという手法を採っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、近年の飛躍的な技術進歩により、超高速/大容量の信号伝送が可能となり、例えばIC（集積）回路においては、パラレル伝送データの周期が極端に短くなったため、データ周期に対するスキューの割合が大きくなり、受信部において時間軸でのパラレルデータの並びが揃わなくなってしまい、正常な処理が行えなくなるという問題が生じていた。
【０００５】
従って本発明は、送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置において、単純な遅延回路では抑制が困難な時間軸でのスキューを調整することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明（1）に係るパラレル信号伝送装置は、図1に原理的に示すように、送信部1が、直並列変換部（S/P）11から出力されたパラレル信号とは別に該パラレル信号を周期的にラッチするラッチ部12と、該ラッチ部12でラッチした信号から、同期信号を含むシリアルラッチコード信号を生成するラッチコード信号生成部13と、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行うための固定遅延部14とを備え、受信部3が、該パラレル信号及びシリアルラッチコード信号のクロック再生部31と、該クロック再生部31によって再生されたクロックに基づいて該パラレル信号及びシリアルラッチコード信号のビット乗換を行うビット乗換部32と、該シリアルラッチコード信号に基づいて該ビット乗換部32から出力されたパラレル信号のビットずれ量を検出するビットずれ検出部33と、該ビットずれ量に従って該ビット乗換部32から出力されたパラレル信号のスキュー調整を行う可変遅延部34とを備えたことを特徴としている。
【０００７】
このような本発明（1）の動作を図2から図5に示したタイムチャートを参照して以下に説明する。
まず、送信部1に入力された図2（1）に示す超高速シリアル信号（周波数P[Hz]）は、直並列変換部（S/P）11において、同図（2）に示すようにパラレル数Nのデータに変換されてラッチ部12及び固定遅延部14に送られる。
【０００８】
このようなNパラレル信号はラッチ部12において周期的にサンプリングされる。すなわち、図2（2）に示すNパラレル信号は、図3（1）にも示されており、これを、同図（2）に示すサンプリング周期により、ラッチ部12は、同図（3）に示すNパラレルラッチ信号に変換する。
【０００９】
そして、このようなNパラレルラッチ信号は、ラッチコード生成部13において、同図（2）に示したサンプリング周期のフレーム信号FPを有するシリアルラッチコード信号（同図(4)参照）に変換し、伝送路2を介して受信部3へ出力する。なお、このシリアルラッチコード信号は、同図（3）のNパラレルラッチ信号をシリアル信号に変換したデータの両側において、図示のようにフレーム信号FPを含む固定データが挿入された形で出力される。
【００１０】
直並列変換部11から出力されたパラレル信号は、固定遅延部14において、受信部3へ出力するNパラレル信号と、ラッチコード生成部13から出力されるシリアルラッチコード信号との位相差調整を行うための所定遅延時間を該パラレル信号に与え、伝送路2を介して受信部3へ送出する。この所定遅延時間については、後述する。
【００１１】
受信部3においては、固定遅延部14からのNパラレル信号（周波数P/N[Hz]）及びラッチコード生成部13からのシリアルラッチコード信号（同）がクロック再生部31に入力される。このクロック再生部31は、Nパラレル信号の各々についてクロック再生を行うクロック再生部DCR（Digital Clock Recovery）1〜Nと、シリアルラッチコード信号に対するクロック再生部DCRLTとで構成されており、各受信信号からクロック成分を抽出し、そのいずれかのクロックを基準クロック（マスタクロック）として図4（1）に示すように、データと合わせてビット乗換部32に出力するものである。
【００１２】
このように、クロック再生部DCR1〜Nから出力されたデータは、同図（1）に示す如く、データ位置がばらついた、すなわちスキュー状態のデータであるため、これをビット乗換部32において、同図（2）に示すように該基準クロックを用いてNパラレル信号をビット乗換し、以って時間軸上でのずれを無くしてから可変遅延部34へ送る。なお、クロック再生部DCRLTから出力されたシリアルラッチコード信号（図3（4）参照）についても同様にビット乗換部32でビット乗換が行われる。
【００１３】
このように、ビット乗換部32においてビット乗換されたNパラレル信号及びシリアルラッチコード信号はビットずれ検出部33に送られてビットずれ量の検出が行われる。
すなわち、このビットずれ検出部33においては、図5（1）に示すビット乗換後のNパラレル信号と図3（4）に示したシリアルラッチコード信号とが入力されると共に、該シリアルラッチコード信号は、図5（3）に示すようにNパラレル展開されたラッチコードデータに内部で変換され、同図（1）に示すビット乗換後のNパラレル信号を、同図（3）に示すラッチコード信号とコード照合することによりNパラレル信号のビットずれ量を検出する。
【００１４】
このようなビットずれ量を検出するため、ビットずれ検出部33は、図3（4）に示したシリアルラッチコード信号のフレーム信号に対応する図5（4）に示した同期信号としてのラッチ周期信号を基準とした所定ビット数Wのウィンドウ（図5参照）をビットずれ監視範囲として用いる。
【００１５】
すなわち、例えば、同図（1）に示すNパラレル信号のビットA6は、ラッチ周期信号に対するビットずれ量が“A”であり、ビットB6はビットずれ量が“B”、ビットC6はビットずれ量が“C”、そして、ビットN6はビットずれ量が“N”であることが分かる。
【００１６】
そして、このようにしてビットずれ検出部33で求められた各パラレルデータのビットずれ量を可変遅延部34に与えることにより、可変遅延部34では、図5（6）に示すようにスキュー調整されたNパラレル信号（周波数P/N[Hz]）として出力することができる。
【００１７】
従って、図示のように可変遅延部34からの各パラレル信号は時間軸上の並びが揃った形になる。
なお、上記のウィンドウWのビット数は、経験又は実験等によりスキューが発生し得るビット範囲として最適なものを用いればよい。また、このウィンドウに対する位相調整のため、固定遅延部14による所定遅延時間を設定することが好ましい。
【００１８】
本発明（2）に係るパラレル信号伝送装置は、図6に原理的に示すように、図1に示した本発明（1）の構成に加えて、送信部１がさらに、パラレル信号にスクランブル処理を施してからラッチ部12及び固定遅延部14に与えるスクランブル処理部（SCR）15を備え、受信部3がさらに、可変遅延部34から出力されたパラレル信号に対してデスクランブル処理（DSR）を施すデスクランブル処理部35を備えたものである。
【００１９】
このような本発明（2）の動作を図7に示したタイムチャートにより以下に説明する。
図7に示すタイムチャートでは、N=8のパラレル信号を例示しており、同図（1）に示すパラレル信号は図3（1）に示すパラレル信号に対応している。このパラレル信号をスクランブル処理部15においてスクランブル処理したものが図7（2）に括弧付きで示されている。
【００２０】
そして、このスクランブル処理されたパラレル信号を、図3(2)と同様にラッチ部12でサンプリングした後、ラッチコード生成部13でシリアル化したものが図7（3）に示すシリアルラッチコード信号である。
従って、スクランブル処理部15に入力されるパラレル信号が“1”又は“0”に固定されたデータであっても、スクランブル処理が施されるため、スクランブル処理部15の出力は固定データにならずに受信部3に対して送出することが可能となる。
【００２１】
これは、図7(3)に示すシリアルラッチコード信号についても同様であり、“0”及び“1”が混在した信号となる。
受信部においては、同図(4)に示すビット乗換後のパラレル信号は、同図(5)に示す受信したシリアルラッチコード信号に基づいて、図5と同様にスキュー調整を行った後、図7（6）に示すスキュー調整後のパラレル信号として可変遅延部34から出力される。
【００２２】
そして、デスクランブル処理部35を構成する各デスクランブル処理部DSR1〜DSRNにおいて送信部1におけるスクランブル処理部15と逆のデスクランブル処理をパラレル信号に対して施し、元の8パラレル信号に戻して出力する。
このように、スクランブル処理を施したデータに対して受信部３でクロック再生を行うので、クロック再生動作が安定し、その性能が向上することになる。
【００２３】
本発明(3)に係るパラレル信号伝送装置は、図8に原理的に示すように、図6に示した本発明(2)において、さらに、ラッチ部12が該パラレル信号をラッチしたタイミングでスクランブル処理部15をリセットし、受信部においても、ビットずれ検出部33が、可変遅延部34に対するスキュー調整を行ったタイミングでデスクランブル処理部35をリセットすることを特徴としたものである。
【００２４】
このような本発明(3)の動作を図9に示すタイムチャートを参照して以下に説明する。なお、このタイムチャート例においてもN=8のパラレル信号を扱っている。
図9においては、同図(8)に示すスクランブル処理部15に対するリセット用のラッチタイミング信号のみが図7のタイムチャートに加えられており、このラッチタイミング信号により、スクランブル処理部15のスクランブル処理がリセットされることとなり、これに対応する、同図(5)に示すシリアルラッチコード信号のラッチ同期信号（図5（4）参照）により、ビットずれ検出部33が各デスクランブル処理部DSR1〜DSRNのデスクランブル処理をリセットしている。
【００２５】
このようにして、ラッチタイミング信号により一回一回リセットを掛けているので、伝送路2中でデータが誤っても他のサンプリングデータに対して波及することが抑制され、以ってクロック再生部の動作も安定することとなる。
本発明(4)に係るパラレル信号伝送装置においては、上記のパラレル信号のパラレル数を素数とすることを特徴としている。これを、図10に示す動作タイムチャートで以下に説明する。
【００２６】
例えば、図2のタイムチャートに示した信号はn多重でNパラレルの信号であるが、この場合にn=Nであるとすると、任意のビットが“0”又は“1”に固定されていた場合、パラレル信号に変換した時のその信号線は必ず“0”又は“1”の固定したデータになってしまう。
【００２７】
これを防ぐため、本発明(4)ではパラレル数Nを、この例では素数“5”で構成する。これにより、例えば、太字で図示したデータA8（A8-1〜A8-7）は、同図（1）と（3）を比較すれば分かるように、5本のパラレル信号線をランダムに経由して伝送されることとなり、たとえこのデータA8が固定データであっても、固定した信号線上でのみ伝送されることが無くなり、クロック再生部の動作が安定し、その性能向上に寄与することとなる。
【００２８】
本発明(5)に係るパラレル信号伝送装置においては、上記のパラレル数と、ラッチ部12がラッチするサンプリング間隔とを互いに素の関係にすることを特徴としている。これを図11の動作タイムチャートを参照して以下に説明する。なお、図11(1)〜(5)は図10(1)〜(5)に示すタイムチャートに対応する。
【００２９】
この動作例では、同図（1）に示すように、N=4パラレル信号を用い、そのデータ周期が1フレーム=16ビットであるが、同図（2）に示すシリアルラッチコード信号の周期が7ビットであるため、ラッチ部12によるラッチタイミングとデータ周期とが素の関係にある。
【００３０】
このため、第1フレームではxx-1のデータ（A1-1〜A4-1）をラッチし、第2フレームではxx-4のデータ（A1-4〜A4-4）をラッチし、また、第3フレームではラッチせず、そして第4フレームではxx-3のデータ（A1-3〜A4-3）をラッチする。
従って、毎回異なったタイミングのデータをラッチすることになり、周期的なデータであっても、フレーム毎に異なるタイミングのデータがラッチされるので、ビットずれ検出部33においては固定ビットによる誤検出の発生を防ぐことができる。
【００３１】
ここでビットずれ検出部は、各パラレル信号に対する該ビットずれ量の検出を、所定段数の前方及び後方保護手段により行うことが好ましい。
また、該ビットずれ検出部は、該保護手段の内のいずれか1つで成立したときのみ該ビットずれ量が検出された同期確立状態であると判定する手段を有することが好ましい。
【００３２】
さらに、該ビットずれ検出部は、同期確立状態の時、該ラッチ信号のタイミング以外のコード照合を禁止する手段を有することが好ましい。
さらに、該ビットずれ検出部は、該同期状態でないとき、対応するパラレル信号の該保護手段をクリアする手段を有することが好ましい。
【００３３】
さらに、該ビットずれ検出部は、該同期確立状態が所定時間確立しないとき、警報を発する手段を有することが好ましい。
【００３４】
【発明の実施の形態】
図12は、図1に原理的に示した本発明(1)に係るパラレル信号伝送装置の実施例を示したものである。この実施例では、入力シリアル信号として40GHzの超高速シリアル信号をN=16パラレル信号に変換して運用しており、これに対応してクロック再生部31は16個のクロック再生部DCR1〜DCR16で構成されている。また、図13から図16に示した動作タイムチャートは、図2から図5に示したタイムチャートにそれぞれ対応している。
【００３５】
まず、送信部1においては、まず直並列変換部11において図13(1)に示す40GHzの超高速シリアル信号を同図(2)に示す16パラレル信号に変換してラッチ部12と固定遅延部14に送る。
ラッチ部12では、図14(2)に示すサンプリング周期により、同図(3)に示す16パラレルラッチ信号を生成してラッチコード生成部13に送る。ラッチコード生成部13では周波数P/N=40/16=2.5GHzの16ビット長より長いフレームのシリアルラッチコード信号（同図（4）参照）を生成して受信部3へ送る。
【００３６】
このシリアルラッチコード信号には、ラッチ部12でラッチした16パラレル信号をシリアル化したデータ列以外に、先頭を示すフレームパルスFP及び固定ビットを含み、受信部3においてデータの識別が容易になるようなフォーマットを構成している。
【００３７】
また、送信部1の固定遅延部14では、受信部3でのビットずれ検出の動作タイミングに合うように16パラレル出力データに対して所定のビット遅延を与えて受信部3へ送る。
受信部3では、クロック再生部31を構成するクロック再生部DCR1〜DCR16において、16パラレル信号のクロック再生を行うと共に、やはりクロック再生部35を構成するクロック再生部DCRLTにおいてシリアルラッチコード信号のクロック再生を行ってそれぞれビット乗換部32へ送る。
【００３８】
ビット乗換部32においては、再生したいずれかのクロックを基準クロック（マスタクロック）として、図15(1)に示すスキュー状態の16パラレルデータ及びシリアルラッチコード信号に対して同図(2)に示すようにビット乗換を行うことで基準クロックを基準としたデータの並びに変換されることになる。
【００３９】
このようにして、ビット乗換部32においてビット乗換された16パラレル信号及びシリアルラッチコード信号はビットずれ検出部33に送られる。
ビットずれ検出部33においては、図16(２)に示すようにW=3ビットのウィンドウ（監視範囲）を設定し、送信部1から送られて来たサンプリングされたラッチコードとの一致を図る。
【００４０】
この場合のウィンドウは送信部1からのシリアルラッチコード信号のフレームパルスFPの位置に合わせて生成するが、実験等に基づくスキューの発生状況を考慮して前後に1ビット合計3ビット幅を有している。
このようなウィンドウにおいて、図5(5)と同様に図16(5)においても、同図(1)の16パラレルデータと同図(3)に示した16パラレル信号に展開されたラッチ信号とをコード照合し、それぞれのビットずれ量を検出する。
【００４１】
すなわち、両者の比較において、一致したポイントにフラグを立て、この一致フラグを使用して16パラレル信号の各ビットずれ量を検出する。これは、フラグパターンが長期に渡って同じ位置に確定するまで監視を行う。
また、ビットずれ検出の確定には、前方及び後方保護を用いることが好ましい。
【００４２】
このようにしてビットずれ量が検出できれば、ラッチ周期信号に対するビットずれ量が図16(5)に示すように計測できる。従って、このビットずれ量を可変遅延部34に与えることにより、図5(6)と同様に図16(6)においても本来の時間軸上のデータ列に揃え直した2．5GHzの16パラレル信号を出力することが可能となる。
【００４３】
次に、上記のビットずれ検出部33の実施例について図17及び図18を参照して詳細に説明する。なお、この実施例では、パラレル数N=2の信号線（伝送路）とし、ウィンドウW=3ビットとしている。
まず、このビットずれ検出部33は、大きく分けてコード照合部4とパターン照合部5と装置障害検出部6と立上り検出部7とずれ検出部8とで構成されている。
【００４４】
この内、コード照合部4は2本のパラレル信号線の内の一方（1ビット目伝送データ）について、送信部1の固定遅延部14からの伝送データ（2パラレル信号）とラッチコード生成部13からのシリアルラッチデータを更にパラレル化したデータとを入力して一致検出を行うE-OR（排他的論理和）回路4１と、後述するコード照合をウィンドウにおいて検出するためのAND回路42〜47（AND回路42，43は1ビット目ウィンドウ用；AND回路44，45は２ビット目ウィンドウ用；AND回路46，47は3ビット目ウィンドウ用）とで構成されており、他方の信号線（2ビット目伝送データ）についても同様の回路が用いられるが、簡略化のため図示されていない。
【００４５】
また、パターン照合部5は、ライン同期確立検出51，52と、AND回路53とインバータ54とレジスタ（J-Kフリップフロップ）55とマスク回路56とを含んでいる。
ライン同期確立検出回路51及び52はそれぞれ1本の信号線（ライン）に対応して設けられているものであり、内部構成は同一であるが、簡略化のためライン同期確立検出回路51のみについて示されている。
【００４６】
すなわち、このライン同期確立検出回路51は、フラグ検出回路511〜513と加算器514とレジスタ515とを含んでいる。AND回路42〜47もライン同期確立検出回路51に含まれる。
フラグ検出回路511〜513は、それぞれ3ビット幅のウィンドウにおける各ビットについて図5(5)及び図16(5)に示したようにフラグ検出するものであり、その内部構成は同一であるが、簡略化のためフラグ検出回路511のみ内部構成が示されている。
【００４７】
すなわち、フラグ検出回路511は、フラグ検出に当たって3段構成の保護回路を構成しており、コード照合部4におけるAND回路43の出力信号を入力する縦続接続されたレジスタ（Dフリップフロップ）101，102、及びAND回路43の出力信号とレジスタ１01の出力信号とレジスタ102の出力信号とを入力して同期確立方向の3段保護判定を行うAND回路103とを含んでおり、さらに同期外れ方向に関しては、AND回路43の出力信号を反転するインバータ104と、AND回路42の出力信号を反転するインバータ45と、レジスタ101及び102の各反転出力信号を入力するとともに、インバータ104，105の出力信号を入力するAND回路106とを含んでいる。また、AND回路42及び43もフラグ検出回路511に含まれる。
【００４８】
AND回路103及び106の出力信号はそれぞれレジスタ（J-K フリップフロップ）107のJ端子及びK端子に入力されている。さらに、このレジスタ107の反転出力信号は後述する同期状態信号と共にAND回路108に入力されており、このAND回路108の出力信号はレジスタ101及び102のクリア端子Lに接続されている。
【００４９】
加算器514は、フラグ検出回路511〜513の出力を入力して信号線毎のライン同期確立を判定するレジスタ515に接続されている。また、このレジスタ515は加算器514の二つの出力信号をそれぞれJ端子及びK端子に入力すると共にラッチ同期信号（図16（4）参照）をイネーブル信号（同期信号）としている。
【００５０】
ライン同期確立検出回路51及び52の各出力信号は全ビット同期検出用のAND回路53に入力され、このAND回路53の出力は同期状態信号を発生するためのレジスタ55のJ端子に入力されると共に、インバータ54を介して反転信号がK端子に入力されている。
【００５１】
このレジスタ55の出力信号（同期状態信号）は装置障害検出部6及び立上り検出部7に与えられると共に、パターン照合部5におけるマスク回路56に与えられている。
装置障害検出部6からは装置警報が発生され、立上り検出部7はAND回路53からの出力信号も同時に受けて立ち上がり検出を行い、その立上り検出信号をずれ検出部8における6個のレジスタのイネーブル信号としている。
【００５２】
このずれ検出部8は、フラグ検出回路511〜513の各出力信号と、他方のライン同期確立検出回路52における同様のフラグ検出信号を合わせて6本の入力信号を入力し、立上り検出部7からの出力信号によって1本の信号線について3ビット分のウィンドウ範囲、すなわち2本の信号線全体で6個分のビットずれ量を検出するものである。
【００５３】
このずれ検出部8のビットずれ量は前述したように可変遅延部34に送られると共に、パターン照合部5におけるマスク回路56にも送られている。このマスク回路56はずれ検出部8に対応して6個のインバータと6個のOR回路とで構成されており、各OR回路には、ずれ検出部8からのずれ量が入力されると共に、インバータにはレジスタ55の出力信号が与えられている。
【００５４】
そして、このマスク回路56の各OR回路の出力信号は、下側の3個分の出力信号がコード照合部4におけるAND回路42，44，46に送られ、1ビット目のパラレル信号に対する3ビットのウィンドウの各ビットとの論理積が取られてコード照合のマスクを行うようにしており、上側の3個のOR回路は2ビット目のパラレル信号に対するコード照合のマスクを行うようになっている。
【００５５】
次に、このような構成を有するビットずれ検出部33の動作を図18のタイムチャートを参照して以下に説明する。
まず、入力されたパラレル信号は、各信号線毎にコード照合部4においてコード照合を行う。上記の通り信号線（伝送路）毎にウィンドウが3ビット幅を有しており(図18(1)参照)、ウィンドウ内のどのビットでパラレル信号とラッチコード信号（図5及び図１6参照）が一致しているかを調べるため、一本の信号線（ライン）につきウィンドウ3ビット分のコード照合を行う。
【００５６】
すなわち、コード照合部4におけるE-OR回路41では、1ビット目のパラレル信号(同図(2)の1ビット目の伝送データ)と1ビット目のラッチコード信号(同図(3)参照)との一致検出(フラグ検出)を3ビットのウィンドウ幅において行った結果が同図(4)に示されている。
【００５７】
同様に、同図(5)は2ビット目のパラレル信号（同図（2）参照）について3ビットのウィンドウ幅において図示しないE-OR回路によってラッチコード信号（同図（3）参照）との一致フラグ検出を行った状態が示されている。
その結果、同図(4)及び(5)に示す如く、2本の信号線全体で6箇所のコード照合が行われることとなり、パラレル信号とラッチコード信号とが一致した場合には、一致フラグが立つことになる。このようにして、各信号線毎にウィンドウ内のどのビットでパラレル信号とラッチコード信号とが一致しているか否かを認識することができる。
【００５８】
なお、現在の状態では、マスク回路56からのマスク信号はAND回路42，44，46に対してそれぞれイネーブル信号になっており、3ビットのウィンドウ信号はそのままAND回路43，45，47に送られるようになっている。
このようにして、AND回路43，45，47からの出力信号はそれぞれフラグ検出回路511，512，513に送られ、ここで3段保護がとられる。これは、ライン同期確立検出回路52においても同様である。
【００５９】
すなわち、フラグ検出回路511の場合には、レジスタ101，102及びAND回路103並びにレジスタ107を経由することにより、ラッチ同期信号（同図（6）参照）のタイミングで同図(7)に示すようにパラレル信号の1ビット目について各ウィンドウビットの保護段がとられた状態が示されている。図示の例では、パラレル信号の1ビット目に関してのみ3段の保護がとられた状態▲１▼が右端に示されている。
【００６０】
また、同図(8)に示すようにパラレル信号の2ビット目については、ウィンドウの1ビット目と3ビット目において3段の保護が確立した状態▲２▼が示されている。
このような同期確立方向の3段保護はレジスタ101，102とAND回路103とレジスタ107とで行われる。
【００６１】
ここで、ウィンドウ外を認識するパルス(図示の例ではウィンドウの次のビット位置)を用いて、3段保護が成立している状態の個数、即ち複数箇所で同期が確立していないか否かをチェックする。
これは、例えば、同図（8）における状態▲２▼に示す如く、パラレル信号がウィンドウ内3ビット中“101”というパターンであり、且つこれと比較照合されるラッチコード信号が“1”であった場合、ラッチコード信号と一致する箇所が２箇所存在し、その結果、ウィンドウ中の複数ビットで同時に3段保護が成立してしまうことがあるためである。
【００６２】
従って、加算器514及びレジスタ515により、同図（8)に示したような複数箇所で保護が確立した状態▲２▼を検出し、未だ特定の“ずれ”が確立していない(複数ビットで同期が検出されているので、ずれ量が特定できない。)ということで、3段保護成立の状態を1本の信号線につき1個に絞り込むまで保護を取り続ける。この場合、加算器514は“1”が単数の場合、“=1”の出力をレジスタ515のJ端子に与え、ゼロ又は複数の場合は“=0”の出力をレジスタ515のK端子に与える。
【００６３】
その結果、同図(9)に示す場合は、同図（7）の状態▲３▼において3段保護が1つだけしか成立していないので同期確立となり、同期確立信号がライン同期確立検出回路51からAND回路53に送られる。
同図(10)に示す場合には、同図（8）のパラレル信号の2ビット目に関してウィンドウ3ビット目が保護段“0”になった状態▲４▼で3段保護が1つだけ成立したことを示しているので、状態▲５▼として示すように同期確立信号がライン同期確立検出回路52からAND回路53に送られ、ライン同期確立検出回路51のレジスタ515からの同期確立信号とともに論理積がとられる。
【００６４】
この結果、同図(11)に示すように、パラレル信号の1ビット目及び2ビット目が共に同期確立状態である場合▲６▼にのみパラレル信号の同期が確立したものとしてレジスタ55から同期状態信号が出力されることとなる。すなわち、1信号線につき一箇所だけ3段保護が成立した場合、その信号線に関しては同期確立となり、すべての信号線で同期が成立した場合、はじめてパラレル信号としての同期が確立することになる。
【００６５】
このように伝送データとして同期が確立した場合、各信号線毎にビット遅延量がどれだけあるかを認識するため、ビットずれ量を抽出する。
このため、立上り検出部7はレジスタ55の出力信号とAND回路53の出力信号とにより同期確立時の立上り検出を行い、このタイミングで、フラグ検出回路511〜513の各出力信号並びにライン同期確立検出回路52における図示しないフラグ検出回路の出力信号を、それぞれ、ずれ検出部8を構成する6個のレジスタのD端子に入力する。
【００６６】
この場合、立上り検出部7からの立上り検出信号がウィンドウ内のどの位置で同期が確立したかを示しているので、ずれ検出部8を構成する6個のレジスタから出力される信号は、ウィンドウ内のどのビットで同期がとれたか、すなわち“ビットずれ量”を示していることになり、このビットずれ量が可変遅延部34に出力されることになる。
【００６７】
このようにしてビットずれ量が求められることになるが、パラレル信号として同期が確立している間は、コード照合部4においてウィンドウ幅中の同期確立時のビットでのみパラレル信号とラッチコード信号との一致/不一致の監視をすればよいので、マスク回路56において、ずれ検出部8の各出力信号とレジスタ55からの同期状態信号をインバータで反転させた信号とをOR回路で論理和をとることにより、OR回路からコード照合マスク信号が、AND回路42，44，46及び図示しないAND回路（合計6個のAND回路）に与えられ、このマスク信号とウィンドウとの論理積を取り、以て同期が確立していないビットではコード照合を行わないようにしている。
【００６８】
また、レジスタ55からの同期状態信号と各信号線毎に3個ずつある信号線毎のフラグ検出用レジスタ（フラグ検出回路511の場合にはレジスタ107）により強制ロード信号を生成する。
すなわち、パラレル信号として同期が確立している場合、各信号線毎の同期を認識するレジスタは、各信号線でどれか1個だけが同期状態を示している筈であるので、レジスタ107の例で言えば、その反転信号とレジスタ55からの同期状態信号とをAND回路108を経由してレジスタ101及び102のクリア端子Lに与えることにより、2つのレジスタ101及び102をクリアすることができる。
【００６９】
これは、パラレル信号としての同期が外れ、再度ウィンドウ内の全てのビットを監視し始めた時、前状態(前にパラレル信号としての同期が確立した時の状態)を3段保護検出時に認識させないため、すなわち同期誤り防止を図るためである。
【００７０】
上記の保護は同期確立方向における3段保護を取り扱っているが、同期が外れる方向に対しては、フラグ検出検出回路511の例では、レジスタ101，102とインバータ104，105とAND回路106とで実行される。
すなわち、パラレル信号中の1信号線でもフラグが3ビット分連続して立たなかった場合、信号線毎に同期を認識する3個のレジスタ(レジスタ107他)中、唯一同期状態となっていたレジスタが同期外れ状態となってしまうため、加算器514の加算結果が“=1”から“=0”に変化してしまう。
【００７１】
これにより、レジスタ515は出力が反転することとなり、AND回路53の出力も“0”となるので、レジスタ55からの同期状態信号は同期外れ状態を示すこととなる。
このように同期外れ状態となると、マスク回路56は内部のインバータを介して反転された“1”の信号がOR回路に与えられるため、ずれ検出部8からのずれ量の如何に問わず、信号線毎にウィンドウ内の全てのビットがコード照合の監視対象となり上記のように全6箇所でそれぞれコード照合が行われることになる。
【００７２】
また、レジスタ55からの同期状態信号を用いて装置障害検出部6は装置障害の有無を監視している。例えば、パラレル信号としての同期が2msの間経過しても確立しない場合は、パラレル信号に異常があるものと判定し、アラームを発生する。
【００７３】
この警報信号を受けた場合、例えばCPU(図示せず)ではどの信号線で同期が確立していないのか調べるため、各信号線毎の同期を認識するレジスタ107などの状態を抽出することになる。この警報信号はパラレル信号の同期が確立した時、解除されることになる。
（付記１）
送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置において、
該送信部が、該パラレル信号とは別に該パラレル信号を周期的にラッチするラッチ部と、該ラッチ部でラッチした信号から、同期信号を含むシリアルラッチコード信号を生成するラッチコード信号生成部と、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行うための固定遅延部とを備え、
該受信部が、該パラレル信号及びシリアルラッチコード信号のクロック再生部と、該クロック再生部によって再生されたクロックに基づいて該パラレル信号及びシリアルラッチコード信号のビット乗換を行うビット乗換部と、該シリアルラッチコード信号に基づいて該ビット乗換部から出力されたパラレル信号のビットずれ量を検出するビットずれ検出部と、該ビットずれ量に従って該ビット乗換部から出力されたパラレル信号のスキュー調整を行う可変遅延部とを備えたことを特徴とするパラレル信号伝送装置。
（付記２）付記1において、
該送信部が、さらに、該パラレル信号にスクランブル処理を施してから該ラッチ部及び該固定遅延部に与えるスクランブル処理部を備え、該受信部が、さらに、該可変遅延部から出力されたパラレル信号に対してデスクランブル処理を施すデスクランブル処理部を備えたことを特徴とするパラレル信号伝送装置。
（付記３）付記２において、
該ラッチ部が、該パラレル信号をラッチしたタイミングで該スクランブル処理部をリセットし、該ビットずれ検出部が、該可変遅延部に対してスキュー調整したタイミングで該デスクランブル処理部をリセットすることを特徴としたパラレル信号伝送装置。
（付記４）付記1から３のいずれかにおいて、
該パラレル信号のパラレル数が素数であることを特徴としたパラレル信号伝送装置。
（付記５）付記1から４のいずれかにおいて、
該パラレル信号のパラレル数と該ラッチ部がラッチするサンプリング間隔のビット数とが互いに素の関係にあることを特徴としたパラレル信号伝送装置。
（付記６）付記1から５のいずれかにおいて、
該ビットずれ検出部が、該シリアルラッチコード信号をパラレル化した状態で該ビット乗換部から出力されたパラレル信号とコード照合することにより該パラレル信号の該同期信号に対する該ビットずれ量を検出する手段を有することを特徴としたパラレル信号伝送装置。
（付記７）付記６において、
該ビットずれ検出部が、該コード照合を、該同期信号を基準とした所定ビット数のウィンドウを用いて行う手段を有し、該固定遅延部による該所定遅延時間が該ウィンドウに対する位相調整時間であることを特徴としたパラレル信号伝送装置。
（付記８）付記１から７のいずれかにおいて、
該ビットずれ検出部が、各パラレル信号に対する該ビットずれ量の検出を、所定段数の前方及び後方保護手段により行うことを特徴としたパラレル信号伝送装置。
（付記９）付記８において、
該ビットずれ検出部は、該保護手段の内のいずれか1つで成立したときのみ該ビットずれ量が検出された同期確立状態であると判定する手段を有することを特徴としたパラレル信号伝送装置。
（付記１０）付記９において、
該ビットずれ検出部は、該同期確立状態の時、該同期信号のタイミング以外のコード照合を禁止する手段を有することを特徴としたパラレル信号伝送装置。
（付記１１）付記９又は１０において、
該ビットずれ検出部は、該同期確立状態でないとき、対応するパラレル信号の該保護手段をクリアする手段を有することを特徴としたパラレル信号伝送装置。
（付記１２）付記１から１１のいずれかにおいて、
該ビットずれ検出部は、該同期確立状態が所定時間得られないとき、警報を発する手段を有することを特徴としたパラレル信号伝送装置。
【００７４】
【発明の効果】
以上説明したように本発明に係るパラレル信号伝送装置によれば、送信部で、パラレル信号とは別に該パラレル信号を周期的にラッチした信号からシリアルラッチコード信号を生成し、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行って受信部に送ると共に、受信部が再生クロックに基づいて該送信部からのパラレル信号のビット乗換を行い、該シリアルラッチコード信号に基づいてビット乗換が行われたパラレル信号のビットずれ量を検出し、このビットずれ量に従ってビット乗換したパラレル信号のスキュー調整を行うように構成したので、超高速/大容量の信号伝送においても伝送路で発生するスキューに対し柔軟にスキュー調整を行うことが可能となる。
【００７５】
また、送信部でスクランブル処理を施したデータに対して受信部でデスクランブル処理を施すことにより、クロック再生機能が安定化し、且つ性能が向上することになる。
さらにはスクランブル処理を施した後、スクランブル処理動作をリセットし、受信部においてもビットずれ量の検出タイミングでデスクランブル処理を行った後にリセットを掛けるように構成すれば、伝送路中でデータが誤っても波及することが抑制されるという効果が得られる。
【００７６】
さらに本発明では、パラレル数を素数で構成し、或いはパラレル数とラッチサンプリング間隔のビット数とを素の関係に設定することにより、周期的な固定パターンデータを回避することができ、以ってクロック再生機能の動作の安定化及び性能の向上に寄与することが可能となる。
【図面の簡単な説明】
【図１】本発明(1)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図２】図１における送信部の直並列変換動作を示したタイムチャート図である。
【図３】図１に示した送信部のラッチコード生成動作を示したタイムチャート図である。
【図４】図１に示した受信部におけるビット変換動作のタイムチャート図である。
【図５】図１に示した受信部におけるスキュー調整動作を示したタイムチャート図である。
【図６】本発明(2)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図７】図６に示した本発明(2)の動作例を示したタイムチャート図である。
【図８】本発明(3)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図９】図8に示した本発明(3)の動作例を示したタイムチャート図である。
【図１０】本発明(4)に係るパラレル信号伝送装置の動作例を示したタイムチャート図である。
【図１１】本発明(5)に係るパラレル信号伝送装置の動作例を示したタイムチャート図である。
【図１２】本発明(1)の実施例を示したブロック図である。
【図１３】図12に示した送信部における直並列変換動作を示したタイムチャート図である。
【図１４】図12に示した送信部におけるラッチコード生成動作を示したタイムチャート図である。
【図１５】図12に示した受信部におけるビット変換動作を示したタイムチャート図である。
【図１６】図12に示した受信部におけるスキュー調整動作を示したタイムチャート図である。
【図１７】本発明で用いられるビットずれ検出部の実施例を示したブロック図である。
【図１８】図17に示したビットずれ検出部の動作タイムチャート図である。
【符号の説明】
1 送信部
2 伝送路
3 受信部
4 コード照合部
5 パターン照合部
6 装置障害検出部
7 立上り検出部
8 ずれ検出部
11 直並列変換部
12 ラッチ部
13 ラッチコード生成部
14 固定遅延部
15 スクランブル処理部
31 クロック再生部（DCR1〜DCRN，DCTLT）
32 ビット乗換部
33 ビットずれ検出部
34 可変遅延部
35 デスクランブル処理部（DSR1〜DSRN）
41 E-OR(排他的論理和)回路
42〜47，103，106，108，53 AND回路
51，52 ライン同期確立検出回路
54，104，105 インバータ
56 マスク回路
101，102，107，515 レジスタ
511，512，513 フラグ検出回路
514 加算器
図中、同一符号は同一又は相当部分を示す。
【発明の属する技術分野】
本発明はパラレル信号伝送装置に関し、特に送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置に関するものである。
【０００２】
シリアル信号から変換されたパラレル信号を複数の信号線を用いて送信部から受信部に信号伝送を行うと、個々の信号線に発生するスキュー（skew：データ位相のばらつき）により、受信部では正常なパラレル信号処理が行えなくなるため、何らかのスキュー調整（位相調整）が必要となる。
【０００３】
【従来の技術】
従来のパラレル信号線を用いた伝送装置においては、発生するスキューと比べて伝送データの周期が充分大きく、従って送信部と受信部の間に単純な遅延回路を持たせて調整を行うか、或いは伝送速度自体を下げるという手法を採っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、近年の飛躍的な技術進歩により、超高速/大容量の信号伝送が可能となり、例えばIC（集積）回路においては、パラレル伝送データの周期が極端に短くなったため、データ周期に対するスキューの割合が大きくなり、受信部において時間軸でのパラレルデータの並びが揃わなくなってしまい、正常な処理が行えなくなるという問題が生じていた。
【０００５】
従って本発明は、送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置において、単純な遅延回路では抑制が困難な時間軸でのスキューを調整することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明（1）に係るパラレル信号伝送装置は、図1に原理的に示すように、送信部1が、直並列変換部（S/P）11から出力されたパラレル信号とは別に該パラレル信号を周期的にラッチするラッチ部12と、該ラッチ部12でラッチした信号から、同期信号を含むシリアルラッチコード信号を生成するラッチコード信号生成部13と、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行うための固定遅延部14とを備え、受信部3が、該パラレル信号及びシリアルラッチコード信号のクロック再生部31と、該クロック再生部31によって再生されたクロックに基づいて該パラレル信号及びシリアルラッチコード信号のビット乗換を行うビット乗換部32と、該シリアルラッチコード信号に基づいて該ビット乗換部32から出力されたパラレル信号のビットずれ量を検出するビットずれ検出部33と、該ビットずれ量に従って該ビット乗換部32から出力されたパラレル信号のスキュー調整を行う可変遅延部34とを備えたことを特徴としている。
【０００７】
このような本発明（1）の動作を図2から図5に示したタイムチャートを参照して以下に説明する。
まず、送信部1に入力された図2（1）に示す超高速シリアル信号（周波数P[Hz]）は、直並列変換部（S/P）11において、同図（2）に示すようにパラレル数Nのデータに変換されてラッチ部12及び固定遅延部14に送られる。
【０００８】
このようなNパラレル信号はラッチ部12において周期的にサンプリングされる。すなわち、図2（2）に示すNパラレル信号は、図3（1）にも示されており、これを、同図（2）に示すサンプリング周期により、ラッチ部12は、同図（3）に示すNパラレルラッチ信号に変換する。
【０００９】
そして、このようなNパラレルラッチ信号は、ラッチコード生成部13において、同図（2）に示したサンプリング周期のフレーム信号FPを有するシリアルラッチコード信号（同図(4)参照）に変換し、伝送路2を介して受信部3へ出力する。なお、このシリアルラッチコード信号は、同図（3）のNパラレルラッチ信号をシリアル信号に変換したデータの両側において、図示のようにフレーム信号FPを含む固定データが挿入された形で出力される。
【００１０】
直並列変換部11から出力されたパラレル信号は、固定遅延部14において、受信部3へ出力するNパラレル信号と、ラッチコード生成部13から出力されるシリアルラッチコード信号との位相差調整を行うための所定遅延時間を該パラレル信号に与え、伝送路2を介して受信部3へ送出する。この所定遅延時間については、後述する。
【００１１】
受信部3においては、固定遅延部14からのNパラレル信号（周波数P/N[Hz]）及びラッチコード生成部13からのシリアルラッチコード信号（同）がクロック再生部31に入力される。このクロック再生部31は、Nパラレル信号の各々についてクロック再生を行うクロック再生部DCR（Digital Clock Recovery）1〜Nと、シリアルラッチコード信号に対するクロック再生部DCRLTとで構成されており、各受信信号からクロック成分を抽出し、そのいずれかのクロックを基準クロック（マスタクロック）として図4（1）に示すように、データと合わせてビット乗換部32に出力するものである。
【００１２】
このように、クロック再生部DCR1〜Nから出力されたデータは、同図（1）に示す如く、データ位置がばらついた、すなわちスキュー状態のデータであるため、これをビット乗換部32において、同図（2）に示すように該基準クロックを用いてNパラレル信号をビット乗換し、以って時間軸上でのずれを無くしてから可変遅延部34へ送る。なお、クロック再生部DCRLTから出力されたシリアルラッチコード信号（図3（4）参照）についても同様にビット乗換部32でビット乗換が行われる。
【００１３】
このように、ビット乗換部32においてビット乗換されたNパラレル信号及びシリアルラッチコード信号はビットずれ検出部33に送られてビットずれ量の検出が行われる。
すなわち、このビットずれ検出部33においては、図5（1）に示すビット乗換後のNパラレル信号と図3（4）に示したシリアルラッチコード信号とが入力されると共に、該シリアルラッチコード信号は、図5（3）に示すようにNパラレル展開されたラッチコードデータに内部で変換され、同図（1）に示すビット乗換後のNパラレル信号を、同図（3）に示すラッチコード信号とコード照合することによりNパラレル信号のビットずれ量を検出する。
【００１４】
このようなビットずれ量を検出するため、ビットずれ検出部33は、図3（4）に示したシリアルラッチコード信号のフレーム信号に対応する図5（4）に示した同期信号としてのラッチ周期信号を基準とした所定ビット数Wのウィンドウ（図5参照）をビットずれ監視範囲として用いる。
【００１５】
すなわち、例えば、同図（1）に示すNパラレル信号のビットA6は、ラッチ周期信号に対するビットずれ量が“A”であり、ビットB6はビットずれ量が“B”、ビットC6はビットずれ量が“C”、そして、ビットN6はビットずれ量が“N”であることが分かる。
【００１６】
そして、このようにしてビットずれ検出部33で求められた各パラレルデータのビットずれ量を可変遅延部34に与えることにより、可変遅延部34では、図5（6）に示すようにスキュー調整されたNパラレル信号（周波数P/N[Hz]）として出力することができる。
【００１７】
従って、図示のように可変遅延部34からの各パラレル信号は時間軸上の並びが揃った形になる。
なお、上記のウィンドウWのビット数は、経験又は実験等によりスキューが発生し得るビット範囲として最適なものを用いればよい。また、このウィンドウに対する位相調整のため、固定遅延部14による所定遅延時間を設定することが好ましい。
【００１８】
本発明（2）に係るパラレル信号伝送装置は、図6に原理的に示すように、図1に示した本発明（1）の構成に加えて、送信部１がさらに、パラレル信号にスクランブル処理を施してからラッチ部12及び固定遅延部14に与えるスクランブル処理部（SCR）15を備え、受信部3がさらに、可変遅延部34から出力されたパラレル信号に対してデスクランブル処理（DSR）を施すデスクランブル処理部35を備えたものである。
【００１９】
このような本発明（2）の動作を図7に示したタイムチャートにより以下に説明する。
図7に示すタイムチャートでは、N=8のパラレル信号を例示しており、同図（1）に示すパラレル信号は図3（1）に示すパラレル信号に対応している。このパラレル信号をスクランブル処理部15においてスクランブル処理したものが図7（2）に括弧付きで示されている。
【００２０】
そして、このスクランブル処理されたパラレル信号を、図3(2)と同様にラッチ部12でサンプリングした後、ラッチコード生成部13でシリアル化したものが図7（3）に示すシリアルラッチコード信号である。
従って、スクランブル処理部15に入力されるパラレル信号が“1”又は“0”に固定されたデータであっても、スクランブル処理が施されるため、スクランブル処理部15の出力は固定データにならずに受信部3に対して送出することが可能となる。
【００２１】
これは、図7(3)に示すシリアルラッチコード信号についても同様であり、“0”及び“1”が混在した信号となる。
受信部においては、同図(4)に示すビット乗換後のパラレル信号は、同図(5)に示す受信したシリアルラッチコード信号に基づいて、図5と同様にスキュー調整を行った後、図7（6）に示すスキュー調整後のパラレル信号として可変遅延部34から出力される。
【００２２】
そして、デスクランブル処理部35を構成する各デスクランブル処理部DSR1〜DSRNにおいて送信部1におけるスクランブル処理部15と逆のデスクランブル処理をパラレル信号に対して施し、元の8パラレル信号に戻して出力する。
このように、スクランブル処理を施したデータに対して受信部３でクロック再生を行うので、クロック再生動作が安定し、その性能が向上することになる。
【００２３】
本発明(3)に係るパラレル信号伝送装置は、図8に原理的に示すように、図6に示した本発明(2)において、さらに、ラッチ部12が該パラレル信号をラッチしたタイミングでスクランブル処理部15をリセットし、受信部においても、ビットずれ検出部33が、可変遅延部34に対するスキュー調整を行ったタイミングでデスクランブル処理部35をリセットすることを特徴としたものである。
【００２４】
このような本発明(3)の動作を図9に示すタイムチャートを参照して以下に説明する。なお、このタイムチャート例においてもN=8のパラレル信号を扱っている。
図9においては、同図(8)に示すスクランブル処理部15に対するリセット用のラッチタイミング信号のみが図7のタイムチャートに加えられており、このラッチタイミング信号により、スクランブル処理部15のスクランブル処理がリセットされることとなり、これに対応する、同図(5)に示すシリアルラッチコード信号のラッチ同期信号（図5（4）参照）により、ビットずれ検出部33が各デスクランブル処理部DSR1〜DSRNのデスクランブル処理をリセットしている。
【００２５】
このようにして、ラッチタイミング信号により一回一回リセットを掛けているので、伝送路2中でデータが誤っても他のサンプリングデータに対して波及することが抑制され、以ってクロック再生部の動作も安定することとなる。
本発明(4)に係るパラレル信号伝送装置においては、上記のパラレル信号のパラレル数を素数とすることを特徴としている。これを、図10に示す動作タイムチャートで以下に説明する。
【００２６】
例えば、図2のタイムチャートに示した信号はn多重でNパラレルの信号であるが、この場合にn=Nであるとすると、任意のビットが“0”又は“1”に固定されていた場合、パラレル信号に変換した時のその信号線は必ず“0”又は“1”の固定したデータになってしまう。
【００２７】
これを防ぐため、本発明(4)ではパラレル数Nを、この例では素数“5”で構成する。これにより、例えば、太字で図示したデータA8（A8-1〜A8-7）は、同図（1）と（3）を比較すれば分かるように、5本のパラレル信号線をランダムに経由して伝送されることとなり、たとえこのデータA8が固定データであっても、固定した信号線上でのみ伝送されることが無くなり、クロック再生部の動作が安定し、その性能向上に寄与することとなる。
【００２８】
本発明(5)に係るパラレル信号伝送装置においては、上記のパラレル数と、ラッチ部12がラッチするサンプリング間隔とを互いに素の関係にすることを特徴としている。これを図11の動作タイムチャートを参照して以下に説明する。なお、図11(1)〜(5)は図10(1)〜(5)に示すタイムチャートに対応する。
【００２９】
この動作例では、同図（1）に示すように、N=4パラレル信号を用い、そのデータ周期が1フレーム=16ビットであるが、同図（2）に示すシリアルラッチコード信号の周期が7ビットであるため、ラッチ部12によるラッチタイミングとデータ周期とが素の関係にある。
【００３０】
このため、第1フレームではxx-1のデータ（A1-1〜A4-1）をラッチし、第2フレームではxx-4のデータ（A1-4〜A4-4）をラッチし、また、第3フレームではラッチせず、そして第4フレームではxx-3のデータ（A1-3〜A4-3）をラッチする。
従って、毎回異なったタイミングのデータをラッチすることになり、周期的なデータであっても、フレーム毎に異なるタイミングのデータがラッチされるので、ビットずれ検出部33においては固定ビットによる誤検出の発生を防ぐことができる。
【００３１】
ここでビットずれ検出部は、各パラレル信号に対する該ビットずれ量の検出を、所定段数の前方及び後方保護手段により行うことが好ましい。
また、該ビットずれ検出部は、該保護手段の内のいずれか1つで成立したときのみ該ビットずれ量が検出された同期確立状態であると判定する手段を有することが好ましい。
【００３２】
さらに、該ビットずれ検出部は、同期確立状態の時、該ラッチ信号のタイミング以外のコード照合を禁止する手段を有することが好ましい。
さらに、該ビットずれ検出部は、該同期状態でないとき、対応するパラレル信号の該保護手段をクリアする手段を有することが好ましい。
【００３３】
さらに、該ビットずれ検出部は、該同期確立状態が所定時間確立しないとき、警報を発する手段を有することが好ましい。
【００３４】
【発明の実施の形態】
図12は、図1に原理的に示した本発明(1)に係るパラレル信号伝送装置の実施例を示したものである。この実施例では、入力シリアル信号として40GHzの超高速シリアル信号をN=16パラレル信号に変換して運用しており、これに対応してクロック再生部31は16個のクロック再生部DCR1〜DCR16で構成されている。また、図13から図16に示した動作タイムチャートは、図2から図5に示したタイムチャートにそれぞれ対応している。
【００３５】
まず、送信部1においては、まず直並列変換部11において図13(1)に示す40GHzの超高速シリアル信号を同図(2)に示す16パラレル信号に変換してラッチ部12と固定遅延部14に送る。
ラッチ部12では、図14(2)に示すサンプリング周期により、同図(3)に示す16パラレルラッチ信号を生成してラッチコード生成部13に送る。ラッチコード生成部13では周波数P/N=40/16=2.5GHzの16ビット長より長いフレームのシリアルラッチコード信号（同図（4）参照）を生成して受信部3へ送る。
【００３６】
このシリアルラッチコード信号には、ラッチ部12でラッチした16パラレル信号をシリアル化したデータ列以外に、先頭を示すフレームパルスFP及び固定ビットを含み、受信部3においてデータの識別が容易になるようなフォーマットを構成している。
【００３７】
また、送信部1の固定遅延部14では、受信部3でのビットずれ検出の動作タイミングに合うように16パラレル出力データに対して所定のビット遅延を与えて受信部3へ送る。
受信部3では、クロック再生部31を構成するクロック再生部DCR1〜DCR16において、16パラレル信号のクロック再生を行うと共に、やはりクロック再生部35を構成するクロック再生部DCRLTにおいてシリアルラッチコード信号のクロック再生を行ってそれぞれビット乗換部32へ送る。
【００３８】
ビット乗換部32においては、再生したいずれかのクロックを基準クロック（マスタクロック）として、図15(1)に示すスキュー状態の16パラレルデータ及びシリアルラッチコード信号に対して同図(2)に示すようにビット乗換を行うことで基準クロックを基準としたデータの並びに変換されることになる。
【００３９】
このようにして、ビット乗換部32においてビット乗換された16パラレル信号及びシリアルラッチコード信号はビットずれ検出部33に送られる。
ビットずれ検出部33においては、図16(２)に示すようにW=3ビットのウィンドウ（監視範囲）を設定し、送信部1から送られて来たサンプリングされたラッチコードとの一致を図る。
【００４０】
この場合のウィンドウは送信部1からのシリアルラッチコード信号のフレームパルスFPの位置に合わせて生成するが、実験等に基づくスキューの発生状況を考慮して前後に1ビット合計3ビット幅を有している。
このようなウィンドウにおいて、図5(5)と同様に図16(5)においても、同図(1)の16パラレルデータと同図(3)に示した16パラレル信号に展開されたラッチ信号とをコード照合し、それぞれのビットずれ量を検出する。
【００４１】
すなわち、両者の比較において、一致したポイントにフラグを立て、この一致フラグを使用して16パラレル信号の各ビットずれ量を検出する。これは、フラグパターンが長期に渡って同じ位置に確定するまで監視を行う。
また、ビットずれ検出の確定には、前方及び後方保護を用いることが好ましい。
【００４２】
このようにしてビットずれ量が検出できれば、ラッチ周期信号に対するビットずれ量が図16(5)に示すように計測できる。従って、このビットずれ量を可変遅延部34に与えることにより、図5(6)と同様に図16(6)においても本来の時間軸上のデータ列に揃え直した2．5GHzの16パラレル信号を出力することが可能となる。
【００４３】
次に、上記のビットずれ検出部33の実施例について図17及び図18を参照して詳細に説明する。なお、この実施例では、パラレル数N=2の信号線（伝送路）とし、ウィンドウW=3ビットとしている。
まず、このビットずれ検出部33は、大きく分けてコード照合部4とパターン照合部5と装置障害検出部6と立上り検出部7とずれ検出部8とで構成されている。
【００４４】
この内、コード照合部4は2本のパラレル信号線の内の一方（1ビット目伝送データ）について、送信部1の固定遅延部14からの伝送データ（2パラレル信号）とラッチコード生成部13からのシリアルラッチデータを更にパラレル化したデータとを入力して一致検出を行うE-OR（排他的論理和）回路4１と、後述するコード照合をウィンドウにおいて検出するためのAND回路42〜47（AND回路42，43は1ビット目ウィンドウ用；AND回路44，45は２ビット目ウィンドウ用；AND回路46，47は3ビット目ウィンドウ用）とで構成されており、他方の信号線（2ビット目伝送データ）についても同様の回路が用いられるが、簡略化のため図示されていない。
【００４５】
また、パターン照合部5は、ライン同期確立検出51，52と、AND回路53とインバータ54とレジスタ（J-Kフリップフロップ）55とマスク回路56とを含んでいる。
ライン同期確立検出回路51及び52はそれぞれ1本の信号線（ライン）に対応して設けられているものであり、内部構成は同一であるが、簡略化のためライン同期確立検出回路51のみについて示されている。
【００４６】
すなわち、このライン同期確立検出回路51は、フラグ検出回路511〜513と加算器514とレジスタ515とを含んでいる。AND回路42〜47もライン同期確立検出回路51に含まれる。
フラグ検出回路511〜513は、それぞれ3ビット幅のウィンドウにおける各ビットについて図5(5)及び図16(5)に示したようにフラグ検出するものであり、その内部構成は同一であるが、簡略化のためフラグ検出回路511のみ内部構成が示されている。
【００４７】
すなわち、フラグ検出回路511は、フラグ検出に当たって3段構成の保護回路を構成しており、コード照合部4におけるAND回路43の出力信号を入力する縦続接続されたレジスタ（Dフリップフロップ）101，102、及びAND回路43の出力信号とレジスタ１01の出力信号とレジスタ102の出力信号とを入力して同期確立方向の3段保護判定を行うAND回路103とを含んでおり、さらに同期外れ方向に関しては、AND回路43の出力信号を反転するインバータ104と、AND回路42の出力信号を反転するインバータ45と、レジスタ101及び102の各反転出力信号を入力するとともに、インバータ104，105の出力信号を入力するAND回路106とを含んでいる。また、AND回路42及び43もフラグ検出回路511に含まれる。
【００４８】
AND回路103及び106の出力信号はそれぞれレジスタ（J-K フリップフロップ）107のJ端子及びK端子に入力されている。さらに、このレジスタ107の反転出力信号は後述する同期状態信号と共にAND回路108に入力されており、このAND回路108の出力信号はレジスタ101及び102のクリア端子Lに接続されている。
【００４９】
加算器514は、フラグ検出回路511〜513の出力を入力して信号線毎のライン同期確立を判定するレジスタ515に接続されている。また、このレジスタ515は加算器514の二つの出力信号をそれぞれJ端子及びK端子に入力すると共にラッチ同期信号（図16（4）参照）をイネーブル信号（同期信号）としている。
【００５０】
ライン同期確立検出回路51及び52の各出力信号は全ビット同期検出用のAND回路53に入力され、このAND回路53の出力は同期状態信号を発生するためのレジスタ55のJ端子に入力されると共に、インバータ54を介して反転信号がK端子に入力されている。
【００５１】
このレジスタ55の出力信号（同期状態信号）は装置障害検出部6及び立上り検出部7に与えられると共に、パターン照合部5におけるマスク回路56に与えられている。
装置障害検出部6からは装置警報が発生され、立上り検出部7はAND回路53からの出力信号も同時に受けて立ち上がり検出を行い、その立上り検出信号をずれ検出部8における6個のレジスタのイネーブル信号としている。
【００５２】
このずれ検出部8は、フラグ検出回路511〜513の各出力信号と、他方のライン同期確立検出回路52における同様のフラグ検出信号を合わせて6本の入力信号を入力し、立上り検出部7からの出力信号によって1本の信号線について3ビット分のウィンドウ範囲、すなわち2本の信号線全体で6個分のビットずれ量を検出するものである。
【００５３】
このずれ検出部8のビットずれ量は前述したように可変遅延部34に送られると共に、パターン照合部5におけるマスク回路56にも送られている。このマスク回路56はずれ検出部8に対応して6個のインバータと6個のOR回路とで構成されており、各OR回路には、ずれ検出部8からのずれ量が入力されると共に、インバータにはレジスタ55の出力信号が与えられている。
【００５４】
そして、このマスク回路56の各OR回路の出力信号は、下側の3個分の出力信号がコード照合部4におけるAND回路42，44，46に送られ、1ビット目のパラレル信号に対する3ビットのウィンドウの各ビットとの論理積が取られてコード照合のマスクを行うようにしており、上側の3個のOR回路は2ビット目のパラレル信号に対するコード照合のマスクを行うようになっている。
【００５５】
次に、このような構成を有するビットずれ検出部33の動作を図18のタイムチャートを参照して以下に説明する。
まず、入力されたパラレル信号は、各信号線毎にコード照合部4においてコード照合を行う。上記の通り信号線（伝送路）毎にウィンドウが3ビット幅を有しており(図18(1)参照)、ウィンドウ内のどのビットでパラレル信号とラッチコード信号（図5及び図１6参照）が一致しているかを調べるため、一本の信号線（ライン）につきウィンドウ3ビット分のコード照合を行う。
【００５６】
すなわち、コード照合部4におけるE-OR回路41では、1ビット目のパラレル信号(同図(2)の1ビット目の伝送データ)と1ビット目のラッチコード信号(同図(3)参照)との一致検出(フラグ検出)を3ビットのウィンドウ幅において行った結果が同図(4)に示されている。
【００５７】
同様に、同図(5)は2ビット目のパラレル信号（同図（2）参照）について3ビットのウィンドウ幅において図示しないE-OR回路によってラッチコード信号（同図（3）参照）との一致フラグ検出を行った状態が示されている。
その結果、同図(4)及び(5)に示す如く、2本の信号線全体で6箇所のコード照合が行われることとなり、パラレル信号とラッチコード信号とが一致した場合には、一致フラグが立つことになる。このようにして、各信号線毎にウィンドウ内のどのビットでパラレル信号とラッチコード信号とが一致しているか否かを認識することができる。
【００５８】
なお、現在の状態では、マスク回路56からのマスク信号はAND回路42，44，46に対してそれぞれイネーブル信号になっており、3ビットのウィンドウ信号はそのままAND回路43，45，47に送られるようになっている。
このようにして、AND回路43，45，47からの出力信号はそれぞれフラグ検出回路511，512，513に送られ、ここで3段保護がとられる。これは、ライン同期確立検出回路52においても同様である。
【００５９】
すなわち、フラグ検出回路511の場合には、レジスタ101，102及びAND回路103並びにレジスタ107を経由することにより、ラッチ同期信号（同図（6）参照）のタイミングで同図(7)に示すようにパラレル信号の1ビット目について各ウィンドウビットの保護段がとられた状態が示されている。図示の例では、パラレル信号の1ビット目に関してのみ3段の保護がとられた状態▲１▼が右端に示されている。
【００６０】
また、同図(8)に示すようにパラレル信号の2ビット目については、ウィンドウの1ビット目と3ビット目において3段の保護が確立した状態▲２▼が示されている。
このような同期確立方向の3段保護はレジスタ101，102とAND回路103とレジスタ107とで行われる。
【００６１】
ここで、ウィンドウ外を認識するパルス(図示の例ではウィンドウの次のビット位置)を用いて、3段保護が成立している状態の個数、即ち複数箇所で同期が確立していないか否かをチェックする。
これは、例えば、同図（8）における状態▲２▼に示す如く、パラレル信号がウィンドウ内3ビット中“101”というパターンであり、且つこれと比較照合されるラッチコード信号が“1”であった場合、ラッチコード信号と一致する箇所が２箇所存在し、その結果、ウィンドウ中の複数ビットで同時に3段保護が成立してしまうことがあるためである。
【００６２】
従って、加算器514及びレジスタ515により、同図（8)に示したような複数箇所で保護が確立した状態▲２▼を検出し、未だ特定の“ずれ”が確立していない(複数ビットで同期が検出されているので、ずれ量が特定できない。)ということで、3段保護成立の状態を1本の信号線につき1個に絞り込むまで保護を取り続ける。この場合、加算器514は“1”が単数の場合、“=1”の出力をレジスタ515のJ端子に与え、ゼロ又は複数の場合は“=0”の出力をレジスタ515のK端子に与える。
【００６３】
その結果、同図(9)に示す場合は、同図（7）の状態▲３▼において3段保護が1つだけしか成立していないので同期確立となり、同期確立信号がライン同期確立検出回路51からAND回路53に送られる。
同図(10)に示す場合には、同図（8）のパラレル信号の2ビット目に関してウィンドウ3ビット目が保護段“0”になった状態▲４▼で3段保護が1つだけ成立したことを示しているので、状態▲５▼として示すように同期確立信号がライン同期確立検出回路52からAND回路53に送られ、ライン同期確立検出回路51のレジスタ515からの同期確立信号とともに論理積がとられる。
【００６４】
この結果、同図(11)に示すように、パラレル信号の1ビット目及び2ビット目が共に同期確立状態である場合▲６▼にのみパラレル信号の同期が確立したものとしてレジスタ55から同期状態信号が出力されることとなる。すなわち、1信号線につき一箇所だけ3段保護が成立した場合、その信号線に関しては同期確立となり、すべての信号線で同期が成立した場合、はじめてパラレル信号としての同期が確立することになる。
【００６５】
このように伝送データとして同期が確立した場合、各信号線毎にビット遅延量がどれだけあるかを認識するため、ビットずれ量を抽出する。
このため、立上り検出部7はレジスタ55の出力信号とAND回路53の出力信号とにより同期確立時の立上り検出を行い、このタイミングで、フラグ検出回路511〜513の各出力信号並びにライン同期確立検出回路52における図示しないフラグ検出回路の出力信号を、それぞれ、ずれ検出部8を構成する6個のレジスタのD端子に入力する。
【００６６】
この場合、立上り検出部7からの立上り検出信号がウィンドウ内のどの位置で同期が確立したかを示しているので、ずれ検出部8を構成する6個のレジスタから出力される信号は、ウィンドウ内のどのビットで同期がとれたか、すなわち“ビットずれ量”を示していることになり、このビットずれ量が可変遅延部34に出力されることになる。
【００６７】
このようにしてビットずれ量が求められることになるが、パラレル信号として同期が確立している間は、コード照合部4においてウィンドウ幅中の同期確立時のビットでのみパラレル信号とラッチコード信号との一致/不一致の監視をすればよいので、マスク回路56において、ずれ検出部8の各出力信号とレジスタ55からの同期状態信号をインバータで反転させた信号とをOR回路で論理和をとることにより、OR回路からコード照合マスク信号が、AND回路42，44，46及び図示しないAND回路（合計6個のAND回路）に与えられ、このマスク信号とウィンドウとの論理積を取り、以て同期が確立していないビットではコード照合を行わないようにしている。
【００６８】
また、レジスタ55からの同期状態信号と各信号線毎に3個ずつある信号線毎のフラグ検出用レジスタ（フラグ検出回路511の場合にはレジスタ107）により強制ロード信号を生成する。
すなわち、パラレル信号として同期が確立している場合、各信号線毎の同期を認識するレジスタは、各信号線でどれか1個だけが同期状態を示している筈であるので、レジスタ107の例で言えば、その反転信号とレジスタ55からの同期状態信号とをAND回路108を経由してレジスタ101及び102のクリア端子Lに与えることにより、2つのレジスタ101及び102をクリアすることができる。
【００６９】
これは、パラレル信号としての同期が外れ、再度ウィンドウ内の全てのビットを監視し始めた時、前状態(前にパラレル信号としての同期が確立した時の状態)を3段保護検出時に認識させないため、すなわち同期誤り防止を図るためである。
【００７０】
上記の保護は同期確立方向における3段保護を取り扱っているが、同期が外れる方向に対しては、フラグ検出検出回路511の例では、レジスタ101，102とインバータ104，105とAND回路106とで実行される。
すなわち、パラレル信号中の1信号線でもフラグが3ビット分連続して立たなかった場合、信号線毎に同期を認識する3個のレジスタ(レジスタ107他)中、唯一同期状態となっていたレジスタが同期外れ状態となってしまうため、加算器514の加算結果が“=1”から“=0”に変化してしまう。
【００７１】
これにより、レジスタ515は出力が反転することとなり、AND回路53の出力も“0”となるので、レジスタ55からの同期状態信号は同期外れ状態を示すこととなる。
このように同期外れ状態となると、マスク回路56は内部のインバータを介して反転された“1”の信号がOR回路に与えられるため、ずれ検出部8からのずれ量の如何に問わず、信号線毎にウィンドウ内の全てのビットがコード照合の監視対象となり上記のように全6箇所でそれぞれコード照合が行われることになる。
【００７２】
また、レジスタ55からの同期状態信号を用いて装置障害検出部6は装置障害の有無を監視している。例えば、パラレル信号としての同期が2msの間経過しても確立しない場合は、パラレル信号に異常があるものと判定し、アラームを発生する。
【００７３】
この警報信号を受けた場合、例えばCPU(図示せず)ではどの信号線で同期が確立していないのか調べるため、各信号線毎の同期を認識するレジスタ107などの状態を抽出することになる。この警報信号はパラレル信号の同期が確立した時、解除されることになる。
（付記１）
送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置において、
該送信部が、該パラレル信号とは別に該パラレル信号を周期的にラッチするラッチ部と、該ラッチ部でラッチした信号から、同期信号を含むシリアルラッチコード信号を生成するラッチコード信号生成部と、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行うための固定遅延部とを備え、
該受信部が、該パラレル信号及びシリアルラッチコード信号のクロック再生部と、該クロック再生部によって再生されたクロックに基づいて該パラレル信号及びシリアルラッチコード信号のビット乗換を行うビット乗換部と、該シリアルラッチコード信号に基づいて該ビット乗換部から出力されたパラレル信号のビットずれ量を検出するビットずれ検出部と、該ビットずれ量に従って該ビット乗換部から出力されたパラレル信号のスキュー調整を行う可変遅延部とを備えたことを特徴とするパラレル信号伝送装置。
（付記２）付記1において、
該送信部が、さらに、該パラレル信号にスクランブル処理を施してから該ラッチ部及び該固定遅延部に与えるスクランブル処理部を備え、該受信部が、さらに、該可変遅延部から出力されたパラレル信号に対してデスクランブル処理を施すデスクランブル処理部を備えたことを特徴とするパラレル信号伝送装置。
（付記３）付記２において、
該ラッチ部が、該パラレル信号をラッチしたタイミングで該スクランブル処理部をリセットし、該ビットずれ検出部が、該可変遅延部に対してスキュー調整したタイミングで該デスクランブル処理部をリセットすることを特徴としたパラレル信号伝送装置。
（付記４）付記1から３のいずれかにおいて、
該パラレル信号のパラレル数が素数であることを特徴としたパラレル信号伝送装置。
（付記５）付記1から４のいずれかにおいて、
該パラレル信号のパラレル数と該ラッチ部がラッチするサンプリング間隔のビット数とが互いに素の関係にあることを特徴としたパラレル信号伝送装置。
（付記６）付記1から５のいずれかにおいて、
該ビットずれ検出部が、該シリアルラッチコード信号をパラレル化した状態で該ビット乗換部から出力されたパラレル信号とコード照合することにより該パラレル信号の該同期信号に対する該ビットずれ量を検出する手段を有することを特徴としたパラレル信号伝送装置。
（付記７）付記６において、
該ビットずれ検出部が、該コード照合を、該同期信号を基準とした所定ビット数のウィンドウを用いて行う手段を有し、該固定遅延部による該所定遅延時間が該ウィンドウに対する位相調整時間であることを特徴としたパラレル信号伝送装置。
（付記８）付記１から７のいずれかにおいて、
該ビットずれ検出部が、各パラレル信号に対する該ビットずれ量の検出を、所定段数の前方及び後方保護手段により行うことを特徴としたパラレル信号伝送装置。
（付記９）付記８において、
該ビットずれ検出部は、該保護手段の内のいずれか1つで成立したときのみ該ビットずれ量が検出された同期確立状態であると判定する手段を有することを特徴としたパラレル信号伝送装置。
（付記１０）付記９において、
該ビットずれ検出部は、該同期確立状態の時、該同期信号のタイミング以外のコード照合を禁止する手段を有することを特徴としたパラレル信号伝送装置。
（付記１１）付記９又は１０において、
該ビットずれ検出部は、該同期確立状態でないとき、対応するパラレル信号の該保護手段をクリアする手段を有することを特徴としたパラレル信号伝送装置。
（付記１２）付記１から１１のいずれかにおいて、
該ビットずれ検出部は、該同期確立状態が所定時間得られないとき、警報を発する手段を有することを特徴としたパラレル信号伝送装置。
【００７４】
【発明の効果】
以上説明したように本発明に係るパラレル信号伝送装置によれば、送信部で、パラレル信号とは別に該パラレル信号を周期的にラッチした信号からシリアルラッチコード信号を生成し、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行って受信部に送ると共に、受信部が再生クロックに基づいて該送信部からのパラレル信号のビット乗換を行い、該シリアルラッチコード信号に基づいてビット乗換が行われたパラレル信号のビットずれ量を検出し、このビットずれ量に従ってビット乗換したパラレル信号のスキュー調整を行うように構成したので、超高速/大容量の信号伝送においても伝送路で発生するスキューに対し柔軟にスキュー調整を行うことが可能となる。
【００７５】
また、送信部でスクランブル処理を施したデータに対して受信部でデスクランブル処理を施すことにより、クロック再生機能が安定化し、且つ性能が向上することになる。
さらにはスクランブル処理を施した後、スクランブル処理動作をリセットし、受信部においてもビットずれ量の検出タイミングでデスクランブル処理を行った後にリセットを掛けるように構成すれば、伝送路中でデータが誤っても波及することが抑制されるという効果が得られる。
【００７６】
さらに本発明では、パラレル数を素数で構成し、或いはパラレル数とラッチサンプリング間隔のビット数とを素の関係に設定することにより、周期的な固定パターンデータを回避することができ、以ってクロック再生機能の動作の安定化及び性能の向上に寄与することが可能となる。
【図面の簡単な説明】
【図１】本発明(1)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図２】図１における送信部の直並列変換動作を示したタイムチャート図である。
【図３】図１に示した送信部のラッチコード生成動作を示したタイムチャート図である。
【図４】図１に示した受信部におけるビット変換動作のタイムチャート図である。
【図５】図１に示した受信部におけるスキュー調整動作を示したタイムチャート図である。
【図６】本発明(2)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図７】図６に示した本発明(2)の動作例を示したタイムチャート図である。
【図８】本発明(3)に係るパラレル信号伝送装置の原理構成を示したブロック図である。
【図９】図8に示した本発明(3)の動作例を示したタイムチャート図である。
【図１０】本発明(4)に係るパラレル信号伝送装置の動作例を示したタイムチャート図である。
【図１１】本発明(5)に係るパラレル信号伝送装置の動作例を示したタイムチャート図である。
【図１２】本発明(1)の実施例を示したブロック図である。
【図１３】図12に示した送信部における直並列変換動作を示したタイムチャート図である。
【図１４】図12に示した送信部におけるラッチコード生成動作を示したタイムチャート図である。
【図１５】図12に示した受信部におけるビット変換動作を示したタイムチャート図である。
【図１６】図12に示した受信部におけるスキュー調整動作を示したタイムチャート図である。
【図１７】本発明で用いられるビットずれ検出部の実施例を示したブロック図である。
【図１８】図17に示したビットずれ検出部の動作タイムチャート図である。
【符号の説明】
1 送信部
2 伝送路
3 受信部
4 コード照合部
5 パターン照合部
6 装置障害検出部
7 立上り検出部
8 ずれ検出部
11 直並列変換部
12 ラッチ部
13 ラッチコード生成部
14 固定遅延部
15 スクランブル処理部
31 クロック再生部（DCR1〜DCRN，DCTLT）
32 ビット乗換部
33 ビットずれ検出部
34 可変遅延部
35 デスクランブル処理部（DSR1〜DSRN）
41 E-OR(排他的論理和)回路
42〜47，103，106，108，53 AND回路
51，52 ライン同期確立検出回路
54，104，105 インバータ
56 マスク回路
101，102，107，515 レジスタ
511，512，513 フラグ検出回路
514 加算器
図中、同一符号は同一又は相当部分を示す。
Claims (5)
- 送信部でシリアル信号をパラレル信号に変換してから受信部に伝送するパラレル信号伝送装置において、
該送信部が、該パラレル信号とは別に該パラレル信号を周期的にラッチするラッチ部と、該ラッチ部でラッチした信号から、同期信号を含むシリアルラッチコード信号を生成するラッチコード信号生成部と、該パラレル信号を所定時間遅延させて該シリアルラッチコード信号に対する該パラレル信号の位相調整を行うための固定遅延部とを備え、
該受信部が、該パラレル信号及びシリアルラッチコード信号のクロック再生部と、該クロック再生部によって再生されたクロックに基づいて該パラレル信号及びシリアルラッチコード信号のビット乗換を行うビット乗換部と、該シリアルラッチコード信号に基づいて該ビット乗換部から出力されたパラレル信号のビットずれ量を検出するビットずれ検出部と、該ビットずれ量に従って該ビット乗換部から出力されたパラレル信号のスキュー調整を行う可変遅延部とを備えたことを特徴とするパラレル信号伝送装置。 - 請求項1において、
該送信部が、さらに、該パラレル信号にスクランブル処理を施してから該ラッチ部及び該固定遅延部に与えるスクランブル処理部を備え、該受信部が、さらに、該可変遅延部から出力されたパラレル信号に対してデスクランブル処理を施すデスクランブル処理部を備えたことを特徴とするパラレル信号伝送装置。 - 請求項２において、
該ラッチ部が、該パラレル信号をラッチしたタイミングで該スクランブル処理部をリセットし、該ビットずれ検出部が、該可変遅延部に対してスキュー調整したタイミングで該デスクランブル処理部をリセットすることを特徴としたパラレル信号伝送装置。 - 請求項1から３のいずれかにおいて、
該パラレル信号のパラレル数が素数であることを特徴としたパラレル信号伝送装置。 - 請求項1から４のいずれかにおいて、
該パラレル信号のパラレル数と該ラッチ部がラッチするサンプリング間隔のビット数とが互いに素の関係にあることを特徴としたパラレル信号伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205116A JP4067787B2 (ja) | 2001-07-05 | 2001-07-05 | パラレル信号伝送装置 |
| US10/033,505 US7054401B2 (en) | 2001-07-05 | 2001-12-27 | Parallel signal transmission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205116A JP4067787B2 (ja) | 2001-07-05 | 2001-07-05 | パラレル信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023416A JP2003023416A (ja) | 2003-01-24 |
| JP4067787B2 true JP4067787B2 (ja) | 2008-03-26 |
Family
ID=19041484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001205116A Expired - Fee Related JP4067787B2 (ja) | 2001-07-05 | 2001-07-05 | パラレル信号伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7054401B2 (ja) |
| JP (1) | JP4067787B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4475928B2 (ja) * | 2003-11-17 | 2010-06-09 | 富士通株式会社 | タイミングパルス発生方法及び回路 |
| US7210074B2 (en) * | 2005-06-23 | 2007-04-24 | Agilent Technologies, Inc | Built-in waveform edge deskew using digital-locked loops and coincidence detectors in an automated test equipment system |
| JP4718933B2 (ja) * | 2005-08-24 | 2011-07-06 | 富士通株式会社 | 並列信号のスキュー調整回路及びスキュー調整方法 |
| TWI274493B (en) * | 2005-09-23 | 2007-02-21 | Via Tech Inc | Serial transceiver and control method thereof |
| US7587640B2 (en) * | 2005-09-27 | 2009-09-08 | Agere Systems Inc. | Method and apparatus for monitoring and compensating for skew on a high speed parallel bus |
| EP1958404B1 (en) | 2005-11-04 | 2011-01-19 | Nxp B.V. | Alignment and deskew for multiple lanes of serial interconnect |
| KR100866601B1 (ko) * | 2006-12-04 | 2008-11-03 | 삼성전자주식회사 | 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법 |
| US7983368B2 (en) * | 2006-12-11 | 2011-07-19 | International Business Machines Corporation | Systems and arrangements for clock and data recovery in communications |
| US8064535B2 (en) * | 2007-03-02 | 2011-11-22 | Qualcomm Incorporated | Three phase and polarity encoded serial interface |
| TW200926612A (en) * | 2007-12-07 | 2009-06-16 | Univ Nat Chiao Tung | Multi-mode parallelism data exchange method and its device |
| US9431091B2 (en) | 2008-06-06 | 2016-08-30 | Uniquify, Inc. | Multiple gating modes and half-frequency dynamic calibration for DDR memory controllers |
| US8661285B2 (en) | 2008-06-06 | 2014-02-25 | Uniquify, Incorporated | Dynamically calibrated DDR memory controller |
| US8856579B2 (en) * | 2010-03-15 | 2014-10-07 | International Business Machines Corporation | Memory interface having extended strobe burst for read timing calibration |
| US8635487B2 (en) * | 2010-03-15 | 2014-01-21 | International Business Machines Corporation | Memory interface having extended strobe burst for write timing calibration |
| US20140281662A1 (en) | 2013-03-12 | 2014-09-18 | Uniquify, Inc. | Dynamically adaptive bit-leveling for data interfaces |
| US8941423B2 (en) | 2013-03-12 | 2015-01-27 | Uniquify, Incorporated | Method for operating a circuit including a timing calibration function |
| JP6064930B2 (ja) * | 2014-03-07 | 2017-01-25 | ソニー株式会社 | 電気・電子機器、回路、及び通信システム |
| US10887395B2 (en) * | 2016-11-21 | 2021-01-05 | Ecosteer Srl | Processing signals from a sensor group |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157530A (en) * | 1990-01-18 | 1992-10-20 | International Business Machines Corporation | Optical fiber system |
| GB2343092B (en) * | 1998-10-22 | 2003-05-14 | 3Com Technologies Ltd | Framing codes for high-speed parallel data buses |
| EP0996262A1 (en) * | 1998-10-22 | 2000-04-26 | Texas Instruments France | Communication system with plurality of synchronised data links |
| JP3758953B2 (ja) * | 2000-07-21 | 2006-03-22 | 富士通株式会社 | スキュー補正装置 |
| US6819683B2 (en) * | 2001-01-19 | 2004-11-16 | Lucent Technologies Inc. | Communications system and associated deskewing and word framing methods |
| US6735397B2 (en) * | 2001-03-14 | 2004-05-11 | Blaze Network Products, Inc. | Skew discovery and compensation for WDM fiber communications systems using 8b10b encoding |
-
2001
- 2001-07-05 JP JP2001205116A patent/JP4067787B2/ja not_active Expired - Fee Related
- 2001-12-27 US US10/033,505 patent/US7054401B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7054401B2 (en) | 2006-05-30 |
| JP2003023416A (ja) | 2003-01-24 |
| US20030007549A1 (en) | 2003-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4067787B2 (ja) | パラレル信号伝送装置 | |
| US8270526B2 (en) | Communication system | |
| JP2002051033A (ja) | マルチスピード組み込み式クロックシリアル受信機のためのデータ速度検出の方法およびシステム | |
| US20070133615A1 (en) | Method and apparatus for parsing data streams | |
| JP2007274122A (ja) | パラレル変換回路 | |
| JP2004260677A (ja) | 通信装置 | |
| JPH0628288A (ja) | 短待ち時間データ回復装置及びメッセージデータの同期化方法 | |
| US6385319B1 (en) | Encoding circuit and method of detecting block code boundary and establishing synchronization between scrambler and descrambler | |
| US6985546B2 (en) | Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus | |
| US8675798B1 (en) | Systems, circuits, and methods for phase inversion | |
| KR100998773B1 (ko) | 역직렬화 타이밍 신호들을 생성하기 위한 시스템 및 방법 | |
| TW201644198A (zh) | 積體電路間通訊技術 | |
| JPH0832564A (ja) | 同期検出回路 | |
| EP1050105B1 (en) | A pulse edge detector with double resolution | |
| US7403582B2 (en) | Serial communication device | |
| US6970527B2 (en) | Transmitting circuit and method thereof, receiving circuit and method thereof, and data communication apparatus | |
| US7457387B2 (en) | Method for generating transmitter clock | |
| JP6163895B2 (ja) | 受信クロック抽出回路 | |
| Wen et al. | Controller Area Network (CAN) Bus Transceiver with Authentication Support | |
| TWI544753B (zh) | 非對稱雙向傳輸裝置及其切換系統 | |
| JP3948697B2 (ja) | データ通信システム | |
| Gupta et al. | Analysis of Universal Asynchronous Receiver-Transmitter (UART) | |
| JP3990064B2 (ja) | パス監視方法およびパス監視回路 | |
| JPH1198200A (ja) | 調歩同期式シリアルデータ送受信方法と送信装置，受信装置および送受信装置 | |
| JPS62213336A (ja) | フレ−ム同期方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060302 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |