TWI544753B - 非對稱雙向傳輸裝置及其切換系統 - Google Patents

非對稱雙向傳輸裝置及其切換系統 Download PDF

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TWI544753B
TWI544753B TW103123175A TW103123175A TWI544753B TW I544753 B TWI544753 B TW I544753B TW 103123175 A TW103123175 A TW 103123175A TW 103123175 A TW103123175 A TW 103123175A TW I544753 B TWI544753 B TW I544753B
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張勇毅
陳盈禎
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宏正自動科技股份有限公司
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Description

非對稱雙向傳輸裝置及其切換系統
本發明係有關一種雙向傳輸裝置，特別是一種非對稱雙向傳輸裝置。
圖1為習知對稱性雙向傳輸的架構，主要包含有主裝置180以及與其耦接的複數個子裝置190、195。主裝置180更包含振盪器99，複數個鎖相迴路(phase lock loop,PLL)21、40及41，複數個傳輸模組30、31、50及51，以及複數個接收模組32、33、52及53。子裝置190包含接收模組60及61，傳輸模組62及63，以及鎖相迴路22。其中子裝置190中的接收模組60透過第一傳輸媒介110與主裝置180中的傳輸模組30耦接，接收模組61透過第二傳輸媒介111與傳輸模組31耦接，傳輸模組62透過第三傳輸媒介112與接收模組32耦接，以及傳輸模組63透過第四傳輸媒介113與接收模組33耦接。同樣地，子裝置195包含接收模組70和71、傳輸模組72和73，以及鎖相迴路23。其中接收模組70透過第一傳輸媒介160與傳輸模組50耦接，接收模組71透過第二傳輸媒介161與傳輸模組51耦接，傳輸模組72透過第三傳輸媒介162與接收模組52耦接，以及傳輸模組73透過第四傳輸媒介163與接收模組53耦接。
在主裝置180中，振盪器99產生振盪訊號至鎖相迴路21，進 而令鎖相迴路21產生第一時脈資訊320。傳輸模組30及50分別接收第一時脈資訊320，並分別據以產生傳輸時脈。由傳輸模組30和50所產生的傳輸時脈分別透過第一傳輸媒介110及160傳輸至接收模組60和70。傳輸模組31和51接收第一時脈資訊320並分別透過第二傳輸媒介111及161傳輸資料至接收模組61及71。
在子裝置190及195中，鎖相迴路22及23分別從接收模組60及70接收傳輸時脈並據以產生第二時脈資訊220。接收模組61及71依據第二時脈資訊220分別透過第二傳輸媒介111及161接收傳輸資料。此外，傳輸模組62及72接收反向資料及第二時脈資訊220，並分別透過第三傳輸通道112及162將反向資料傳送至接收模組32和52。類似地，傳輸模組63及73分別接收第二時脈資訊220並據以產生反向時脈。反向時脈係透過第四傳輸媒介113及163被傳送至接收模組33及53。
鎖相迴路40及41分別接收由接收模組33及53傳來的反向時脈，並分別產生第三時脈資訊至接收模組32及52，以使接收模組32及52能夠根據第三時脈資訊經由第三傳輸媒介112和162接收反向資料。
傳統上來說，在矩陣系統架構下，其主裝置和子裝置會具有複數個輸入/輸出(input/output,I/O)，用以控制全雙工資料傳輸，輸入/輸出可利用晶片例如特定應用積體電路(application-specific integrated circuit,ASIC)或可規劃邏輯閘陣列(field-programmable gate array,FPGA)來實現。然而，當FPGA被用作矩陣系統中的晶片時，矩陣系統中的I/O數量會因為FPGA的有限資源(例如鎖相迴路的數量)而有所限制。舉例來說，一個16X16的矩陣系統中，主裝置需要32個鎖相迴路，但是要找到具有足夠數量的鎖 相迴路的FPGA確不容易，即便真的存在這類型的FPGA，其用來發展主裝置的成本必然非常可觀。
因此，ASIC成為了另一種選擇。ASIC為習知可以客製化的晶片，可以按照設計者的需求來規畫。但是，即便使用者能夠設計出具有足夠數量鎖相迴路的ASIC晶片，其費用也相當高。
有鑑於此，本發明之一目的在於提供一種非對稱雙向傳輸裝置，包含主裝置及至少一子裝置。主裝置包含第一鎖相迴路及耦接於第一鎖相迴路之主收發模組，子裝置係耦接於主裝置，具有子收發模組。其中，主收發模組透過第一傳輸通道傳輸時脈訊號至子收發模組，透過第二傳輸通道傳輸第一資料訊號至子收發模組，以及透過第三傳輸通道接收由子收發模組回傳之第二資料訊號；以及其中第一鎖相迴路提供傳輸時脈訊號、傳輸第一資料訊號以及擷取第二資料訊號時所需之第一時脈。
本發明之另一目的在於提供一種具非對稱雙向傳輸裝置之切換系統，包含主裝置及與其耦接之至少一子裝置。主裝置包含：第一鎖相迴路；至少一封包產生器，每一封包產生器用以輸出至少一封包資訊；陣列切換模組，與至少一封包產生器耦接，陣列切換模組用以將至少一串流資料輸出給至少一封包產生器以轉換成至少一封包資訊；以及至少一個主收發模組，係耦接於第一鎖相迴路以及至少一封包產生器，每一主收發模組將至少一封包資訊轉換成第一資料訊號。每一子裝置分別與其中之一主收發模組相耦接，每一子裝置具有一子收發模組；其中主收發模組透過第一傳輸通道傳輸時脈訊號至子收發模組，透過第二傳輸通道傳輸第一資 料訊號至子收發模組，將第一資料訊號轉換成至少一封包資訊，以及透過第三傳輸通道接收由子收發模組回傳之第二資料訊號。其中第一鎖相迴路提供傳輸時脈訊號、傳輸第一資料訊號以及擷取第二資料訊號所需之第一時脈。
1~4‧‧‧串流資料
5‧‧‧封包產生器
6~9‧‧‧串流資料
10‧‧‧封包產生器
11~14‧‧‧串流資料
15‧‧‧封包萃取器
16~19‧‧‧串流資料
20‧‧‧封包萃取器
21‧‧‧(第一)鎖相迴路
22‧‧‧(第二)鎖相迴路
23‧‧‧鎖相迴路
30‧‧‧(第一)傳輸模組
31‧‧‧(第二)傳輸模組
32‧‧‧(第一)接收模組
33‧‧‧接收模組
30a‧‧‧輸出串列/解串列器
31a‧‧‧輸出串列/解串列器
31b‧‧‧傳輸模組
31c‧‧‧傳輸模組
32a‧‧‧輸入串列/解串列器
32b‧‧‧接收模組
32c‧‧‧接收模組
40‧‧‧鎖相迴路
41‧‧‧鎖相迴路
50‧‧‧傳輸模組
51‧‧‧傳輸模組
52‧‧‧接收模組
53‧‧‧接收模組
50a‧‧‧輸出串列/解串列器
51a‧‧‧輸出串列/解串列器
52a‧‧‧輸入串列/解串列器
60‧‧‧接收模組
61‧‧‧接收模組
62‧‧‧傳輸模組
63‧‧‧傳輸模組
60a‧‧‧輸入串列/解串列器
61a‧‧‧輸入串列/解串列器
62a‧‧‧輸出串列/解串列器
61b‧‧‧接收模組
61c‧‧‧接收模組
62b‧‧‧傳輸模組
62c‧‧‧傳輸模組
70‧‧‧接收模組
71‧‧‧接收模組
72‧‧‧傳輸模組
73‧‧‧傳輸模組
70a‧‧‧輸入串列/解串列器
71a‧‧‧輸入串列/解串列器
72a‧‧‧輸出串列/解串列器
80‧‧‧子封包產生器
81~84‧‧‧串流資料
85‧‧‧子封包萃取器
86~89‧‧‧串流資料
99‧‧‧振盪器
110‧‧‧第一傳輸通道(媒介)
111‧‧‧第二傳輸通道(媒介)
112‧‧‧第三傳輸通道(媒介)
113‧‧‧第四傳輸媒介
111a‧‧‧傳輸通道
111b‧‧‧傳輸通道
112a‧‧‧傳輸通道
112b‧‧‧傳輸通道
160‧‧‧第一傳輸通道(媒介)
161‧‧‧第二傳輸通道(媒介)
162‧‧‧第三傳輸通道(媒介)
163‧‧‧第四傳輸媒介
180‧‧‧主裝置
180a‧‧‧主收發模組
180n‧‧‧主收發模組
190‧‧‧子裝置
190a‧‧‧子收發模組
195‧‧‧子裝置
195a‧‧‧子收發模組
220‧‧‧第二時脈
221‧‧‧基本時脈
222‧‧‧輸入/輸出時脈
320‧‧‧第一時脈
321‧‧‧基本時脈
322‧‧‧輸入/輸出時脈
圖1係為習知雙向傳輸架構方塊圖。
圖2係為本發明之一實施例方塊圖。
圖3A及3B係為本發明相位校調之一實施例示意圖。
圖4係為本發明之另一實施例方塊圖。
圖5係為本發明之另一實施例方塊圖。
圖6係為本發明之另一實施例方塊圖。
以下將以圖式配合文字敘述揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。此外，為簡化圖式起見，一些習知的結構與元件在圖式中將以簡單示意的方式繪出。
請參照圖2，圖2係為本發明之非對稱雙向傳輸裝置之實施例方塊圖。具有主裝置180及與其耦接的子裝置190。於此實施例中，僅以一個子裝置190為例，但不以此為限，在其他實施例中，主裝置180也可以耦接多個子裝置。此外，須說明的是，主裝置180與子裝置190可以設置於電路板上不同的位置，也可以將其整合後設置於電路板上；在其他實施例中， 主裝置180與子裝置190也可以設置於不同的電路板上，並且可透過雙絞線電纜、連接器、金手指或軟性電路板互相耦接。
請繼續參照圖2，主裝置180包含主收發模組180a、與主收發模組180a耦接的第一鎖相迴路(phase lock loop,PLL)21，以及耦接於第一鎖相迴路21的振盪器99；子裝置190，在一實施例中，包含子收發模組190a及與其耦接的第二鎖相迴路22。主收發模組180a包含第一傳輸模組30、第二傳輸模組31及第一接收模組32；子收發模組190a包含第二接收模組60、第三接收模組61及第三傳輸模組62。其中第一傳輸模組30透過第一傳輸通道110與第二接收模組60耦接，第二傳輸模組31透過第二傳輸通道111與第三接收模組61耦接，第一接收模組32透過第三傳輸通道112與第三傳輸模組62耦接。所述傳輸通道可以是雙絞線電纜、連接器、金手指或軟性電路板，但不以此限制。
第一鎖相迴路21根據振盪器99的振盪信號而產生第一時脈320，並將第一時脈320傳送至主收發模組180a中的第一傳輸模組30、第二傳輸模組31以及第一接收模組32。第一傳輸模組30透過第一傳輸通道110傳輸時脈訊號至子收發模組190a中的第二接收模組60；第二傳輸模組31透過第二傳輸通道111傳輸第一資料訊號至子收發模組190a中的第三接收模組61。第二鎖相迴路22根據第二接收模組60所傳來的時脈訊號產生第二時脈220，並將第二時脈220傳送至第三接收模組61與第三傳輸模組62。第三傳輸模組62接收到第二時脈220及第二資料訊號，並透過第三傳輸通道112將第二資料訊號傳輸至第一接收模組32。值得注意的是，時脈訊號、第一資料訊號以及第二資料訊號係為差動訊號，例如低電壓差動訊號(Low Voltage Differential Signaling,LVDS)。第一傳輸模組30、第二傳輸模組31及第三傳輸模組62如同一種串列器(serializer)，用以將並列資料轉換為串列資料；而第一接收模組32、第二接收模組60及第三接收模組61如同一種解串列器(deserializer)，用以將串列資料轉換為並列資料。
依據本實施例之架構，第一傳輸模組30、第二傳輸模組31及第一接收模組32在主裝置180中可以共用第一鎖相迴路21，因此，當子收發模組190a中的第三傳輸模組62傳輸第二資料訊號至主收發模組180a中的第一接收模組32時，不需要再傳送一個反向時脈訊號。簡單而言，第一鎖相迴路21提供了主裝置180傳輸時脈訊號、傳輸第一資料訊號以及擷取第二資料訊號所需要的時脈，即第一時脈320。據此，主收發模組180a中原本為了接收子收發模組190a所傳輸的反向時脈訊號所規畫的接收模組就可以移除，如此一來，可以大幅的減低成本及減少電路佈局所需花費的時間。
在其他實施例中，所述第一資料訊號及第二資料訊號可以是非影像資料，例如控制資料、音訊資料或其組合。而控制資料又可以是例如紅外線資料串流(IR data stream)、通用異步收發器(Universal Asynchronous Receiver/Transmitter,UART)串流或其組合。
在此，須說明的是，由於子裝置190傳輸第二資料訊號至主裝置180時不需要傳輸反向時脈訊號，因此在實際情況中，第一鎖相迴路21用以接收第二資料訊號所產生的第一時脈320與第二資料訊號的脈衝會存在有相位差。如圖3A所示，此為第一時脈320與第二資料訊號脈衝之間的關係，第一時脈320的上升緣同樣是落在第二資料訊號脈衝的上升緣，如此一來，主裝置180有可能無法判定是否有接收到第二資料訊號。然而，依據本 發明之架構，可以透過內部的相位校調機制依據第一時脈的相位自動調整第二資料訊號的相位。如圖3B所示，透過相位校調機制令第二資料訊號產生偏移，在一實施例中，可以透過相位調整使第一時脈320的上升緣落在第二資料訊號高準位的中間處，如此一來即能確保第一接收模組32擷取由第三傳輸模組62回傳第二資料訊號的資料正確性。至於兩訊號間的相位校調要如何實施，此為本發明所屬技術領域之通常知識者所熟知，故不在此贅述。
本發明之另一實施例，請參照圖4。主裝置180，在一實施例中，包含主收發模組180a、耦接於主收發模組180a的第一鎖相迴路21，以及耦接於第一鎖相迴路21的振盪器99。其中，主收發模組180a可以是一種串列/解串列器(serializer/deserializer,SERDES)，更詳細的說，主收發模組180包含輸出串列/解串列器(output SERDES,OSERDES)30a、31a，以及輸入串列/解串列器(input SERDES,ISERDES)32a。類似地，子裝置190的子收發模組190a包含輸入串列/解串列器(input SERDES,ISERDES)60a、61a，以及輸出串列/解串列器(output SERDES,OSERDES)62a。輸出串列/解串列器30a執行串列器的功能，透過第一傳輸通道110將時脈訊號傳輸至輸入串列/解串列器60a，該輸入串列/解串列器60a的作用如同一種解串列器，用以接收時脈訊號。輸出串列/解串列器31a如同串列器一般，透過第二傳輸通道111將第一資料訊號傳輸至輸入串列/解串列器61a，該輸入串列/解串列器61a的作用如同一種解串列器，用以接收第一資料訊號。子收發模組190a中的輸出串列/解串列器62a執行串列器的功能用以透過第三傳輸通道112將第二資料訊號傳輸至主收發模組180a中的輸入串列/解串列器32a，該輸入串列/解串 列器32a執行解串列器的功能用以接收第二資料訊號。
主裝置180中的第一鎖相迴路21根據振盪器99所發出的振盪訊號提供第一時脈320用以觸發輸出串列/解串列器30a、31a，以及輸入串列/解串列器32a；而子裝置190中的第二鎖相迴路22依據輸入串列/解串列器60a所接收到的時脈訊號提供第二時脈220，用以觸發輸入串列/解串列器61a及輸出串列/解串列器62a。需說明的是，於本實施例中，第一時脈320更包含輸入/輸出時脈(IO clock)322以及基本時脈(base clock)321，其中輸入/輸出時脈322為基本時脈321的數倍。在本實施例中，輸入/輸出時脈322係為基本時脈321的8倍，舉例來說，假設基本時脈321是50MHz，則輸入/輸出時脈322會是400MHz。但是，應瞭解到的是，此處8倍的關係僅用來舉例說明，並不以此限制。類似地，第二時脈220也包含基本時脈221與輸入/輸出時脈222，其中輸入/輸出時脈222也設計為基本時脈221的8倍，如同前述，此倍數關係並非用以限制。
本發明之另一實施例，請參照圖5，圖5係以圖2及圖4之實施例架構為基礎，進而提供一種具非對稱雙向傳輸裝置之切換系統，本實施例中，具有主裝置180，以及耦接於主裝置180的複數個子裝置190及195。主裝置180包含複數個主收發模組180a及180n，耦接於第一鎖相迴路21。每一個子裝置都與一個主收發模組耦接，於此實施例中，子裝置190耦接於主收發模組180a，子裝置195耦接於主收發模組180n。主收發模組180a包含第一傳輸模組30a、第二傳輸模組31a及第一接收模組32a；子收發模組190a包含第二接收模組60a、第三接收模組61a及第三傳輸模組62a。其中第一傳輸模組30a透過第一傳輸通道110與第二接收模組60a耦接，第二傳輸模組31a 透過第二傳輸通道111與第三接收模組61a耦接，第一接收模組32a透過第三傳輸通道112與第三傳輸模組62a耦接，類似於圖4之實施例，主收發模組180a的第一傳輸模組及第二傳輸模組可以是輸出串列/解串列器(OSERDES)30a、31a，第一接收模組可以是輸入串列/解串列器(ISERDES)32a；而子收發模組190a的第二接收模組60a及第三接收模組61a可以是輸入串列/解串列器(ISERDES)第三傳輸模組62a可以是輸出串列/解串列器(OSERDES)。同樣的，主收發模組180n包含輸出串列/解串列器(OSERDES)50a、51a，以及輸入串列/解串列器(ISERDES)52a；子裝置195中的子收發模組195a包含輸入串列/解串列器(ISERDES)70a、71a，以及輸出串列/解串列器(OSERDES)72a。輸出串列/解串列器50a透過第一傳輸通道160與輸入串列/解串列器70a耦接；輸出串列/解串列器51a透過第二傳輸通道161與輸入串列/解串列器71a耦接；輸入串列/解串列器52a透過第三傳輸通道162與輸出串列/解串列器72a耦接。所述傳輸通道110~112及160~162可以是雙絞線電纜、連接器、金手指或軟性電路板，但不以此限制。
請繼續參照圖5，主裝置180更包含封包產生器5、10，以及封包萃取器15、20。封包產生器5、10耦接於陣列切換模組S1，其中封包產生器的數量係對應主收發模組的數量而有所不同。每一個封包產生器分別耦接於一個輸出串列/解串列器(OSERDES)，用以傳輸第一資料訊號。舉例來說，封包產生器5耦接於輸出串列/解串列器31a，而封包產生器10耦接於輸出串列/解串列器51a。封包產生器5、10接收由陣列切換模組S1傳來的串流資料1~4及6~9並將其轉換為固定寬度位元的封包資訊，再分別輸入至輸出串列/解串列器31a、51a以轉換成第一資料訊號。更詳細的說，輸出串列/ 解串列器31a接收到封包資料、輸入/輸出時脈322及基本時脈321，進而產生第一資料訊號，並經由第二傳輸通道111將第一資料訊號傳輸至輸入串列/解串列器61a；輸出串列/解串列器51a接收到封包資料、輸入/輸出時脈322及基本時脈321，進而產生第一資料訊號，並經由第二傳輸通道161將第一資料訊號傳輸至輸入串列/解串列器71a。於本實施例中，串流資料可以是非影像串流資料，例如控制串流資料、音訊串流資料、串流資料或其組合，但不以此為限。其中控制串流資料更包含紅外線串流資料(IR data stream)、通用異步收發器(Universal Asynchronous Receiver/Transmitter,UART)串流資料或其組合，但不以此限制。
另一方面，在子裝置190及195中，除了輸入串列/解串列器60a、61a、70a、71a，輸出串列/解串列器62a及振盪器22之外，每一子裝置190及195更包含子封包產生器80及子封包萃取器85。在子裝置190中，子封包萃取器85接收由輸入串列/解串列器61a傳來的封包資料，並將封包資料還原成串流資料86~89。子封包產生器80接收串流資料81~84並將其轉換為固定寬度位元的回傳封包資訊傳輸至輸出串列/解串列器62a，輸出串列/解串列器62a再透將封包資訊轉換為第二資料訊號，並透過第三傳輸通道112將第二資料訊號回傳至輸入串列/解串列器32a。類似地，在子裝置195中，子封包萃取器85和子封包產生器80分別耦接於輸入串列/解串列器71a和輸出串列/解串列器72a，後續執行的動作如同子裝置190一般，故不在此贅述。
仍請參照圖5，主裝置180的封包萃取器15耦接於輸入串列/解串列器32a，用以接收由輸入串列/解串列器32a所傳來的回傳封包資訊，並將其轉換為相對應的串流資料11~14至切換陣列模組S2，封包萃取器20耦 接於輸入串列/解串列器52a，用以接收由輸出串列/解串列器72a所傳來的回傳封包資訊，並將其轉換為相對應的串流資料16~19至切換陣列模組S2，切換陣列模組S2可以選擇性地輸出萃取後的串流資料11~14與16-19至指定的輸出。
在此，應注意的是，如同前述實施例一般，本實施例中的子裝置190和195在回傳第二資料訊號時不需要傳送反向時脈訊號，並且主裝置180中的輸出串列/解串列器30a、31a、50a、51a，以及輸入串列/解串列器32a、52a，係共用第一鎖相迴路21，因此，第一時脈與第二資料訊號會存在有相位差。同樣地，可以利用內部的相位校調機制，使第一時脈的上升緣落在第二資料訊號高準位的中間處，如此一來即能確保第二資料訊號的資料正確性。藉由本實施例之架構，第一鎖相迴路21提供了主裝置180傳輸時脈訊號、傳輸第一資料訊號以及擷取第二資料訊號所需要的時脈。據此，當主裝置與多個子裝置做資料傳輸時，僅需要一個鎖相迴路即可。
值得一提的是，前述實施例皆以單一傳輸通道傳輸資料訊號，然而在其他實施例中，本發明也可以透過多個通道傳輸資料訊號。舉例來說，如圖6所示，主裝置180可以透過傳輸通道111a、111b分別將傳輸模組31b、31c所輸出的資料訊號傳送至子裝置190中的接收模組61b、61c；子裝置190可以透過傳輸通道112a、112b分別將傳輸模組62b、62c所輸出的資料訊號回傳至主裝置180中的接收模組32b、32c。當然，本實施例中的傳輸模組30、31b、31c、62b及62c也可以是輸出串列/解串列器；接收模組32b、32c、60、61b及61c也可以是輸入串列/解串列器。其餘的實施方式如同上述實施例做相對應的變化，故不在此贅述。
相較於先前技術，本發明之非對稱雙向傳輸裝置及其切換系統，在主裝置與子裝置進行資料傳輸時僅需要一個鎖相迴路即可，主裝置與子裝置間資料的傳送與接收係透過單一時脈信號及全雙工資料通道來相互溝通，並可在有限的資源下做到多個子裝置間雙向資料通道切換。在實際應用中，可以大幅的降低硬體成本及電路佈局所需花費的時間。
藉由以上具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制，任何熟知此技藝者，在不脫離本發明的精神和範圍內，當可做各種更動與潤飾。因此，本發明的保護範圍當視後附的申請專利範圍所界定者為準。
21‧‧‧第一鎖相迴路
22‧‧‧第二鎖相迴路
30‧‧‧第一傳輸模組
31‧‧‧第二傳輸模組
32‧‧‧第一接收模組
60‧‧‧第二接收模組
61‧‧‧第三接收模組
62‧‧‧第三傳輸模組
99‧‧‧振盪器
110‧‧‧第一傳輸通道
111‧‧‧第二傳輸通道
112‧‧‧第三傳輸通道
180‧‧‧主裝置
180a‧‧‧主收發模組
190‧‧‧子裝置
190a‧‧‧子收發模組
220‧‧‧第二時脈
320‧‧‧第一時脈

Claims (20)

  1. 一種非對稱雙向傳輸裝置，包含：一主裝置，包含一第一鎖相迴路及耦接於該第一鎖相迴路之一主收發模組；以及至少一子裝置，係耦接於該主裝置，具有一子收發模組；其中，該主收發模組透過一第一傳輸通道傳輸一時脈訊號至該子收發模組，透過一第二傳輸通道傳輸一第一資料訊號至該子收發模組，以及透過一第三傳輸通道接收由該子收發模組回傳之一第二資料訊號；以及其中該第一鎖相迴路提供傳輸該時脈訊號、該第一資料訊號以及擷取該第二資料訊號所需之第一時脈。
  2. 如請求項1所述之非對稱雙向傳輸裝置，其中該主裝置更包含一振盪器，係耦接於該第一鎖相迴路。
  3. 如請求項2所述之非對稱雙向傳輸裝置，其中該主收發模組包括：一第一傳輸模組，耦接於該第一傳輸通道；一第二傳輸模組，耦接於該第二傳輸通道；以及一第一接收模組，耦接於該第三傳輸通道。
  4. 如請求項3所述之非對稱雙向傳輸裝置，其中該子收發模組包括：一第二接收模組，耦接於該第一傳輸通道；一第三接收模組，耦接於該第二傳輸通道；以及一第三傳輸模組，耦接於該第三傳輸通道。
  5. 如請求項1所述之非對稱雙向傳輸裝置，其中該子裝置更包含一第二鎖 相迴路，係耦接於該子收發模組，其中該第二鎖相迴路用以提供該子收發模組接收該第一資料訊號與傳輸該第二資料訊號所需之第二時脈。
  6. 如請求項1所述之非對稱雙向傳輸裝置，其中該主收發模組及子收發模組係為一種串列/解串列器。
  7. 如請求項5所述之非對稱雙向傳輸裝置，其中該第一時脈及該第二時脈更包括一輸入/輸出時脈及一基本時脈。
  8. 如請求項1所述之非對稱雙向傳輸裝置，其中該時脈訊號、該第一資料訊號以及該第二資料訊號係為一差動信號。
  9. 如請求項1所述之非對稱雙向傳輸裝置，其中該主收發模組更依據該第一時脈之相位調整該第二資料訊號的相位。
  10. 一種具非對稱雙向傳輸裝置之切換系統，包含：一主裝置，包含：一第一鎖相迴路；至少一封包產生器，每一封包產生器用以輸出至少一封包資訊；以及一陣列切換模組，與該至少一封包產生器耦接，該陣列切換模組用以將至少一串流資料輸出給該至少一封包產生器以轉換成該至少一封包資訊；至少一個主收發模組，係耦接於該第一鎖相迴路以及該至少一封包產生器，每一主收發模組將該至少一封包資訊轉換成一第一資料訊號；以及至少一子裝置，每一子裝置分別與其中之一主收發模組相耦接， 每一子裝置具有一子收發模組；其中該主收發模組透過一第一傳輸通道傳輸一時脈訊號至該子收發模組，透過一第二傳輸通道傳輸該第一資料訊號至該子收發模組，將該第一資料訊號轉換成該至少一封包資訊，以及透過一第三傳輸通道接收由該子收發模組回傳之一第二資料訊號；以及其中該第一鎖相迴路提供傳輸該時脈訊號、該第一資料訊號以及擷取該第二資料訊號所需之第一時脈。
  11. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該主裝置更包含一振盪器，係耦接於該第一鎖相迴路。
  12. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該主收發模組更包含：一第一傳輸模組，耦接於該第一傳輸通道；一第二傳輸模組，耦接於該第二傳輸通道；以及一第一接收模組，耦接於該第三傳輸通道。
  13. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該子收發模組更包含：一第二接收模組，耦接於該第一傳輸通道；一第三接收模組，耦接於該第二傳輸通道；以及一第三傳輸模組，耦接於該第三傳輸通道。
  14. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該主裝置更包含： 至少一封包萃取器，其係分別與該至少一主收發模組相耦接，每一封包萃取器用以接收該相應之主收發模組所輸出的回傳封包資訊，並將該回傳封包資訊轉換成相應的回傳串流資料給該陣列切換模組。
  15. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該子裝置更包含一第二鎖相迴路，係耦接於該子收發模組，其中該第二鎖相迴路用以提供該子收發模組接收該第一資料訊號與傳輸該第二資料訊號所需之第二時脈。
  16. 如請求項10項所述之具非對稱雙向傳輸裝置之切換系統，其中該主傳輸模組及子接收模組係為一種串列/解串列器。
  17. 如請求項15所述之具非對稱雙向傳輸裝置之切換系統，其中該第一時脈及該第二時脈更包括一輸入/輸出時脈及一基本時脈。
  18. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該時脈訊號、該第一資料訊號以及該第二資料訊號係為一差動信號。
  19. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中每一子裝置更具有一子封包產生器以及一子封包萃取器，該子封包產生器用以將至少一回傳串流資料轉換成該回傳封包資訊，以傳輸至該子收發模組，該子封包萃取器用以從該子收發模組接收該至少一封包資訊，並還原成該至少一串流資料。
  20. 如請求項10所述之具非對稱雙向傳輸裝置之切換系統，其中該主收發模組更依據該第一時脈之相位調整該第二資料訊號的相位。
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