KR101218364B1 - 데이터 수신 장치 - Google Patents

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Abstract

본 발명의 데이터 수신 장치에 관한 것이다. 본 발명의 실시 예에 따르면, 입력된 기준 클럭 신호로부터 기준 펄스 신호를 생성하며, 기준 펄스 신호를 이용하여 위상이 서로 다른 복수의 펄스 신호를 생성하는 다중 펄스 신호 생성부, 위상이 서로 다른 복수의 펄스 신호와 N(N은 자연수)개의 채널로부터 입력된 직렬 데이터 신호들을 정렬하여 출력하는 데이터 정렬부 및 위상이 서로 다른 복수의 다중 펄스 신호 중 각각의 채널로부터 입력된 직렬 데이터 신호와 동기되는 펄스 신호를 선택하여 직렬 데이터 신호를 복원하는 검출부를 포함하는 데이터 수신 장치를 제공할 수 있다.

Description

데이터 수신 장치{DATA RECEIVING DEVICE}
본 발명은 데이터 수신 장치에 관한 것이다.
최근 고속 직렬 데이터 통신 방식이 보편화되면서, 멀티미디어 장치의 데이터 송수신 장치의 데이터 복원에 대한 연구가 활발히 진행되는 추세이다.
멀티미디어 장치의 경우 디스플레이 데이터 신호가 전송되는 4개의 채널과, 각 채널별로 데이터 신호의 동기를 맞추기 위하여 4개의 클럭 신호 채널이 구비된다. 고속 직렬 데이터 통신 시 데이터를 수신하는 데이터 수신부에서는 각각의 채널로 입력되는 데이터 신호의 스큐를 개선하기 위하여 클럭 데이터 복원 회로 등을 사용한다. 즉, 4개의 채널로 입력되는 데이터 신호를 복원하기 위해 4개의 클럭 데이터 복원 회로를 사용한다. 이러한 경우 데이터 수신부에서 4개의 클럭 데이터 복원회로를 구동시키는 전력 소비가 증가할 수 있다.
또한, 데이터 신호 전송 채널이 증가하거나, 데이터 전송 속도가 증가할 경우에는 더 많은 전력이 요구될 수 있다.
본 발명이 해결하고자 하는 과제는 복수의 채널로 입력되는 데이터 신호와 생성된 복수의 펄스 신호를 이용하여 데이터 신호의 스큐를 개선할 수 있는 데이터 수신 장치를 제공하는 데 있다.
본 발명의 일 측면에 따르면, 클럭 데이터 복원 회로로부터 복원된 기준 클럭 신호를 이용하여 기준 펄스 신호를 생성하며, 상기 기준 펄스 신호를 이용하여 위상이 서로 다른 복수의 펄스 신호를 생성하는 다중 펄스 신호 생성부; 상기 위상이 서로 다른 복수의 펄스 신호와 N(N은 자연수)개의 채널로부터 입력된 직렬 데이터 신호들을 정렬하여 출력하는 데이터 정렬부; 및 상기 위상이 서로 다른 복수의 펄스 신호 중 각각의 채널로부터 입력된 상기 직렬 데이터 신호와 동기되는 펄스 신호를 선택하여 직렬 데이터를 복원하는 검출부를 포함하는 데이터 수신 장치를 제공할 수 있다.
상기 다중 펄스 신호 생성부는 상기 위상이 서로 다른 복수의 펄스 신호 각각이 출력되는 복수의 출력단; 상기 기준 펄스 신호를 생성하는 적어도 하나의 PLL 소자; 및 상기 복수의 출력단 각각에 병렬로 접속된 적어도 하나의 용량성 소자를 포함하되, 상기 복수의 출력단 각각에서 출력되는 펄스 신호는 해당 출력단보다 이전 출력단에서 출력되는 펄스 신호와 대비하여 위상이 지연되어 출력될 수 있다.
상기 데이터 수신 장치는 상기 복수의 출력단과 상기 PLL 소자 사이에 연결된 적어도 하나의 버퍼소자를 구비하는 버퍼부를 더 포함할 수 있다.
상기 복수의 출력단 각각은 상기 이전 출력단에 형성된 용량성 소자의 개수보다 더 많은 용량성 소자가 병렬로 접속될 수 있다.
상기 복수의 출력단 각각에 병렬로 접속되는 상기 용량성 소자는 각각의 용량성 소자가 동일한 커패시턴스 값을 가질 수 있다.
상기 용량성 소자는 일단이 상기 다중 펄스 신호 생성부와 상기 출력단 사이에 연결되고 타단은 플로팅될 수 있다.
상기 용량성 소자는 상기 버퍼소자, CMOS 및 칩커패시터 소자 중 어느 하나일 수 있다.
상기 다중 펄스 신호 생성부는 서로 다른 위상의 기준 펄스 신호를 출력하는 복수의 PLL 소자를 구비할 수 있다.
본 발명의 실시예에 의하면, 서로 다른 위상을 가지는 펄스 신호를 생성하여 입력되는 데이터 신호의 스큐를 개선할 수 있다.
본 발명의 실시예에 의하면, 데이터 신호가 입력되는 채널별로 클럭 데이터 복원 장치를 구비하지 않아도 되므로 데이터 수신 장치의 전력 소모가 감소되는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 데이터 수신 장치를 도시한 블록도.
도 2는 본 발명의 일 실시 예에 따른 다중 펄스 신호 생성부를 도시한 도면.
도 3은 도 2에 도시된 다중 펄스 신호 생성부에서 출력되는 펄스 신호의 파형을 도시한 파형도.
도 4는 본 발명의 제2 실시 예에 따른 다중 펄스 신호 생성부를 도시한 도면,
도 5는 도 4에 도시된 다중 펄스 신호 생성부에서 출력되는 펄스 신호의 파형을 도시한 타이밍도.
도 6는 본 발명의 본 발명의 다른 실시 예에 따른 다중 펄스 신호 생성부에서 출력되는 펄스 신호를 이용하여 데이터 신호와 동기되는 펄스 신호를 검출하는 예를 도시한 파형도.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 데이터 수신부 및 클럭 데이터 동기화 방법에 관하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 데이터 수신 장치를 도시한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 데이터 수신 장치는 다중 펄스 신호 생성부(100), 데이터 정렬부(200) 및 검출부(300)를 포함할 수 있다.
본 발명의 실시 예에 따른 데이터 수신장치는 4개의 직렬 데이터 신호 전송 채널로부터 입력된 직렬 데이터 신호를 이용하는 것을 예를 들어 설명하고 있으나, 이에 한정되지 않는다.
예를 들면, 본 실시 예에서 4개의 채널이 사용될 경우, 제1 채널(Data 0)에서는 기본 정보를 포함하는 데이터 신호(S)가 입력되며, 제2 채널(Data 1)에서는 적색 데이터 신호(R), 제3 채널(Data 2)에서는 녹색 데이터 신호(G), 제4 채널(Data3)에서는 청색 데이터 신호(B)가 직렬로 입력된다.
구체적으로, 다중 펄스 신호 생성부(100)는 입력된 기준 클럭 신호를 통해 서로 다른 위상을 가지는 다중 펄스 신호를 생성한다. 다중 펄스 신호 생성부(100)에서 생성된 다중 펄스 신호는 직렬로 입력되는 직렬 데이터 신호의 동기 신호로 사용될 수 있다. 여기서, 다중 펄스 신호는 채널간 데이터 스큐가 발생한 데이터 신호를 복원하기 위한 동기 신호로 사용된다.
다중 펄스 신호 생성부(100)는 생성된 다중 펄스 신호를 데이터 정렬부(200)에 전송한다. 이때, 다중 펄스 신호 생성부(100)에서 생성되는 다중 펄스 신호는 채널별로 10bit로 데이터 정렬부(200)에 전송된다.
다중 펄스 신호 생성부(100)는 생성된 다중 펄스 신호를 4개의 출력단을 통해 각각 데이터 정렬부(200)에 전송한다. 이때, 4개의 채널을 통해 전송되는 신호들은 각 채널별로 10bit로 전송된다.
상기의 다중 펄스 신호 생성부(100)는 CDR(CLOCK DATA RECOVERY) 회로에 포함될 수 있다. CDR(CLOCK DATA RECOVERY) 회로는 통상적으로 외부의 장치로부터 입력된 데이터 신호가 입력되며, 입력되는 데이터 신호를 이용하여 복원된 클럭 신호에 동기된 데이터 신호를 출력하는 것으로, 본 실시 예에서는 하나의 CDR(CLOCK DATA RECOVERY) 회로만이 사용되어 제1 채널로 입력되는 데이터 신호에 의해 복원된 클럭 신호가 입력될 경우 다중 펄스 신호를 생성하여 생성된 다중 펄스 신호를 데이터 정렬부(200)에 전송한다.
본 발명의 실시 예에 따른 CDR(CLOCK DATA RECOVERY) 회로는 첫번째 채널로 입력된 데이터 신호에 대해서는 CDR 회로 내에 포함된 다중 펄스 신호 생성부(100)에서 생성된 펄스 신호들 중 어느 하나를 이용하여 동기가 맞는 데이터 신호를 출력할 수도 있다.
데이터 정렬부(200)는 다중 펄스 신호 생성부(100)에서 입력된 펄스 신호들과 제2 내지 제4 채널(Data 1 내지 Data 3)로부터 1bit씩 입력된 데이터 신호들을 정렬하여 검출부(300)에 전송한다. 데이터 정렬부(200)는 정렬된 데이터를 10bit의 신호로 검출부에 전송하며, 4개의 각각 다른 채널을 통해 전송한다.
검출부(300)는 입력된 신호들 중 데이터 신호와 펄스 신호가 매치되는 신호들을 검색하여 동기 되는 신호의 그룹을 선택하여 사용한다. 이때, 검출부(300)는 데이터 신호의 중앙에 펄스 신호의 상승 시점이 위치할 경우를 동기가 맞는 것으로 판단할 수 있다. 그러나 이에 한정되지 않으며, 데이터 신호의 상승시점 또는 하강시점에서 펄스 신호의 상승 시점이 일치하면 동기가 맞는 신호를 판단할 수 있다.
도2는 본 발명의 제1 실시 예에 따른 다중 펄스 신호 생성부를 개략적으로 도시한 블록도이고, 도 3은 다중 펄스 신호 생성부에서 출력되는 다중 펄스 신호의 타이밍도이다.
도 2 및 도 3를 참조하면, 본 발명의 실시 예에 따른 다중 펄스 신호 생성부는 PLL 소자(110), 복수의 버퍼부(150), 복수의 출력단(OUT 0 내지 OUT 39) 및 복수의 용량성 소자(160)를 포함할 수 있다.
구체적으로, PLL 소자(110)는 위상이 서로 다른 위상 펄스 신호를 생성하여 서로 다른 채널을 통해 출력한다.
각각의 채널에는 버퍼부(150)가 구비된다. 버퍼부(150)는 2개의 버퍼가 직렬로 구비된다. 버퍼부(150)는 출력단에 형성되며, 2개의 버퍼소자가 직렬로 구비될 수 있다. 버퍼부(150)는 딜레이가 200ps정도이다.
용량성 소자(160)는 버퍼부(150)와 출력단(OUT 0 내지 OUT 39) 사이에 병렬로 접속된다. 이때, 용량성 소자(160)의 종단은 플로팅될 수 있다. 용량성 소자(160)는 칩 커패시터, CMOS(Complementary Metal-Oxide-Semiconductor), 버퍼 중 어느 하나를 포함할 수 있다. 용량성 소자(160)에 CMOS가 사용될 경우 CMOS의 구성에 의해 생성된 커패시턴스를 이용한다.
도 2에 도시된 바와 같이, 제2 출력단(OUT 1)에는 1개의 용량성 소자가 형성되고, 제3 출력단(OUT 2)에는 2개의 용량성 소자가 형성될 수 있다. 이때, 제2 출력단(OUT 1)에서 출력되는 펄스 신호는 제1 출력단(OUT 2)에서 출력되는 펄스 신호에 비해 위상이 늦은 신호가 출력된다.
도 3에 도시된 바와 같이, 다중 펄스 신호 생성부(100)를 통해 출력되는 펄스 신호는 제1 출력단(OUT 0)에서부터 제 40 출력단(OUT 39)까지 순차적으로 지연되어 출력된다. 이때, 제1 내지 제 40 출력단(OUT 0 내지 OUT 39) 각각에서 출력되는 펄스 신호는 서로 인접한 출력단에서 용량성 소자(160)의 개수가 1개씩 차이가 나게 배열되므로 동일한 지연시간을 가지고 출력된다.
도 4는 본 발명의 제2 실시 예에 따른 다중 펄스 신호 생성부를 개략적으로 도시한 블록도이고, 도 5는 다중 펄스 신호 생성부에서 출력되는 펄스 신호의 타이밍도이다. 도 4는 다중 펄스 신호 생성부에 4개의 PLL 소자가 구비된 것을 설명하기로 한다.
도 4 및 도 5를 참조하면, 다중 펄스 신호 생성부는 제`1 내지 제4 PLL 소자(210 내지 240), 버퍼부(250), 복수의 출력단(OUT 01 내지 OUT 39) 및 복수의 용량성 소자(260)를 포함할 수 있다.
구체적으로, 제1 PLL 소자(210)는 복원된 클럭 신호를 이용하여 제1 기준 펄스 신호 출력한다. 여기서, 제1 PLL 소자(210)에서 출력되는 제1 기준 펄스 신호는 동위상의 펄스 신호이다.
제2 PLL 소자(220)는 제2 기준 펄스 신호를 출력한다. 이때, 제2 기준 펄스 신호는 제1 기준 펄스 신호보다 소정시간 동안 지연되어 출력될 수 있다. 이때, 제2 PLL 소자(220)는 제1 PLL 소자(210)에서 출력된 제1 기준 펄스 신호를 소정시간 동안 지연시킴으로써 제2 기준 펄스 신호로 출력할 수도 있다.
제3 PLL 소자(230)는 제3 기준 펄스 신호를 출력한다. 제3 기준 펄스 신호는 제2 기준 펄스 신호보다 소정기간 동안 지연된 신호이다. 제4 PLL 소자(240)는 제4 기준 펄스 신호를 출력하며, 제4 기준 펄스 신호는 제3 기준 펄스 신호에 비해 위상이 지연된 신호이다.
버퍼부(250)는 제1 내지 제4 PLL 소자(210 내지 240)에서 출력되는 제1 내지 제4 펄스 신호를 일정시간 지연시켜 출력한다. 본 실시 예에서는 2개의 인버터 논리회로를 사용하여 버퍼부(250)를 구성하였으나, 다른 가능한 논리회를 사용하거나, 플립플롭 등을 사용할 수도 있다.
용량성 소자(260)는 버퍼부(250)와 출력단 사이에 병렬로 형성되며, 그 종단이 플로팅된다. 여기서, 용량성 소자(260)는 각 채널별로 구비되는 개수가 달라지며, 본 실시 예에서는 첫번째 출력단에서 마지막 출력단까지 용량성 소자가 1개씩 증가하도록 구현된다. 이때, 용량성 소자(260)는 모두 동일한 커패시턴스값을 가지며, 이에 따라 각각의 출력단(OUT 01 내지 OUT 39)으로 출력되는 각각의 기준 펄스 신호의 딜레이는 일정하게 증가하면서 출력되므로 출력되는 펄스 신호의 위상을 예측하여 설계가 가능하다.
용량성 소자(260)는 칩 커패시터, CMOS(Complementary Metal-Oxide-Semiconductor) 또는 버퍼 소자가 이용될 수 있다. 이때, 용량성 소자(260)로 사용하는 버퍼 소자는 버퍼부(250)에 사용된 버퍼와 동일한 소자일 수 있다.
도 5를 참조하면, 본 발명의 실시 예에 따른 다중 펄스 신호 생성부는 제1 PLL 소자(210)의 제2 출력단(OUT 01)에서 출력되는 펄스 신호는 용량성 소자(260)에 의해 제1 출력단(OUT 00)에서 출력되는 펄스 신호에 비해 지연되어 출력된다. 이때, 용량성 소자(260)가 병렬로 접속되므로 버퍼부(250)의 지연시간과 용량성 소자의 지연시간으로 인하여 제2 출력단(OUT 01)에서 출력되는 펄스 신호는 제1 출력단(OUT 00)에서 출력되는 펄스 신호의 지연시간에 비해 더 클 수 있다. 상기에서 설명한 바와 같이 본 실시 예에서는 용량성 소자(260)가 버퍼부(250)의 버퍼소자와 동일한 인버터로 100ps의 딜레이를 가지도록 구현되며 이에 따른 딜레이가 발생하여 펄스 신호를 지연시킬 수 있다. 제1 내지 제10 출력단(OUT 01 내지 OUT 09)에는 동일한 딜레이를 가지고 펄스 신호가 지연되어 출력될 수 있다.
제2 PLL 소자(220)의 제1 출력단(OUT 10)에서 출력되는 펄스 신호는 제1 PLL 소자(210)의 제1 출력단(OUT 00)에서 출력되는 펄스 신호에 비해 지연되어 출력된다. 이때, 제2 PLL 소자(220)의 제1 출력단(OUT 10)에서 출력되는 펄스 신호는 제1 PLL 소자(210)의 제2 출력단(OUT 01)에서 출력되는 펄스 신호에 비해 위상이 더 빠를 수 있다.
제2 PLL 소자(210)의 제2 출력단(OUT 10)에서 출력되는 펄스 신호는 용량성 소자(260)에 의해 지연 되어 출력되며, 제3 출력단(OUT 12) 내지 제10 출력단(OUT 19)에서 출력되는 펄스 신호는 각각의 출력단에 연결된 용량성 소자(260)의 개수만큼 지연되어 출력된다.
또한, 제2 PLL 소자(210)의 제2 출력단(OUT 11)에서 출력되는 펄스 신호는 제3 PLL 소자(230)의 제1 출력단(OUT 20)에서 출력되는 펄스 신호보다 위상이 지연되어 출력된다. 제3 PLL 소자(230)의 제2 출력단(OUT 21)의 경우도 상기와 같이 제4 PLL 소자(240)의 제1 출력단(OUT 30)에서 출력되는 펄스 신호보다 위상이 지연되어 출력된다.
본 발명의 실시 예에서는 각 PLL 소자별로 10개의 출력단을 가지는 것을 설명하였으며, 사용자에 따라 출력단의 개수는 결정될 수 잇다.
상술한 바와 같이, 본발명의 실시 예에서는 복수의 PLL 소자에 소자별로 10개의 출력단을 구비하며, 각각의 PLL 소자에서 제1 내지 제4 기준 펄스 신호를 이용하여 40개의 펄스 신호를 생성함으로써, 입력 데이터 채널별로 구비되는 CDR회로의 개수를 1개로 줄일 수 있어 소자의 전력 소비를 줄일 수 있는 효과가 있다.
도 6은 본 발명의 다른 실시 예에 따른 다중 펄스 신호 생성부에서 출력되는 펄스 신호들을 이용하여 입력된 직렬 데이터 신호와 비교하여 펄스 신호 그룹을 검색하는 예를 설명한 도면이다.
도 6에 따른 다중 펄스 신호 생성부는 40개의 PLL 소자가 구비될 수도 있다. 즉, 하나의 CDR회로에 40개의 PLL 소자가 구비되어 도 6에 도시된 바와 같이, 각각의 PLLL 소자에서 서로 다른 위상의 펄스 신호를 출력한다. 이때, 40개의 PLL 소자는 데이터 입력 채널별로 10개씩 동작되도록 배치되어 데이터 신호가 입력되면 각각의 데이터 신호와 펄스 신호를 비교하고, 데이터 신호와 동기되는 펄스 신호를 검출한다.
본 발명의 일 실시 예에 따른 데이터 수신 장치는 표시장치의 구동부에 구비되어 외부로부터 입력되는 데이터 신호의 스큐를 개선할 수 있다. 즉, 본 발명의 일 실시 예에 따른 데이터 수신 장치는 표시장치의 타이밍 컨트롤러에 포함될 수 있으며, 채널별로 입력되는 데이터 신호의 스큐를 개선하기 위한 다중 위상 펄스 신호를 제공하여 직렬로 입력되는 데이터 신호를 복원할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 다중 펄스 신호 생성부
110: PLL 소자
150: 버퍼부
160: 용량성 소자
210 내지 240: 제1 내지 제4 PLL 소자
200: 데이터 정렬부
300: 검출부

Claims (8)

  1. 클럭 데이터 복원 회로로부터 복원된 기준 클럭 신호를 이용하여 기준 펄스 신호를 생성하며, 상기 기준 펄스 신호를 이용하여 위상이 서로 다른 복수의 펄스 신호를 생성하는 다중 펄스 신호 생성부;
    상기 위상이 서로 다른 복수의 펄스 신호와 N(N은 자연수)개의 채널로부터 입력된 직렬 데이터 신호들을 정렬하여 출력하는 데이터 정렬부; 및
    상기 위상이 서로 다른 복수의 펄스 신호 중 각각의 채널로부터 입력된 상기 직렬 데이터 신호와 동기되는 펄스 신호를 선택하여 직렬 데이터를 복원하는 검출부를 포함하되,
    상기 다중 펄스 신호 생성부는
    상기 위상이 서로 다른 복수의 펄스 신호 각각이 출력되는 복수의 출력단;
    상기 기준 펄스 신호를 생성하는 적어도 하나의 PLL 소자;
    상기 출력단과 상기 PLL 소자 사이에 연결된 적어도 하나의 버퍼소자를 구비하는 버퍼부; 및
    상기 출력단과 상기 버퍼부 사이에 병렬로 접속되며 일단이 상기 다중 펄스 신호 생성부와 상기 출력단 사이에 연결되고 타단이 플로팅되는 적어도 하나의 용량성 소자를 포함하는 데이터 수신 장치.
  2. 제 1 항에 있어서,
    상기 복수의 출력단 각각에서 출력되는 펄스 신호는 해당 출력단보다 이전 출력단에서 출력되는 펄스 신호와 대비하여 위상이 지연되어 출력되는 것을 특징으로 하는 데이터 수신 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 복수의 출력단 각각은 이전 출력단에 형성된 용량성 소자의 개수보다 더 많은 용량성 소자가 병렬로 접속되는 것을 특징으로 하는 데이터 수신 장치.
  5. 제 4 항에 있어서,
    상기 복수의 출력단 각각에 병렬로 접속되는 상기 용량성 소자는 각각의 용량성 소자가 동일한 커패시턴스 값을 가지는 것을 특징으로 하는 데이터 수신 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 용량성 소자는
    버퍼소자, CMOS 및 칩커패시터 소자 중 어느 하나인 것을 특징으로 하는 데이터 수신 장치.
  8. 삭제
KR1020110033949A 2011-04-12 2011-04-12 데이터 수신 장치 KR101218364B1 (ko)

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