JP6332701B2 - ビット同期回路及びビット同期方法 - Google Patents
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Description
基準クロックを参照して前記デマルチプレクサから入力される低速シリアル信号からクロック信号を再生するCDR14aと、前記デマルチプレクサにて分割された低速シリアル信号を前記CDRにて再生される再生クロックのタイミングで取り込み、前記再生クロックを分周したクロック信号のタイミングで前記低速シリアル信号をデシリアライズしてパラレルデータに変換するデシリアライザ14bとが前記複数レーンに対応して設けられたFPGAトランシーバからなる複数のレシーバ14とを含む受信装置11に用いられるビット同期回路1であって、
前記高速シリアル信号のビット列中に存在する複数の繰り返しパターンからなる検出パターンと、想定スキュー量のビットを先頭とする前記複数のレシーバの全ての前記複数レーンのパラレルデータとをレーン毎に比較するパターン比較部23と、
前記パターン比較部の比較結果に基づき、レーン順に前記検出パターンが検出されるか否かを判別し、先頭に前記検出パターンを検出したレーンを仮先頭レーン位置として決定する仮先頭レーン位置決定部24と、
前記仮先頭レーン位置決定部が決定した仮先頭パターン位置で一致する前記検出パターンの検出回数をカウントし、レーン順を守りながら設定回数以上連続して前記検出パターンを検出するか否かにより前記仮先頭レーン位置の良否を判定する判定部26と、
前記判定部が前記仮先頭レーン位置を良と判定したときのビット位置からスキュー量を算出してデスキューを行い、前記複数のレシーバから入力される複数レーンのパラレルデータをシリアルビット列順に並び替えて出力する処理部28とを備えたことを特徴とする。
基準クロックを参照して前記デマルチプレクサから入力される低速シリアル信号からクロック信号を再生するCDR14aと、前記デマルチプレクサにて分割された低速シリアル信号を前記CDRにて再生される再生クロックのタイミングで取り込み、前記再生クロックを分周したクロック信号のタイミングで前記低速シリアル信号をデシリアライズしてパラレルデータに変換するデシリアライザ14bとが前記複数レーンに対応して設けられたFPGAトランシーバからなる複数のレシーバ14とを含む受信装置11に用いられるビット同期回路1にてビット同期を取るビット同期方法であって、
前記高速シリアル信号のビット列中に存在する複数の繰り返しパターンからなる検出パターンと、想定スキュー量のビットを先頭とする前記複数のレシーバの全ての前記複数レーンのパラレルデータとをレーン毎に比較するステップと、
前記比較の結果に基づき、レーン順に前記検出パターンが検出されるか否かを判別し、先頭に前記検出パターンを検出したレーンを仮先頭レーン位置として決定するステップと、
前記決定した仮先頭パターン位置で一致する前記検出パターンの検出回数をカウントし、レーン順を守りながら設定回数以上連続して前記検出パターンを検出するか否かにより前記仮先頭パターン位置の良否を判定するステップと、
前記仮先頭レーン位置を良と判定したときのビット位置からスキュー量を算出してデスキューを行い、前記複数レーンのパラレルデータをシリアルビット列順に並び替えて出力するステップとを含むことを特徴とする。
11 受信装置
12 デマルチプレクサ
13 クロック発生部
14(14A〜14H) レシーバ
14a CDR
14b デシリアライザ
14c 分周器
21 クロックドメイン分離部
22 検出パターン発生部
23 パターン比較部
24 仮先頭レーン位置決定部
25 第1の遅延部
26 判定部
27 第2の遅延部
28 処理部
Claims (2)
- 高速シリアル信号を複数レーンの低速シリアル信号に分割するデマルチプレクサ(12)と、
基準クロックを参照して前記デマルチプレクサから入力される低速シリアル信号からクロック信号を再生するCDR(14a)と、前記デマルチプレクサにて分割された低速シリアル信号を前記CDRにて再生される再生クロックのタイミングで取り込み、前記再生クロックを分周したクロック信号のタイミングで前記低速シリアル信号をデシリアライズしてパラレルデータに変換するデシリアライザ(14b)とが前記複数レーンに対応して設けられたFPGAトランシーバからなる複数のレシーバ(14)とを含む受信装置(11)に用いられるビット同期回路(1)であって、
前記高速シリアル信号のビット列中に存在する複数の繰り返しパターンからなる検出パターンと、想定スキュー量のビットを先頭とする前記複数のレシーバの全ての前記複数レーンのパラレルデータとをレーン毎に比較するパターン比較部(23)と、
前記パターン比較部の比較結果に基づき、レーン順に前記検出パターンが検出されるか否かを判別し、先頭に前記検出パターンを検出したレーンを仮先頭レーン位置として決定する仮先頭レーン位置決定部(24)と、
前記仮先頭レーン位置決定部が決定した仮先頭パターン位置で一致する前記検出パターンの検出回数をカウントし、レーン順を守りながら設定回数以上連続して前記検出パターンを検出するか否かにより前記仮先頭レーン位置の良否を判定する判定部(26)と、
前記判定部が前記仮先頭レーン位置を良と判定したときのビット位置からスキュー量を算出してデスキューを行い、前記複数のレシーバから入力される複数レーンのパラレルデータをシリアルビット列順に並び替えて出力する処理部(28)とを備えたことを特徴とするビット同期回路。 - 高速シリアル信号を複数レーンの低速シリアル信号に分割するデマルチプレクサ(12)と、
基準クロックを参照して前記デマルチプレクサから入力される低速シリアル信号からクロック信号を再生するCDR(14a)と、前記デマルチプレクサにて分割された低速シリアル信号を前記CDRにて再生される再生クロックのタイミングで取り込み、前記再生クロックを分周したクロック信号のタイミングで前記低速シリアル信号をデシリアライズしてパラレルデータに変換するデシリアライザ(14b)とが前記複数レーンに対応して設けられたFPGAトランシーバからなる複数のレシーバ(14)とを含む受信装置(11)に用いられるビット同期回路(1)にてビット同期を取るビット同期方法であって、
前記高速シリアル信号のビット列中に存在する複数の繰り返しパターンからなる検出パターンと、想定スキュー量のビットを先頭とする前記複数のレシーバの全ての前記複数レーンのパラレルデータとをレーン毎に比較するステップと、
前記比較の結果に基づき、レーン順に前記検出パターンが検出されるか否かを判別し、先頭に前記検出パターンを検出したレーンを仮先頭レーン位置として決定するステップと、
前記決定した仮先頭パターン位置で一致する前記検出パターンの検出回数をカウントし、レーン順を守りながら設定回数以上連続して前記検出パターンを検出するか否かにより前記仮先頭パターン位置の良否を判定するステップと、
前記仮先頭レーン位置を良と判定したときのビット位置からスキュー量を算出してデスキューを行い、前記複数レーンのパラレルデータをシリアルビット列順に並び替えて出力するステップとを含むことを特徴とするビット同期方法。
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