JP2006324752A

JP2006324752A - 同期回路

Info

Publication number: JP2006324752A
Application number: JP2005143908A
Authority: JP
Inventors: Kazuyuki Suzuki; 和幸鈴木
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2005-05-17
Filing date: 2005-05-17
Publication date: 2006-11-30

Abstract

【課題】リセット端子を持たない１：ｎＤＥＭＵＸやｎ：１ＭＵＸの複数個を同期させて並列動作させることが可能な同期回路を実現する。
【解決手段】クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路において、前記複数のカウンタＩＣ手段のうち、基準となるカウンタＩＣ手段のクロック信号と同期対象となる他のカウンタＩＣ手段のクロック信号との位相差を検出する位相差検出手段と、検出された前記位相差に基づいて前記他のカウンタＩＣ手段のクロック信号の位相を制御する位相制御手段と、を備える。
【選択図】図１

Description

本発明は、クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路に関する。

クロック信号の分配に関連する先行技術文献としては次のようなものがある。

特開２００３−７８０１４号公報

図４は、従来の同期手法による複数のカウンタＩＣ手段を有するビットエラー検出装置の構成例を示す機能ブロック図である。ポート１及びポート２に、検査対象となる例えば周波数４０Ｇｂｉｔ／ｓのデータ信号及び４０ＧＨｚのクロック信号ＣＬＫが１：４のデマルチプレクサ（以下、ＤＥＭＵＸ）３に入力される。

１：４ＤＥＭＵＸ３は、４０Ｇｂｉｔ／ｓのデータ信号を４個の１０Ｇｂｉｔ／ｓのデータ信号に変換して４個の１：ｎＤＥＭＵＸ４１，４２，４３，４４にシリアル／パラレル変換して分配すると共に、４０ＧＨｚのクロック信号を１０ＧＨｚのクロック信号に変換して４個の１：ｎＤＥＭＵＸ４１，４２，４３，４４に与える。

これら並列動作する４個の１：ｎＤＥＭＵＸ４１，４２，４３，４４は、リセット端子を有し、ポート５に与えられるリセット信号ＲＳにより所定のタイミングでリセットされて内部カウンタのカウンタ値を初期化して同期させている。６は、ＤＥＭＵＸ４１，４２，４３，４４からのパラレル信号を入力するビットエラー検出手段である。

図５は、一般的な、１：ｎＤＥＭＵＸの動作を説明するタイミングチャートである。
１：ｎＤＥＭＵＸに、（Ａ）に示すデータ信号と（Ｂ）に示すクロック信号が入力されると、（Ｃ）に示すｎ分周されたクロック信号とそのエッジに合わせて、（Ｄ）に示すようにｎ本に分離されたデータ信号を出力する。

この動作例では、ｎ分周されたクロック信号の立ち下がりエッジで、データ信号の変換点が生じる。このような１：ｎＤＥＭＵＸをｍ個並列して使用する場合には、ｍ個の１：ｎＤＥＭＵＸに同時にリセット信号を入力し、ＩＣ内部のカウンタの値をそろえることで同期を取る。

同期が取れた場合には、ｍ個の１：ｎＤＥＭＵＸに同じデータ信号を入力すると、ｎ本に分離されたデータ信号は、各ＩＣの同じ出力端子から同じデータ信号が出力される。

一般に１：ｎＤＥＭＵＸやｎ：１マルチプレクサ（以下、ＭＵＸ）を、ｍ個同期させて並列動作を行う場合、それらＩＣの内部のカウンタ値の初期値が不確定なため、リセット信号を用いてＩＣ内部のカウンタ値を初期化し、同期させる必要がある。

リセット信号を利用した従来の同期手法では、次のような問題点がある。
（１）高速のＤＥＭＵＸやＭＵＸは、リセット端子を持っているとは限らず、リセット端子がなければ、ＤＥＭＵＸやＭＵＸを高速で並列動作させることができない。

（２）リセット端子を有する高速のＤＥＭＵＸやＭＵＸでも、リセット信号の入力タイミングを高速で行う必要があり、高速のリセット信号の生成手段にコストがかかり、装置のコストバランス上採用ができにくい。

従って本発明が解決しようとする課題は、リセット端子を持たない１：ｎＤＥＭＵＸやｎ：１ＭＵＸの複数個を同期させて並列動作させることが可能な同期回路を実現することにある。

このような課題を達成するために、本発明の構成は次の通りである。
（１）クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路において、前記複数のカウンタＩＣ手段のうち、基準となるカウンタＩＣ手段のクロック信号と同期対象となる他のカウンタＩＣ手段のクロック信号との位相差を検出する位相差検出手段と、検出された前記位相差に基づいて前記他のカウンタＩＣ手段のクロック信号の位相を制御する位相制御手段と、を備えたことを特徴とする。

（２）前記位相制御手段は、請求項１記載の同期回路において、前記位相差が所定のレベルを超えて増加したときに作動することを特徴とする。

（３）請求項１又は請求項２記載の同期回路において、前記位相差を電圧信号に変換する電圧変換手段と、前記電圧信号が所定のスレッシュホールド値を超えたときに前記位相制御手段に制御信号を与えるウィンドウコンパレータと、を備えたことを特徴とする。

（４）請求項１乃至請求項４記載の同期回路において、前記位相制御手段は、前記制御信号で開閉制御されるスイッチング手段で実現されることを特徴とする。

（５）請求項１乃至請求項４記載の同期回路において、前記カウンタＩＣ手段は、マルチプレクサであることを特徴とする。

（６）請求項１乃至請求項４記載の同期回路において、前記カウンタＩＣ手段は、デマルチプレクサであることを特徴とする。

（７）請求項１乃至請求項６記載の同期回路において、前記制御信号が少なくとも一個発生している期間にエラー信号を発生する異常監視手段を備えることを特徴とする。

以上説明したことから明らかなように、本発明によれば、リセット端子を持たない高速のＤＥＭＵＸやＭＵＸを高速で並列動作させることが可能となる。

また、リセット端子を有する高速のＤＥＭＵＸやＭＵＸでも、高速のリセット信号を生成するコストのかかる手間を不要とし、コストバランスのとれた装置を実現することができる。

以下、本発明を図面により詳細に説明する。図１は本発明の同期手法による複数のカウンタＩＣ手段を有するビットエラー検出装置の構成例を示す機能ブロック図である。図４で説明した従来装置と同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部について説明する。

図１において、１０１，１０２，１０３，…１０ｍは、並列動作を行なうｍ個の１：ｎＤＥＭＵＸである。ここで、１０１が基準となるＤＥＭＵＸ、１０２乃至１０ｍが同期対象となる他のＤＥＭＵＸである。

ポート２に与えられるクロック信号ＣＬＫは、分配器８により各ＤＥＭＵＸのクロック入力端子に与えられるが、基準となるＤＥＭＵＸ１０１には直接ＣＬＫ１で与えられ、他のＤＥＭＵＸについては、夫々位相制御手段２０２，２０３，…２０ｍを経由してＣＬＫ２，ＣＬＫ３，…ＣＬＫｍとして入力される。

各ＤＥＭＵＸ１０１，１０２，１０３，…１０ｍは、入力されたクロック信号ＣＬＫ２，ＣＬＫ３，…ＣＬＫｍを、ｎ分周したＣＬＫ１／ｎ，ＣＬＫ２／ｎ，ＣＬＫ３／ｎ，…ＣＬＫｍ／ｎを出力する。

３０２，３０３，…３０ｍは、ＤＥＭＵＸ１０２，１０３，…１０ｍに対応して設けられた位相差検出手段である。これら位相差検出手段には、基準となるＤＥＭＵＸ１０１の分周クロック信号ＣＬＫ１／ｎが共通に入力され、対応するＤＥＭＵＸ１０２，１０３，…１０ｍの分周クロック信号ＣＬＫ２／ｎ，ＣＬＫ３／ｎ，…ＣＬＫｍ／ｎとの位相差を検出する。

位相差検出手段３０２，３０３，…３０ｍは、ローパスフィルタ手段を介して位相差検出信号Ｐ２，Ｐ３，…Ｐｍを出力し、電圧変換手段４０２，４０３，…４０ｍに渡す。これら電圧変換手段は、位相差検出信号Ｐ２，Ｐ３，…Ｐｍを、電圧信号Ｖｐ２，Ｖｐ３，…Ｖｐｍに変換してウィンドウコンパレータ５０２，５０３，…５０ｍに渡す。

これらウィンドウコンパレータ５０２，５０３，…５０ｍは、入力される電圧信号Ｖｐ２，Ｖｐ３，…Ｖｐｍの値を監視し、正側又は負側に設定された所定レベルのスレッシュホールド値を超えたときに、制御信号Ｖｃ２，Ｖｃ３，…Ｖｃｍを前記位相制御手段２０２，２０３，…２０ｍに与えて分周クロック信号ＣＬＫ２／ｎ，ＣＬＫ３／ｎ，…ＣＬＫｍ／ｎの位相と分周クロック信号ＣＬＫ１／ｎの位相が一致する制御を実行する。

位相差が所定の範囲に入れば、ウィンドウコンパレータ出力は発生しなくなり、位相制御機能は停止する。位相制御手段２０２，２０３，…２０ｍは、制御信号Ｖｃ２，Ｖｃ３，…Ｖｃｍで開閉制御される単純なスイッチング手段により実現可能である。

位相制御手段をスイッチング手段で実現した場合には、位相が合うまで、スイッチの開閉を繰り返して、IC内部のカウンタの値を変化させ、位相が合ったら、スイッチを閉とする。ＤＥＭＵＸ１０２，１０３，…１０ｍに対応して設けられた位相制御手段２０２，２０３，…２０ｍのいずれかのスイッチング手段が開に規制された場合には、同期が取れていない状態であり、エラーとなる。

６００は、エラー監視手段であり、制御信号Ｖｃ２，Ｖｃ３，…Ｖｃｍを入力して監視し、１個でも制御信号が発生していればエラー信号ＥＲを出力し、処理結果を破棄する等の処理をおこなう。エラー信号ＥＲがなければＤＥＭＵＸ１０１，１０２，１０３，…１０ｍは、同期が取れているものと判断し、処理結果を保存する。

図２は、本発明が適用された、４０Ｇｂｉｔ／ｓのパルスパターン発生装置の機能ブロック図である。パルスパターン発生部７００で生成されたパターンは、４個のｎ：１ＭＵＸ８０１，８０２，８０３，８０４でパラレル／シリアル変換され、４チャンネルの１０Ｇｂｉｔ／ｓ帯のシリアルデータとなる。

その後、４チャンネルの１０Ｇｂｉｔ／ｓ帯のシリアルデータは、４：１ＭＵＸ９００でパラレル／シリアル変換され、４０Ｇｂｉｔ／ｓのデータを発生し、ポート１０００に与える。鎖線のブロックで示した4個のｎ：１ＭＵＸ８０１，８０２，８０３，８０４の並列動作には、本発明の同期回路２０００が適用されている。

図３は、本発明が適用された、４０Ｇｂｉｔ／ｓのエラー検出装置の機能ブロック図である。この実施形態は、図４で説明したリセット信号による従来手法と対応している。ポート１に与えられる４０Ｇｂｉｔ／ｓのデータは、１：４ＤＥＭＵＸ３でシリアル/パラレル変換され、４チャンネルの１０Ｇｂｉｔ／ｓ帯のシリアルデータとなる。

その後、４チャンネルの１０Ｇｂｉｔ／ｓ帯のシリアルデータは、夫々4個の１：ｎＤＥＭＵＸ１０１，１０２，１０３，１０４でシリアル／パラレル変換され、ビットエラー検出部６でビットエラーレートを測定する。鎖線のブロックで示した4個の１：ｎＤＥＭＵＸ１０１，１０２，１０３，１０４の並列動作には、本発明の同期回路２０００が適用されている。

本発明の同期手法による複数のカウンタＩＣ手段を有するビットエラー検出装置の構成例を示す機能ブロック図である。本発明が適用された、４０Ｇｂｉｔ／ｓのパルスパターン発生装置の機能ブロック図である。本発明が適用された、４０Ｇｂｉｔ／ｓのエラー検出装置の機能ブロック図である。従来の同期手法による複数のカウンタＩＣ手段を有するビットエラー検出装置の構成例を示す機能ブロック図である。一般的な、１：ｎＤＥＭＵＸの動作を説明するタイミングチャートである。

符号の説明

２ポート
８分配器
１０１，１０２，１０３，…１０ｍ１：ｎＤＥＭＵＸ
２０２，２０３，…２０ｍ位相制御手段
３０２，３０３，…３０ｍ位相差検出手段
４０２，４０３，…４０ｍ電圧変換手段
５０２，５０３，…５０ｍウィンドウコンパレータ
６００エラー監視手段

Claims

クロック信号を入力して作動する複数のカウンタＩＣ手段の動作タイミングを一致させる同期回路において、
前記複数のカウンタＩＣ手段のうち、基準となるカウンタＩＣ手段のクロック信号と同期対象となる他のカウンタＩＣ手段のクロック信号との位相差を検出する位相差検出手段と、
検出された前記位相差に基づいて前記他のカウンタＩＣ手段のクロック信号の位相を制御する位相制御手段と、
を備えたことを特徴とする同期回路。
前記位相制御手段は、前記位相差が所定のレベルを超えて増加したときに作動することを特徴とする請求項１に記載の同期回路。
前記位相差を電圧信号に変換する電圧変換手段と、
前記電圧信号が所定のスレッシュホールド値を超えたときに前記位相制御手段に制御信号を与えるウィンドウコンパレータと、
を備えたことを特徴とする請求項１又は２に記載の同期回路。
前記位相制御手段は、前記制御信号で開閉制御されるスイッチング手段で実現されることを特徴とする請求項１乃至４のいずれかに記載の同期回路。
前記カウンタＩＣ手段は、マルチプレクサであることを特徴とする請求項１乃至４のいずれかに記載の同期回路。
前記カウンタＩＣ手段は、デマルチプレクサであることを特徴とする請求項１乃至４のいずれかに記載の同期回路。
前記制御信号が少なくとも一個発生している期間にエラー信号を発生する異常監視手段を備えることを特徴とする請求項１乃至６のいずれかに記載の同期回路。