JP2003023416A - パラレル信号伝送装置 - Google Patents
パラレル信号伝送装置Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【課題】送信部でシリアル信号をパラレル信号に変換し
てから受信部に伝送するパラレル信号伝送装置におい
て、単純な遅延回路では抑制が困難な時間軸でのスキュ
ーデータ位相のばらつきを調整する。 【解決手段】送信部で、パラレル信号とは別に該パラレ
ル信号を周期的にラッチした信号からシリアルラッチコ
ード信号を生成し、該パラレル信号を所定時間遅延させ
て該シリアルラッチコード信号に対する該パラレル信号
の位相調整を行って受信部に送ると共に、受信部が再生
クロックに基づいて該送信部からのパラレル信号のビッ
ト乗換を行い、該シリアルラッチコード信号に基づいて
ビット乗換が行われたパラレル信号のビットずれ量を検
出し、このビットずれ量に従ってビット乗換したパラレ
ル信号のスキュー調整を行う。
てから受信部に伝送するパラレル信号伝送装置におい
て、単純な遅延回路では抑制が困難な時間軸でのスキュ
ーデータ位相のばらつきを調整する。 【解決手段】送信部で、パラレル信号とは別に該パラレ
ル信号を周期的にラッチした信号からシリアルラッチコ
ード信号を生成し、該パラレル信号を所定時間遅延させ
て該シリアルラッチコード信号に対する該パラレル信号
の位相調整を行って受信部に送ると共に、受信部が再生
クロックに基づいて該送信部からのパラレル信号のビッ
ト乗換を行い、該シリアルラッチコード信号に基づいて
ビット乗換が行われたパラレル信号のビットずれ量を検
出し、このビットずれ量に従ってビット乗換したパラレ
ル信号のスキュー調整を行う。
Description
【０００１】
【発明の属する技術分野】本発明はパラレル信号伝送装
置に関し、特に送信部でシリアル信号をパラレル信号に
変換してから受信部に伝送するパラレル信号伝送装置に
関するものである。
置に関し、特に送信部でシリアル信号をパラレル信号に
変換してから受信部に伝送するパラレル信号伝送装置に
関するものである。
【０００２】シリアル信号から変換されたパラレル信号
を複数の信号線を用いて送信部から受信部に信号伝送を
行うと、個々の信号線に発生するスキュー（skew：デー
タ位相のばらつき）により、受信部では正常なパラレル
信号処理が行えなくなるため、何らかのスキュー調整
（位相調整）が必要となる。
を複数の信号線を用いて送信部から受信部に信号伝送を
行うと、個々の信号線に発生するスキュー（skew：デー
タ位相のばらつき）により、受信部では正常なパラレル
信号処理が行えなくなるため、何らかのスキュー調整
（位相調整）が必要となる。
【０００３】
【従来の技術】従来のパラレル信号線を用いた伝送装置
においては、発生するスキューと比べて伝送データの周
期が充分大きく、従って送信部と受信部の間に単純な遅
延回路を持たせて調整を行うか、或いは伝送速度自体を
下げるという手法を採っていた。
においては、発生するスキューと比べて伝送データの周
期が充分大きく、従って送信部と受信部の間に単純な遅
延回路を持たせて調整を行うか、或いは伝送速度自体を
下げるという手法を採っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、近年の
飛躍的な技術進歩により、超高速/大容量の信号伝送が
可能となり、例えばIC（集積）回路においては、パラレ
ル伝送データの周期が極端に短くなったため、データ周
期に対するスキューの割合が大きくなり、受信部におい
て時間軸でのパラレルデータの並びが揃わなくなってし
まい、正常な処理が行えなくなるという問題が生じてい
た。
飛躍的な技術進歩により、超高速/大容量の信号伝送が
可能となり、例えばIC（集積）回路においては、パラレ
ル伝送データの周期が極端に短くなったため、データ周
期に対するスキューの割合が大きくなり、受信部におい
て時間軸でのパラレルデータの並びが揃わなくなってし
まい、正常な処理が行えなくなるという問題が生じてい
た。
【０００５】従って本発明は、送信部でシリアル信号を
パラレル信号に変換してから受信部に伝送するパラレル
信号伝送装置において、単純な遅延回路では抑制が困難
な時間軸でのスキューを調整することを目的とする。
パラレル信号に変換してから受信部に伝送するパラレル
信号伝送装置において、単純な遅延回路では抑制が困難
な時間軸でのスキューを調整することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明（1）に係るパラレル信号伝送装置は、図1に
原理的に示すように、送信部1が、直並列変換部（S/P）
11から出力されたパラレル信号とは別に該パラレル信号
を周期的にラッチするラッチ部12と、該ラッチ部12でラ
ッチした信号から、同期信号を含むシリアルラッチコー
ド信号を生成するラッチコード信号生成部13と、該パラ
レル信号を所定時間遅延させて該シリアルラッチコード
信号に対する該パラレル信号の位相調整を行うための固
定遅延部14とを備え、受信部3が、該パラレル信号及び
シリアルラッチコード信号のクロック再生部31と、該ク
ロック再生部31によって再生されたクロックに基づいて
該パラレル信号及びシリアルラッチコード信号のビット
乗換を行うビット乗換部32と、該シリアルラッチコード
信号に基づいて該ビット乗換部32から出力されたパラレ
ル信号のビットずれ量を検出するビットずれ検出部33
と、該ビットずれ量に従って該ビット乗換部32から出力
されたパラレル信号のスキュー調整を行う可変遅延部34
とを備えたことを特徴としている。
め、本発明（1）に係るパラレル信号伝送装置は、図1に
原理的に示すように、送信部1が、直並列変換部（S/P）
11から出力されたパラレル信号とは別に該パラレル信号
を周期的にラッチするラッチ部12と、該ラッチ部12でラ
ッチした信号から、同期信号を含むシリアルラッチコー
ド信号を生成するラッチコード信号生成部13と、該パラ
レル信号を所定時間遅延させて該シリアルラッチコード
信号に対する該パラレル信号の位相調整を行うための固
定遅延部14とを備え、受信部3が、該パラレル信号及び
シリアルラッチコード信号のクロック再生部31と、該ク
ロック再生部31によって再生されたクロックに基づいて
該パラレル信号及びシリアルラッチコード信号のビット
乗換を行うビット乗換部32と、該シリアルラッチコード
信号に基づいて該ビット乗換部32から出力されたパラレ
ル信号のビットずれ量を検出するビットずれ検出部33
と、該ビットずれ量に従って該ビット乗換部32から出力
されたパラレル信号のスキュー調整を行う可変遅延部34
とを備えたことを特徴としている。
【０００７】このような本発明（1）の動作を図2から図
5に示したタイムチャートを参照して以下に説明する。
まず、送信部1に入力された図2（1）に示す超高速シリ
アル信号（周波数P[Hz]）は、直並列変換部（S/P）11に
おいて、同図（2）に示すようにパラレル数Nのデータに
変換されてラッチ部12及び固定遅延部14に送られる。
5に示したタイムチャートを参照して以下に説明する。
まず、送信部1に入力された図2（1）に示す超高速シリ
アル信号（周波数P[Hz]）は、直並列変換部（S/P）11に
おいて、同図（2）に示すようにパラレル数Nのデータに
変換されてラッチ部12及び固定遅延部14に送られる。
【０００８】このようなNパラレル信号はラッチ部12に
おいて周期的にサンプリングされる。すなわち、図2
（2）に示すNパラレル信号は、図3（1）にも示されてお
り、これを、同図（2）に示すサンプリング周期によ
り、ラッチ部12は、同図（3）に示すNパラレルラッチ信
号に変換する。
おいて周期的にサンプリングされる。すなわち、図2
（2）に示すNパラレル信号は、図3（1）にも示されてお
り、これを、同図（2）に示すサンプリング周期によ
り、ラッチ部12は、同図（3）に示すNパラレルラッチ信
号に変換する。
【０００９】そして、このようなNパラレルラッチ信号
は、ラッチコード生成部13において、同図（2）に示し
たサンプリング周期のフレーム信号FPを有するシリアル
ラッチコード信号（同図(4)参照）に変換し、伝送路2を
介して受信部3へ出力する。なお、このシリアルラッチ
コード信号は、同図（3）のNパラレルラッチ信号をシリ
アル信号に変換したデータの両側において、図示のよう
にフレーム信号FPを含む固定データが挿入された形で出
力される。
は、ラッチコード生成部13において、同図（2）に示し
たサンプリング周期のフレーム信号FPを有するシリアル
ラッチコード信号（同図(4)参照）に変換し、伝送路2を
介して受信部3へ出力する。なお、このシリアルラッチ
コード信号は、同図（3）のNパラレルラッチ信号をシリ
アル信号に変換したデータの両側において、図示のよう
にフレーム信号FPを含む固定データが挿入された形で出
力される。
【００１０】直並列変換部11から出力されたパラレル信
号は、固定遅延部14において、受信部3へ出力するNパラ
レル信号と、ラッチコード生成部13から出力されるシリ
アルラッチコード信号との位相差調整を行うための所定
遅延時間を該パラレル信号に与え、伝送路2を介して受
信部3へ送出する。この所定遅延時間については、後述
する。
号は、固定遅延部14において、受信部3へ出力するNパラ
レル信号と、ラッチコード生成部13から出力されるシリ
アルラッチコード信号との位相差調整を行うための所定
遅延時間を該パラレル信号に与え、伝送路2を介して受
信部3へ送出する。この所定遅延時間については、後述
する。
【００１１】受信部3においては、固定遅延部14からのN
パラレル信号（周波数P/N[Hz]）及びラッチコード生成
部13からのシリアルラッチコード信号（同）がクロック
再生部31に入力される。このクロック再生部31は、Nパ
ラレル信号の各々についてクロック再生を行うクロック
再生部DCR（Digital Clock Recovery）1〜Nと、シリア
ルラッチコード信号に対するクロック再生部DCRLTとで
構成されており、各受信信号からクロック成分を抽出
し、そのいずれかのクロックを基準クロック（マスタク
ロック）として図4（1）に示すように、データと合わせ
てビット乗換部32に出力するものである。
パラレル信号（周波数P/N[Hz]）及びラッチコード生成
部13からのシリアルラッチコード信号（同）がクロック
再生部31に入力される。このクロック再生部31は、Nパ
ラレル信号の各々についてクロック再生を行うクロック
再生部DCR（Digital Clock Recovery）1〜Nと、シリア
ルラッチコード信号に対するクロック再生部DCRLTとで
構成されており、各受信信号からクロック成分を抽出
し、そのいずれかのクロックを基準クロック（マスタク
ロック）として図4（1）に示すように、データと合わせ
てビット乗換部32に出力するものである。
【００１２】このように、クロック再生部DCR1〜Nから
出力されたデータは、同図（1）に示す如く、データ位
置がばらついた、すなわちスキュー状態のデータである
ため、これをビット乗換部32において、同図（2）に示
すように該基準クロックを用いてNパラレル信号をビッ
ト乗換し、以って時間軸上でのずれを無くしてから可変
遅延部34へ送る。なお、クロック再生部DCRLTから出力
されたシリアルラッチコード信号（図3（4）参照）につ
いても同様にビット乗換部32でビット乗換が行われる。
出力されたデータは、同図（1）に示す如く、データ位
置がばらついた、すなわちスキュー状態のデータである
ため、これをビット乗換部32において、同図（2）に示
すように該基準クロックを用いてNパラレル信号をビッ
ト乗換し、以って時間軸上でのずれを無くしてから可変
遅延部34へ送る。なお、クロック再生部DCRLTから出力
されたシリアルラッチコード信号（図3（4）参照）につ
いても同様にビット乗換部32でビット乗換が行われる。
【００１３】このように、ビット乗換部32においてビッ
ト乗換されたNパラレル信号及びシリアルラッチコード
信号はビットずれ検出部33に送られてビットずれ量の検
出が行われる。すなわち、このビットずれ検出部33にお
いては、図5（1）に示すビット乗換後のNパラレル信号
と図3（4）に示したシリアルラッチコード信号とが入力
されると共に、該シリアルラッチコード信号は、図5
（3）に示すようにNパラレル展開されたラッチコードデ
ータに内部で変換され、同図（1）に示すビット乗換後
のNパラレル信号を、同図（3）に示すラッチコード信号
とコード照合することによりNパラレル信号のビットず
れ量を検出する。
ト乗換されたNパラレル信号及びシリアルラッチコード
信号はビットずれ検出部33に送られてビットずれ量の検
出が行われる。すなわち、このビットずれ検出部33にお
いては、図5（1）に示すビット乗換後のNパラレル信号
と図3（4）に示したシリアルラッチコード信号とが入力
されると共に、該シリアルラッチコード信号は、図5
（3）に示すようにNパラレル展開されたラッチコードデ
ータに内部で変換され、同図（1）に示すビット乗換後
のNパラレル信号を、同図（3）に示すラッチコード信号
とコード照合することによりNパラレル信号のビットず
れ量を検出する。
【００１４】このようなビットずれ量を検出するため、
ビットずれ検出部33は、図3（4）に示したシリアルラッ
チコード信号のフレーム信号に対応する図5（4）に示し
た同期信号としてのラッチ周期信号を基準とした所定ビ
ット数Wのウィンドウ（図5参照）をビットずれ監視範囲
として用いる。
ビットずれ検出部33は、図3（4）に示したシリアルラッ
チコード信号のフレーム信号に対応する図5（4）に示し
た同期信号としてのラッチ周期信号を基準とした所定ビ
ット数Wのウィンドウ（図5参照）をビットずれ監視範囲
として用いる。
【００１５】すなわち、例えば、同図（1）に示すNパラ
レル信号のビットA6は、ラッチ周期信号に対するビット
ずれ量が“A”であり、ビットB6はビットずれ量が
“B”、ビットC6はビットずれ量が“C”、そして、ビッ
トN6はビットずれ量が“N”であることが分かる。
レル信号のビットA6は、ラッチ周期信号に対するビット
ずれ量が“A”であり、ビットB6はビットずれ量が
“B”、ビットC6はビットずれ量が“C”、そして、ビッ
トN6はビットずれ量が“N”であることが分かる。
【００１６】そして、このようにしてビットずれ検出部
33で求められた各パラレルデータのビットずれ量を可変
遅延部34に与えることにより、可変遅延部34では、図5
（6）に示すようにスキュー調整されたNパラレル信号
（周波数P/N[Hz]）として出力することができる。
33で求められた各パラレルデータのビットずれ量を可変
遅延部34に与えることにより、可変遅延部34では、図5
（6）に示すようにスキュー調整されたNパラレル信号
（周波数P/N[Hz]）として出力することができる。
【００１７】従って、図示のように可変遅延部34からの
各パラレル信号は時間軸上の並びが揃った形になる。な
お、上記のウィンドウWのビット数は、経験又は実験等
によりスキューが発生し得るビット範囲として最適なも
のを用いればよい。また、このウィンドウに対する位相
調整のため、固定遅延部14による所定遅延時間を設定す
ることが好ましい。
各パラレル信号は時間軸上の並びが揃った形になる。な
お、上記のウィンドウWのビット数は、経験又は実験等
によりスキューが発生し得るビット範囲として最適なも
のを用いればよい。また、このウィンドウに対する位相
調整のため、固定遅延部14による所定遅延時間を設定す
ることが好ましい。
【００１８】本発明（2）に係るパラレル信号伝送装置
は、図6に原理的に示すように、図1に示した本発明
（1）の構成に加えて、送信部１がさらに、パラレル信
号にスクランブル処理を施してからラッチ部12及び固定
遅延部14に与えるスクランブル処理部（SCR）15を備
え、受信部3がさらに、可変遅延部34から出力されたパ
ラレル信号に対してデスクランブル処理（DSR）を施す
デスクランブル処理部35を備えたものである。
は、図6に原理的に示すように、図1に示した本発明
（1）の構成に加えて、送信部１がさらに、パラレル信
号にスクランブル処理を施してからラッチ部12及び固定
遅延部14に与えるスクランブル処理部（SCR）15を備
え、受信部3がさらに、可変遅延部34から出力されたパ
ラレル信号に対してデスクランブル処理（DSR）を施す
デスクランブル処理部35を備えたものである。
【００１９】このような本発明（2）の動作を図7に示し
たタイムチャートにより以下に説明する。図7に示すタ
イムチャートでは、N=8のパラレル信号を例示してお
り、同図（1）に示すパラレル信号は図3（1）に示すパ
ラレル信号に対応している。このパラレル信号をスクラ
ンブル処理部15においてスクランブル処理したものが図
7（2）に括弧付きで示されている。
たタイムチャートにより以下に説明する。図7に示すタ
イムチャートでは、N=8のパラレル信号を例示してお
り、同図（1）に示すパラレル信号は図3（1）に示すパ
ラレル信号に対応している。このパラレル信号をスクラ
ンブル処理部15においてスクランブル処理したものが図
7（2）に括弧付きで示されている。
【００２０】そして、このスクランブル処理されたパラ
レル信号を、図3(2)と同様にラッチ部12でサンプリング
した後、ラッチコード生成部13でシリアル化したものが
図7（3）に示すシリアルラッチコード信号である。従っ
て、スクランブル処理部15に入力されるパラレル信号が
“1”又は“0”に固定されたデータであっても、スクラ
ンブル処理が施されるため、スクランブル処理部15の出
力は固定データにならずに受信部3に対して送出するこ
とが可能となる。
レル信号を、図3(2)と同様にラッチ部12でサンプリング
した後、ラッチコード生成部13でシリアル化したものが
図7（3）に示すシリアルラッチコード信号である。従っ
て、スクランブル処理部15に入力されるパラレル信号が
“1”又は“0”に固定されたデータであっても、スクラ
ンブル処理が施されるため、スクランブル処理部15の出
力は固定データにならずに受信部3に対して送出するこ
とが可能となる。
【００２１】これは、図7(3)に示すシリアルラッチコー
ド信号についても同様であり、“0”及び“1”が混在し
た信号となる。受信部においては、同図(4)に示すビッ
ト乗換後のパラレル信号は、同図(5)に示す受信したシ
リアルラッチコード信号に基づいて、図5と同様にスキ
ュー調整を行った後、図7（6）に示すスキュー調整後の
パラレル信号として可変遅延部34から出力される。
ド信号についても同様であり、“0”及び“1”が混在し
た信号となる。受信部においては、同図(4)に示すビッ
ト乗換後のパラレル信号は、同図(5)に示す受信したシ
リアルラッチコード信号に基づいて、図5と同様にスキ
ュー調整を行った後、図7（6）に示すスキュー調整後の
パラレル信号として可変遅延部34から出力される。
【００２２】そして、デスクランブル処理部35を構成す
る各デスクランブル処理部DSR1〜DSRNにおいて送信部1
におけるスクランブル処理部15と逆のデスクランブル処
理をパラレル信号に対して施し、元の8パラレル信号に
戻して出力する。このように、スクランブル処理を施し
たデータに対して受信部３でクロック再生を行うので、
クロック再生動作が安定し、その性能が向上することに
なる。
る各デスクランブル処理部DSR1〜DSRNにおいて送信部1
におけるスクランブル処理部15と逆のデスクランブル処
理をパラレル信号に対して施し、元の8パラレル信号に
戻して出力する。このように、スクランブル処理を施し
たデータに対して受信部３でクロック再生を行うので、
クロック再生動作が安定し、その性能が向上することに
なる。
【００２３】本発明(3)に係るパラレル信号伝送装置
は、図8に原理的に示すように、図6に示した本発明(2)
において、さらに、ラッチ部12が該パラレル信号をラッ
チしたタイミングでスクランブル処理部15をリセット
し、受信部においても、ビットずれ検出部33が、可変遅
延部34に対するスキュー調整を行ったタイミングでデス
クランブル処理部35をリセットすることを特徴としたも
のである。
は、図8に原理的に示すように、図6に示した本発明(2)
において、さらに、ラッチ部12が該パラレル信号をラッ
チしたタイミングでスクランブル処理部15をリセット
し、受信部においても、ビットずれ検出部33が、可変遅
延部34に対するスキュー調整を行ったタイミングでデス
クランブル処理部35をリセットすることを特徴としたも
のである。
【００２４】このような本発明(3)の動作を図9に示すタ
イムチャートを参照して以下に説明する。なお、このタ
イムチャート例においてもN=8のパラレル信号を扱って
いる。図9においては、同図(8)に示すスクランブル処理
部15に対するリセット用のラッチタイミング信号のみが
図7のタイムチャートに加えられており、このラッチタ
イミング信号により、スクランブル処理部15のスクラン
ブル処理がリセットされることとなり、これに対応す
る、同図(5)に示すシリアルラッチコード信号のラッチ
同期信号（図5（4）参照）により、ビットずれ検出部33
が各デスクランブル処理部DSR1〜DSRNのデスクランブル
処理をリセットしている。
イムチャートを参照して以下に説明する。なお、このタ
イムチャート例においてもN=8のパラレル信号を扱って
いる。図9においては、同図(8)に示すスクランブル処理
部15に対するリセット用のラッチタイミング信号のみが
図7のタイムチャートに加えられており、このラッチタ
イミング信号により、スクランブル処理部15のスクラン
ブル処理がリセットされることとなり、これに対応す
る、同図(5)に示すシリアルラッチコード信号のラッチ
同期信号（図5（4）参照）により、ビットずれ検出部33
が各デスクランブル処理部DSR1〜DSRNのデスクランブル
処理をリセットしている。
【００２５】このようにして、ラッチタイミング信号に
より一回一回リセットを掛けているので、伝送路2中で
データが誤っても他のサンプリングデータに対して波及
することが抑制され、以ってクロック再生部の動作も安
定することとなる。本発明(4)に係るパラレル信号伝送
装置においては、上記のパラレル信号のパラレル数を素
数とすることを特徴としている。これを、図10に示す動
作タイムチャートで以下に説明する。
より一回一回リセットを掛けているので、伝送路2中で
データが誤っても他のサンプリングデータに対して波及
することが抑制され、以ってクロック再生部の動作も安
定することとなる。本発明(4)に係るパラレル信号伝送
装置においては、上記のパラレル信号のパラレル数を素
数とすることを特徴としている。これを、図10に示す動
作タイムチャートで以下に説明する。
【００２６】例えば、図2のタイムチャートに示した信
号はn多重でNパラレルの信号であるが、この場合にn=N
であるとすると、任意のビットが“0”又は“1”に固定
されていた場合、パラレル信号に変換した時のその信号
線は必ず“0”又は“1”の固定したデータになってしま
う。
号はn多重でNパラレルの信号であるが、この場合にn=N
であるとすると、任意のビットが“0”又は“1”に固定
されていた場合、パラレル信号に変換した時のその信号
線は必ず“0”又は“1”の固定したデータになってしま
う。
【００２７】これを防ぐため、本発明(4)ではパラレル
数Nを、この例では素数“5”で構成する。これにより、
例えば、太字で図示したデータA8（A8-1〜A8-7）は、同
図（1）と（3）を比較すれば分かるように、5本のパラ
レル信号線をランダムに経由して伝送されることとな
り、たとえこのデータA8が固定データであっても、固定
した信号線上でのみ伝送されることが無くなり、クロッ
ク再生部の動作が安定し、その性能向上に寄与すること
となる。
数Nを、この例では素数“5”で構成する。これにより、
例えば、太字で図示したデータA8（A8-1〜A8-7）は、同
図（1）と（3）を比較すれば分かるように、5本のパラ
レル信号線をランダムに経由して伝送されることとな
り、たとえこのデータA8が固定データであっても、固定
した信号線上でのみ伝送されることが無くなり、クロッ
ク再生部の動作が安定し、その性能向上に寄与すること
となる。
【００２８】本発明(5)に係るパラレル信号伝送装置に
おいては、上記のパラレル数と、ラッチ部12がラッチす
るサンプリング間隔とを互いに素の関係にすることを特
徴としている。これを図11の動作タイムチャートを参照
して以下に説明する。なお、図11(1)〜(5)は図10(1)〜
(5)に示すタイムチャートに対応する。
おいては、上記のパラレル数と、ラッチ部12がラッチす
るサンプリング間隔とを互いに素の関係にすることを特
徴としている。これを図11の動作タイムチャートを参照
して以下に説明する。なお、図11(1)〜(5)は図10(1)〜
(5)に示すタイムチャートに対応する。
【００２９】この動作例では、同図（1）に示すよう
に、N=4パラレル信号を用い、そのデータ周期が1フレー
ム=16ビットであるが、同図（2）に示すシリアルラッチ
コード信号の周期が7ビットであるため、ラッチ部12に
よるラッチタイミングとデータ周期とが素の関係にあ
る。
に、N=4パラレル信号を用い、そのデータ周期が1フレー
ム=16ビットであるが、同図（2）に示すシリアルラッチ
コード信号の周期が7ビットであるため、ラッチ部12に
よるラッチタイミングとデータ周期とが素の関係にあ
る。
【００３０】このため、第1フレームではxx-1のデータ
（A1-1〜A4-1）をラッチし、第2フレームではxx-4のデ
ータ（A1-4〜A4-4）をラッチし、また、第3フレームで
はラッチせず、そして第4フレームではxx-3のデータ（A
1-3〜A4-3）をラッチする。従って、毎回異なったタイ
ミングのデータをラッチすることになり、周期的なデー
タであっても、フレーム毎に異なるタイミングのデータ
がラッチされるので、ビットずれ検出部33においては固
定ビットによる誤検出の発生を防ぐことができる。
（A1-1〜A4-1）をラッチし、第2フレームではxx-4のデ
ータ（A1-4〜A4-4）をラッチし、また、第3フレームで
はラッチせず、そして第4フレームではxx-3のデータ（A
1-3〜A4-3）をラッチする。従って、毎回異なったタイ
ミングのデータをラッチすることになり、周期的なデー
タであっても、フレーム毎に異なるタイミングのデータ
がラッチされるので、ビットずれ検出部33においては固
定ビットによる誤検出の発生を防ぐことができる。
【００３１】ここでビットずれ検出部は、各パラレル信
号に対する該ビットずれ量の検出を、所定段数の前方及
び後方保護手段により行うことが好ましい。また、該ビ
ットずれ検出部は、該保護手段の内のいずれか1つで成
立したときのみ該ビットずれ量が検出された同期確立状
態であると判定する手段を有することが好ましい。
号に対する該ビットずれ量の検出を、所定段数の前方及
び後方保護手段により行うことが好ましい。また、該ビ
ットずれ検出部は、該保護手段の内のいずれか1つで成
立したときのみ該ビットずれ量が検出された同期確立状
態であると判定する手段を有することが好ましい。
【００３２】さらに、該ビットずれ検出部は、同期確立
状態の時、該ラッチ信号のタイミング以外のコード照合
を禁止する手段を有することが好ましい。さらに、該ビ
ットずれ検出部は、該同期状態でないとき、対応するパ
ラレル信号の該保護手段をクリアする手段を有すること
が好ましい。
状態の時、該ラッチ信号のタイミング以外のコード照合
を禁止する手段を有することが好ましい。さらに、該ビ
ットずれ検出部は、該同期状態でないとき、対応するパ
ラレル信号の該保護手段をクリアする手段を有すること
が好ましい。
【００３３】さらに、該ビットずれ検出部は、該同期確
立状態が所定時間確立しないとき、警報を発する手段を
有することが好ましい。
立状態が所定時間確立しないとき、警報を発する手段を
有することが好ましい。
【００３４】
【発明の実施の形態】図12は、図1に原理的に示した本
発明(1)に係るパラレル信号伝送装置の実施例を示した
ものである。この実施例では、入力シリアル信号として
40GHzの超高速シリアル信号をN=16パラレル信号に変換
して運用しており、これに対応してクロック再生部31は
16個のクロック再生部DCR1〜DCR16で構成されている。
また、図13から図16に示した動作タイムチャートは、図
2から図5に示したタイムチャートにそれぞれ対応してい
る。
発明(1)に係るパラレル信号伝送装置の実施例を示した
ものである。この実施例では、入力シリアル信号として
40GHzの超高速シリアル信号をN=16パラレル信号に変換
して運用しており、これに対応してクロック再生部31は
16個のクロック再生部DCR1〜DCR16で構成されている。
また、図13から図16に示した動作タイムチャートは、図
2から図5に示したタイムチャートにそれぞれ対応してい
る。
【００３５】まず、送信部1においては、まず直並列変
換部11において図13(1)に示す40GHzの超高速シリアル信
号を同図(2)に示す16パラレル信号に変換してラッチ部1
2と固定遅延部14に送る。ラッチ部12では、図14(2)に示
すサンプリング周期により、同図(3)に示す16パラレル
ラッチ信号を生成してラッチコード生成部13に送る。ラ
ッチコード生成部13では周波数P/N=40/16=2.5GHzの16ビ
ット長より長いフレームのシリアルラッチコード信号
（同図（4）参照）を生成して受信部3へ送る。
換部11において図13(1)に示す40GHzの超高速シリアル信
号を同図(2)に示す16パラレル信号に変換してラッチ部1
2と固定遅延部14に送る。ラッチ部12では、図14(2)に示
すサンプリング周期により、同図(3)に示す16パラレル
ラッチ信号を生成してラッチコード生成部13に送る。ラ
ッチコード生成部13では周波数P/N=40/16=2.5GHzの16ビ
ット長より長いフレームのシリアルラッチコード信号
（同図（4）参照）を生成して受信部3へ送る。
【００３６】このシリアルラッチコード信号には、ラッ
チ部12でラッチした16パラレル信号をシリアル化したデ
ータ列以外に、先頭を示すフレームパルスFP及び固定ビ
ットを含み、受信部3においてデータの識別が容易にな
るようなフォーマットを構成している。
チ部12でラッチした16パラレル信号をシリアル化したデ
ータ列以外に、先頭を示すフレームパルスFP及び固定ビ
ットを含み、受信部3においてデータの識別が容易にな
るようなフォーマットを構成している。
【００３７】また、送信部1の固定遅延部14では、受信
部3でのビットずれ検出の動作タイミングに合うように1
6パラレル出力データに対して所定のビット遅延を与え
て受信部3へ送る。受信部3では、クロック再生部31を構
成するクロック再生部DCR1〜DCR16において、16パラレ
ル信号のクロック再生を行うと共に、やはりクロック再
生部35を構成するクロック再生部DCRLTにおいてシリア
ルラッチコード信号のクロック再生を行ってそれぞれビ
ット乗換部32へ送る。
部3でのビットずれ検出の動作タイミングに合うように1
6パラレル出力データに対して所定のビット遅延を与え
て受信部3へ送る。受信部3では、クロック再生部31を構
成するクロック再生部DCR1〜DCR16において、16パラレ
ル信号のクロック再生を行うと共に、やはりクロック再
生部35を構成するクロック再生部DCRLTにおいてシリア
ルラッチコード信号のクロック再生を行ってそれぞれビ
ット乗換部32へ送る。
【００３８】ビット乗換部32においては、再生したいず
れかのクロックを基準クロック（マスタクロック）とし
て、図15(1)に示すスキュー状態の16パラレルデータ及
びシリアルラッチコード信号に対して同図(2)に示すよ
うにビット乗換を行うことで基準クロックを基準とした
データの並びに変換されることになる。
れかのクロックを基準クロック（マスタクロック）とし
て、図15(1)に示すスキュー状態の16パラレルデータ及
びシリアルラッチコード信号に対して同図(2)に示すよ
うにビット乗換を行うことで基準クロックを基準とした
データの並びに変換されることになる。
【００３９】このようにして、ビット乗換部32において
ビット乗換された16パラレル信号及びシリアルラッチコ
ード信号はビットずれ検出部33に送られる。ビットずれ
検出部33においては、図16(２)に示すようにW=3ビット
のウィンドウ（監視範囲）を設定し、送信部1から送ら
れて来たサンプリングされたラッチコードとの一致を図
る。
ビット乗換された16パラレル信号及びシリアルラッチコ
ード信号はビットずれ検出部33に送られる。ビットずれ
検出部33においては、図16(２)に示すようにW=3ビット
のウィンドウ（監視範囲）を設定し、送信部1から送ら
れて来たサンプリングされたラッチコードとの一致を図
る。
【００４０】この場合のウィンドウは送信部1からのシ
リアルラッチコード信号のフレームパルスFPの位置に合
わせて生成するが、実験等に基づくスキューの発生状況
を考慮して前後に1ビット合計3ビット幅を有している。
このようなウィンドウにおいて、図5(5)と同様に図16
(5)においても、同図(1)の16パラレルデータと同図(3)
に示した16パラレル信号に展開されたラッチ信号とをコ
ード照合し、それぞれのビットずれ量を検出する。
リアルラッチコード信号のフレームパルスFPの位置に合
わせて生成するが、実験等に基づくスキューの発生状況
を考慮して前後に1ビット合計3ビット幅を有している。
このようなウィンドウにおいて、図5(5)と同様に図16
(5)においても、同図(1)の16パラレルデータと同図(3)
に示した16パラレル信号に展開されたラッチ信号とをコ
ード照合し、それぞれのビットずれ量を検出する。
【００４１】すなわち、両者の比較において、一致した
ポイントにフラグを立て、この一致フラグを使用して16
パラレル信号の各ビットずれ量を検出する。これは、フ
ラグパターンが長期に渡って同じ位置に確定するまで監
視を行う。また、ビットずれ検出の確定には、前方及び
後方保護を用いることが好ましい。
ポイントにフラグを立て、この一致フラグを使用して16
パラレル信号の各ビットずれ量を検出する。これは、フ
ラグパターンが長期に渡って同じ位置に確定するまで監
視を行う。また、ビットずれ検出の確定には、前方及び
後方保護を用いることが好ましい。
【００４２】このようにしてビットずれ量が検出できれ
ば、ラッチ周期信号に対するビットずれ量が図16(5)に
示すように計測できる。従って、このビットずれ量を可
変遅延部34に与えることにより、図5(6)と同様に図16
(6)においても本来の時間軸上のデータ列に揃え直した
2．5GHzの16パラレル信号を出力することが可能とな
る。
ば、ラッチ周期信号に対するビットずれ量が図16(5)に
示すように計測できる。従って、このビットずれ量を可
変遅延部34に与えることにより、図5(6)と同様に図16
(6)においても本来の時間軸上のデータ列に揃え直した
2．5GHzの16パラレル信号を出力することが可能とな
る。
【００４３】次に、上記のビットずれ検出部33の実施例
について図17及び図18を参照して詳細に説明する。な
お、この実施例では、パラレル数N=2の信号線（伝送
路）とし、ウィンドウW=3ビットとしている。まず、こ
のビットずれ検出部33は、大きく分けてコード照合部4
とパターン照合部5と装置障害検出部6と立上り検出部7
とずれ検出部8とで構成されている。
について図17及び図18を参照して詳細に説明する。な
お、この実施例では、パラレル数N=2の信号線（伝送
路）とし、ウィンドウW=3ビットとしている。まず、こ
のビットずれ検出部33は、大きく分けてコード照合部4
とパターン照合部5と装置障害検出部6と立上り検出部7
とずれ検出部8とで構成されている。
【００４４】この内、コード照合部4は2本のパラレル信
号線の内の一方（1ビット目伝送データ）について、送
信部1の固定遅延部14からの伝送データ（2パラレル信
号）とラッチコード生成部13からのシリアルラッチデー
タを更にパラレル化したデータとを入力して一致検出を
行うE-OR（排他的論理和）回路4１と、後述するコード
照合をウィンドウにおいて検出するためのAND回路42〜4
7（AND回路42，43は1ビット目ウィンドウ用；AND回路4
4，45は２ビット目ウィンドウ用；AND回路46，47は3ビ
ット目ウィンドウ用）とで構成されており、他方の信号
線（2ビット目伝送データ）についても同様の回路が用
いられるが、簡略化のため図示されていない。
号線の内の一方（1ビット目伝送データ）について、送
信部1の固定遅延部14からの伝送データ（2パラレル信
号）とラッチコード生成部13からのシリアルラッチデー
タを更にパラレル化したデータとを入力して一致検出を
行うE-OR（排他的論理和）回路4１と、後述するコード
照合をウィンドウにおいて検出するためのAND回路42〜4
7（AND回路42，43は1ビット目ウィンドウ用；AND回路4
4，45は２ビット目ウィンドウ用；AND回路46，47は3ビ
ット目ウィンドウ用）とで構成されており、他方の信号
線（2ビット目伝送データ）についても同様の回路が用
いられるが、簡略化のため図示されていない。
【００４５】また、パターン照合部5は、ライン同期確
立検出51，52と、AND回路53とインバータ54とレジスタ
（J-Kフリップフロップ）55とマスク回路56とを含んで
いる。ライン同期確立検出回路51及び52はそれぞれ1本
の信号線（ライン）に対応して設けられているものであ
り、内部構成は同一であるが、簡略化のためライン同期
確立検出回路51のみについて示されている。
立検出51，52と、AND回路53とインバータ54とレジスタ
（J-Kフリップフロップ）55とマスク回路56とを含んで
いる。ライン同期確立検出回路51及び52はそれぞれ1本
の信号線（ライン）に対応して設けられているものであ
り、内部構成は同一であるが、簡略化のためライン同期
確立検出回路51のみについて示されている。
【００４６】すなわち、このライン同期確立検出回路51
は、フラグ検出回路511〜513と加算器514とレジスタ515
とを含んでいる。AND回路42〜47もライン同期確立検出
回路51に含まれる。フラグ検出回路511〜513は、それぞ
れ3ビット幅のウィンドウにおける各ビットについて図5
(5)及び図16(5)に示したようにフラグ検出するものであ
り、その内部構成は同一であるが、簡略化のためフラグ
検出回路511のみ内部構成が示されている。
は、フラグ検出回路511〜513と加算器514とレジスタ515
とを含んでいる。AND回路42〜47もライン同期確立検出
回路51に含まれる。フラグ検出回路511〜513は、それぞ
れ3ビット幅のウィンドウにおける各ビットについて図5
(5)及び図16(5)に示したようにフラグ検出するものであ
り、その内部構成は同一であるが、簡略化のためフラグ
検出回路511のみ内部構成が示されている。
【００４７】すなわち、フラグ検出回路511は、フラグ
検出に当たって3段構成の保護回路を構成しており、コ
ード照合部4におけるAND回路43の出力信号を入力する縦
続接続されたレジスタ（Dフリップフロップ）101，10
2、及びAND回路43の出力信号とレジスタ１01の出力信号
とレジスタ102の出力信号とを入力して同期確立方向の3
段保護判定を行うAND回路103とを含んでおり、さらに同
期外れ方向に関しては、AND回路43の出力信号を反転す
るインバータ104と、AND回路42の出力信号を反転するイ
ンバータ45と、レジスタ101及び102の各反転出力信号を
入力するとともに、インバータ104，105の出力信号を入
力するAND回路106とを含んでいる。また、AND回路42及
び43もフラグ検出回路511に含まれる。
検出に当たって3段構成の保護回路を構成しており、コ
ード照合部4におけるAND回路43の出力信号を入力する縦
続接続されたレジスタ（Dフリップフロップ）101，10
2、及びAND回路43の出力信号とレジスタ１01の出力信号
とレジスタ102の出力信号とを入力して同期確立方向の3
段保護判定を行うAND回路103とを含んでおり、さらに同
期外れ方向に関しては、AND回路43の出力信号を反転す
るインバータ104と、AND回路42の出力信号を反転するイ
ンバータ45と、レジスタ101及び102の各反転出力信号を
入力するとともに、インバータ104，105の出力信号を入
力するAND回路106とを含んでいる。また、AND回路42及
び43もフラグ検出回路511に含まれる。
【００４８】AND回路103及び106の出力信号はそれぞれ
レジスタ（J-K フリップフロップ）107のJ端子及びK端
子に入力されている。さらに、このレジスタ107の反転
出力信号は後述する同期状態信号と共にAND回路108に入
力されており、このAND回路108の出力信号はレジスタ10
1及び102のクリア端子Lに接続されている。
レジスタ（J-K フリップフロップ）107のJ端子及びK端
子に入力されている。さらに、このレジスタ107の反転
出力信号は後述する同期状態信号と共にAND回路108に入
力されており、このAND回路108の出力信号はレジスタ10
1及び102のクリア端子Lに接続されている。
【００４９】加算器514は、フラグ検出回路511〜513の
出力を入力して信号線毎のライン同期確立を判定するレ
ジスタ515に接続されている。また、このレジスタ515は
加算器514の二つの出力信号をそれぞれJ端子及びK端子
に入力すると共にラッチ同期信号（図16（4）参照）を
イネーブル信号（同期信号）としている。
出力を入力して信号線毎のライン同期確立を判定するレ
ジスタ515に接続されている。また、このレジスタ515は
加算器514の二つの出力信号をそれぞれJ端子及びK端子
に入力すると共にラッチ同期信号（図16（4）参照）を
イネーブル信号（同期信号）としている。
【００５０】ライン同期確立検出回路51及び52の各出力
信号は全ビット同期検出用のAND回路53に入力され、こ
のAND回路53の出力は同期状態信号を発生するためのレ
ジスタ55のJ端子に入力されると共に、インバータ54を
介して反転信号がK端子に入力されている。
信号は全ビット同期検出用のAND回路53に入力され、こ
のAND回路53の出力は同期状態信号を発生するためのレ
ジスタ55のJ端子に入力されると共に、インバータ54を
介して反転信号がK端子に入力されている。
【００５１】このレジスタ55の出力信号（同期状態信
号）は装置障害検出部6及び立上り検出部7に与えられる
と共に、パターン照合部5におけるマスク回路56に与え
られている。装置障害検出部6からは装置警報が発生さ
れ、立上り検出部7はAND回路53からの出力信号も同時に
受けて立ち上がり検出を行い、その立上り検出信号をず
れ検出部8における6個のレジスタのイネーブル信号とし
ている。
号）は装置障害検出部6及び立上り検出部7に与えられる
と共に、パターン照合部5におけるマスク回路56に与え
られている。装置障害検出部6からは装置警報が発生さ
れ、立上り検出部7はAND回路53からの出力信号も同時に
受けて立ち上がり検出を行い、その立上り検出信号をず
れ検出部8における6個のレジスタのイネーブル信号とし
ている。
【００５２】このずれ検出部8は、フラグ検出回路511〜
513の各出力信号と、他方のライン同期確立検出回路52
における同様のフラグ検出信号を合わせて6本の入力信
号を入力し、立上り検出部7からの出力信号によって1本
の信号線について3ビット分のウィンドウ範囲、すなわ
ち2本の信号線全体で6個分のビットずれ量を検出するも
のである。
513の各出力信号と、他方のライン同期確立検出回路52
における同様のフラグ検出信号を合わせて6本の入力信
号を入力し、立上り検出部7からの出力信号によって1本
の信号線について3ビット分のウィンドウ範囲、すなわ
ち2本の信号線全体で6個分のビットずれ量を検出するも
のである。
【００５３】このずれ検出部8のビットずれ量は前述し
たように可変遅延部34に送られると共に、パターン照合
部5におけるマスク回路56にも送られている。このマス
ク回路56はずれ検出部8に対応して6個のインバータと6
個のOR回路とで構成されており、各OR回路には、ずれ検
出部8からのずれ量が入力されると共に、インバータに
はレジスタ55の出力信号が与えられている。
たように可変遅延部34に送られると共に、パターン照合
部5におけるマスク回路56にも送られている。このマス
ク回路56はずれ検出部8に対応して6個のインバータと6
個のOR回路とで構成されており、各OR回路には、ずれ検
出部8からのずれ量が入力されると共に、インバータに
はレジスタ55の出力信号が与えられている。
【００５４】そして、このマスク回路56の各OR回路の出
力信号は、下側の3個分の出力信号がコード照合部4にお
けるAND回路42，44，46に送られ、1ビット目のパラレル
信号に対する3ビットのウィンドウの各ビットとの論理
積が取られてコード照合のマスクを行うようにしてお
り、上側の3個のOR回路は2ビット目のパラレル信号に対
するコード照合のマスクを行うようになっている。
力信号は、下側の3個分の出力信号がコード照合部4にお
けるAND回路42，44，46に送られ、1ビット目のパラレル
信号に対する3ビットのウィンドウの各ビットとの論理
積が取られてコード照合のマスクを行うようにしてお
り、上側の3個のOR回路は2ビット目のパラレル信号に対
するコード照合のマスクを行うようになっている。
【００５５】次に、このような構成を有するビットずれ
検出部33の動作を図18のタイムチャートを参照して以下
に説明する。まず、入力されたパラレル信号は、各信号
線毎にコード照合部4においてコード照合を行う。上記
の通り信号線（伝送路）毎にウィンドウが3ビット幅を
有しており(図18(1)参照)、ウィンドウ内のどのビット
でパラレル信号とラッチコード信号（図5及び図１6参
照）が一致しているかを調べるため、一本の信号線（ラ
イン）につきウィンドウ3ビット分のコード照合を行
う。
検出部33の動作を図18のタイムチャートを参照して以下
に説明する。まず、入力されたパラレル信号は、各信号
線毎にコード照合部4においてコード照合を行う。上記
の通り信号線（伝送路）毎にウィンドウが3ビット幅を
有しており(図18(1)参照)、ウィンドウ内のどのビット
でパラレル信号とラッチコード信号（図5及び図１6参
照）が一致しているかを調べるため、一本の信号線（ラ
イン）につきウィンドウ3ビット分のコード照合を行
う。
【００５６】すなわち、コード照合部4におけるE-OR回
路41では、1ビット目のパラレル信号(同図(2)の1ビット
目の伝送データ)と1ビット目のラッチコード信号(同図
(3)参照)との一致検出(フラグ検出)を3ビットのウィン
ドウ幅において行った結果が同図(4)に示されている。
路41では、1ビット目のパラレル信号(同図(2)の1ビット
目の伝送データ)と1ビット目のラッチコード信号(同図
(3)参照)との一致検出(フラグ検出)を3ビットのウィン
ドウ幅において行った結果が同図(4)に示されている。
【００５７】同様に、同図(5)は2ビット目のパラレル信
号（同図（2）参照）について3ビットのウィンドウ幅に
おいて図示しないE-OR回路によってラッチコード信号
（同図（3）参照）との一致フラグ検出を行った状態が
示されている。その結果、同図(4)及び(5)に示す如く、
2本の信号線全体で6箇所のコード照合が行われることと
なり、パラレル信号とラッチコード信号とが一致した場
合には、一致フラグが立つことになる。このようにし
て、各信号線毎にウィンドウ内のどのビットでパラレル
信号とラッチコード信号とが一致しているか否かを認識
することができる。
号（同図（2）参照）について3ビットのウィンドウ幅に
おいて図示しないE-OR回路によってラッチコード信号
（同図（3）参照）との一致フラグ検出を行った状態が
示されている。その結果、同図(4)及び(5)に示す如く、
2本の信号線全体で6箇所のコード照合が行われることと
なり、パラレル信号とラッチコード信号とが一致した場
合には、一致フラグが立つことになる。このようにし
て、各信号線毎にウィンドウ内のどのビットでパラレル
信号とラッチコード信号とが一致しているか否かを認識
することができる。
【００５８】なお、現在の状態では、マスク回路56から
のマスク信号はAND回路42，44，46に対してそれぞれイ
ネーブル信号になっており、3ビットのウィンドウ信号
はそのままAND回路43，45，47に送られるようになって
いる。このようにして、AND回路43，45，47からの出力
信号はそれぞれフラグ検出回路511，512，513に送ら
れ、ここで3段保護がとられる。これは、ライン同期確
立検出回路52においても同様である。
のマスク信号はAND回路42，44，46に対してそれぞれイ
ネーブル信号になっており、3ビットのウィンドウ信号
はそのままAND回路43，45，47に送られるようになって
いる。このようにして、AND回路43，45，47からの出力
信号はそれぞれフラグ検出回路511，512，513に送ら
れ、ここで3段保護がとられる。これは、ライン同期確
立検出回路52においても同様である。
【００５９】すなわち、フラグ検出回路511の場合に
は、レジスタ101，102及びAND回路103並びにレジスタ10
7を経由することにより、ラッチ同期信号（同図（6）参
照）のタイミングで同図(7)に示すようにパラレル信号
の1ビット目について各ウィンドウビットの保護段がと
られた状態が示されている。図示の例では、パラレル信
号の1ビット目に関してのみ3段の保護がとられた状態
が右端に示されている。
は、レジスタ101，102及びAND回路103並びにレジスタ10
7を経由することにより、ラッチ同期信号（同図（6）参
照）のタイミングで同図(7)に示すようにパラレル信号
の1ビット目について各ウィンドウビットの保護段がと
られた状態が示されている。図示の例では、パラレル信
号の1ビット目に関してのみ3段の保護がとられた状態
が右端に示されている。
【００６０】また、同図(8)に示すようにパラレル信号
の2ビット目については、ウィンドウの1ビット目と3ビ
ット目において3段の保護が確立した状態が示されて
いる。このような同期確立方向の3段保護はレジスタ10
1，102とAND回路103とレジスタ107とで行われる。
の2ビット目については、ウィンドウの1ビット目と3ビ
ット目において3段の保護が確立した状態が示されて
いる。このような同期確立方向の3段保護はレジスタ10
1，102とAND回路103とレジスタ107とで行われる。
【００６１】ここで、ウィンドウ外を認識するパルス
(図示の例ではウィンドウの次のビット位置)を用いて、
3段保護が成立している状態の個数、即ち複数箇所で同
期が確立していないか否かをチェックする。これは、例
えば、同図（8）における状態に示す如く、パラレル
信号がウィンドウ内3ビット中“101”というパターンで
あり、且つこれと比較照合されるラッチコード信号が
“1”であった場合、ラッチコード信号と一致する箇所
が２箇所存在し、その結果、ウィンドウ中の複数ビット
で同時に3段保護が成立してしまうことがあるためであ
る。
(図示の例ではウィンドウの次のビット位置)を用いて、
3段保護が成立している状態の個数、即ち複数箇所で同
期が確立していないか否かをチェックする。これは、例
えば、同図（8）における状態に示す如く、パラレル
信号がウィンドウ内3ビット中“101”というパターンで
あり、且つこれと比較照合されるラッチコード信号が
“1”であった場合、ラッチコード信号と一致する箇所
が２箇所存在し、その結果、ウィンドウ中の複数ビット
で同時に3段保護が成立してしまうことがあるためであ
る。
【００６２】従って、加算器514及びレジスタ515によ
り、同図（8)に示したような複数箇所で保護が確立した
状態を検出し、未だ特定の“ずれ”が確立していない
(複数ビットで同期が検出されているので、ずれ量が特
定できない。)ということで、3段保護成立の状態を1本
の信号線につき1個に絞り込むまで保護を取り続ける。
この場合、加算器514は“1”が単数の場合、“=1”の出
力をレジスタ515のJ端子に与え、ゼロ又は複数の場合は
“=0”の出力をレジスタ515のK端子に与える。
り、同図（8)に示したような複数箇所で保護が確立した
状態を検出し、未だ特定の“ずれ”が確立していない
(複数ビットで同期が検出されているので、ずれ量が特
定できない。)ということで、3段保護成立の状態を1本
の信号線につき1個に絞り込むまで保護を取り続ける。
この場合、加算器514は“1”が単数の場合、“=1”の出
力をレジスタ515のJ端子に与え、ゼロ又は複数の場合は
“=0”の出力をレジスタ515のK端子に与える。
【００６３】その結果、同図(9)に示す場合は、同図
（7）の状態において3段保護が1つだけしか成立して
いないので同期確立となり、同期確立信号がライン同期
確立検出回路51からAND回路53に送られる。同図(10)に
示す場合には、同図（8）のパラレル信号の2ビット目に
関してウィンドウ3ビット目が保護段“0”になった状態
で3段保護が1つだけ成立したことを示しているので、
状態として示すように同期確立信号がライン同期確立
検出回路52からAND回路53に送られ、ライン同期確立検
出回路51のレジスタ515からの同期確立信号とともに論
理積がとられる。
（7）の状態において3段保護が1つだけしか成立して
いないので同期確立となり、同期確立信号がライン同期
確立検出回路51からAND回路53に送られる。同図(10)に
示す場合には、同図（8）のパラレル信号の2ビット目に
関してウィンドウ3ビット目が保護段“0”になった状態
で3段保護が1つだけ成立したことを示しているので、
状態として示すように同期確立信号がライン同期確立
検出回路52からAND回路53に送られ、ライン同期確立検
出回路51のレジスタ515からの同期確立信号とともに論
理積がとられる。
【００６４】この結果、同図(11)に示すように、パラレ
ル信号の1ビット目及び2ビット目が共に同期確立状態で
ある場合にのみパラレル信号の同期が確立したものと
してレジスタ55から同期状態信号が出力されることとな
る。すなわち、1信号線につき一箇所だけ3段保護が成立
した場合、その信号線に関しては同期確立となり、すべ
ての信号線で同期が成立した場合、はじめてパラレル信
号としての同期が確立することになる。
ル信号の1ビット目及び2ビット目が共に同期確立状態で
ある場合にのみパラレル信号の同期が確立したものと
してレジスタ55から同期状態信号が出力されることとな
る。すなわち、1信号線につき一箇所だけ3段保護が成立
した場合、その信号線に関しては同期確立となり、すべ
ての信号線で同期が成立した場合、はじめてパラレル信
号としての同期が確立することになる。
【００６５】このように伝送データとして同期が確立し
た場合、各信号線毎にビット遅延量がどれだけあるかを
認識するため、ビットずれ量を抽出する。このため、立
上り検出部7はレジスタ55の出力信号とAND回路53の出力
信号とにより同期確立時の立上り検出を行い、このタイ
ミングで、フラグ検出回路511〜513の各出力信号並びに
ライン同期確立検出回路52における図示しないフラグ検
出回路の出力信号を、それぞれ、ずれ検出部8を構成す
る6個のレジスタのD端子に入力する。
た場合、各信号線毎にビット遅延量がどれだけあるかを
認識するため、ビットずれ量を抽出する。このため、立
上り検出部7はレジスタ55の出力信号とAND回路53の出力
信号とにより同期確立時の立上り検出を行い、このタイ
ミングで、フラグ検出回路511〜513の各出力信号並びに
ライン同期確立検出回路52における図示しないフラグ検
出回路の出力信号を、それぞれ、ずれ検出部8を構成す
る6個のレジスタのD端子に入力する。
【００６６】この場合、立上り検出部7からの立上り検
出信号がウィンドウ内のどの位置で同期が確立したかを
示しているので、ずれ検出部8を構成する6個のレジスタ
から出力される信号は、ウィンドウ内のどのビットで同
期がとれたか、すなわち“ビットずれ量”を示している
ことになり、このビットずれ量が可変遅延部34に出力さ
れることになる。
出信号がウィンドウ内のどの位置で同期が確立したかを
示しているので、ずれ検出部8を構成する6個のレジスタ
から出力される信号は、ウィンドウ内のどのビットで同
期がとれたか、すなわち“ビットずれ量”を示している
ことになり、このビットずれ量が可変遅延部34に出力さ
れることになる。
【００６７】このようにしてビットずれ量が求められる
ことになるが、パラレル信号として同期が確立している
間は、コード照合部4においてウィンドウ幅中の同期確
立時のビットでのみパラレル信号とラッチコード信号と
の一致/不一致の監視をすればよいので、マスク回路56
において、ずれ検出部8の各出力信号とレジスタ55から
の同期状態信号をインバータで反転させた信号とをOR回
路で論理和をとることにより、OR回路からコード照合マ
スク信号が、AND回路42，44，46及び図示しないAND回路
（合計6個のAND回路）に与えられ、このマスク信号とウ
ィンドウとの論理積を取り、以て同期が確立していない
ビットではコード照合を行わないようにしている。
ことになるが、パラレル信号として同期が確立している
間は、コード照合部4においてウィンドウ幅中の同期確
立時のビットでのみパラレル信号とラッチコード信号と
の一致/不一致の監視をすればよいので、マスク回路56
において、ずれ検出部8の各出力信号とレジスタ55から
の同期状態信号をインバータで反転させた信号とをOR回
路で論理和をとることにより、OR回路からコード照合マ
スク信号が、AND回路42，44，46及び図示しないAND回路
（合計6個のAND回路）に与えられ、このマスク信号とウ
ィンドウとの論理積を取り、以て同期が確立していない
ビットではコード照合を行わないようにしている。
【００６８】また、レジスタ55からの同期状態信号と各
信号線毎に3個ずつある信号線毎のフラグ検出用レジス
タ（フラグ検出回路511の場合にはレジスタ107）により
強制ロード信号を生成する。すなわち、パラレル信号と
して同期が確立している場合、各信号線毎の同期を認識
するレジスタは、各信号線でどれか1個だけが同期状態
を示している筈であるので、レジスタ107の例で言え
ば、その反転信号とレジスタ55からの同期状態信号とを
AND回路108を経由してレジスタ101及び102のクリア端子
Lに与えることにより、2つのレジスタ101及び102をクリ
アすることができる。
信号線毎に3個ずつある信号線毎のフラグ検出用レジス
タ（フラグ検出回路511の場合にはレジスタ107）により
強制ロード信号を生成する。すなわち、パラレル信号と
して同期が確立している場合、各信号線毎の同期を認識
するレジスタは、各信号線でどれか1個だけが同期状態
を示している筈であるので、レジスタ107の例で言え
ば、その反転信号とレジスタ55からの同期状態信号とを
AND回路108を経由してレジスタ101及び102のクリア端子
Lに与えることにより、2つのレジスタ101及び102をクリ
アすることができる。
【００６９】これは、パラレル信号としての同期が外
れ、再度ウィンドウ内の全てのビットを監視し始めた
時、前状態(前にパラレル信号としての同期が確立した
時の状態)を3段保護検出時に認識させないため、すなわ
ち同期誤り防止を図るためである。
れ、再度ウィンドウ内の全てのビットを監視し始めた
時、前状態(前にパラレル信号としての同期が確立した
時の状態)を3段保護検出時に認識させないため、すなわ
ち同期誤り防止を図るためである。
【００７０】上記の保護は同期確立方向における3段保
護を取り扱っているが、同期が外れる方向に対しては、
フラグ検出検出回路511の例では、レジスタ101，102と
インバータ104，105とAND回路106とで実行される。すな
わち、パラレル信号中の1信号線でもフラグが3ビット分
連続して立たなかった場合、信号線毎に同期を認識する
3個のレジスタ(レジスタ107他)中、唯一同期状態となっ
ていたレジスタが同期外れ状態となってしまうため、加
算器514の加算結果が“=1”から“=0”に変化してしま
う。
護を取り扱っているが、同期が外れる方向に対しては、
フラグ検出検出回路511の例では、レジスタ101，102と
インバータ104，105とAND回路106とで実行される。すな
わち、パラレル信号中の1信号線でもフラグが3ビット分
連続して立たなかった場合、信号線毎に同期を認識する
3個のレジスタ(レジスタ107他)中、唯一同期状態となっ
ていたレジスタが同期外れ状態となってしまうため、加
算器514の加算結果が“=1”から“=0”に変化してしま
う。
【００７１】これにより、レジスタ515は出力が反転す
ることとなり、AND回路53の出力も“0”となるので、レ
ジスタ55からの同期状態信号は同期外れ状態を示すこと
となる。このように同期外れ状態となると、マスク回路
56は内部のインバータを介して反転された“1”の信号
がOR回路に与えられるため、ずれ検出部8からのずれ量
の如何に問わず、信号線毎にウィンドウ内の全てのビッ
トがコード照合の監視対象となり上記のように全6箇所
でそれぞれコード照合が行われることになる。
ることとなり、AND回路53の出力も“0”となるので、レ
ジスタ55からの同期状態信号は同期外れ状態を示すこと
となる。このように同期外れ状態となると、マスク回路
56は内部のインバータを介して反転された“1”の信号
がOR回路に与えられるため、ずれ検出部8からのずれ量
の如何に問わず、信号線毎にウィンドウ内の全てのビッ
トがコード照合の監視対象となり上記のように全6箇所
でそれぞれコード照合が行われることになる。
【００７２】また、レジスタ55からの同期状態信号を用
いて装置障害検出部6は装置障害の有無を監視してい
る。例えば、パラレル信号としての同期が2msの間経過
しても確立しない場合は、パラレル信号に異常があるも
のと判定し、アラームを発生する。
いて装置障害検出部6は装置障害の有無を監視してい
る。例えば、パラレル信号としての同期が2msの間経過
しても確立しない場合は、パラレル信号に異常があるも
のと判定し、アラームを発生する。
【００７３】この警報信号を受けた場合、例えばCPU(図
示せず)ではどの信号線で同期が確立していないのか調
べるため、各信号線毎の同期を認識するレジスタ107な
どの状態を抽出することになる。この警報信号はパラレ
ル信号の同期が確立した時、解除されることになる。 （付記１）送信部でシリアル信号をパラレル信号に変換
してから受信部に伝送するパラレル信号伝送装置におい
て、該送信部が、該パラレル信号とは別に該パラレル信
号を周期的にラッチするラッチ部と、該ラッチ部でラッ
チした信号から、同期信号を含むシリアルラッチコード
信号を生成するラッチコード信号生成部と、該パラレル
信号を所定時間遅延させて該シリアルラッチコード信号
に対する該パラレル信号の位相調整を行うための固定遅
延部とを備え、該受信部が、該パラレル信号及びシリア
ルラッチコード信号のクロック再生部と、該クロック再
生部によって再生されたクロックに基づいて該パラレル
信号及びシリアルラッチコード信号のビット乗換を行う
ビット乗換部と、該シリアルラッチコード信号に基づい
て該ビット乗換部から出力されたパラレル信号のビット
ずれ量を検出するビットずれ検出部と、該ビットずれ量
に従って該ビット乗換部から出力されたパラレル信号の
スキュー調整を行う可変遅延部とを備えたことを特徴と
するパラレル信号伝送装置。 （付記２）付記1において、該送信部が、さらに、該パ
ラレル信号にスクランブル処理を施してから該ラッチ部
及び該固定遅延部に与えるスクランブル処理部を備え、
該受信部が、さらに、該可変遅延部から出力されたパラ
レル信号に対してデスクランブル処理を施すデスクラン
ブル処理部を備えたことを特徴とするパラレル信号伝送
装置。 （付記３）付記２において、該ラッチ部が、該パラレル
信号をラッチしたタイミングで該スクランブル処理部を
リセットし、該ビットずれ検出部が、該可変遅延部に対
してスキュー調整したタイミングで該デスクランブル処
理部をリセットすることを特徴としたパラレル信号伝送
装置。 （付記４）付記1から３のいずれかにおいて、該パラレ
ル信号のパラレル数が素数であることを特徴としたパラ
レル信号伝送装置。 （付記５）付記1から４のいずれかにおいて、該パラレ
ル信号のパラレル数と該ラッチ部がラッチするサンプリ
ング間隔のビット数とが互いに素の関係にあることを特
徴としたパラレル信号伝送装置。 （付記６）付記1から５のいずれかにおいて、該ビット
ずれ検出部が、該シリアルラッチコード信号をパラレル
化した状態で該ビット乗換部から出力されたパラレル信
号とコード照合することにより該パラレル信号の該同期
信号に対する該ビットずれ量を検出する手段を有するこ
とを特徴としたパラレル信号伝送装置。 （付記７）付記６において、該ビットずれ検出部が、該
コード照合を、該同期信号を基準とした所定ビット数の
ウィンドウを用いて行う手段を有し、該固定遅延部によ
る該所定遅延時間が該ウィンドウに対する位相調整時間
であることを特徴としたパラレル信号伝送装置。 （付記８）付記１から７のいずれかにおいて、該ビット
ずれ検出部が、各パラレル信号に対する該ビットずれ量
の検出を、所定段数の前方及び後方保護手段により行う
ことを特徴としたパラレル信号伝送装置。 （付記９）付記８において、該ビットずれ検出部は、該
保護手段の内のいずれか1つで成立したときのみ該ビッ
トずれ量が検出された同期確立状態であると判定する手
段を有することを特徴としたパラレル信号伝送装置。 （付記１０）付記９において、該ビットずれ検出部は、
該同期確立状態の時、該同期信号のタイミング以外のコ
ード照合を禁止する手段を有することを特徴としたパラ
レル信号伝送装置。 （付記１１）付記９又は１０において、該ビットずれ検
出部は、該同期確立状態でないとき、対応するパラレル
信号の該保護手段をクリアする手段を有することを特徴
としたパラレル信号伝送装置。 （付記１２）付記１から１１のいずれかにおいて、該ビ
ットずれ検出部は、該同期確立状態が所定時間得られな
いとき、警報を発する手段を有することを特徴としたパ
ラレル信号伝送装置。
示せず)ではどの信号線で同期が確立していないのか調
べるため、各信号線毎の同期を認識するレジスタ107な
どの状態を抽出することになる。この警報信号はパラレ
ル信号の同期が確立した時、解除されることになる。 （付記１）送信部でシリアル信号をパラレル信号に変換
してから受信部に伝送するパラレル信号伝送装置におい
て、該送信部が、該パラレル信号とは別に該パラレル信
号を周期的にラッチするラッチ部と、該ラッチ部でラッ
チした信号から、同期信号を含むシリアルラッチコード
信号を生成するラッチコード信号生成部と、該パラレル
信号を所定時間遅延させて該シリアルラッチコード信号
に対する該パラレル信号の位相調整を行うための固定遅
延部とを備え、該受信部が、該パラレル信号及びシリア
ルラッチコード信号のクロック再生部と、該クロック再
生部によって再生されたクロックに基づいて該パラレル
信号及びシリアルラッチコード信号のビット乗換を行う
ビット乗換部と、該シリアルラッチコード信号に基づい
て該ビット乗換部から出力されたパラレル信号のビット
ずれ量を検出するビットずれ検出部と、該ビットずれ量
に従って該ビット乗換部から出力されたパラレル信号の
スキュー調整を行う可変遅延部とを備えたことを特徴と
するパラレル信号伝送装置。 （付記２）付記1において、該送信部が、さらに、該パ
ラレル信号にスクランブル処理を施してから該ラッチ部
及び該固定遅延部に与えるスクランブル処理部を備え、
該受信部が、さらに、該可変遅延部から出力されたパラ
レル信号に対してデスクランブル処理を施すデスクラン
ブル処理部を備えたことを特徴とするパラレル信号伝送
装置。 （付記３）付記２において、該ラッチ部が、該パラレル
信号をラッチしたタイミングで該スクランブル処理部を
リセットし、該ビットずれ検出部が、該可変遅延部に対
してスキュー調整したタイミングで該デスクランブル処
理部をリセットすることを特徴としたパラレル信号伝送
装置。 （付記４）付記1から３のいずれかにおいて、該パラレ
ル信号のパラレル数が素数であることを特徴としたパラ
レル信号伝送装置。 （付記５）付記1から４のいずれかにおいて、該パラレ
ル信号のパラレル数と該ラッチ部がラッチするサンプリ
ング間隔のビット数とが互いに素の関係にあることを特
徴としたパラレル信号伝送装置。 （付記６）付記1から５のいずれかにおいて、該ビット
ずれ検出部が、該シリアルラッチコード信号をパラレル
化した状態で該ビット乗換部から出力されたパラレル信
号とコード照合することにより該パラレル信号の該同期
信号に対する該ビットずれ量を検出する手段を有するこ
とを特徴としたパラレル信号伝送装置。 （付記７）付記６において、該ビットずれ検出部が、該
コード照合を、該同期信号を基準とした所定ビット数の
ウィンドウを用いて行う手段を有し、該固定遅延部によ
る該所定遅延時間が該ウィンドウに対する位相調整時間
であることを特徴としたパラレル信号伝送装置。 （付記８）付記１から７のいずれかにおいて、該ビット
ずれ検出部が、各パラレル信号に対する該ビットずれ量
の検出を、所定段数の前方及び後方保護手段により行う
ことを特徴としたパラレル信号伝送装置。 （付記９）付記８において、該ビットずれ検出部は、該
保護手段の内のいずれか1つで成立したときのみ該ビッ
トずれ量が検出された同期確立状態であると判定する手
段を有することを特徴としたパラレル信号伝送装置。 （付記１０）付記９において、該ビットずれ検出部は、
該同期確立状態の時、該同期信号のタイミング以外のコ
ード照合を禁止する手段を有することを特徴としたパラ
レル信号伝送装置。 （付記１１）付記９又は１０において、該ビットずれ検
出部は、該同期確立状態でないとき、対応するパラレル
信号の該保護手段をクリアする手段を有することを特徴
としたパラレル信号伝送装置。 （付記１２）付記１から１１のいずれかにおいて、該ビ
ットずれ検出部は、該同期確立状態が所定時間得られな
いとき、警報を発する手段を有することを特徴としたパ
ラレル信号伝送装置。
【００７４】
【発明の効果】以上説明したように本発明に係るパラレ
ル信号伝送装置によれば、送信部で、パラレル信号とは
別に該パラレル信号を周期的にラッチした信号からシリ
アルラッチコード信号を生成し、該パラレル信号を所定
時間遅延させて該シリアルラッチコード信号に対する該
パラレル信号の位相調整を行って受信部に送ると共に、
受信部が再生クロックに基づいて該送信部からのパラレ
ル信号のビット乗換を行い、該シリアルラッチコード信
号に基づいてビット乗換が行われたパラレル信号のビッ
トずれ量を検出し、このビットずれ量に従ってビット乗
換したパラレル信号のスキュー調整を行うように構成し
たので、超高速/大容量の信号伝送においても伝送路で
発生するスキューに対し柔軟にスキュー調整を行うこと
が可能となる。
ル信号伝送装置によれば、送信部で、パラレル信号とは
別に該パラレル信号を周期的にラッチした信号からシリ
アルラッチコード信号を生成し、該パラレル信号を所定
時間遅延させて該シリアルラッチコード信号に対する該
パラレル信号の位相調整を行って受信部に送ると共に、
受信部が再生クロックに基づいて該送信部からのパラレ
ル信号のビット乗換を行い、該シリアルラッチコード信
号に基づいてビット乗換が行われたパラレル信号のビッ
トずれ量を検出し、このビットずれ量に従ってビット乗
換したパラレル信号のスキュー調整を行うように構成し
たので、超高速/大容量の信号伝送においても伝送路で
発生するスキューに対し柔軟にスキュー調整を行うこと
が可能となる。
【００７５】また、送信部でスクランブル処理を施した
データに対して受信部でデスクランブル処理を施すこと
により、クロック再生機能が安定化し、且つ性能が向上
することになる。さらにはスクランブル処理を施した
後、スクランブル処理動作をリセットし、受信部におい
てもビットずれ量の検出タイミングでデスクランブル処
理を行った後にリセットを掛けるように構成すれば、伝
送路中でデータが誤っても波及することが抑制されると
いう効果が得られる。
データに対して受信部でデスクランブル処理を施すこと
により、クロック再生機能が安定化し、且つ性能が向上
することになる。さらにはスクランブル処理を施した
後、スクランブル処理動作をリセットし、受信部におい
てもビットずれ量の検出タイミングでデスクランブル処
理を行った後にリセットを掛けるように構成すれば、伝
送路中でデータが誤っても波及することが抑制されると
いう効果が得られる。
【００７６】さらに本発明では、パラレル数を素数で構
成し、或いはパラレル数とラッチサンプリング間隔のビ
ット数とを素の関係に設定することにより、周期的な固
定パターンデータを回避することができ、以ってクロッ
ク再生機能の動作の安定化及び性能の向上に寄与するこ
とが可能となる。
成し、或いはパラレル数とラッチサンプリング間隔のビ
ット数とを素の関係に設定することにより、周期的な固
定パターンデータを回避することができ、以ってクロッ
ク再生機能の動作の安定化及び性能の向上に寄与するこ
とが可能となる。
【図１】本発明(1)に係るパラレル信号伝送装置の原理
構成を示したブロック図である。
構成を示したブロック図である。
【図２】図１における送信部の直並列変換動作を示した
タイムチャート図である。
タイムチャート図である。
【図３】図１に示した送信部のラッチコード生成動作を
示したタイムチャート図である。
示したタイムチャート図である。
【図４】図１に示した受信部におけるビット変換動作の
タイムチャート図である。
タイムチャート図である。
【図５】図１に示した受信部におけるスキュー調整動作
を示したタイムチャート図である。
を示したタイムチャート図である。
【図６】本発明(2)に係るパラレル信号伝送装置の原理
構成を示したブロック図である。
構成を示したブロック図である。
【図７】図６に示した本発明(2)の動作例を示したタイ
ムチャート図である。
ムチャート図である。
【図８】本発明(3)に係るパラレル信号伝送装置の原理
構成を示したブロック図である。
構成を示したブロック図である。
【図９】図8に示した本発明(3)の動作例を示したタイム
チャート図である。
チャート図である。
【図１０】本発明(4)に係るパラレル信号伝送装置の動
作例を示したタイムチャート図である。
作例を示したタイムチャート図である。
【図１１】本発明(5)に係るパラレル信号伝送装置の動
作例を示したタイムチャート図である。
作例を示したタイムチャート図である。
【図１２】本発明(1)の実施例を示したブロック図であ
る。
る。
【図１３】図12に示した送信部における直並列変換動作
を示したタイムチャート図である。
を示したタイムチャート図である。
【図１４】図12に示した送信部におけるラッチコード生
成動作を示したタイムチャート図である。
成動作を示したタイムチャート図である。
【図１５】図12に示した受信部におけるビット変換動作
を示したタイムチャート図である。
を示したタイムチャート図である。
【図１６】図12に示した受信部におけるスキュー調整動
作を示したタイムチャート図である。
作を示したタイムチャート図である。
【図１７】本発明で用いられるビットずれ検出部の実施
例を示したブロック図である。
例を示したブロック図である。
【図１８】図17に示したビットずれ検出部の動作タイム
チャート図である。
チャート図である。
1 送信部
2 伝送路
3 受信部
4 コード照合部
5 パターン照合部
6 装置障害検出部
7 立上り検出部
8 ずれ検出部
11 直並列変換部
12 ラッチ部
13 ラッチコード生成部
14 固定遅延部
15 スクランブル処理部
31 クロック再生部（DCR1〜DCRN，DCTLT）
32 ビット乗換部
33 ビットずれ検出部
34 可変遅延部
35 デスクランブル処理部（DSR1〜DSRN）
41 E-OR(排他的論理和)回路
42〜47，103，106，108，53 AND回路
51，52 ライン同期確立検出回路
54，104，105 インバータ
56 マスク回路
101，102，107，515 レジスタ
511，512，513 フラグ検出回路
514 加算器
図中、同一符号は同一又は相当部分を示す。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 下野 裕行
神奈川県横浜市港北区新横浜２丁目３番９
号 富士通ディジタル・テクノロジ株式会
社内
(72)発明者 鈴木 輝彦
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 三宅 周治
神奈川県横浜市港北区新横浜２丁目３番９
号 富士通ディジタル・テクノロジ株式会
社内
Ｆターム(参考） 5K014 AA01 DA00 EA01 EA07 FA08
5K047 AA08 GG11 GG33 GG36 GG45
GG54 HH03 HH14 LL05 MM28
MM36
Claims (5)
- 【請求項１】送信部でシリアル信号をパラレル信号に変
換してから受信部に伝送するパラレル信号伝送装置にお
いて、 該送信部が、該パラレル信号とは別に該パラレル信号を
周期的にラッチするラッチ部と、該ラッチ部でラッチし
た信号から、同期信号を含むシリアルラッチコード信号
を生成するラッチコード信号生成部と、該パラレル信号
を所定時間遅延させて該シリアルラッチコード信号に対
する該パラレル信号の位相調整を行うための固定遅延部
とを備え、 該受信部が、該パラレル信号及びシリアルラッチコード
信号のクロック再生部と、該クロック再生部によって再
生されたクロックに基づいて該パラレル信号及びシリア
ルラッチコード信号のビット乗換を行うビット乗換部
と、該シリアルラッチコード信号に基づいて該ビット乗
換部から出力されたパラレル信号のビットずれ量を検出
するビットずれ検出部と、該ビットずれ量に従って該ビ
ット乗換部から出力されたパラレル信号のスキュー調整
を行う可変遅延部とを備えたことを特徴とするパラレル
信号伝送装置。 - 【請求項２】請求項1において、 該送信部が、さらに、該パラレル信号にスクランブル処
理を施してから該ラッチ部及び該固定遅延部に与えるス
クランブル処理部を備え、該受信部が、さらに、該可変
遅延部から出力されたパラレル信号に対してデスクラン
ブル処理を施すデスクランブル処理部を備えたことを特
徴とするパラレル信号伝送装置。 - 【請求項３】請求項２において、 該ラッチ部が、該パラレル信号をラッチしたタイミング
で該スクランブル処理部をリセットし、該ビットずれ検
出部が、該可変遅延部に対してスキュー調整したタイミ
ングで該デスクランブル処理部をリセットすることを特
徴としたパラレル信号伝送装置。 - 【請求項４】請求項1から３のいずれかにおいて、 該パラレル信号のパラレル数が素数であることを特徴と
したパラレル信号伝送装置。 - 【請求項５】請求項1から４のいずれかにおいて、 該パラレル信号のパラレル数と該ラッチ部がラッチする
サンプリング間隔のビット数とが互いに素の関係にある
ことを特徴としたパラレル信号伝送装置。
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