JP6593434B2 - 受信回路、電子装置、送受信システムおよび受信回路の制御方法 - Google Patents

Description

本技術は、受信回路、電子装置、送受信システムおよび受信回路の制御方法に関する。詳しくは、自己同期型伝送方式により信号を受信する受信回路、電子装置、送受信システムおよび受信回路の制御方法に関する。

従来より、複数の配線を介して信号を伝送する際には、データ信号とクロック信号とを別々に伝送する外部同期型伝送方式や、それらの信号を分離せずに伝送する自己同期型伝送方式などが用いられる。特に、信号線のそれぞれの配線遅延の差が大きくなってしまう場合には、自己同期型伝送方式により信号が伝送されることが多い。この自己同期型伝送方式における受信回路は、受信信号の状態の遷移を検出して、その遷移したタイミングで反転する内部クロック信号を生成し、また、状態が遷移するたびに、その遷移パターンからデータ信号を生成する。ここで、遷移パターンは、状態が遷移する際において遷移前の状態と遷移後の状態とを順に並べた順列を複数の集合に分類した場合の、それぞれの集合を示す。例えば、６つの状態から、遷移元の状態と遷移先の状態とを選んで順に並べた順列は６×５（＝_６Ｐ_２）個あるが、これらを５つの集合に分類した場合、遷移パターンは５パターンである。そして、受信回路の後段の回路は、内部クロック信号に同期してデータ信号を取り込む。

ここで、自己同期型伝送方式においては、データ信号の値が変化するタイミングで、内部クロック信号が反転する。このため、後段の回路が、データ信号の値が変化している不安定なタイミングでそのデータ信号をサンプリングすると、データ信号の取込みに失敗するおそれがある。そこで、内部クロック信号を遅延素子により遅延させた遅延クロック信号を生成して、データ信号とともに後段の回路に供給する受信回路が提案されている（例えば、特許文献１参照。）。

米国特許第８，０６４，５３５号明細書

上述の従来技術では、遅延素子により内部クロック信号を遅延させているが、遅延素子の遅延時間にばらつきが生じると、遅延クロック信号が反転するタイミングにばらつきが生じて後段の回路がデータの取込みに失敗する問題がある。

本技術はこのような状況に鑑みて生み出されたものであり、自己同期型伝送方式において、受信したデータを正確に取り込むことを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部とを具備する受信回路、および、その制御方法である。これにより、第１のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第１のデータ信号が第２のタイミング信号に同期して出力されるという作用をもたらす。

また、この第１の側面において、上記第１のタイミング信号が上記特定の値となる直前の第１の状態と上記第２のタイミング信号が上記特定の値となる直前の第２の状態とに上記受信信号の状態のそれぞれを分離する分離部をさらに具備し、上記第１のデータ信号生成部は、上記第１の状態から上記第２の状態への遷移パターンを示すデータを上記第１のデータ信号として生成し、上記第２のデータ信号生成部は、上記第２の状態から上記第１の状態への遷移パターンを示すデータを上記第１のデータ信号として生成してもよい。これにより、遷移パターンを示す第１および第２のデータ信号が生成されるという作用をもたらす。

また、この第１の側面において、上記タイミング信号生成部は、上記受信信号が遷移するたびに１ビットの計数値を計数して当該計数値の信号を上記第１のタイミング信号として出力する２進カウンタ回路と、上記第１のタイミング信号を反転した信号を上記第２のタイミング信号として生成する第２のタイミング信号生成回路とを備えてもよい。これにより、１ビットの計数値を計数した計数値の信号が第１のタイミング信号として生成されるという作用をもたらす。

また、この第１の側面において、上記２進カウンタ回路は、互いに異なる上記状態に対応付けられた複数のラッチ回路と、マルチプレクサとを備え、上記複数のラッチ回路のそれぞれは、対応する上記状態に上記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、上記マルチプレクサは、上記保持された反転信号を反転して新たな帰還信号として上記複数のラッチ回路に帰還させるとともに上記新たな帰還信号を上記第１のタイミング信号として出力してもよい。これにより、複数のラッチ回路とマルチプレクサにより第１のタイミング信号が生成されるという作用をもたらす。

また、この第１の側面において、上記複数のタイミング信号のうち上記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第３のデータ信号を生成して上記第１のタイミング信号に同期して出力する第３のデータ信号生成部をさらに具備し、上記第２のデータ信号生成部は、上記第３のタイミング信号に同期して上記第２のデータ信号を出力してもよい。これにより、第２のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第２のデータ信号が第３のタイミング信号に同期して出力され、第３のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第３のデータ信号が第１のタイミング信号に同期して出力されるという作用をもたらす。

また、この第１の側面において、上記タイミング信号生成部は、上記状態が遷移するたびに３ビットの計数値を計数して上記計数値を上記第１、第２および第３のタイミング信号のそれぞれに分離して出力する６進カウンタ回路を備えてもよい。これにより、３ビットの計数値が、第１、第２および第３のタイミング信号に分離されるという作用をもたらす。

また、この第１の側面において、上記複数のタイミング信号のうち上記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第３のデータ信号を生成して、上記複数のタイミング信号のうち上記第１、第２および第３のタイミング信号と異なる第４のタイミング信号に同期して出力する第３のデータ信号生成部と、上記第４のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第４のデータ信号を生成して上記第１のタイミング信号に同期して出力する第４のデータ信号生成部とをさらに具備し、上記第２のデータ信号生成部は、上記第３のタイミング信号に同期して上記第２のデータ信号を出力してもよい。これにより、第２のデータ信号が第３のタイミング信号に同期して出力され、第３のデータ信号が第４のタイミング信号に同期して出力され、第４のデータ信号が第１のタイミング信号に同期して出力されるという作用をもたらす。

また、この第１の側面において、上記タイミング信号生成部は、上記受信信号が遷移するたびに２ビットの計数値を計数する４進カウンタ回路と、上記計数値を解析して当該解析結果に基づいて上記第１、第２、第３および第４のタイミング信号を生成するカウンタ値デコーダとを備えてもよい。これにより、２ビットの計数値から第１、第２、第３および第４のタイミング信号が生成されるという作用をもたらす。

また、本技術の第２の側面は、互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、上記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第１のデータ信号を生成して、上記複数のタイミング信号のうち上記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、上記第２のタイミング信号が上記特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第２のデータ信号を生成して、上記複数のタイミング信号のうち上記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部とを備える処理回路とを具備する電子装置である。これにより、第１のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第１のデータ信号が第２のタイミング信号に同期して出力されるという作用をもたらす。

また、この第２の側面において、上記受信回路は、上記複数のタイミング信号を生成するタイミング信号生成部と、上記第１のタイミング信号が上記特定の値となる直前の第１の状態と上記第２のタイミング信号が上記特定の値となる直前の第２の状態とに上記受信信号の状態のそれぞれを分離する分離部とを備え、上記第１のデータ信号生成部は、上記第１の状態から上記第２の状態への遷移パターンを示すデータを上記第１のデータ信号として生成し、上記第２のデータ信号生成部は、上記第２の状態から上記第１の状態への遷移パターンを示すデータを上記第２のデータ信号として生成してもよい。これにより、遷移パターンを示す第１および第２のデータ信号が生成されるという作用をもたらす。

また、この第２の側面において、上記分離部は、上記受信信号の状態が上記第１の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値を出力信号として出力する第１のラッチ回路と、上記受信信号の状態が上記第２の状態に遷移するたびに直前の上記出力信号を反転し他信号を保持して当該保持値を上記帰還信号として出力する第２のラッチ回路と上記出力信号を反転した信号を上記１の状態を示す第１のステータスデータとして出力する第１の反転部と、上記帰還信号を反転した信号を上記第２の状態を示す第２のステータスデータとして出力する第２の反転部とを備えてもよい。これにより、ラッチ回路および反転部によりステータスデータが生成されるという作用をもたらす。

また、この第２の側面において、上記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備してもよい。これにより、出力信号の遷移パターンが複数の特定パターンに制限されるという作用をもたらす。

また、この第２の側面において、上記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、上記タイミング信号生成部は、上記新たな受信信号から上記第１および第２のタイミング信号を生成してもよい。これにより、受信信号が、状態の個数が異なる新たな受信信号に変換されるという作用をもたらす。

また、この第２の側面において、上記変換部は、上記状態の個数が６個の上記受信信号を状態の個数が３個の上記新たな受信信号に変換してもよい。これにより、状態の個数が６個の受信信号が、状態の個数が３個の上記新たな受信信号に変換されるという作用をもたらす。

また、この第２の側面において、上記変換部は、上記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を上記新たな受信信号として上記タイミング信号生成部に供給してよい。これにより、受信信号の状態が遷移するたびに計数された計数値を示す信号が新たな受信信号として生成されるという作用をもたらす。

また、この第２の側面において、上記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを上記タイミング信号生成部および上記分離部に供給する転送速度変換部をさらに具備してもよい。これにより、受信信号が、転送速度の低い複数の受信信号に変換されるという作用をもたらす。

また、本技術の第３の側面は、送信信号を送信する送信回路と、上記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を上記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、上記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第１のデータ信号を生成して、上記複数のタイミング信号のうち上記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、上記第２のタイミング信号が上記特定の値となるたびに当該特定の値となるタイミングの前後の上記受信信号の状態から第２のデータ信号を生成して、上記複数のタイミング信号のうち上記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部とを具備する送受信システムである。これにより、第１のタイミング信号が特定の値となるタイミングの前後の受信信号の状態から生成された第１のデータ信号が第２のタイミング信号に同期して出力されるという作用をもたらす。

本技術によれば、自己同期型伝送方式において、受信したデータを正確に取り込むことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

第１の実施の形態における電子装置の一構成例を示すブロック図である。 第１の実施の形態における信号線の状態遷移の一例を示す図である。 第１の実施の形態における受信回路の一構成例を示すブロック図である。 第１の実施の形態における３値２値変換部の一構成例を示す回路図である。 第１の実施の形態における３値２値変換部の真理値表の一例である。 第１の実施の形態における高速データデコーダの一構成例を示す回路図である。 第１の実施の形態における高速データデコーダの真理値表の一例である。 第１の実施の形態におけるクロック信号生成部の一構成例を示すブロック図である。 第１の実施の形態におけるラッチ回路の一構成例を示す回路図である。 第１の実施の形態におけるインバータの一構成例を示す回路図である。 第１の実施の形態におけるインバータの真理値表の一例である。 第１の実施の形態におけるラッチ回路の真理値表の一例である。 第１の実施の形態におけるクロック信号生成部の動作を説明するための表である。 第１の実施の形態における分離部の一構成例を示すブロック図である。 第１の実施の形態における分離回路の一構成例を示す回路図である。 第１の実施の形態における状態検出回路の真理値表の一例である。 第１の実施の形態における低速データデコーダの一構成例を示す回路図である。 第１の実施の形態におけるセイムフェーズ生成部の一構成例を示す回路図である。 第１の実施の形態におけるデータフェーズ生成部の一構成例を示す回路図である。 第１の実施の形態における低速データデコーダの真理値表の一例である。 第１の実施の形態における受信回路の動作の一例を示すフローチャートである。 第１の実施の形態における受信回路の動作の一例を示すタイミングチャートである。 比較例における受信回路の動作の一例を示すタイミングチャートである。 第１の実施の形態の第１の変形例におけるクロック信号生成部の一構成例を示す回路図である。 第１の実施の形態の第２の変形例における受信回路の一構成例を示すブロック図である。 第１の実施の形態の第２の変形例における低速データデコーダの一構成例を示すブロック図である。 第１の実施の形態の第２の変形例における１ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。 第１の実施の形態の第２の変形例における２ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。 第１の実施の形態の第２の変形例における３ビット目を出力する遷移パターン分類回路の一構成例を示す回路図である。 第２の実施の形態における受信回路の一構成例を示すブロック図である。 第２の実施の形態におけるクロック信号生成部の一構成例を示す回路図である。 第２の実施の形態における前段カウンタ回路の一構成例を示す回路図である。 第２の実施の形態におけるカウンタ値デコーダの真理値表の一例である。 第３の実施の形態における電子装置の一構成例を示すブロック図である。 第３の実施の形態における受信回路の一構成例を示すブロック図である。 第３の実施の形態における６状態２遷移信号の状態遷移図の一例である。 第３の実施の形態における分離部の一構成例を示す回路図である。 第３の実施の形態におけるラッチ回路の一構成例を示す回路図である。 第３の実施の形態における状態遷移制限回路の一構成例を示す回路図である。 第３の実施の形態におけるブービートラップ回路の真理値表の一例である。 第３の実施の形態における分離部の動作の一例を示す表である。 第４の実施の形態における受信回路の一構成例を示すブロック図である。 第４の実施の形態における３状態２遷移信号の状態遷移図の一例である。 第４の実施の形態における変換部の一構成例を示す回路図である。 第４の実施の形態におけるラッチ回路の一構成例を示す回路図である。 第４の実施の形態における６状態２遷移信号の状態遷移図の一例である。 第４の実施の形態の第１の変形例における受信回路の一構成例を示すブロック図である。 第４の実施の形態の第１の変形例における転送速度変換部の一構成例を示すブロック図である。 第４の実施の形態の第１の変形例における状態検出回路の一構成例を示す回路図である。 第４の実施の形態の第２の変形例における転送速度変換部の一構成例を示す回路図である。 第４の実施の形態の第２の変形例における転送速度変換部の状態遷移図の一例を示す図である。 第５の実施の形態における受信回路の一構成例を示すブロック図である。 第５の実施の形態におけるクロック信号生成部の一構成例を示す回路図である。 第５の実施の形態における状態遷移制限部の一構成例を示すブロック図である。 第５の実施の形態におけるマルチプレクサの一構成例を示す回路図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（受信信号から２系統のデータ信号を生成する例）
２．第２の実施の形態（受信信号から４系統のデータ信号を生成する例）
３．第３の実施の形態（受信信号から２系統のステータスデータを生成する例）
４．第４の実施の形態（受信信号を６状態２遷移信号に変換してから２系統のステータスデータを生成する例）
５．第５の実施の形態（受信信号を３系統のデータ信号を生成する例）

＜１．第１の実施の形態＞
［電子装置の構成例］
図１は、第１の実施の形態における電子装置１００の一構成例を示すブロック図である。この電子装置１００として、撮像機能を有する携帯電話装置や、撮像装置などが想定される。電子装置１００は、ＡＤ（Analog to Digital）変換部１１０、送信回路１２０、処理回路１３０、クロック生成部１４０および受信回路２００を備える。

ＡＤ変換部１１０は、クロック生成部１４０からのクロック信号に同期してアナログの画像信号をデジタルのデータ信号ＤＡＴＡ０に変換するものである。このＡＤ変換部１１０は、データ信号ＤＡＴＡ０を送信回路１２０に供給する。

クロック生成部１４０は、所定の周波数のクロック信号Ｃｋ_Ｄ０を生成するものである。クロック生成部１４０は、生成したクロック信号Ｃｋ_Ｄ０をＡＤ変換部１１０および送信回路１２０に供給する。

送信回路１２０は、クロック信号Ｃｋ_Ｄ０に同期して複数の信号線の状態を、データ信号ＤＡＴＡ０の値に対応する遷移パターンにより遷移させるものである。ここで、遷移パターンは、状態が遷移する際において遷移前の状態と遷移後の状態とを順に並べた順列を複数の集合に分類した場合の、それぞれの集合を示す。送信回路１２０が遷移パターンをデータ信号の値に対応させているため、受信回路２００は、その遷移パターンから、データ信号の値を取得することができる。このように、データ信号の値に応じた遷移パターンで信号線の状態を遷移させることにより、データ信号を伝送する伝送方式は、自己同期型伝送方式と呼ばれる。

自己同期型伝送方式では、複数の信号線が用いられ、これらの信号線により伝送される信号のそれぞれの電位が制御される。例えば、３つの信号線１２７、１２８および１２９を介して受信信号Ａ、ＢおよびＣが伝送され、それぞれの電位は、ミドルレベルより高いハイレベルと、ミドルレベルと、ミドルレベルより低いローレベルとのいずれかに制御される。これらの信号線の状態の個数は、３^３個であるが、これらのうち６つの状態が伝送に用いられる。また、これらの状態のいずれかから、他の状態への遷移パターンのそれぞれに、送信対象のデータ信号ＤＡＴＡ０の値が割り当てられる。６つの状態のいずれかから他の５状態への遷移パターンは、６×５（＝３０）通りであるが、この３０通りを５つの群に分類し、それぞれに１０進数の「０」乃至「４」のいずれかの値が割り当てられる。状態が遷移するたびに、その遷移パターンに対応する「０」乃至「４」のいずれかの値が送信される。このように、ｎ（ｎは整数）個の状態のいずれかから、その状態以外のｋ（ｋはｎより少ない整数）個の状態のいずれかへ遷移する信号は、ｎ状態ｋ遷移信号と呼ばれる。第１の実施の形態では、６個の状態のいずれかから、その状態以外の５個の状態のいずれかに遷移するため、受信信号は、６状態５遷移信号に該当する。

受信回路２００は、複数の信号線の状態から２組のデータ信号およびクロック信号を生成するものである。これらのデータ信号の転送速度は、ＡＤ変換部１１０が生成したデータ信号ＤＡＴＡ０の半分であるものとする。このように１つのデータ信号を、転送速度が遅い２つ以上の系統のデータ信号に分離する回路は、デシリアライザとも呼ばれる。受信回路２００は、生成したデータ信号およびクロック信号を処理回路１３０に供給する。

なお、送信回路１２０および受信回路２００を同一の装置内に設けているが、これらの回路を別々の装置に設けてもよい。この構成では、送信回路１２０および受信回路２００は、外部の機器と信号を伝送するための外部インターフェースとして用いられる。また、ＡＤ変換部１１０は、画像信号をＡＤ変換しているが、音声信号など、画像信号以外のアナログ信号をＡＤ変換してもよい。また、携帯電話装置や撮像装置に受信回路２００を設けているが、録音装置など、これら以外の装置に受信回路２００を設けてもよい。なお、送信回路１２０および受信回路２００を具備するシステムは、特許請求の範囲に記載の送受信システムの一例である。

図２は、第１の実施の形態における信号線の状態遷移の一例を示す図である。同図において「＋」は、信号線の電位がハイレベル、「０」はミドルレベル、「−」はローレベルであることを示す。例えば、受信信号Ａ、ＢおよびＣを伝送する信号線１２７、１２８および１２９が、「＋、０、−」の状態０が初期状態であるものとする。前述したように６つの状態のいずれか１つから、それ以外の状態へ遷移する遷移パターンは５通りに分類され、それぞれに１０進数で「０」乃至「４」のデータ信号が割り当てられる。送信回路１２０は、データ信号を送信する際に、そのデータ信号に対応する遷移パターンで状態を遷移させる。

例えば、送信回路１２０は、「０」のデータ信号を送信する際に、クロック信号に同期して状態０を状態１へ遷移させる。続けて、「０」のデータ信号を送信する際に送信回路１２０は、クロック信号に同期して状態１を状態０へ遷移させる。次いで、「１」のデータ信号を送信する際に送信回路１２０は、クロック信号に同期して状態１を状態２へ遷移させる。一方、受信回路２００は、信号線の状態が遷移した際に反転するクロック信号を生成し、また、その遷移パターンに対応する値のデータ信号を生成する。このように、自己同期型伝送方式では、データ信号とクロック信号とを別々に送信する必要が無いため、信号線のそれぞれの配線遅延の差が大きくても、送信回路１２０および受信回路２００は、データを正確に送受信することができる。

［受信回路の構成例］
図３は、第１の実施の形態における受信回路２００の一構成例を示すブロック図である。この受信回路２００は、３値２値変換部２１０と、高速データデコーダ２２０と、分離部２３０と、クロック信号生成部３００と、低速データデコーダ２６０および２９８とを備える。

３値２値変換部２１０は、３値の受信信号Ａ、ＢおよびＣを、３ビットの２値データに変換するものである。この２値データは、受信信号の状態が６つの状態のいずれであるかを示す。また、３値２値変換部２１０は、２値データの各ビットを反転した反転２値データを生成し、２値データとともに高速データデコーダ２２０に供給する。

高速データデコーダ２２０は、２値データおよび反転２値データをデコードして、６ビットのステータスデータに変換するものである。このステータスデータの桁のそれぞれには１つの状態が割り当てられており、２値データは、受信信号の状態に対応する桁が「１」で他の桁が「０」のワンホットのステータスデータに変換される。また、高速データデコーダ２２０は、ステータスデータの各ビットを反転した反転ステータスデータも生成する。そして、高速データデコーダ２２０は、６ビットのステータスデータを分離部２３０に供給し、ステータスデータおよび反転ステータスデータからなる１２ビットのデータをクロック信号生成部３００に供給する。

クロック信号生成部３００は、ステータスデータおよび反転ステータスデータから、それらのデータの示す状態が遷移するたびに反転するクロック信号Ｃｋを生成するものである。また、クロック信号生成部３００は、クロック信号Ｃｋを反転した反転クロック信号ＣｋＮを生成する。そして、クロック信号生成部３００は、クロック信号Ｃｋを分離部２３０、低速データデコーダ２６０および処理回路１３０に供給する。また、クロック信号生成部３００は、反転クロック信号ＣｋＮを分離部２３０、低速データデコーダ２９８および処理回路１３０に供給する。なお、クロック信号生成部３００は、特許請求の範囲に記載のタイミング信号生成部の一例である。

分離部２３０は、ステータスデータを、ステータスデータＸとステータスデータＹとに分離するものである。ここで、ステータスデータＸは、クロック信号Ｃｋが立ち上がる直前の状態Ｘを示し、ステータスデータＹは、クロック信号ＣｋＮが立ち上がる直前の状態Ｙを示す。分離部２３０は、ステータスデータＸおよびＹを低速データデコーダ２６０および２９８に供給する。

低速データデコーダ２６０は、クロック信号Ｃｋがハイレベルになったときの前後の状態（ＸおよびＹ）からデータ信号ＤＡＴＡ１を生成して、反転クロック信号ＣｋＮに同期して処理回路１３０へ出力するものである。このデータ信号ＤＡＴＡ１として、状態Ｘから状態Ｙへの遷移パターンに対応する値の３ビットのデータが生成される。なお、低速データデコーダ２６０は、特許請求の範囲に記載の第１のデータ信号生成部の一例である。

低速データデコーダ２９８は、反転クロック信号ＣｋＮがハイレベルになったときの前後の状態（ＹおよびＸ）からデータ信号ＤＡＴＡ２を生成して、クロック信号Ｃｋに同期して処理回路１３０へ出力するものである。このデータ信号ＤＡＴＡ２として、状態Ｙから状態Ｘへの遷移パターンに対応する値の３ビットのデータが生成される。なお、低速データデコーダ２９８は、特許請求の範囲に記載の第２のデータ信号生成部の一例である。

処理回路１３０は、クロック信号Ｃｋに同期してデータ信号ＤＡＴＡ１を取り込み、反転クロック信号ＣｋＮに同期してデータ信号ＤＡＴＡ２を取り込んで、それらのデータ信号を処理する。例えば、ホワイトバランス処理や、デモザイク処理などの各種の画像処理がデータ信号に対して行われる。

［３値２値変換部の構成例］
図４は、第１の実施の形態における３値２値変換部２１０の一構成例を示す回路図である。この３値２値変換部２１０は、抵抗２１１、２１２および２１３と、コンパレータ２１４、２１５および２１６とを備える。

抵抗２１１の両端は、受信信号Ａに対応する信号線１２７と受信信号Ｃに対応する信号線１２９とに接続され、抵抗２１２の両端は、信号線１２７と受信信号Ｂに対応する信号線１２８とに接続される。また、抵抗２１３の両端は、信号線１２８と信号線１２９とに接続される。

コンパレータ２１４は、受信信号Ａと受信信号Ｃとの電位を比較するものである。このコンパレータ２１４の差動入力の端子の一方は、信号線１２９に接続され、他方は信号線１２７に接続される。また、コンパレータ２１４は、差動出力の端子の一方から、受信信号Ａが受信信号Ｃより高いか否かを示すビットをＤａとして高速データデコーダ２２０に出力し、他方の端子からＤａを反転したＤａＮを高速データデコーダ２２０に出力する。

コンパレータ２１５は、受信信号Ａと受信信号Ｂとの電位を比較するものである。このコンパレータ２１５の差動入力の端子の一方は、信号線１２７に接続され、他方は信号線１２８に接続される。また、コンパレータ２１５は、差動出力の端子の一方から、受信信号Ｂが受信信号Ａより高いか否かを示すビットをＤｂとして高速データデコーダ２２０に出力し、他方の端子からＤｂを反転したＤｂＮを高速データデコーダ２２０に出力する。

コンパレータ２１６は、受信信号Ｂと受信信号Ｃとの電位を比較するものである。このコンパレータ２１６の差動入力の端子の一方は、信号線１２８に接続され、他方は信号線１２９に接続される。また、コンパレータ２１６は、差動出力の端子の一方から、受信信号Ｃが受信信号Ｂより高いか否かを示すビットをＤｃとして高速データデコーダ２２０に出力し、他方の端子からＤｃを反転したＤｃＮを高速データデコーダ２２０に出力する。

ビットＤａ、ＤｂおよびＤｃからなるデータが前述の２値データに該当し、ビットＤａＮ、ＤｂＮおよびＤｃＮからなるデータが反転２値データに該当する。

図５は、第１の実施の形態における３値２値変換部２１０の真理値表の一例である。ここで、受信信号Ａ、ＢおよびＣの状態は６つに分類され、それぞれに異なる状態番号が割り当てられているものとする。例えば、受信信号Ａ、ＢおよびＣの値が、「＋、−、０」の状態に、状態番号「０」が割り当てられ、「０、−、＋」の状態に、状態番号「１」が割り当てられる。受信信号Ａ、ＢおよびＣの値が、「−、０、＋」の状態に、状態番号「２」が割り当てられ、「−、＋、０」の状態に、状態番号「３」が割り当てられる。また、受信信号Ａ、ＢおよびＣの値が、「０、＋、−」の状態に、状態番号「４」が割り当てられ、「＋、０、−」の状態に、状態番号「５」が割り当てられる。なお、同図における状態ごとＡ、ＢおよびＣの組合せは、一例であり、これら以外の組合せを用いてもよい。後述する６状態２遷移信号や３状態２遷移信号についても同様である。

３値２値変換部２１０は、状態番号「０」の受信信号を３ビットの２値データ「１、０、１」に変換し、状態番号「１」の受信信号を２値データ「０、０、１」に変換する。これらの２値データの１ビット目は、Ｄａであり、２ビット目は、Ｄｂであり、３ビット目はＤｃである。また、３値２値変換部２１０は、状態番号「２」の受信信号を２値データ「０、１、１」に変換し、状態番号「３」の受信信号を２値データ「０、１、０」に変換する。また、３値２値変換部２１０は、状態番号「４」の受信信号を２値データ「１、１、０」に変換し、状態番号「５」の受信信号を２値データ「１、０、０」に変換する。また、３値２値変換部２１０は、２値データの各ビットを反転した反転２値データを生成する。

［高速データデコーダの構成例］
図６は、第１の実施の形態における高速データデコーダ２２０の一構成例を示す回路図である。この高速データデコーダ２２０は、ＡＮＤゲート２２１、２２２、２２３、２２４、２２５および２２６を備える。

ＡＮＤゲート２２１、２２２、２２３、２２４、２２５および２２６は、入力値の論理積を出力するものである。ＡＮＤゲート２２１は、ビットＤａおよびＤｂの論理積のビットＢＣを生成し、ＢＣの反転ビットＢＣＮとともにクロック信号生成部３００に供給する。ＡＮＤゲート２２２は、ビットＤｂおよびＤｃの論理積のビットＣＡを生成し、ＣＡの反転ビットＣＡＮとともにクロック信号生成部３００に供給する。ＡＮＤゲート２２３は、ビットＤａおよびＤｃの論理積のビットＡＢを生成し、ＡＢの反転ビットＡＢＮとともにクロック信号生成部３００に供給する。

また、ＡＮＤゲート２２４は、ビットＤａＮおよびＤｂＮの論理積のビットＣＢを生成し、ＣＢの反転ビットＣＢＮとともにクロック信号生成部３００に供給する。ＡＮＤゲート２２５は、ビットＤａＮおよびＤｃＮの論理積のビットＢＡを生成し、ＢＡの反転ビットＢＡＮとともにクロック信号生成部３００に供給する。また、ＡＮＤゲート２２６は、ビットＤｂＮおよびＤｃＮの論理積のビットＡＣを生成し、ＡＣの反転ビットＡＣＮとともにクロック信号生成部３００に供給する。

また、ＡＮＤゲート２２１、２２２、２２３、２２４、２２５および２２６は、ビットＢＣ、ＣＡ、ＡＢ、ＣＢ、ＢＡおよびＡＣからなる２値データをクロック信号生成部３００のほか、分離部２３０にも供給する。

図７は、第１の実施の形態における高速データデコーダ２２０の真理値表の一例である。状態番号「０」に対応する２値データおよび反転２値データが入力されると、高速データデコーダ２２０は、１ビット目のみを「１」にしたステータスデータと、その反転ステータスデータとを生成する。状態番号「１」に対応する２値データおよび反転２値データが入力されると、高速データデコーダ２２０は、２ビット目のみを「１」にしたステータスデータと、その反転ステータスデータとを生成する。

同様に、状態番号「２」に対応する２値データが入力されると、高速データデコーダ２２０は、３ビット目のみを「１」にしたステータスデータを生成する。状態番号「３」に対応する２値データが入力されると、高速データデコーダ２２０は、４ビット目のみを「１」にしたステータスデータを生成する。また、状態番号「４」に対応する２値データが入力されると、高速データデコーダ２２０は、５ビット目のみを「１」にしたステータスデータを生成する。状態番号「５」に対応する２値データが入力されると、高速データデコーダ２２０は、６ビット目のみを「１」にしたステータスデータを生成する。

このように、２値データは、その２値データに対応する状態に係るビットのみを「１」にしたワンホットのステータスデータに変換される。

図８は、第１の実施の形態におけるクロック信号生成部３００の一構成例を示すブロック図である。このクロック信号生成部３００は、２進カウンタ回路３１０およびインバータ３３１を備える。

２進カウンタ回路３１０は、ステータスデータおよび反転ステータスデータの示す状態が遷移するたびに１ビットの計数値を計数するものである。この２進カウンタ回路３１０は、ラッチ回路３１１、３１２、３１３、３１４、３１５および３１６と、インバータ３２１、３２２、３２３、３２４、３２５および３２６とを備える。

ラッチ回路３１１は、入力端子Ｄ、ＧおよびＧＮと、出力端子Ｑとを備え、入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＡＢが入力され、入力端子ＧＮにはビットＡＢＮが入力される。出力端子Ｑはインバータ３２１の入力端子に接続される。

ラッチ回路３１２の入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＣＢが入力され、入力端子ＧＮにはビットＣＢＮが入力される。出力端子Ｑはインバータ３２２の入力端子に接続される。

ラッチ回路３１３の入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＣＡが入力され、入力端子ＧＮにはビットＣＡＮが入力される。出力端子Ｑはインバータ３２３の入力端子に接続される。

ラッチ回路３１４の入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＢＡが入力され、入力端子ＧＮにはビットＢＡＮが入力される。出力端子Ｑはインバータ３２４の入力端子に接続される。

ラッチ回路３１５の入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＢＣが入力され、入力端子ＧＮにはビットＢＣＮが入力される。出力端子Ｑはインバータ３２５の入力端子に接続される。

ラッチ回路３１６の入力端子Ｄは、インバータ３２１、３２２、３２３、３２４、３２５および３２６の出力端子に接続される。また、入力端子Ｇには、ビットＡＣが入力され、入力端子ＧＮにはビットＡＣＮが入力される。出力端子Ｑはインバータ３２６の入力端子に接続される。

これらのラッチ回路は、入力端子Ｇに入力されるビット（ＡＢなど）がハイレベルになった場合にホールド状態に移行して、入力端子Ｄに入力された帰還信号ＦＢを反転した値を保持する。一方、入力端子Ｇに入力されるビットがローレベルになった場合に、ラッチ回路は、帰還信号ＦＢを透過する。ここで、入力端子Ｇのビットは、そのビットに対応する状態に遷移したときにハイレベルになる。このため、ラッチ回路の動作は、対応する状態に遷移したときにホールド状態に移行し、それ以外の状態では透過状態に移行すると言い換えることもできる。

また、インバータ３２１乃至３２６は、差動入力の差動入力のイネーブル端子を備える。インバータ３２１のイネーブル端子の接地側にはビットＡＢが入力され、電源側にはＡＢＮが入力される。また、インバータ３２１乃至３２６のそれぞれの出力端子は、各ラッチ回路の入力端子Ｄと、インバータ３３１の入力端子とに接続される。

インバータ３２２のイネーブル端子の接地側にはビットＣＢが入力され、電源側にはＣＢＮが入力される。インバータ３２３のイネーブル端子の接地側にはビットＣＡが入力され、電源側にはＣＡＮが入力される。インバータ３２４のイネーブル端子の接地側にはビットＢＡが入力され、電源側にはＢＡＮが入力される。

インバータ３２５のイネーブル端子の接地側にはビットＢＣが入力され、電源側にはＢＣＮが入力される。インバータ３２６のイネーブル端子の接地側にはビットＡＣが入力され、電源側にはＡＣＮが入力される。これらのインバータは、ホールド状態のラッチ回路の出力のみを選択して反転するマルチプレクサとして動作する。インバータ３３１は、差動の出力端子を備え、その一方から入力信号をクロック信号Ｃｋとして出力し、他方から、入力信号を反転した信号をクロック信号ＣｋＮとして出力する。なお、インバータ３３１は、特許請求の範囲に記載の第２のタイミング信号生成回路の一例である。

このように、６つのラッチ回路のうち、遷移した状態に対応する１つのラッチ回路のみがホールド状態に移行する。また、インバータからなるマルチプレクサは、ホールド状態のラッチ回路の出力値のみを反転して、各ラッチ回路に帰還させる。この帰還信号の値は、状態が遷移した回数を計数した２進カウンタ回路３１０の計数値に該当する。

［ラッチ回路の構成例］
図９は、第１の実施の形態におけるラッチ回路３１１の一構成例を示す回路図である。このラッチ回路３１１は、インバータ３１７、３１８および３１９を備える。インバータ３１８の入力端子は、ラッチ回路３１１の入力端子Ｄに接続され、インバータ３１８の出力端子はインバータ３１７の出力端子とインバータ３１９の入力端子とに接続される。インバータ３１７および３１９は、環状に接続される。また、インバータ３１７の入力端子とインバータ３１９の出力端子とは、ラッチ回路３１１の出力端子Ｑに接続される。また、インバータ３１８のイネーブル端子の電源側は、ビットＡＢが入力される入力端子Ｇに接続され、接地側は、ビットＡＢＮが入力される入力端子ＧＮに接続される。一方、インバータ３１９のイネーブル端子の電源側は、入力端子ＧＮに接続され、接地側は入力端子Ｇに接続される。

この構成により、ビットＡＢが「１」で、ビットＡＢＮが「０」の場合にインバータ３１７および３１８は、インバータ３１８により反転された帰還信号ＦＢを保持する。一方、ビットＡＢが「０」で、ビットＡＢＮが「１」の場合に、ラッチ回路３１１は、帰還信号ＦＢを透過する。

［インバータの構成例］
図１０は、第１の実施の形態におけるインバータ３２１の一構成例を示す回路図である。このインバータ３２１は、Ｐ型トランジスタ３２７および３２８と、Ｎ型トランジスタ３２９および３３０とを備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。

Ｐ型トランジスタ３２７および３２８は、電源とＮ型トランジスタ３２９のドレインとの間において直列に接続される。Ｎ型トランジスタ３２９および３３０は、接地端子とＰ型トランジスタ３２８のドレインとの間において直列に接続される。また、Ｐ型トランジスタ３２７のゲートは、インバータ３２１のイネーブル端子ＥＮに接続され、Ｐ型トランジスタ３２８およびＮ型トランジスタ３２９のゲートは、インバータ３２１の入力端子Ａに共通に接続される。Ｎ型トランジスタ３３０のゲートは、インバータ３２１のイネーブル端子Ｅに接続され、Ｐ型トランジスタ３２８およびＮ型トランジスタ３２９のドレインは、インバータ３２１の出力端子Ｘに共通に接続される。

この構成により、イネーブル端子ＥＮに「０」が、イネーブル端子Ｅに「１」が入力された場合にインバータ３２１は、入力端子Ａからの信号を反転して出力する。

図１１は、第１の実施の形態におけるインバータ３２１の真理値表の一例である。このインバータ３２１は、イネーブル端子ＥＮに「０」が入力され、イネーブル端子Ｅに「１」が入力された場合に、入力端子Ａからの信号を反転して出力端子Ｘから出力する。一方、イネーブル端子ＥＮに「１」が入力され、イネーブル端子Ｅに「０」が入力された場合に、インバータ３２１は、不定値を出力端子Ｘから出力する。

図１２は、第１の実施の形態におけるラッチ回路３１１の真理値表の一例である。入力端子Ｇが「１」で、入力端子ＧＮが「０」の場合に、ラッチ回路３１１は、直前の入力端子Ｄからの帰還信号の反転値を保持する。一方、入力端子Ｇが「０」で、入力端子ＧＮが「１」の場合に、ラッチ回路３１１は、入力端子Ｄからの信号を透過する。

図１３は、第１の実施の形態におけるクロック信号生成部３００の動作を説明するための表である。このクロック信号生成部３００は、奇数回目に信号線の状態が遷移すると、「１」のクロック信号Ｃｋを出力し、偶数回目に信号線の状態が遷移すると、「０」のクロック信号Ｃｋを出力する。また、クロック信号生成部３００は、クロック信号Ｃｋを反転したクロック信号ＣｋＮを出力する。

［分離部の構成例］
図１４は、第１の実施の形態における分離部２３０の一構成例を示すブロック図である。この分離部２３０は、分離回路２３１、２３２、２３３、２３４、２３５および２３６を備える。これらの分離回路のそれぞれは、入力端子Ｄと、クロック端子ＣｋおよびＣｋＮと、出力端子Ｑ１およびＱ２とを備える。

分離回路２３１の入力端子ＤにはビットＡＢが入力され、分離回路２３２の入力端子ＤにはビットＣＢが入力される。分離回路２３３の入力端子ＤにはビットＣＡが入力され、分離回路２３４の入力端子ＤにはビットＢＡが入力される。また、分離回路２３５の入力端子ＤにはビットＢＣが入力され、分離回路２３６の入力端子ＤにはビットＡＣが入力される。

分離回路２３１、２３２、２３３、２３４、２３５および２３６のそれぞれのクロック端子Ｃｋには、クロック信号Ｃｋが入力され、クロック端子ＣｋＮには、クロック信号ＣｋＮが入力される。また、これらの分離回路のそれぞれの出力端子Ｑ１およびＱ２は、いずれも低速データデコーダ２６０および２９８に共通に接続される。

分離回路のそれぞれは、クロック信号Ｃｋが立ち上がる直前の入力端子Ｄの値を保持して出力端子Ｑ１から出力し、また、クロック信号ＣｋＮが立ち上がる直前の入力端子Ｄの値を保持して出力端子Ｑ２から出力する。

また、分離回路２３１、２３２、２３３、２３４、２３５および２３６の出力端子Ｑ１からは、ＡＢＸ、ＣＢＸ、ＣＡＸ、ＢＡＸ、ＢＣＸ、ＡＣＸのビットが出力され、これらのビットからなるデータがステータスデータＸに該当する。一方、分離回路２３１、２３２、２３３、２３４、２３５および２３６の出力端子Ｑ２からは、ＡＢＹ、ＣＢＹ、ＣＡＹ、ＢＡＹ、ＢＣＹ、ＡＣＹのビットが出力され、これらのビットからなるデータがステータスデータＹに該当する。

［分離回路の構成例］
図１５は、第１の実施の形態における分離回路２３１の一構成例を示す回路図である。この分離回路２３１は、状態検出回路２４０および２５０を備える。状態検出回路２４０は、ＸＯＲ（排他的論理和）ゲート２４１および２４５と、フリップフロップ２４２、２４３および２４４とを備える。状態検出回路２５０は、ＸＯＲゲート２５１および２５５と、フリップフロップ２５２、２５３および２５４とを備える。

フリップフロップ２４２、２４３、２４４、２５２、２５３および２５４のそれぞれは、入力端子Ｄと、クロック端子ＣＬＫと、出力端子ＱおよびＱＮとを備える。ここで、出力端子ＱＮからは、出力端子Ｑの反転値が出力される。また、これらのフリップフロップとして例えば、Ｄ型フリップフロップが用いられる。フリップフロップ２４２の入力端子ＤはＸＯＲゲート２４１の出力端子に接続され、クロック端子ＣＬＫは、分離回路２３１の入力端子Ｄに接続される。また、フリップフロップ２４２の出力端子Ｑはフリップフロップ２４３の入力端子Ｄに接続され、出力端子ＱＮは、ＸＯＲゲート２４１の入力端子に接続される。

フリップフロップ２４３のクロック端子ＣＬＫは、分離回路２３１のクロック端子Ｃｋに接続され、出力端子Ｑはフリップフロップ２４４の入力端子Ｄに接続される。フリップフロップ２４４のクロック端子ＣＬＫは、分離回路２３１のクロック端子Ｃｋに接続され、出力端子ＱはＸＯＲゲート２４５の入力端子に接続される。

フリップフロップ２５２の入力端子ＤはＸＯＲゲート２５１の出力端子に接続され、クロック端子ＣＬＫは、分離回路２３１の入力端子Ｄに接続される。また、フリップフロップ２５２の出力端子Ｑはフリップフロップ２５３の入力端子Ｄに接続され、出力端子ＱＮは、ＸＯＲゲート２５１の入力端子に接続される。

フリップフロップ２５３のクロック端子ＣＬＫは、分離回路２３１のクロック端子ＣｋＮに接続され、出力端子Ｑはフリップフロップ２５４の入力端子Ｄに接続される。フリップフロップ２５４のクロック端子ＣＬＫは、分離回路２３１のクロック端子ＣｋＮに接続され、出力端子ＱはＸＯＲゲート２５５の入力端子に接続される。

また、ＸＯＲゲート２４１、２４５、２５１および２５５は、入力値の排他的論理和を出力するものである。ＸＯＲゲート２４１は、クロック信号Ｃｋとフリップフロップ２４２の出力端子ＱＮとの論理和を出力する。ＸＯＲゲート２４５は、フリップフロップ２４３および２４４の出力端子Ｑの論理和を分離回路２３１の出力端子Ｑ１に出力する。

ＸＯＲゲート２５１は、クロック信号ＣｋＮとフリップフロップ２５２の出力端子ＱＮとの論理和を出力する。ＸＯＲゲート２５５は、フリップフロップ２５３および２５４の出力端子Ｑの論理和を分離回路２３１の出力端子Ｑ２に出力する。

図１６は、第１の実施の形態における状態検出回路２４０および２５０の真理値表の一例である。状態検出回路２４０は、クロック信号Ｃｋが立ち上がる直前の入力端子Ｄの値を保持し、その保持値を出力する。一方、状態検出回路２５０は、クロック信号ＣｋＮが立ち上がる直前の入力端子Ｄの値を保持し、その保持値を出力する。

図１７は、第１の実施の形態における低速データデコーダ２６０の一構成例を示す回路図である。この低速データデコーダ２６０は、フリップフロップ２６１、２６２、２６３、２６４、２６５および２６６と、セイムフェーズ生成部２７０と、データフェーズ生成部２８０と、ＯＲ（論理和）ゲート２６７とを備える。

フリップフロップ２６１、２６２、２６３、２６４、２６５および２６６のそれぞれは、入力端子Ｄ、クロック端子ＣＬＫおよび出力端子Ｑを備える。これらのフリップフロップとして例えば、Ｄ型フリップフロップが用いられる。フリップフロップ２６１、２６２、２６３、２６４、２６５および２６６の入力端子Ｄには、ＡＢＸ、ＣＢＸ、ＣＡＸ、ＢＡＸ、ＢＣＸおよびＡＣＸのビットが入力される。また、これらのフリップフロップのクロック端子ＣＬＫには、クロック信号ＣｋＮが入力され、出力端子Ｑは、セイムフェーズ生成部２７０およびデータフェーズ生成部２８０に共通に接続される。これらのフリップフロップにより、ステータスデータＸがクロック信号ＣｋＮに同期して保持される。

セイムフェーズ生成部２７０は、ステータスデータＸおよびＹから、Ｓ_phase１を生成するものである。データフェーズ生成部２８０は、ステータスデータＸおよびＹから、Ｄ_phase１を生成するものである。ＯＲゲート２６７は、ビットＣＢＹ、ＢＡＹおよびＡＣＹの論理和を、Polarity１として出力するものである。ここで、Polarity１は、データ信号ＤＡＴＡ１の１ビット目であり、Ｓ_phase１は２ビット目であり、Ｄ_phase１は３ビット目に該当する。

なお、低速データデコーダ２９８の構成は、低速データデコーダ２６０と同様である。ただし、低速データデコーダ２９８においては、ステータスデータＸの代わりにステータスデータＹがフリップフロップに入力され、ステータスデータＹの代わりにステータスデータＸがセイムフェーズ生成部等に入力される。また、クロック信号ＣｋＮの代わりにクロック信号Ｃｋが入力される。

［セイムフェーズ生成部の構成例］
図１８は、第１の実施の形態におけるセイムフェーズ生成部２７０の一構成例を示す回路図である。このセイムフェーズ生成部２７０は、ＡＮＤ（論理積）ゲート２７１、２７２、２７３、２７４、２７５および２７６と、ＯＲゲート２７７、２７８および２７９とを備える。

ＡＮＤゲート２７１、２７２、２７３、２７４、２７５および２７６は、入力値の論理積を出力するものである。ＡＮＤゲート２７１は、ＡＢＸとＢＡＹとの論理積をＯＲゲート２７７に出力する。ＡＮＤゲート２７２は、ＣＢＸとＢＣＹとの論理積をＯＲゲート２７７に出力する。ＡＮＤゲート２７３は、ＣＡＸとＡＣＹとの論理積をＯＲゲート２７７に出力する。ＡＮＤゲート２７４は、ＢＡＸとＡＢＹとの論理積をＯＲゲート２７８に出力する。ＡＮＤゲート２７５は、ＢＣＸとＣＢＹとの論理積をＯＲゲート２７８に出力する。ＡＮＤゲート２７６は、ＡＣＸとＣＡＹとの論理積をＯＲゲート２７８に出力する。

ＯＲゲート２７７、２７８および２７９は、入力値の論理和を出力するものである。ＯＲゲート２７７は、ＡＮＤゲート２７１、２７２および２７３の出力値の論理和をＯＲゲート２７９に出力し、ＯＲゲート２７８は、ＡＮＤゲート２７４、２７５および２７６の出力値の論理和をＯＲゲート２７９に出力する。ＯＲゲート２７９は、ＯＲゲート２７７および２７８の出力値の論理和をＳ_phase１として出力する。

［データフェーズ生成部の構成例］
図１９は、第１の実施の形態におけるデータフェーズ生成部２８０の一構成例を示す回路図である。このデータフェーズ生成部２８０は、ＡＮＤゲート２８１、２８２、２８３、２８４、２８５、２８６、２８９、２９０、２９１、２９２、２９３および２９４と、ＯＲゲート２８７、２８８、２９５、２９６および２９７とを備える。

ＡＮＤゲート２８１、２８２、２８３、２８４、２８５、２８６、２８９、２９０、２９１、２９２、２９３および２９４は、入力値の論理積を出力するものである。ＡＮＤゲート２８１は、ＡＢＸおよびＡＣＹの論理積をＯＲゲート２８７へ出力し、ＡＮＤゲート２８２は、ＣＢＸおよびＡＢＹの論理積をＯＲゲート２８７へ出力する。ＡＮＤゲート２８３は、ＣＡＸおよびＣＢＹの論理積をＯＲゲート２８７へ出力し、ＡＮＤゲート２８４は、ＢＡＸおよびＣＡＹの論理積をＯＲゲート２８８へ出力する。ＡＮＤゲート２８５は、ＢＣＸおよびＢＡＹの論理積をＯＲゲート２８８へ出力し、ＡＮＤゲート２８６は、ＡＣＸおよびＢＣＹの論理積をＯＲゲート２８８へ出力する。

ＯＲゲート２８７、２８８、２９５、２９６および２９７は、入力値の論理和を出力するものである。ＯＲゲート２８７は、ＡＮＤゲート２８１、２８２および２８３の出力値の論理和をＯＲゲート２９７に出力する。ＯＲゲート２８８は、ＡＮＤゲート２８４、２８５および２８６の出力値の論理和をＯＲゲート２９７に出力する。

ＡＮＤゲート２８９は、ＡＢＸおよびＣＡＹの論理積をＯＲゲート２９５へ出力し、ＡＮＤゲート２９０は、ＣＢＸおよびＢＡＹの論理積をＯＲゲート２９５へ出力する。ＡＮＤゲート２９１は、ＣＡＸおよびＢＣＹの論理積をＯＲゲート２９５へ出力し、ＡＮＤゲート２９２は、ＢＡＸおよびＡＣＹの論理積をＯＲゲート２９６へ出力する。ＡＮＤゲート２９３は、ＢＣＸおよびＡＢＹの論理積をＯＲゲート２９６へ出力し、ＡＮＤゲート２９４は、ＡＣＸおよびＣＢＹの論理積をＯＲゲート２９６へ出力する。

ＯＲゲート２９５は、ＡＮＤゲート２８９、２９０および２９１の出力値の論理和をＯＲゲート２９７に出力する。ＯＲゲート２９６は、ＡＮＤゲート２９２、２９３および２９４の出力値の論理和をＯＲゲート２９７に出力する。ＯＲゲート２９７は、ＯＲゲート２８７、２８８、２９５および２９６の出力値の論理和をＤ_phase１として出力する。

図２０は、第１の実施の形態における低速データデコーダ２６０の真理値表の一例である。低速データデコーダ２６０は、状態Ｘから状態Ｙへの遷移パターンを示す３ビットのデータ信号ＤＡＴＡ１を生成する。同図において、状態Ｘの列における信号名称は、その名称のビットのみが「１」の状態Ｘを示し、状態Ｙの列における信号名称は、その名称のビットのみが「１」の状態Ｙを示す。６つの状態のいずれかから、それ以外の状態への遷移パターンは３０通りあるが、これらが５つの群に分類され、それぞれに異なるデータ信号が割り当てられる。

例えば、ＡＢＸのみが「１」の状態Ｘから、ＣＢＹのみが「１」の状態Ｙへ遷移した場合には、「１１０」のＤＡＴＡ１が生成される。同様に、遷移パターンに基づいて、「０００」、「１０１」、「０１０」または「１００」のＤＡＴＡ１が生成される。

［受信回路の動作例］
図２１は、第１の実施の形態における受信回路２００の動作の一例を示すフローチャートである。この動作は、例えば、受信回路２００が受信信号を受信するたびに実行される。

受信回路２００は、３値の受信信号を２値データに変換する３値２値変換処理を行い（ステップＳ９０１）、２値データをワンホットのステータスデータにデコードする（ステップＳ９０２）。受信回路２００は、ステータスデータからクロック信号を生成し（ステップＳ９０３）、ステータスデータをステータスデータＸとステータスデータＹとに分離する（ステップＳ９０４）。そして、受信回路２００は、分離したステータスデータＸおよびＹからデータ信号を生成する（ステップＳ９０５）。ステップＳ９０５の後、受信回路２００は、受信動作を終了する。

図２２は、第１の実施の形態における受信回路２００の動作の一例を示すタイミングチャートである。高速データデコーダ２２０は、タイミングＴ１−１、Ｔ２−１、Ｔ１−２、Ｔ２−２などのそれぞれにおいて状態が遷移する２値データをステータスデータに変換する。クロック信号生成部３００は、状態が遷移するたびに値が反転するクロック信号Ｃｋと、そのクロック信号Ｃｋを反転したクロック信号ＣｋＮとを生成する。

また、分離部２３０は、クロック信号Ｃｋの立上りの直前の状態を示すステータスデータＸと、クロック信号ＣｋＮの立上りの直前の状態を示すステータスデータＹとにステータスデータを分離する。例えば、タイミングＴ１−１においてクロック信号Ｃｋが立ち上がり、次いでタイミングＴ２−１においてクロック信号ＣｋＮが立ち上がり、Ｔ１−１においてＡＢからＣＢに遷移し、Ｔ２−１においてＣＢからＡＣに遷移するものとする。この場合、ＡＢまたはＡＣを示すステータスデータＸと、ＣＢを示すステータスデータＹとに分離される。

そして、低速データデコーダ２６０は、ステータスデータＸからステータスデータＹへの遷移パターンに対応するデータ信号ＤＡＴＡ１を生成し、クロック信号ＣｋＮに同期して出力する。一方、低速データデコーダ２９８は、ステータスデータＹからステータスデータＸへの遷移パターンに対応するデータ信号ＤＡＴＡ２を生成してクロック信号Ｃｋに同期して出力する。

このように、低速データデコーダ２６０は、クロック信号Ｃｋの前後の状態から生成したデータ信号ＤＡＴＡ１をクロック信号ＣｋＮに同期して出力している。このため、クロック信号Ｃｋが立ち上がるタイミング（Ｔ１−１など）と、データ信号ＤＡＴＡ１が出力されるタイミング（Ｔ２−１など）とは、位相がクロック信号ＣｋまたはＣｋＮの１／２周期分ずれている。このため、後段の処理回路１３０は、クロック信号Ｃｋに同期して、データ信号ＤＡＴＡ１を確実に取り込むことができる。同様に、低速データデコーダ２９８は、データ信号ＤＡＴＡ２をクロック信号Ｃｋに同期して出力しているため、処理回路１３０は、位相が１／２周期分ずれたクロック信号ＣｋＮに同期して、データ信号ＤＡＴＡ２を確実に取り込むことができる。また、データ信号ＤＡＴＡ１およびＤＡＴＡ２のそれぞれの転送速度は、元の受信信号の転送速度の半分であるため、処理回路１３０は、送信側よりも低い周波数の駆動クロック信号によりデータ信号を処理することができる。

図２３は、比較例における受信回路の動作の一例を示すタイミングチャートである。この比較例の受信回路は、特許文献１に記載のように、状態が遷移するたびに反転するクロック信号を遅延させて、データ信号とともに送信するものとする。この比較例では、クロック信号を遅延させる遅延素子の遅延時間にばらつきがあると、後段の回路がデータの取込みに失敗するおそれがある。

これに対して、受信回路２００は、図２２に例示したように、クロック信号を遅延させておらず、データ信号の出力のタイミングとクロック信号が立ち上がるタイミングとが１／２周期分ずれているため、後段の処理回路１３０はデータを確実に取り込むことができる。

このように、本技術の第１の実施の形態によれば、受信回路２００は、クロック信号Ｃｋの立上りの前後の状態から得たデータ信号をクロック信号ＣｋＮに同期して出力するため、Ｃｋの立上りと異なるタイミングでデータ信号を出力することができる。このデータ信号の出力タイミングではデータ信号の値が安定していないが、その出力タイミングと異なるタイミングを示すクロック信号Ｃｋに同期して後段の処理回路がデータ信号を取り込むことにより、値が安定したデータ信号を取り込むことができる。

［第１の変形例］
上述の第１の実施の形態では、クロック信号生成部３００は、ラッチ回路およびインバータからなる２進カウンタ回路３１０により、クロック信号を生成していた。しかし、状態が遷移するたびに計数を行う２進カウンタ回路であれば、ラッチ回路を用いない２進カウンタによりクロック信号を生成することもできる。例えば、クロック信号生成部３００は、バッファおよびインバータからなる２進カウンタ回路によりクロック信号を生成することもできる。第１の実施の形態の第１の変形例におけるクロック信号生成部３００は、バッファおよびインバータからなる２進カウンタ回路によりクロック信号を生成する点において第１の実施の形態と異なる。

図２４は、第１の実施の形態の第１の変形例におけるクロック信号生成部３００の一構成例を示す回路図である。第１の変形例のクロック信号生成部３００は、２進カウンタ回路３１０の代わりに２進カウンタ回路３４０を備える点において第１の実施の形態と異なる。

２進カウンタ回路３４０は、バッファ３４１、３５１、３６１、３７１、３８１および３９１と、インバータ３４２乃至３４７とを備える。また、２進カウンタ回路３４０は、インバータ３５２乃至３５７、３６２乃至３６７と、３７２乃至３７７と、３８２乃至３８７と、３９２乃至３９７とを備える。

インバータのそれぞれと、バッファのそれぞれは、差動入力のイネーブル端子を備える。バッファのそれぞれは、入力信号を反転しない点以外は、インバータと同様の構成である。

バッファ３４１と、インバータ３４２乃至３４７とからなる１行目の各素子の電源側のイネーブル端子にビットＡＢＮが入力され、接地側のイネーブル端子にビットＡＢが入力される。バッファ３５１と、インバータ３５２乃至３５７とからなる２行目の各素子の電源側のイネーブル端子にビットＣＢＮが入力され、接地側のイネーブル端子にビットＣＢが入力される。バッファ３６１と、インバータ３６２乃至３６７とからなる３行目の各素子の電源側のイネーブル端子にビットＣＡＮが入力され、接地側のイネーブル端子にビットＣＡが入力される。

また、バッファ３７１と、インバータ３７２乃至３７７とからなる４行目の各素子の電源側のイネーブル端子にビットＢＡＮが入力され、接地側のイネーブル端子にビットＢＡが入力される。バッファ３８１と、インバータ３８２乃至３８７とからなる５行目の各素子の電源側のイネーブル端子にビットＢＣＮが入力され、接地側のイネーブル端子にビットＢＣが入力される。バッファ３９１と、インバータ３９２乃至３９７とからなる６行目の各素子の電源側のイネーブル端子にビットＡＣＮが入力され、接地側のイネーブル端子にビットＡＣが入力される。ここで、バッファ３５１は２列目に、バッファ３６１は３列目に、バッファ３７１は４列目に、バッファ３８１は５列目に、バッファ３９１は６列目に配置される。

また、バッファ３４１などの１列目の各素子の出力端子は、１行目の素子の入力端子に接続される。バッファ３５１などの２列目の各素子の出力端子は、２行目の素子の入力端子に接続される。バッファ３６１などの３列目の各素子の出力端子は、３行目の素子の入力端子に接続される。バッファ３７１などの４列目の各素子の出力端子は、４行目の素子の入力端子に接続される。バッファ３８１などの５列目の各素子の出力端子は、５行目の素子の入力端子に接続される。バッファ３９１などの６列目の各素子の出力端子は、６行目の素子の入力端子に接続される。また、インバータ３４７などの７列目の各素子の出力端子は、インバータ３３１の入力端子に接続される。このような構成により、クロック信号Ｃｋが生成される。

このように、本技術の第１の実施の形態における第１の変形例によれば、バッファおよびインバータからなる２進カウンタ回路３４０をクロック信号生成部３００に設けたため、ラッチ回路を用いずにクロック信号を生成することができる。

［第２の変形例］
上述の第２の実施の形態では、分離部２３０がステータスデータを２つに分離して、それらの分離したデータからデータ信号ＤＡＴＡ１等を生成していたが、分離部２３０を設けない構成とすることもできる。第２の変形例の受信回路２００は、分離部２３０を用いずにデータ信号を生成する点において第１の実施の形態と異なる。

図２５は、第１の実施の形態の第２の変形例における受信回路２００の一構成例を示すブロック図である。この第２の変形例の受信回路２００は、分離部２３０を備えず、低速データデコーダ２６０および２９８の代わりに、低速データデコーダ４００および４０１を備える点において第１の実施の形態と異なる。

低速データデコーダ４００は、高速データデコーダ２２０からのステータスデータおよび反転ステータスデータから、データ信号ＤＡＴＡ１を生成するものである。低速データデコーダ４０１は、高速データデコーダ２２０からのステータスデータおよび反転ステータスデータから、データ信号ＤＡＴＡ２を生成するものである。

また、第２の変形例のクロック信号生成部３００は、クロック信号Ｃｋを低速データデコーダ４００に供給し、クロック信号ＣｋＮを低速データデコーダ４０１に供給する。

図２６は、第１の実施の形態の第２の変形例における低速データデコーダ４００の一構成例を示すブロック図である。この低速データデコーダ４００は、遷移パターン分類回路４１０、４２０および４３０を備える。遷移パターン分類回路４１０、４２０および４３０は、ステータスデータおよび反転ステータスデータから、状態の遷移パターンを分類するものである。遷移パターン分類回路４１０は、分類した結果を示すビットＯＵＴ１を処理回路１３０に出力し、遷移パターン分類回路４２０は、分類した結果を示すビットＯＵＴ２を処理回路１３０に出力する。遷移パターン分類回路４３０は、分類した結果を示すビットＯＵＴ３を処理回路１３０に出力する。これらのＯＵＴ１乃至ＯＵＴ３からなるデータがデータ信号ＤＡＴＡ１に該当する。

図２７は、第１の実施の形態の第２の変形例における１ビット目を出力する遷移パターン分類回路４１０の一構成例を示す回路図である。この遷移パターン分類回路４１０は、インバータ４１１−１と、ＸＯＲゲート４１１−２と、インバータ４１１−３、４１１−４および４１１−５と、ＸＯＲゲート４１１−６と、インバータ４１１−７とを備え、これらは１行目に配列される。また、遷移パターン分類回路４１０は、ＸＯＲゲート４１２−１と、インバータ４１２−２と、ＸＯＲゲート４１２−３と、インバータ４１２−４、４１２−５、４１２−６および４１２−７とを備え、これらは２行目に配列される。また、遷移パターン分類回路４１０は、インバータ４１３−１と、ＸＯＲゲート４１３−２と、インバータ４１３−３と、ＸＯＲゲート４１３−４と、インバータ４１３−５、４１３−６および４１３−７とを備え、これらは３行目に配列される。

また、遷移パターン分類回路４１０は、インバータ４１４−１および４１４−２と、ＸＯＲゲート４１４−３と、インバータ４１４−４と、ＸＯＲゲート４１４−５と、インバータ４１４−６および４１３−７とを備え、これらは４行目に配列される。また、遷移パターン分類回路４１０は、インバータ４１５−１、４１５−２および４１５−３と、ＸＯＲゲート４１５−４と、インバータ４１５−５と、ＸＯＲゲート４１５−６と、インバータ４１５−７とを備え、これらは５行目に配列される。また、遷移パターン分類回路４１０は、ＸＯＲゲート４１６−１と、インバータ４１６−２乃至４１６−４と、ＸＯＲゲート４１６−５と、インバータ４１６−６および４１６−７とを備え、これらは６行目に配列される。また、遷移パターン分類回路４１０は、インバータ４１７−１乃至４１７−７を備える。

６行目までのインバータおよびＸＯＲゲートは、差動入力のイネーブル端子を備える。イネーブル端子への信号に応じたＸＯＲゲートの動作は、反転の代わりに、排他的論理和を出力する点以外は、インバータと同様である。１行目の素子の電源側のイネーブル端子には、ＡＢＮが入力され、接地側のイネーブル端子にはＡＢが入力される。２行目の素子の電源側のイネーブル端子には、ＣＢＮが入力され、接地側のイネーブル端子にはＣＢが入力される。

また、３行目の素子の電源側のイネーブル端子には、ＣＡＮが入力され、接地側のイネーブル端子にはＣＡが入力される。４行目の素子の電源側のイネーブル端子には、ＢＡＮが入力され、接地側のイネーブル端子にはＢＡが入力される。５行目の素子の電源側のイネーブル端子には、ＢＣＮが入力され、接地側のイネーブル端子にはＢＣが入力される。６行目の素子の電源側のイネーブル端子には、ＡＣＮが入力され、接地側のイネーブル端子にはＡＣが入力される。

１列目の素子の出力端子のそれぞれは、インバータ４１７−１の入力端子に接続され、インバータ４１７−１の出力端子は、１行目の素子のそれぞれの入力端子に接続される。２列目の素子の出力端子のそれぞれは、インバータ４１７−２の入力端子に接続され、インバータ４１７−２の出力端子は、２行目の素子のそれぞれの入力端子に接続される。３列目の素子の出力端子のそれぞれは、インバータ４１７−３の入力端子に接続され、インバータ４１７−３の出力端子は、３行目の素子のそれぞれの入力端子に接続される。

また、４列目の素子の出力端子のそれぞれは、インバータ４１７−４の入力端子に接続され、インバータ４１７−４の出力端子は、４行目の素子のそれぞれの入力端子に接続される。５列目の素子の出力端子のそれぞれは、インバータ４１７−５の入力端子に接続され、インバータ４１７−５の出力端子は、５行目の素子のそれぞれの入力端子に接続される。６列目の素子の出力端子のそれぞれは、インバータ４１７−６の入力端子に接続され、インバータ４１７−６の出力端子は、６行目の素子のそれぞれの入力端子に接続される。また、７列目のインバータの出力端子のそれぞれは、インバータ４１７−７の入力端子に接続され、インバータ４１７−１は、ＯＵＴ１を出力する。また、ＸＯＲゲートのそれぞれの入力端子の一方には、クロック信号Ｃｋが入力される。

図２８は、第１の実施の形態の第２の変形例における２ビット目を出力する遷移パターン分類回路４２０の一構成例を示す回路図である。この遷移パターン分類回路４２０には、遷移パターン分類回路４１０と同様に７行×７列の素子が配列されているが、ＸＯＲゲートの位置が遷移パターン分類回路４１０と異なる。

１行目において５列目と６列目とにＸＯＲゲートが配置され、２行目において１列目と６列目とにＸＯＲゲートが配置される。３行目において１列目と２列目にＸＯＲゲートが配置され、４行目において２列目と３列目とにＸＯＲゲートが配置される。５行目において３列目と４列目とにＸＯＲゲートが配置され、６行目において４列目と５列目にＸＯＲゲートが配置される。

図２９は、第１の実施の形態の第２の変形例における３ビット目を出力する遷移パターン分類回路４３０の一構成例を示す回路図である。この遷移パターン分類回路４３０には、遷移パターン分類回路４１０と同様に７行×７列の素子が配列されているが、ＸＯＲゲートの位置が遷移パターン分類回路４１０と異なる。

１行目において２列目と３列目とにＸＯＲゲートが配置され、２行目において３列目と４列目とにＸＯＲゲートが配置される。３行目において４列目と５列目にＸＯＲゲートが配置され、４行目において５列目と６列目とにＸＯＲゲートが配置される。５行目において１列目と６列目とにＸＯＲゲートが配置され、６行目において１列目と２列目にＸＯＲゲートが配置される。このような構成により、ステータスデータＸおよびＹから、それらの状態の遷移パターンに対応する値のデータ信号ＤＡＴＡ１が生成される。

なお、低速データデコーダ４０１の構成は、クロック信号Ｃｋの代わりにクロック信号ＣｋＮが入力される点以外は、低速データデコーダ４００と同様である。また、図２７乃至図２９に例示した回路は、６状態５遷移信号の遷移パターンに対応した回路の一例であり、インバータやＸＯＲゲートの配置や個数を変更することにより、６状態５遷移信号以外の受信信号（６状態２遷移信号など）に対応することができる。

このように、本技術の第１の実施の形態における第２の変形例によれば、低速データデコーダ４００および４０１が、遷移パターンに対応するデータ信号を生成するため、分離部２３０を設ける必要がなくなる。

＜２．第２の実施の形態＞
上述の第１の実施の形態において受信回路２００は、受信信号を、転送速度が半分の２系統のデータ信号に分離していたが、転送速度が１／４の４系統のデータ信号に分離してもよい。第２の実施の形態の受信回路２００は、受信信号を４系統のデータ信号に分離する点において第１の実施の形態と異なる。

図３０は、第２の実施の形態における受信回路２００の一構成例を示すブロック図である。この第２の実施の形態の受信回路２００は、分離部２３０を備えず、クロック信号生成部３００の代わりにクロック信号生成部４５０を備える点において第１の実施の形態と異なる。また、第２の実施の形態の受信回路２００は、低速データデコーダ２６０および２９８の代わりに低速データデコーダ４００、４０１、４０２および４０３を備える点において第１の実施の形態と異なる。

クロック信号生成部４５０は、受信信号が遷移するたびに、クロック信号Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２ＮおよびＤ３Ｎのいずれかを順を選択して反転する。このクロック信号生成部４５０は、クロック信号Ｄ０Ｎを低速データデコーダ４００に供給し、クロック信号Ｄ１Ｎを低速データデコーダ４０１に供給する。また、クロック信号生成部４５０は、クロック信号Ｄ２Ｎを低速データデコーダ４０２に供給し、クロック信号Ｄ３Ｎを低速データデコーダ４０３に供給する。また、クロック信号生成部４５０は、データ信号ＤＡＴＡ１に対応する信号としてクロック信号Ｄ１Ｎを処理回路１３０に供給し、データ信号ＤＡＴＡ２に対応する信号としてクロック信号Ｄ２Ｎを処理回路１３０に供給する。クロック信号生成部４５０は、データ信号ＤＡＴＡ３に対応する信号としてクロック信号Ｄ３Ｎを処理回路１３０に供給し、データ信号ＤＡＴＡ４に対応する信号としてクロック信号Ｄ０Ｎを処理回路１３０に供給する。

第２の実施の形態の処理回路１３０は、クロック信号Ｄ１Ｎに同期してデータ信号ＤＡＴＡ１を取り込み、クロック信号Ｄ２Ｎに同期してデータ信号ＤＡＴＡ２を取り込む。また、処理回路１３０は、クロック信号Ｄ３Ｎに同期してデータ信号ＤＡＴＡ３を取り込み、クロック信号Ｄ０Ｎに同期してデータ信号ＤＡＴＡ４を取り込む。なお、低速データデコーダ４０１、４０２および４０３は、第１の実施の形態の第２の変形例における低速データデコーダ４００と同様の構成である。低速データデコーダ４０２は、データ信号ＤＡＴＡ３を生成し、低速データデコーダ４０３は、データ信号ＤＡＴＡ４を生成して処理回路１３０へ出力する。

図３１は、第２の実施の形態におけるクロック信号生成部４５０の一構成例を示す回路図である。このクロック信号生成部４５０は、前段カウンタ回路４６０と、後段カウンタ回路４８０と、インバータ４５１と、バッファ４５２および４５３と、カウンタ値デコーダ４５４とを備える。

前段カウンタ回路４６０および後段カウンタ回路４８０からなる回路は、状態が遷移するたびに２ビットの計数値を計数する４進のジョンソンカウンタ回路として動作する。

前段カウンタ回路４６０は、ステータスデータおよび反転ステータスデータと、帰還信号ＦＢ２とから、帰還信号ＦＢ１を生成して後段カウンタ回路４８０およびバッファ４５２に出力する。後段カウンタ回路４８０は、ステータススデータおよび反転ステータスデータと、帰還信号ＦＢ１とから、出力信号を生成してインバータ４５１およびバッファ４５３に供給する。

インバータ４５１は、後段カウンタ回路４８０の出力信号を反転させて帰還信号ＦＢ２として前段カウンタ回路４６０に出力する。バッファ４５２は、帰還信号ＦＢ１をクロック信号Ｃｋ＿Ｒ４Ｈ１としてカウンタ値デコーダ４５４に供給する。バッファ４５３は、後段カウンタ回路４８０の出力信号をクロック信号Ｃｋ＿Ｒ４Ｈ２としてカウンタ値デコーダ４５４に供給する。

カウンタ値デコーダ４５４は、クロック信号Ｃｋ＿Ｒ４Ｈ１およびクロック信号Ｃｋ＿Ｒ４Ｈ２を、クロック信号Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２ＮおよびＤ３Ｎに変換するものである。

図３２は、第２の実施の形態における前段カウンタ回路４６０の一構成例を示す回路図である。この前段カウンタ回路４６０は、ラッチ回路４６１、４６２、４６３、４６４、４６５および４６６と、インバータ４６７、４６８、４６９、４７０、４７１および４７２とを備える。これらの回路や素子の接続は、インバータからの出力の代わりに、帰還信号ＦＢ１がラッチ回路に入力される点以外は、２進カウンタ回路３１０と同様である。なお、後段カウンタ回路４８０の構成は、帰還信号ＦＢ２の代わりに帰還信号ＦＢ１がラッチ回路に入力される点以外は前段カウンタ回路４６０と同様である。

図３３は、第２の実施の形態におけるカウンタ値デコーダ４５４の真理値表の一例である。クロック信号Ｃｋ＿Ｒ４Ｈ１およびＣｋ＿Ｒ４Ｈ２がいずれも「０」である場合に、カウンタ値デコーダ４５４は、クロック信号Ｄ０Ｎのみを「１」にする。クロック信号Ｃｋ＿Ｒ４Ｈ１が「０」でＣｋ＿Ｒ４Ｈ２が「１」である場合に、カウンタ値デコーダ４５４は、クロック信号Ｄ１Ｎのみを「１」にする。クロック信号Ｃｋ＿Ｒ４Ｈ１が「１」でＣｋ＿Ｒ４Ｈ２が「０」である場合に、カウンタ値デコーダ４５４は、クロック信号Ｄ２Ｎのみを「１」にする。また、クロック信号Ｃｋ＿Ｒ４Ｈ１およびＣｋ＿Ｒ４Ｈ２がいずれも「１」である場合に、カウンタ値デコーダ４５４は、クロック信号Ｄ３Ｎのみを「１」にする。

前述したように、前段カウンタ回路４６０および４８０からなる４進カウンタ回路は、状態が遷移するたびに２ビットの計数値（クロック信号Ｃｋ＿Ｒ４Ｈ１およびＣｋ＿Ｒ４Ｈ２）を計数する。そして、カウンタ値デコーダ４５４は、計数値が計数されるたびに、クロック信号Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２ＮおよびＤ３Ｎのいずれかを順に選択して、その信号のみを「１」にする。この結果、状態が遷移するたびに、クロック信号Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２ＮおよびＤ３Ｎのいずれか１つが選択されて、その信号のみが「１」となる。これらのクロック信号Ｄ０Ｎ、Ｄ１Ｎ、Ｄ２ＮおよびＤ３Ｎの位相は、互いに異なり、周波数は、送信側のクロック信号Ｃｋ＿Ｄ０の１／４である。

なお、受信回路２００は、受信信号をｐ（ｐは５以上の整数）系統にデータ信号に分離してもよい。この場合、低速データデコーダ４００と同様の回路をｐ個設け、クロック信号生成部４５０は、４進カウンタ回路の代わりにｐ進カウンタ回路により、互いに位相の異なるｐ個のクロック信号を生成すればよい。

このように、本技術の第２の実施の形態によれば、受信回路２００は、転送速度が１／４の４系統のデータ信号に分離するため、処理回路１３０は、送信側の１／４の速度で並列にデータ信号を処理することができる。

＜３．第３の実施の形態＞
上述の第１の実施の形態では、受信回路２００がデータ信号およびクロック信号を生成していたが、受信回路２００の代わりに、後段の処理回路がデータ信号を生成してもよい。第３の実施の形態の電子装置１００は、受信回路２００の代わりに、後段の処理回路がデータ信号を生成する点において第１の実施の形態と異なる。

図３４は、第３の実施の形態における電子装置１００の一構成例を示すブロック図である。第３の実施の形態の電子装置１００は、送信回路１２０、受信回路２００および処理回路１３０の代わりに送信回路１２１、受信回路２０１および処理回路１３１を備える点において第１の実施の形態と異なる。

送信回路１２１は、６状態５遷移信号の代わりに、６状態２遷移信号を送信する点において第１の実施の形態の送信回路１２０と異なる。また、受信回路２０１は、ステータスデータを２つに分離してクロック信号ＣｋおよびＣｋＮとともに処理回路１３１に供給する。処理回路１３１は、低速データデコーダ２６０等と同様の機能を有し、受信回路２０１からのステータスデータとクロック信号とからデータ信号を生成する。

図３５は、第３の実施の形態における受信回路２０１の一構成例を示すブロック図である。第３の実施の形態の受信回路２０１は、低速データデコーダ２６０および２９８を備えず、分離部２３０およびクロック信号生成部３００の代わりに分離部５２０およびクロック信号生成部５１０を備える点において第１の実施の形態と異なる。このクロック信号生成部５１０は、ＯＲゲート５１１を備える。

ＯＲゲート５１１は、ビットＤａＮ、ＤｂＮおよびＤｃＮの論理和の信号をクロック信号Ｃｋとして出力し、また、その論理和の反転値の信号をクロック信号ＣｋＮとして出力するものである。

分離部５２０は、高速データデコーダからのステータスデータを２系統に分離して処理回路１３１に供給するものである。

図３６は、第３の実施の形態における６状態２遷移信号の状態遷移図の一例である。例えば、受信信号Ｄ、ＥおよびＦの値が、「＋、−、０」の状態に、状態番号「０」が割り当てられ、「０、−、＋」の状態に、状態番号「１」が割り当てられる。受信信号Ａ、ＢおよびＣの値が、「−、０、＋」の状態に、状態番号「２」が割り当てられ、「−、＋、０」の状態に、状態番号「３」が割り当てられる。また、受信信号Ａ、ＢおよびＣの値が、「０、＋、−」の状態に、状態番号「４」が割り当てられ、「＋、０、−」の状態に、状態番号「５」が割り当てられる。これらの６つの状態のいずれか１つから、それ以外の状態へ遷移する遷移パターンは２通りの群に分類され、それぞれに「０」または「１」のデータ信号が割り当てられる。送信回路１２１は、データ信号を送信する際に、そのデータ信号に対応する遷移パターンで状態を遷移させる。

例えば、送信回路１２１は、「０」のデータ信号を送信する際に、クロック信号に同期して状態０を状態１へ遷移させる。続けて、「０」のデータ信号を送信する際に送信回路１２１は、クロック信号に同期して状態１を状態２へ遷移させる。次いで、「１」のデータ信号を送信する際に送信回路１２１は、クロック信号に同期して状態２を状態１へ遷移させる。

図３７は、第３の実施の形態における分離部５２０の一構成例を示す回路図である。この分離部５２０は、６進カウンタ回路５２１を備える。この６進カウンタ回路５２１は、インバータ５２２、５２３、５２４、５２５、５２６および５２７と、ラッチ回路５３０、５３１、５３２、５３３、５３４および５３５と、状態遷移制限回路５４０とを備える。

ラッチ回路５３０、５３１、５３２、５３３、５３４および５３５には、ステータスデータおよび反転ステータスデータからなるデコード信号が入力される。また、ラッチ回路５３０、５３１および５３２には、ラッチ回路５３３、５３４および５３５から帰還した帰還信号が入力される。一方、ラッチ回路５３３、５３４および５３５には、状態遷移制限回路からのビットｘ、ｙおよびｚが入力される。

デコード信号が偶数番目の状態を示す場合にラッチ回路５３０、５３１および５３２は、帰還信号を反転させて保持し、その保持値をビットｒ、ｓおよびｔとして状態遷移制限回路５４０へ出力する。一方、デコード信号が奇数番目の状態を示す場合にラッチ回路５３３、５３４および５３５は、入力信号を反転させて保持し、その保持値を帰還信号としてラッチ回路５３０、５３１および５３２へ出力する。また、ラッチ回路５３３、５３４および５３５は、帰還信号をインバータ５２５、５２６および５２７にも出力する。

状態遷移制限回路５４０は、ビットｒ、ｓおよびｔの示す状態の遷移パターンを６状態２遷移信号における２通りの特定のパターンに制限するものである。状態遷移制限回路５４０は、遷移パターンが特定のパターンであれば、ビットｒ、ｓおよびｔをビットｘ、ｙおよびｚとしてインバータ５２２、５２３および５２４とラッチ回路５３３、５３４および５３５とに出力する。一方、遷移パターンが特定のパターンでなければ、状態遷移制限回路５４０は、それらの信号の出力を遮断する。このように遷移パターンを制限することにより、電源投入時やノイズが混入時に、無効な入力信号が生じても、その入力信号を遮断することができる。

インバータ５２２、５２３および５２４は、ビットｘ、ｙおよびｚを反転して、Ｘ、ＹおよびＺとして出力する。これらのビットＸ、ＹおよびＺからなるデータは、偶数番目の状態を示す。インバータ５２５、５２６および５２７は、ラッチ回路５３３、５３４および５３５からの帰還信号を反転して、Ｕ、ＶおよびＷとして出力する。これらのビットＵ、ＶおよびＷからなるデータは、奇数番目の状態を示す。なお、インバータ５２２、５２３および５２４からなる回路は、特許請求の範囲に記載の第１の反転部の一例であり、インバータ５２５、５２６および５２７からなる回路は、特許請求の範囲に記載の第２の反転部の一例である。

また、Ｘ、ＹおよびＺと、Ｕ、ＶおよびＷとからなるデータは、デコード信号の示す状態が遷移するたびに計数される６進カウンタ回路５２１の計数値を示す。

図３８は、第３の実施の形態におけるラッチ回路５３０および５３３の一構成例を示す回路図である。同図におけるａは、ラッチ回路５３０の一構成例を示す回路図である。このラッチ回路５３０は、インバータ５３０−１、５３０−２、５３０−３、５３０−４、５３０−５、５３０−６および５３０−７を備える。インバータ５３０−７以外のインバータのそれぞれは、差動入力のイネーブル端子を備える。なお、ラッチ回路５３１および５３２の構成は、ラッチ回路５３０と同様である。

インバータ５３０−１のイネーブル端子の電源側にＡＢＮが入力され、接地側にＡＢが入力される。インバータ５３０−２のイネーブル端子の電源側にＣＡＮが入力され、接地側にＣＡが入力される。インバータ５３０−３のイネーブル端子の電源側にＢＣＮが入力され、接地側にＢＣが入力される。また、インバータ５３０−１の入力端子はラッチ回路５３３に接続され、インバータ５３０−２の入力端子はラッチ回路５３４に接続され、インバータ５３０−３の入力端子はラッチ回路５３５に接続される。インバータ５３０−１、５３０−２および５３０−３のそれぞれの出力端子は、インバータ５３０−７の入力端子に接続される。

これらのインバータ５３０−１、５３０−２および５３０−３からなる回路は、デコード信号が偶数番目の状態を示す場合に帰還信号を選択し、その選択した信号を反転させてインバータ５３０−７に出力するマルチプレクサとして機能する。

また、インバータ５３０−４のイネーブル端子の電源側にＣＢＮが入力され、接地側にＣＢが入力される。インバータ５３０−５のイネーブル端子の電源側にＢＡＮが入力され、接地側にＢＡが入力される。インバータ５３０−６のイネーブル端子の電源側にＡＣＮが入力され、接地側にＡＣが入力される。また、インバータ５３０−４、５３０−５および５３０−６のそれぞれの入力端子は、インバータ５３０−７の出力端子に接続される。インバータ５３０−４、５３０−５および５３０−６のそれぞれの出力端子は、インバータ５３０−７の入力端子に接続される。インバータ５３０−７の出力端子は、状態遷移制限回路５４０にも接続される。

これらのインバータ５３０−４、５３０−５、５３０−６および５３０−７からなる回路は、デコード信号が奇数番目の状態を示す場合に前段のマルチプレクサからの信号を保持するホールド回路として機能する。

図３８におけるｂは、ラッチ回路５３３の一構成例を示す回路図である。このラッチ回路５３０は、インバータ５３３−１、５３３−２、５３３−３、５３３−４、５３３−５、５３３−６および５３３−７を備える。このラッチ回路５３３の構成は、インバータのイネーブル端子に入力される信号が異なる点以外は、ラッチ回路５３１と同様である。また、ラッチ回路５３４および５３５の構成は、ラッチ回路５３３と同様である。

インバータ５３３−１のイネーブル端子の電源側にＣＢＮが入力され、接地側にＣＢが入力される。インバータ５３３−２のイネーブル端子の電源側にＢＡＮが入力され、接地側にＢＡが入力される。インバータ５３３−３のイネーブル端子の電源側にＡＣＮが入力され、接地側にＡＣが入力される。

インバータ５３３−４のイネーブル端子の電源側にＡＢＮが入力され、接地側にＡＢが入力される。インバータ５３３−５のイネーブル端子の電源側にＣＡＮが入力され、接地側にＣＡが入力される。インバータ５３３−６のイネーブル端子の電源側にＢＣＮが入力され、接地側にＢＣが入力される。

図３９は、第３の実施の形態における状態遷移制限回路５４０の一構成例を示す回路図である。この状態遷移制限回路５４０は、ブービートラップ回路５４１、５４２および５４３を備える。

ブービートラップ回路５４１は、１０個のＮ型トランジスタ５４１−１乃至５４１−１０を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。

Ｎ型トランジスタ５４１−１、５４１−４、５４１−６および５４１−８は、電源と接地端子との間において直列に接続される。また、Ｎ型トランジスタ５４１−３、５４１−５、５４１−７および５４１−１０は、電源と接地端子との間において直列に接続される。トランジスタ５４１−２は、電源とトランジスタ５４１−４との間において、トランジスタ５４１−１と並列に接続される。トランジスタ５４１−９は、接地端子とトランジスタ５４１−７との間において、トランジスタ５４１−１０と並列に接続される。

トランジスタ５４１−１、５４１−５、５４１−６および５４１−１０のゲートは、ｙを出力する出力端子に接続される。トランジスタ５４１−２、５４１−３、５４１−８および５４１−９のゲートは、ｚを出力する出力端子に接続される。トランジスタ５４１−４および５４１−７のゲートは、ｒが入力される入力端子に接続される。また、トランジスタ５４１−４および５４１−６の接続点と、トランジスタ５４１−５および５４１−７の接続点とは、ｘを出力する接続点に接続される。

また、ブービートラップ回路５４２は、１０個のＮ型トランジスタ５４２−１乃至５４２−１０を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。これらのトランジスタの接続は、状態遷移制限回路５４０の入出力端子との接続先が異なる点以外は、ブービートラップ回路５４１と同様である。

トランジスタ５４２−１、５４２−５、５４２−６および５４２−１０のゲートは、ｚを出力する出力端子に接続される。トランジスタ５４２−２、５４２−３、５４２−８および５４２−９のゲートは、ｘを出力する出力端子に接続される。トランジスタ５４２−４および５４２−７のゲートは、ｓが入力される入力端子に接続される。トランジスタ５４２−４および５４２−６の接続点と、トランジスタ５４２−５および５４２−７の接続点とは、ｙを出力する接続点に接続される。

また、ブービートラップ回路５４３は、１０個のＮ型トランジスタ５４３−１乃至５４３−１０を備える。これらのトランジスタとして、例えば、電界効果トランジスタが用いられる。これらのトランジスタの接続は、状態遷移制限回路５４０の入出力端子との接続先が異なる点以外は、ブービートラップ回路５４１と同様である。

トランジスタ５４３−１、５４３−５、５４３−６および５４３−１０のゲートは、ｘを出力する出力端子に接続される。トランジスタ５４３−２、５４３−３、５４３−８および５４３−９のゲートは、ｙを出力する出力端子に接続される。トランジスタ５４３−４および５４３−７のゲートは、ｔが入力される入力端子に接続される。トランジスタ５４３−４および５４３−６の接続点と、トランジスタ５４３−５および５４３−７の接続点とは、ｚを出力する接続点に接続される。

なお、図３９に例示した状態遷移制限回路５４０の構成は、６状態２遷移信号の２通りの遷移パターンに該当しない全ての遷移パターンを制限する回路であるが、全てを制限する必要に乏しい場合には、一部の回路を省略することもできる。

図４０は、第３の実施の形態におけるブービートラップ回路５４１の真理値表の一例である。ビットｒ、ｙおよびｚが「０００」、「１００」、「０１０」、「００１」または「１１１」である場合に、ブービートラップ回路５４１は、「１」のビットｘを出力する。それ以外の場合に、ブービートラップ回路５４１は、「０」のビットｘを出力する。ブービートラップ回路５４２の真理値表は、同図においてｒ、ｙおよびｚをｓ、ｘおよびｚに置き換え、ｘをｙに置き換えたものと同様である。ブービートラップ回路５４３の真理値表は、同図においてｒ、ｙおよびｚをｔ、ｘおよびｙに置き換え、ｘをｚに置き換えたものと同様である。

このような動作により、状態遷移制限回路５４０は、６状態のいずれかから他の状態への５通りの遷移パターンを、そのうちの２通りに制限する。

図４１は、第３の実施の形態における分離部５２０の動作の一例を示す表である。前回の状態番号が奇数で、今回の状態番号が偶数である場合に、分離部５２０は、ビットＵ、ＶおよびＷからなる計数値を更新する。一方、前回の状態番号が偶数で、今回の状態番号が奇数である場合に、分離部５２０は、ビットＸ、ＹおよびＺからなる計数値を更新する。

このように、本技術の第３の実施の形態によれば、処理回路１３１がデータ信号を生成するため、受信回路２０１に、データ信号を生成するための低速データデコーダを設ける必要がなくなる。また、受信回路２０１は、６状態５遷移信号の代わりに６状態２遷移信号を受信するため、ＯＲゲート１つの簡易な構成のクロック信号生成部５１０によりクロック信号を生成することができる。

＜４．第４の実施の形態＞
上述の第３の実施の形態において受信回路２０１は、６状態２遷移信号を受信していたが、代わりに３状態２遷移信号を受信してもよい。ここで、３状態２遷移信号に対応するように設計変更する際に受信回路２０１において６状態２遷移信号を処理するための回路をそのまま用いたい場合、受信回路２０１は、受信した３状態２遷移信号を６状態２遷移信号に変換してから処理すればよい。第４の実施の形態の受信回路２０１は、３状態２遷移信号を６状態２遷移信号に変換する点において第３の実施の形態と異なる。

図４２は、第４の実施の形態における受信回路２０１の一構成例を示すブロック図である。この第４の実施の形態の受信回路２０１は、変換部５５０をさらに備える点において第３の実施の形態と異なる。

また、受信回路２０１は、送信回路１２１の代わりに送信回路１２２から受信信号を受信する。この送信回路１２２は、ビットＤ、ＥおよびＦからなる３状態２遷移信号を受信信号として送信するものである。また、変換部５５０は、３状態２遷移信号を６状態２遷移信号に変換して高速データデコーダ２２０に出力するものである。

図４３は、第４の実施の形態における３状態２遷移信号の状態遷移図の一例である。３つの信号線のそれぞれの電位は、ハイレベルまたはローレベルに制御される。同図において「１」はハイレベル、「０」はローレベルを示す。これらの信号線の状態は、「０、１、０」の状態０と、「１、０、０」の状態１と、「０、０、１」の状態２とに分類される。状態０から状態１への遷移パターンと、状態１から状態２への遷移パターンと、状態２から状態０への遷移パターンとには、例えば２進数で「０」のデータ信号が割り当てられる。それ以外の遷移パターンには、例えば２進数で「１」のデータ信号が割り当てられる。

図４４は、第４の実施の形態における変換部５５０の一構成例を示す回路図である。この変換部５５０は、６進カウンタ回路５５７を備える。この６進カウンタ回路５５７は、インバータ５５１、５５２、５５３、５５４、５５５および５５６と、ラッチ回路５６０、５７０および５８０とを備える。

インバータ５５１は、ビットＤをビットＲとしてラッチ回路のそれぞれに供給し、また、ビットＤを反転したビットＲＮをラッチ回路のそれぞれに供給する。インバータ５５２は、ビットＥをビットＳとしてラッチ回路のそれぞれに供給し、また、ビットＥを反転したビットＳＮをラッチ回路のそれぞれに供給する。インバータ５５３は、ビットＦをビットＴとしてラッチ回路のそれぞれに供給し、また、ビットＦを反転したビットＦＮをラッチ回路のそれぞれに供給する。

ラッチ回路５６０、５７０および５８０のそれぞれには、互いに異なる状態が割り当てられる。これらのラッチ回路は、Ｒ、Ｓ、Ｔ、ＲＮ、ＳＮおよびＴＮからなる信号が対応する状態を示す場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。また、これらのラッチ回路は、自身以外のラッチ回路に出力信号を帰還信号として帰還させる。また、ラッチ回路５６０、５７０および５８０は、インバータ５５４、５５５および５５６に出力信号を供給する。

インバータ５５４は、ラッチ回路５６０からの出力信号をビットＤａとして、また、ビットＤａを反転した信号をビットＤａＮとして高速データデコーダ２２０に出力する。インバータ５５５は、ラッチ回路５７０からの出力信号をビットＤｂとして、また、ビットＤｂを反転した信号をビットＤｂＮとして高速データデコーダ２２０に出力する。インバータ５５６は、ラッチ回路５８０からの出力信号をビットＤｃとして、また、ビットＤｃを反転した信号をビットＤｃＮとして高速データデコーダ２２０に出力する。これらのＤａ、Ｄｂ、Ｄｃからなる２値データは、３状態２遷移信号の状態が遷移するたびに計数された６進カウンタ回路５５７の計数値を示す。

図４５は、第４の実施の形態におけるラッチ回路５６０、５７０および５８０の一構成例を示す回路図である。同図におけるａは、ラッチ回路５６０の一構成例を示す回路図である。このラッチ回路５６０は、バッファ５６１および５６３と、インバータ５６２および５６４とを備える。バッファ５６１および５６３とインバータ５６２とは、差動入力のイネーブル端子を備える。

バッファ５６１にはラッチ回路５７０からの帰還信号が入力され、バッファ５６３にはラッチ回路５８０からの帰還信号が入力される。バッファ５６１および５６３とインバータ５６２との出力端子は、インバータ５６４の入力端子に接続され、インバータ５６４の出力端子は、インバータ５６２およびインバータ５５４の入力端子に接続される。

また、バッファ５６１のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。バッファ５６３のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。インバータ５６２のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。

図４５におけるｂは、ラッチ回路５７０の一構成例を示す回路図であり、同図におけるｃは、ラッチ回路５８０の一構成例を示す回路図である。ラッチ回路５７０は、バッファ５７１および５７３とインバータ５７２および５７４とを備える。ラッチ回路５８０は、バッファ５８１および５８３とインバータ５８２および５８４とを備える。これらの素子の接続は、ラッチ回路５６０と同様である。ただし、バッファの入力端子の接続先と、イネーブル端子の接続先とが異なる。

バッファ５７１はラッチ回路５８０と接続され、バッファ５７３はラッチ回路５６０と接続される。また、バッファ５８１はラッチ回路５６０と接続され、バッファ５８３はラッチ回路５７０と接続される。

また、バッファ５７１のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。バッファ５７３のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。インバータ５７２のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。

また、バッファ５８１のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。バッファ５８３のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。インバータ５８２のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。

このような構成により、ラッチ回路５８０は、Ｒ、ＳおよびＴのうちＲのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。また、ラッチ回路５７０は、Ｓのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。ラッチ回路５８０は、Ｔのみがハイレベルである場合に、直前の帰還信号を保持し、そうでない場合に帰還信号を反転して出力する。

図４６は、第４の実施の形態における６状態２遷移信号の状態遷移図の一例である。ビットＤａ、ＤｂおよびＤｃからなる計数値がとりうる６つの状態のそれぞれに異なる状態番号が割りてられる。例えば、Ｄａ、ＤｂおよびＤｃが「００１」の状態に状態０が割り当てられ、「１０１」の状態に状態１が割り当てられ、「１００」の状態に状態２が割り当てられる。また、Ｄａ、ＤｂおよびＤｃが「１１０」の状態に状態３が割り当てられ、「０１０」の状態に状態４が割り当てられ、「０１１」の状態に状態５が割り当てられる。

６進カウンタ回路５５７は、ビットＤ、ＥおよびＦからなる受信信号が遷移するたびに、計数値の状態を遷移させる（言い換えれば、計数値を計数する）。例えば、状態０において、ＤＥＦが「００１」から「０１０」に遷移すると、６進カウンタ回路５５７は、計数値を状態１に遷移させる。また、状態１において、ＤＥＦが「０１０」から「１１０」に遷移すると、６進カウンタ回路５５７は、計数値を状態２に遷移させる。

このように、第４の実施の形態によれば、３状態２遷移信号を６状態２遷移信号に変換するため、３状態２遷移信号を受信する構成に設計変更する際に、６状態２遷移信号からクロック信号等を生成する回路を置き換える必要がなくなる。

［第１の変形例］
上述の第４の実施の形態では、高速データデコーダ２２０、分離部５２０およびクロック信号生成部５１０を１組のみ設けていたが、これらを２組設けてもよい。この構成において、受信回路２００は、６状態２遷移信号をさらに２系統に分離して、それぞれの組に入力すればよい。各組で信号が２系統に分離されるため、６状態２遷移信号は最終的に４系統に分離される。第４の実施の形態における第１の変形例の受信回路２０１は、６状態２遷移信号を４系統に分離する点において第４の実施の形態と異なる。

図４７は、第４の実施の形態の第１の変形例における受信回路２０１の一構成例を示すブロック図である。第４の実施の形態の第１の変形例における受信回路２０１は、転送速度変換部６００と、高速データデコーダ２２０−１、分離部５２０−１およびクロック信号生成部５１０−１とをさらに備える点において第４の実施の形態と異なる。また、変換部５５０は、Ｄ、ＥおよびＦからなる受信信号をｄ、ｅおよびｆの３ビットからなる６状態２遷移信号に変換して出力する。

転送速度変換部６００は、変換部５５０からの６状態２遷移信号を、転送速度が半分の２つの６状態２遷移信号に分離するものである。転送速度変換部６００は、２つの６状態２遷移信号の一方を高速データデコーダ２２０およびクロック信号生成部５１０に供給し、他方を高速データデコーダ２２０−１およびクロック信号生成部５１０−１に供給する。

高速データデコーダ２２０−１、分離部５２０−１およびクロック信号生成部５１０−１の構成は、高速データデコーダ２２０、分離部５２０およびクロック信号生成部５１０と同様である。

また、受信回路２０１は、４系統のステータスデータおよびクロック信号を処理回路１３２に供給する。処理回路１３２は、それらの信号から４系統のデータ信号を生成する。

図４８は、第４の実施の形態の第１の変形例における転送速度変換部６００の一構成例を示すブロック図である。この転送速度変換部６００は、６進カウンタ回路６１０を備える。この６進カウンタ回路６１０は、インバータ６１１、６１２および６１３と、状態検出回路６２０および６３０とを備える。

インバータ６１１は、ビットｄをＲとして状態検出回路６２０および６３０に供給し、そのＲを反転したＲＮを状態検出回路６２０および６３０に供給する。また、インバータ６１２は、ビットｅをＳとして状態検出回路６２０および６３０に供給し、そのＳを反転したＳＮを状態検出回路６２０および６３０に供給する。インバータ６１３は、ビットｆをＴとして状態検出回路６２０および６３０に供給し、そのＴを反転したＴＮを状態検出回路６２０および６３０に供給する。

状態検出回路６２０および６３０は、Ｒ、Ｓ、Ｔ、ＲＮ、ＳＮおよびＴＮから、転送速度が半分の６状態２遷移信号を生成するものである。

図４９は、第４の実施の形態の第１の変形例における状態検出回路６２０および６３０の一構成例を示す回路図である。同図におけるａは、状態検出回路６２０の一構成例を示す回路図である。この状態検出回路６２０は、インバータ６２１、６２２、６２３、６２４、６２５、６２６、６２７、６２８および６２９を備える。

インバータ６２１、６２２、６２３、６２４、６２５および６２６は、差動入力のイネーブル端子を備える。インバータ６２１のイネーブル端子の電源側にはＲが入力され、接地側にはＲＮが入力される。また、インバータ６２２のイネーブル端子の電源側にはＳが入力され、接地側にはＳＮが入力される。インバータ６２３のイネーブル端子の電源側にはＴが入力され、接地側にはＴＮが入力される。

インバータ６２４のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。また、インバータ６２５のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。インバータ６２６のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。

インバータ６２１の出力端子は、インバータ６２２、６２４および６２８に接続され、インバータ６２２の出力端子は、インバータ６２３、６２５および６２９に接続される。また、インバータ６２３の出力端子は、インバータ６２１、６２６および６２７に接続される。インバータ６２４の出力端子は、インバータ６２１、６２６および６２７に接続され、インバータ６２５の出力端子は、インバータ６２２、６２４および６２８に接続される。インバータ６２６の出力端子は、インバータ６２３、６２５および６２９に接続される。

インバータ６２７は、入力信号をＸ１として、その反転信号をＸ１Ｎとして高速データデコーダ２２０等に出力する。インバータ６２８は、入力信号をＹ１として、その反転信号をＹ１Ｎとして高速データデコーダ２２０等に出力する。インバータ６２９は、入力信号をＺ１として、その反転信号をＺ１Ｎとして高速データデコーダ２２０等に出力する。これらの出力信号は、ｄ、ｅおよびｆからなる信号に対して転送速度が半分の６状態２遷移信号となる。

図４９におけるｂは、状態検出回路６３０の一構成例を示す回路図である。この状態検出回路６３０は、インバータ６３１、６３２、６３３、６３４、６３５、６３６、６３７、６３８および６３９を備える。これらの入出力端子の接続構成は、状態検出回路６２０と同様である。ただし、インバータ６３４、６３５および６３６のイネーブル端子に入力される信号が異なる。

インバータ６３４のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。また、インバータ６３５のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。インバータ６３６のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。

インバータ６３７、６３８および６３９は、出力信号Ｘ２、Ｘ２Ｎ、Ｙ２、Ｙ２Ｎ、Ｚ２およびＺ２Ｎを高速データデコーダ２２０等に出力する。これらの出力信号は、ｄ、ｅおよびｆからなる信号に対して転送速度が半分の６状態２遷移信号となる。

このように、本技術の第４の実施の形態における第１の変形例によれば、受信回路２０１は、６状態２遷移信号を４系統に分離するため、２系統に分離する場合よりも転送速度を低下させることができる。

［第２の変形例］
上述の第４の実施の形態の第１の変形例では、受信回路２０１が６進カウンタ回路６１０を用いて転送速度を変換していたが、１２進カウンタ回路を用いて転送速度を変換することもできる。第４の実施の形態の第２の変形例における受信回路２０１は、１２進カウンタ回路を用いて転送速度を変換する点において第１の変形例と異なる。

図５０は、第４の実施の形態の第２の変形例における転送速度変換部６５０の一構成例を示す回路図である。第２の変形例では、転送速度変換部６００の代わりに転送速度変換部６５０が設けられる。この転送速度変換部６５０は、１２進カウンタ回路６６０を備える。この１２進カウンタ回路６６０は、インバータ６６１、６６２、６６３、６７０、６７１、６７２、６７３、６７４、６７５、６７６、６７７および６７８を備える。また、１２進カウンタ回路６６０は、インバータ６７９、６８０、６８１、６８２、６８３、６８４、６８５、６８６および６８７を備える。

インバータ６６１、６６２および６６３は、第１の変形例と同様に、ビットＲ、Ｓ、Ｔ、ＲＮ、ＳＮおよびＴＮを生成する。

インバータ６７３、６７４、６７５、６７６、６７７、６７８、６７９、６８０、６８１、６８２、６８３および６８４は、差動入力のイネーブル端子を備える。インバータ６７３のイネーブル端子の電源側にはＳが入力され、接地側にはＳＮが入力される。インバータ６７４のイネーブル端子の電源側にはＲが入力され、接地側にはＲＮが入力される。インバータ６７５のイネーブル端子の電源側にはＴが入力され、接地側にはＴＮが入力される。インバータ６７６のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。インバータ６７７のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。インバータ６７８のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。

インバータ６７９のイネーブル端子の電源側にはＴＮが入力され、接地側にはＴが入力される。インバータ６８０のイネーブル端子の電源側にはＳＮが入力され、接地側にはＳが入力される。インバータ６８１のイネーブル端子の電源側にはＲＮが入力され、接地側にはＲが入力される。インバータ６８２のイネーブル端子の電源側にはＴが入力され、接地側にはＴＮが入力される。インバータ６８３のイネーブル端子の電源側にはＳが入力され、接地側にはＳＮが入力される。インバータ６８４のイネーブル端子の電源側にはＲが入力され、接地側にはＲＮが入力される。

インバータ６７３および６７６の出力端子は、インバータ６７１および６７９の入力端子に接続され、インバータ６７４および６７７の出力端子は、インバータ６７２および６８０の入力端子に接続される。インバータ６７５および６７８の出力端子は、インバータ６７０、６７３および６８１の入力端子に接続される。

インバータ６７９および６８２の出力端子は、インバータ６７６、６８５および６８４の入力端子に接続され、インバータ６８０および６８３の出力端子は、インバータ６７７、６８２および６８６の入力端子に接続される。インバータ６８１および６８４の出力端子は、インバータ６７８、６８３および６８７の入力端子に接続される。

また、インバータ６７０は入力信号をＧ５として、その反転信号をＧ５Ｎとして高速データデコーダ２２０に出力し、インバータ６７１は入力信号をＧ１として、その反転信号をＧ１Ｎとして高速データデコーダ２２０に出力する。インバータ６７２は入力信号をＧ３として、その反転信号をＧ３Ｎとして高速データデコーダ２２０に出力する。

また、インバータ６８５は入力信号をＧ４として、その反転信号をＧ４Ｎとして高速データデコーダ２２０−１に出力し、インバータ６８６は入力信号をＧ６として、その反転信号をＧ６Ｎとして高速データデコーダ２２０−１に出力する。インバータ６８７は入力信号をＧ２として、その反転信号をＧ２Ｎとして高速データデコーダ２２０−１に出力する。

図５１は、第４の実施の形態の第２の変形例における転送速度変換部６５０の状態遷移図の一例を示す図である。転送速度変換部６５０からの、Ｇ１乃至Ｇ６の６状態２遷移信号の状態は、１２個の状態に分類される。転送速度変換部６５０は、６状態２遷移信号Ｄ、ＥおよびＦの状態が遷移するたびに、Ｇ１乃至Ｇ６の状態を遷移させる。例えば、Ｄ、ＥおよびＦが「００１」から「０１１」に遷移すると、転送速度変換部６５０は、Ｇ１乃至Ｇ６を「１１００００」から「１１０００１」に遷移させる。

このように、本技術の第４の実施の形態における第２の変形例によれば、受信回路２０１は、１２進カウンタ回路６６０により転送速度を半分にするため、後段の処理回路１３２は、送信側より遅い速度でデータ信号を処理することができる。

＜５．第５の実施の形態＞
上述の第１の実施の形態では、受信信号を２系統に分離していたが、３系統に分離してもよい。第５の実施の形態の受信回路２００は、受信信号を３系統に分離する点において第１の実施の形態と異なる。

図５２は、第５の実施の形態における受信回路２００の一構成例を示すブロック図である。この第５の実施の形態の受信回路２００は、分離部５２０を備えず、クロック信号生成部３００と低速データデコーダ２６０および２９８との代わりに、クロック信号生成部７００と低速データデコーダ４００、４０１および４０２を備える。

クロック信号生成部７００は、ステータスデータおよび反転ステータスデータの示す状態が遷移するたびに、クロック信号ＣｋＵ、ＣｋＶおよびＣｋＷのいずれかを順に選択して反転するものである。このクロック信号生成部７００は、クロック信号ＣｋＵ、ＣｋＶおよびＣｋＷを低速データデコーダ４００、４０１および４０２に供給する。第５の実施の形態の低速データデコーダ４００、４０１および４０２は、第１の実施の形態の第２の変形例の低速データデコーダ４００と同様の構成である。

また、クロック信号生成部７００は、データ信号ＤＡＴＡ１に対応する信号としてクロック信号ＣｋＶを処理回路１３３に供給し、データ信号ＤＡＴＡ２に対応する信号としてクロック信号ＣｋＷを処理回路１３３に供給する。また、クロック信号生成部７００は、データ信号ＤＡＴＡ３に対応する信号としてクロック信号ＣｋＵを処理回路１３３に供給する。低速データデコーダ４００、４０１および４０２は、データ信号を処理回路１３３に供給する。処理回路１３３は、これらのデータ信号を取り込んで処理する。

図５３は、第５の実施の形態におけるクロック信号生成部７００の一構成例を示す回路図である。このクロック信号生成部７００は、状態遷移制限部７１１、７２２、７３３、７４４、７５５および７６６を備える。また、クロック信号生成部７００は、マルチプレクサ７１２、７１３、７１４、７１５、７１６、７１７、７２１、７２３、７２４、７２５、７２６、７２７、７３１、７３２、７３４、７３５、７３６および７３７を備える。また、クロック信号生成部７００は、マルチプレクサ７４１、７４２、７４３、７４５、７４６、７４７、７５１、７５２、７５３、７５４、７５６、７５７、７６１、７６２、７６３、７６４、７６５および７６７を備える。これらの回路のそれぞれは、差動入力のイネーブル端子と、３つの入力端子と３つの出力端子ｄとを備える。また、クロック信号生成部７００は、バッファ７７１、７７２および７７３を備える。

また、状態遷移制限部７１１と、マルチプレクサ７１２乃至７１７とは、１行目に配列され、マルチプレクサ７２１と状態遷移制限部７２２とマルチプレクサ７２３乃至７２７とは２行目に配列される。マルチプレクサ７３１および７３２と状態遷移制限部７３３とマルチプレクサ７３４乃至７３７とは３行目に配列される。マルチプレクサ７４１乃至７４３と状態遷移制限部７４４とマルチプレクサ７４５乃至７４７とは４行目に配列される。マルチプレクサ７５１乃至７５４と状態遷移制限部７５５とマルチプレクサ７５６および７５７とは５行目に配列される。マルチプレクサ７６１乃至７６５と状態遷移制限部７６６とマルチプレクサ７６７とは６行目に配列される。このように、６行×７列に回路が配置されている。

１行目の回路のそれぞれのイネーブル端子の電源側にはＡＢＮが入力され、接地側にはＡＢが入力される。２行目の回路のそれぞれのイネーブル端子の電源側にはＣＢＮが入力され、接地側にはＣＢが入力される。３行目の回路のそれぞれのイネーブル端子の電源側にはＣＡＮが入力され、接地側にはＣＡが入力される。４行目の回路のそれぞれのイネーブル端子の電源側にはＢＡＮが入力され、接地側にはＢＡが入力される。５行目の回路のそれぞれのイネーブル端子の電源側にはＢＣＮが入力され、接地側にはＢＣが入力される。６行目の回路のそれぞれのイネーブル端子の電源側にはＡＣＮが入力され、接地側にはＡＣが入力される。

状態遷移制限部７１１の出力端子は、状態遷移制限部７１１を含む１行目の各回路の入力端子に接続される。同様に、状態遷移制限部７２２、７３３、７４４、７５５および７６６の出力端子も、その回路を含む行内の各回路の入力端子に接続される。

１列目のマルチプレクサ（７２１等）の１つ目の出力端子は１行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は１行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は１行目の各回路の１つ目の入力端子に接続される。２列目のマルチプレクサの１つ目の出力端子は２行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は２行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は２行目の各回路の１つ目の入力端子に接続される。３列目のマルチプレクサの１つ目の出力端子は３行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は３行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は３行目の各回路の１つ目の入力端子に接続される。

４列目のマルチプレクサの１つ目の出力端子は４行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は４行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は４行目の各回路の１つ目の入力端子に接続される。５列目のマルチプレクサの１つ目の出力端子は５行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は５行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は５行目の各回路の１つ目の入力端子に接続される。６列目のマルチプレクサの１つ目の出力端子は６行目の各回路の２つ目の入力端子に接続され、２つ目の出力端子は６行目の各回路の３つ目の入力端子に接続され、３つ目の出力端子は６行目の各回路の１つ目の入力端子に接続される。

７列目のマルチプレクサの出力端子は、バッファ７７１、７７２および７７３に接続される。バッファ７７１は、入力信号をクロック信号ＣｋＵとして出力し、バッファ７７２は、入力信号をクロック信号ＣｋＶとして出力する。バッファ７７３は、入力信号をクロック信号ＣｋＷとして出力する。

図５４は、第５の実施の形態における状態遷移制限部７１１の一構成例を示すブロック図である。この状態遷移制限部７１１は、状態遷移制限回路７１１−１およびマルチプレクサ７１１−２を備える。状態遷移制限部７１１の構成は、第３の実施の形態の状態遷移制限回路５４０と同様である。状態遷移制限部７１１は、入力端子からの信号の状態の遷移パターンを制限してマルチプレクサ７１１−２に供給する。マルチプレクサ７１１−２の構成については後述する。なお、状態遷移制限部７２２、７３３、７４４、７５５および７６６の構成は、状態遷移制限部７１１と同様である。

図５５は、第５の実施の形態におけるマルチプレクサ７１１−２の一構成例を示す回路図である。このマルチプレクサ７１１−２は、インバータ７１１−３、７１１−４および７１１−５を備える。これらのインバータは、差動入力のイネーブル端子を備え、その電源側にＡＢＮが入力され、接地側にＡＢが入力される。インバータ７１１−３、７１１−４および７１１−５は、状態遷移制限回路７１１−１からの信号を反転して、状態遷移制限部７１１などの入力端子に帰還させる。なお、マルチプレクサ７１２、７１３、７１４、７１５、７１６、７１７、７２１、７２３、７２４、７２５、７２６、７２７、７３１、７３２、７３４、７３５、７３６および７３７の構成は、マルチプレクサ７１１−２と同様である。また、マルチプレクサ７４１、７４２、７４３、７４５、７４６、７４７、７５１、７５２、７５３、７５４、７５６、７５７、７６１、７６２、７６３、７６４、７６５および７６７の構成もマルチプレクサ７１１−２と同様である。

上述の構成により、送信側と比較して周波数が１／３で、互いに位相の異なるクロック信号ＣｋＵ、ＣｋＶおよびＣｋＷが生成される。

このように、本技術の第５の実施の形態によれば、受信回路２００は、受信信号を３系統のデータ信号に分離するため、受信信号を２系統に分離する場合よりもデータ信号の転送速度を遅くすることができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

なお、本技術は以下のような構成もとることができる。
（１）互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、
前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部と
を具備する受信回路。
（２）前記第１のタイミング信号が前記特定の値となる直前の第１の状態と前記第２のタイミング信号が前記特定の値となる直前の第２の状態とに前記受信信号の状態のそれぞれを分離する分離部をさらに具備し、
前記第１のデータ信号生成部は、前記第１の状態から前記第２の状態への遷移パターンを示すデータを前記第１のデータ信号として生成し、
前記第２のデータ信号生成部は、前記第２の状態から前記第１の状態への遷移パターンを示すデータを前記第２のデータ信号として生成する
前記（１）記載の受信回路。
（３）前記タイミング信号生成部は、
前記受信信号が遷移するたびに１ビットの計数値を計数して当該計数値の信号を前記第１のタイミング信号として出力する２進カウンタ回路と、
前記第１のタイミング信号を反転した信号を前記第２のタイミング信号として生成する第２のタイミング信号生成回路と
を備える
前記（１）または（２）に記載の受信回路。
（４）前記２進カウンタ回路は、
互いに異なる前記状態に対応付けられた複数のラッチ回路と、
マルチプレクサと
を備え、
前記複数のラッチ回路のそれぞれは、対応する前記状態に前記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、
前記マルチプレクサは、前記保持された反転信号を反転して新たな帰還信号として前記複数のラッチ回路に帰還させるとともに前記新たな帰還信号を前記第１のタイミング信号として出力する
前記（３）記載の受信回路。
（５）前記複数のタイミング信号のうち前記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第３のデータ信号を生成して前記第１のタイミング信号に同期して出力する第３のデータ信号生成部をさらに具備し、
前記第２のデータ信号生成部は、前記第３のタイミング信号に同期して前記第２のデータ信号を出力する
前記（１）記載の受信回路。
（６）前記タイミング信号生成部は、前記状態が遷移するたびに３ビットの計数値を計数して前記計数値を前記第１、第２および第３のタイミング信号のそれぞれに分離して出力する６進カウンタ回路を備える
前記（５）記載の受信回路。
（７）前記複数のタイミング信号のうち前記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第３のデータ信号を生成して、前記複数のタイミング信号のうち前記第１、第２および第３のタイミング信号と異なる第４のタイミング信号に同期して出力する第３のデータ信号生成部と、
前記第４のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第４のデータ信号を生成して前記第１のタイミング信号に同期して出力する第４のデータ信号生成部と
をさらに具備し、
前記第２のデータ信号生成部は、前記第３のタイミング信号に同期して前記第２のデータ信号を出力する
前記（１）記載の受信回路。
（８）前記タイミング信号生成部は、
前記受信信号が遷移するたびに２ビットの計数値を計数する４進カウンタ回路と、
前記計数値を解析して当該解析結果に基づいて前記第１、第２、第３および第４のタイミング信号を生成するカウンタ値デコーダと
を備える前記（７）記載の受信回路。
（９）互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、
前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部とを備える処理回路と
を具備する電子装置。
（１０）前記受信回路は、
前記複数のタイミング信号を生成するタイミング信号生成部と、
前記第１のタイミング信号が前記特定の値となる直前の第１の状態と前記第２のタイミング信号が前記特定の値となる直前の第２の状態とに前記受信信号の状態のそれぞれを分離する分離部と
を備え、
前記第１のデータ信号生成部は、前記第１の状態から前記第２の状態への遷移パターンを示すデータを前記第１のデータ信号として生成し、
前記第２のデータ信号生成部は、前記第２の状態から前記第１の状態への遷移パターンを示すデータを前記第２のデータ信号として生成する
前記（９）記載の電子装置。
（１１）前記分離部は、
前記受信信号の状態が前記第１の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値を出力信号として出力する第１のラッチ回路と、
前記受信信号の状態が前記第２の状態に遷移するたびに直前の前記出力信号を反転し他信号を保持して当該保持値を前記帰還信号として出力する第２のラッチ回路と、
前記出力信号を反転した信号を前記１の状態を示す第１のステータスデータとして出力する第１の反転部と、
前記帰還信号を反転した信号を前記第２の状態を示す第２のステータスデータとして出力する第２の反転部と
を備える
前記（１０）記載の電子装置。
（１２）前記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備する前記（１１）記載の電子装置。
（１３）前記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、
前記タイミング信号生成部は、前記新たな受信信号から前記第１および第２のタイミング信号を生成する
前記（１１）記載の電子装置。
（１４）前記変換部は、前記状態の個数が６個の前記受信信号を状態の個数が３個の前記新たな受信信号に変換する
前記（１３）記載の電子装置。
（１５）前記変換部は、前記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を前記新たな受信信号として前記タイミング信号生成部に供給する
前記（１４）記載の電子装置。
（１６）前記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを前記タイミング信号生成部および前記分離部に供給する転送速度変換部をさらに具備する
前記（１４）または（１５）記載の電子装置。
（１７）送信信号を送信する送信回路と、
前記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を前記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、
前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部と
を具備する送受信システム。
（１８）互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成手順と、
前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成手順と、
前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成手順と
を具備する受信回路の制御方法。

１００ 電子装置
１１０ ＡＤ変換部
１２０ 送信回路
１３０ 処理回路
１４０ クロック生成部
２００ 受信回路
２１０ ３値２値変換部
２１１〜２１３ 抵抗
２１４、２１５、２１６ コンパレータ
２２０ 高速データデコーダ
２２１〜２２６、２７１〜２７６、２８１〜２８６、２８９〜２９４ ＡＮＤ（論理積）ゲート
２３０、５２０ 分離部
２３１〜２３６ 分離回路
２４０、２５０、６２０、６３０ 状態検出回路
２４１、２４５、２５１、２５５ ＸＯＲ（排他的論理和）ゲート
２４２〜２４４、２５２〜２５４、２６１〜２６６ フリップフロップ
２６０、２９８、４００〜４０３ 低速データデコーダ
２６７、２７７〜２７９、２８７、２８８、２９５〜２９７ ＯＲ（論理和）ゲート
２７０ セイムフェーズ生成部
２８０ データフェーズ生成部
３００ クロック信号生成部
３１０ ２進カウンタ回路
３１１〜３１６ ラッチ回路
３１７〜３２６、３３１ インバータ
３２７、３２８ Ｐ型トランジスタ
３２９、３３０ Ｎ型トランジスタ

Claims (18)

1. 互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
   前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、
   前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部と
   を具備する受信回路。
2. 前記第１のタイミング信号が前記特定の値となる直前の第１の状態と前記第２のタイミング信号が前記特定の値となる直前の第２の状態とに前記受信信号の状態のそれぞれを分離する分離部をさらに具備し、
   前記第１のデータ信号生成部は、前記第１の状態から前記第２の状態への遷移パターンを示すデータを前記第１のデータ信号として生成し、
   前記第２のデータ信号生成部は、前記第２の状態から前記第１の状態への遷移パターンを示すデータを前記第２のデータ信号として生成する
   請求項１記載の受信回路。
3. 前記タイミング信号生成部は、
   前記受信信号が遷移するたびに１ビットの計数値を計数して当該計数値の信号を前記第１のタイミング信号として出力する２進カウンタ回路と、
   前記第１のタイミング信号を反転した信号を前記第２のタイミング信号として生成する第２のタイミング信号生成回路と
   を備える
   請求項１または２に記載の受信回路。
4. 前記２進カウンタ回路は、
   互いに異なる前記状態に対応付けられた複数のラッチ回路と、
   マルチプレクサと
   を備え、
   前記複数のラッチ回路のそれぞれは、対応する前記状態に前記受信信号が遷移した場合には帰還信号を反転した反転信号を保持し、
   前記マルチプレクサは、前記保持された反転信号を反転して新たな帰還信号として前記複数のラッチ回路に帰還させるとともに前記新たな帰還信号を前記第１のタイミング信号として出力する
   請求項３記載の受信回路。
5. 前記複数のタイミング信号のうち前記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第３のデータ信号を生成して前記第１のタイミング信号に同期して出力する第３のデータ信号生成部をさらに具備し、
   前記第２のデータ信号生成部は、前記第３のタイミング信号に同期して前記第２のデータ信号を出力する
   請求項１記載の受信回路。
6. 前記タイミング信号生成部は、前記状態が遷移するたびに３ビットの計数値を計数して前記計数値を前記第１、第２および第３のタイミング信号のそれぞれに分離して出力する６進カウンタ回路を備える
   請求項５記載の受信回路。
7. 前記複数のタイミング信号のうち前記第１および第２のタイミング信号と異なる第３のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第３のデータ信号を生成して、前記複数のタイミング信号のうち前記第１、第２および第３のタイミング信号と異なる第４のタイミング信号に同期して出力する第３のデータ信号生成部と、
   前記第４のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第４のデータ信号を生成して前記第１のタイミング信号に同期して出力する第４のデータ信号生成部と
   をさらに具備し、
   前記第２のデータ信号生成部は、前記第３のタイミング信号に同期して前記第２のデータ信号を出力する
   請求項１記載の受信回路。
8. 前記タイミング信号生成部は、
   前記受信信号が遷移するたびに２ビットの計数値を計数する４進カウンタ回路と、
   前記計数値を解析して当該解析結果に基づいて前記第１、第２、第３および第４のタイミング信号を生成するカウンタ値デコーダと
   を備える請求項７記載の受信回路。
9. 互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成する受信回路と、
   前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部とを備える処理回路と
   を具備する電子装置。
10. 前記受信回路は、
    前記複数のタイミング信号を生成するタイミング信号生成部と、
    前記第１のタイミング信号が前記特定の値となる直前の第１の状態と前記第２のタイミング信号が前記特定の値となる直前の第２の状態とに前記受信信号の状態のそれぞれを分離する分離部と
    を備え、
    前記第１のデータ信号生成部は、前記第１の状態から前記第２の状態への遷移パターンを示すデータを前記第１のデータ信号として生成し、
    前記第２のデータ信号生成部は、前記第２の状態から前記第１の状態への遷移パターンを示すデータを前記第２のデータ信号として生成する
    請求項９記載の電子装置。
11. 前記分離部は、
    前記受信信号の状態が前記第１の状態に遷移するたびに直前の帰還信号を反転した信号を保持して当該保持値を出力信号として出力する第１のラッチ回路と、
    前記受信信号の状態が前記第２の状態に遷移するたびに直前の前記出力信号を反転し他信号を保持して当該保持値を前記帰還信号として出力する第２のラッチ回路と、
    前記出力信号を反転した信号を前記１の状態を示す第１のステータスデータとして出力する第１の反転部と、
    前記帰還信号を反転した信号を前記第２の状態を示す第２のステータスデータとして出力する第２の反転部と
    を備える
    請求項１０記載の電子装置。
12. 前記出力信号の遷移パターンを複数の特定パターンに制限する状態遷移制限回路をさらに具備する請求項１１記載の電子装置。
13. 前記受信信号を状態の個数が異なる新たな受信信号に変換する変換部をさらに具備し、
    前記タイミング信号生成部は、前記新たな受信信号から前記第１および第２のタイミング信号を生成する
    請求項１１記載の電子装置。
14. 前記変換部は、前記状態の個数が６個の前記受信信号を状態の個数が３個の前記新たな受信信号に変換する
    請求項１３記載の電子装置。
15. 前記変換部は、前記受信信号の状態が遷移するたびに計数値を計数して当該計数値を示す信号を前記新たな受信信号として前記タイミング信号生成部に供給する
    請求項１４記載の電子装置。
16. 前記受信信号を、当該受信信号より転送速度が低い新たな複数の受信信号に変換して当該複数の受信信号のいずれかを前記タイミング信号生成部および前記分離部に供給する転送速度変換部をさらに具備する
    請求項１４または１５に記載の電子装置。
17. 送信信号を送信する送信回路と、
    前記送信信号を受信信号として受信して、互いに異なるタイミングを示す複数のタイミング信号を前記受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成部と、
    前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成部と、
    前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成部と
    を具備する送受信システム。
18. 互いに異なるタイミングを示す複数のタイミング信号を受信信号の状態が遷移するタイミングに同期して生成するタイミング信号生成手順と、
    前記複数のタイミング信号のうち所定の第１のタイミング信号が特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第１のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なる第２のタイミング信号に同期して出力する第１のデータ信号生成手順と、
    前記第２のタイミング信号が前記特定の値となるたびに当該特定の値となるタイミングの前後の前記受信信号の状態から第２のデータ信号を生成して、前記複数のタイミング信号のうち前記第１のタイミング信号と異なるタイミング信号に同期して出力する第２のデータ信号生成手順と
    を具備する受信回路の制御方法。

Images