JP2010283816A5

JP2010283816A5 -

Info

Publication number: JP2010283816A5
Application number: JP2010122836A
Authority: JP
Filing date: 2010-05-28
Publication date: 2013-05-23

Description

ＤＦＦ５６４は、クロック入力５６８、Ｄ入力５７０、Ｑ出力５７２、及びＱバー出力５７４を有している。ＤＦＦ５６４は、如何なる適切なデジタル論理を使用して実装されていてもよい。第１のシフト済みクロック信号５１２は、バッファ５６０で緩衝され、ＤＦＦ５６４をクロックするクロック入力５６８に接続されている。Ｑバー出力５７４には何も接続されていない。例示的な入来データビット５１６は、Ｄ入力５７０に接続されている。ＤＦＦ５６４は、入来データビット５１６を、Ｄ入力５７０からＱ出力５７２まで、緩衝された第１のシフト済みクロック信号５１２の立ち上がりエッジで運ぶ。第１のシフト済みクロック信号は、入来クロック信号５０８に対してシフトされているので、入来クロック信号５０８と入来データビット５１６がシステム５００への着信時に同期されていたと仮定すると、ＤＦＦ５６４は、Ｄ入力５７０とクロック入力５６８で一致した立ち上がりエッジを処理しなくてもよくなるであろう。その様な一致した立ち上がりエッジは、ＤＦＦ５６４の論理に破壊を引き起こしかねない。ＤＦＦ５６４は、バッファ５８４の１つの入力に接続されているＱ出力５７２へ出力する。

同様に、ＤＦＦ５６６は、クロック入力５７６、Ｄ入力５７８、Ｑ出力５８０、及びＱバー出力５８２を有している。ＤＦＦ５６６は、如何なる適切なデジタル論理を使用して実装されていてもよい。緩衝された第１のシフト済みクロック信号５１２は、クロック入力５７６に接続され、同入力は、ＤＦＦ５６６をクロックするべく反転される。Ｑバー出力５８２には何も接続されていない。例示的な入来データビット５１６は、Ｄ入力５７８に接続されている。ＤＦＦ５６６は、例示的な入来データビット５１６を、Ｄ入力５７８から、Ｑ出力５８０へ、クロック入力５７６のインバータによる緩衝された第１のシフト済みクロック信号５１２の立ち下がりエッジで運ぶ。ここでも同様に、第１のシフト済みクロック信号は入来クロック信号５０８に対してシフトされているため、入来クロック信号５０８と例示的な入来データビット５１６がシステム５００への着信時に同期していたと仮定すると、ＤＦＦ５６６は、Ｄ入力５７８とクロック入力５７６で一致した立ち上がりエッジを処理しなくてもよくなるであろう。その様な一致した立ち上がりエッジは、ＤＦＦ５６６の論理に破壊を引き起こしかねない。ＤＦＦ５６６は、Ｑ出力５８０へ出力する。Ｑ出力５８０は、バッファ５８４の第２の入力に接続されている。バッファ５８４は、入力としてＱ出力５７２及びＱ出力５８０を取り、バッファ５６０を通しての遅延に整合されて、例示的な再クロック済みデータビット５１８を生成する。複数の入来データビットは、ＤＦＦ対によるビット・バイ・ビットで、ＤＦＦ５６４とＤＦＦ５６６が例示的な入来データビット５１６を再クロックするのと同じ様式で再クロックされることになる。

Claims

クロック信号とデータ信号を整列させるためのシステムにおいて、
入来クロック信号を受信し、シフト済みクロック信号を出力するクロックシフティング回路であって、
入来クロック信号が接続されている基準入力と、フィードバック入力と、ＰＬＬ出力と、を有する位相ロックループ（ＰＬＬ）と、
それぞれが、Ｄ入力と、クロック入力と、Ｑ出力と、Ｑバー出力と、を有している、直列に接続された複数のｎ個（ｎは整数）のＤフリップフロップであって、前記ＰＬＬ出力は、前記Ｄフリップフロップ１つ１つの前記クロック入力に接続され、Ｄフリップフロップの前記Ｑ出力は、直列内の後続のＤフリップフロップの前記Ｄ入力に接続され、前記直列内の最後のＤフリップフロップの前記Ｑバー出力は、前記直列内の１番目の前記Ｄフリップフロップの前記Ｄ入力に接続され、前記直列内の前記最後のＤフリップフロップの前記Ｑバー出力は、緩衝され、前記フィードバック入力へ接続されている、複数のｎ個のＤフリップフロップと、を備えており、
前記シフト済みクロック信号は、前記直列のＤフリップフロップからの少なくとも１つのＱ出力である、クロックシフティング回路と、
前記シフト済みクロック信号と複数の入来データビットを受信し、複数の再クロック済みデータビットを出力する、データクロッキング回路、とを備えているシステム。
前記直列に接続された複数のｎ個のＤフリップフロップは、ＤＦＦχを有し、ＤＦＦχは、前記直列内のχ番目のＤフリップフロップであり、ＤＦＦχの前記Ｑ出力は、前記シフト済みクロック信号を送信し、前記シフト済みクロック信号は、前記入来クロック信号に対して（３６０／２ｎ）χ度の位相シフトを有する、請求項１に記載のシステム。
前記データクロッキング回路は、
前記シフト済みクロック信号を受信し、真出力と補数出力を出力する、真−補数ブロックを備えており、
前記真出力は、前記入来クロック信号に対して（３６０／２ｎ）χ度の位相シフトを有するクロック信号を搬送し、前記補数出力は、前記入来クロック信号に対して（３６０／２ｎ）χ＋１８０度の位相シフトを有するクロック信号を搬送する、請求項２に記載のシステム。