JP4480536B2 - データリカバリ方法およびデータリカバリ回路 - Google Patents

Description

本発明は、シリアル転送されたデータを復元するためのデータリカバリ方法およびデータリカバリ回路に関する。

近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、ＵＳＢ（Universal Sirial Bus）、Ｓｉｒｉａｌ ＡＴＡ(Advanced Technology Attachment)、ＩＥＥＥ１３９４、１Ｇ／１０Ｇ Ｅｔｈｅｒｎｅｔ（登録商標）、ＩｎｆｉｎｉＢａｎｄ、ＲａｐｉｄＩＯ、Ｆｉｂｒｅ Ｃｈａｎｎｅｌ、ＰＣＩ（Peripheral Component Interconnect Bus）Ｅｘｐｒｅｓｓといった様々な高速インタフェース規格が
提唱され、実用に供されているが、高速化・大容量化の傾向は今後ますます強まるものと
思われる。それらのインタフェース規格の多くは、シリアル転送方式が採用されており、予め定められた周波数を基にデータが伝送される。伝送されるデータにはその周波数のクロックが重畳され（エンベデッドクロック）、データ受信部では、受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元している。これらの復元動作を行う回路をクロックデータリカバリ（「Clock Data Recovery」、以下ＣＤＲと略称する。）回路と呼んでいる。
従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）が受信デー
タの位相に同期するよう制御され、再生クロックとして抽出される。そしてこの再生クロ
ックを基準として受信データをラッチすることにより正確に受信データが復元される。
しかしながら、年々データ転送速度が高速化し、例えばＧｂｐｓを超えるオーダーになると、ＶＣＯの発振周波数はＧＨｚオーダーを超えるので、そのようなＶＣＯを組み込んだＣＤＲ回路は、チップサイズの増大化、消費電力の増大化、コストアップなどといったマイナス要因が増大する。また、高速化により配線遅延が無視できなくなるので、素子配置や配線レイアウトなどへの充分な配慮が必要となり、設計が益々困難になっている。また配線遅延は、使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトの再設計を行う必要が生じ（あるいは回路の再設計まで必要となり）、回路の再利用性が低下し、開発期間の増大化を招く。
このような問題を解決するものとして、オーバーサンプリング型のクロックデータリカバ
リ回路が提案されている（非特許文献1参照）。
図1は、従来から用いられているＣＤＲ回路の構成図である。
図1に示すように、ＣＤＲ回路は、多相クロック生成部２００がＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロック（ＲｅｆＣＬＫ）から所定位相ずつシフトした、等間隔の位相差を有する多相クロックを生成する。
フリップフロップ回路（以下「ＦＦあるいはＦ／Ｆ」回路と略称する。）２０１は、入力データ（Ｄａｔａ）をデータ端子に共通入力し、多相クロック生成部２００から供給される多相クロックの各クロック（ＣＬＫ１〜ＣＬＫＮ）をそれぞれクロック端子に入力して、各クロックの立ち上がりで（あるいは立下りで）入力データを取り込む。すなわちＦＦ回路２０１から出力されるデータは、入力データを少しずつ位相のずれたクロックでサンプリングされたものとなる。ディジタルＰＬＬ（ＤＰＬＬ）２０２は、ＦＦ回路２０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲｅｃＣＬＫ）として復元する。また、再生クロック（ＲｅｃＣＬＫ）と所定の位相差（例えば逆位相）を持つクロックで取り込んだデータを再生データ（ＲｅｃＤａｔａ）として選択し、出力する。このとき再生クロック（ＲｅｃＣＬＫ）の選択には、データの反転タイミングをフィルタで平滑化して検出している。そして後段の信号処理部（未図示）で、この再生クロック（ＲｅｃＣＬＫ）をクロックとして動作を行なう。このような構成にすれば、多相クロック生成部以外はディジタル回路で構成できるので実現が比較的容易になる。
しかしながら、この回路構成に用いる多相クロックは、相互の位相差が問題となり、位相差が等間隔でない場合には誤動作を生じる恐れがある。
図２は、等間隔でない場合の問題点の一例を示す図である。
図２において、多相クロック生成部２００から出力される多相クロックは４位相であるものとして説明する。図示するように、ＣＬＫ２の位相が理想状態よりΔだけ遅れているものとし、再生クロック（ＲｅｃＣＬＫ）としてはＣＬＫ２が選択され、信号処理部内の各データは、この再生クロックに同期して動作しているものとする。今、Ｔｓｗのタイミングで再生クロック（ＲｅｃＣＬＫ）がＣＬＫ１の位相に切り替わったとすると、元々の位相差に加えてさらにΔだけ再生クロックの周期が短くなり（Ｔ’）、信号処理部内でフリップフロップをセットアップする時間（Ｔｓｕ’）が十分確保できない。このため、最悪の場合には誤動作の恐れがある。これは、たとえ多相クロック生成部２００の出力端で等位相間隔になるように設計されていても、再生クロック（ＲｅｃＣＬＫ）出力端までの各クロックのスキュー（例えば配線や負荷などによる）による影響を受け、このスキューは、高速になるほど顕著になる。従って、各部で多相クロックの遅延量の合せ込みを行う必要が生じ、その実現は容易ではなく、上述の問題点を解決するには至っていない。

また、この多相クロック生成部において、位相インターポレータを用い、位相調整を行なう方法が開示されている（特許文献１参照）。
特開２００２−１９０７２４号公報 B．Kim et．al."A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394

しかしながら、位相インターポレータのような回路を設ければ、位相差が等間隔の多相クロックを出力することは可能になるが、装置の増大化を招くほか、高速化に伴う配線遅延を無視しえない。配線遅延を回避する方法として、各部入力においてそれぞれ多相クロックの位相を合わせる方法が考えられる。しかし、この方法は、多相クロックの位相を合わせることは、オーバーサンプリング周波数（図２の例では、転送データに含まれるクロックの４倍の周波数）で動作するオーバーサンプリング型ＣＤＲ回路を実現するのと同等の困難牲がある。

そこで、入力データからクロックを復元し、復元したクロックに基づいて信号処理を行なう、従来のアナログ型ＰＬＬを用いたＣＤＲ回路やオーバーサンプリング型ＣＤＲ回路を用いる装置においては、転送速度が高速化するのに伴って、ＣＤＲ部を設計する困難性が高まるので、開発期間が増大し、その実現が益々困難になってきている。

本発明は、上記の事情に鑑み、入力されたデータに含まれるクロックを復元することなく、そのクロックよりも周波数が同等以下の、独立したクロックでデータを正確に復元することが可能であり、さらに、たとえ入力されたデータにジッタが生じても、そのジッタによる影響を受けることが少ないデータリカバリ方法およびデータリカバリ回路を提供することを目的とする。

上記の目的を達成する本発明のデータリカバリ方法は、シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ方法であって、
周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングしてサンプリングデータを取得するサンプリング工程と、
前記サンプリング工程で取得された前記サンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信された前記データを復元するデータ復元工程と、を備えたことを特徴とする。

上記の目的を達成する本発明のデータリカバリ回路は、シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ回路であって、
周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングしてサンプリングデータを取得するサンプリング部と、
取得された前記サンプリングデータから平均的にｆ１／ｆ２ビットを抽出し、受信された前記データを復元するデータ復元部と、を備えたことを特徴とする。

このようにシリアル転送されたデータを、そのデータの含まれる周波数がｆ１のクロックを復元して用いることなく、周波数がそれと同等以下の、ｆ２の多相クロックを用いてオーバーサンプリングし、周波数差による位相のずれを勘案して所定のビットをそのサンプリングデータから抽出するので、転送速度が高速であっても処理が容易であり、ジッタによる影響をも回避し、正確にデータを復元することができる。

本発明のデータリカバリ方法及びデータリカバリ回路によれば、受信データのクロック
とは独立のクロックによりオーバーサンプリングする上、受信データに含まれるクロックと同じ周期のクロックパターンを、位相をずらしながら受信データの復元を行っているので、周波数差による影響や、ジッタによる影響がほとんど問題にならない。また、多相クロックの周波数は、受信データのクロック周波数の数分の１に設定することができるので、データ転送レートの高速化に対しても容易に対応できる。

以下に、本発明のデータリカバリ方法、及びそのデータリカバリ方法を用いた本発明のデータリカバリ回路の実施形態について説明する。
（第１の実施形態）
図３は、本発明のデータリカバリ回路の第１の実施形態を適用したシリアル転送部の物理層部を示す概略構成図である。
図３に示す物理層部１００は、データの送信を行う送信部１０１と、データの受信を行う受信部１０２とを有する。このシリアル転送部を用いてデータの送受信を行なうときは、伝送路１０６、１０７を介して、同等機能を有し、１組の送信部１２２と受信部１２１とを有する物理層部１２０を対向させて配置する。
物理層部１００は、基準クロックＲｅｆＣＬＫ１から周波数ｆ２のクロックを生成するＰＬＬ１１３を、物理層部１２０は、基準クロックＲｅｆＣＬＫ２から周波数ｆ１のクロックを生成するＰＬＬ１２３を備え、物理層部１００、１２０それぞれは、それぞれのＰＬＬ１１３、１２３により生成される、周波数がそれぞれｆ１、ｆ２のクロックにより動作する。物理層部１００、１２０それぞれの送信部と受信部からなる組をポートと呼び、データのシリアル転送は、ポート相互間で、ポイント・ツー・ポイントで行なわれる。
本実施形態における伝送路１０６、１０７は、送信と受信とは別個の伝送路により同時に行なうことが可能な全２重回線を構成しているが、必ずしも全２重回線である必要はなく、片２重回線により構成されている場合でも、本発明のデータリカバリ回路が適用される。なお、伝送路１０６、１０７は、それぞれ２本の線路により構成されているが、無線により構成されていてもよい。

送信部１０１は、上位層から供給される送信データＤｔｘを所定の変換規則に従って符号化を行うエンコーダ部１０３と、エンコーダ部１０３で符号化されたデータをシリアル変換するシリアライザ１０４と、シリアル変換されたデータを伝送線路１０６に送信する送信出力部１０５とを有する。
伝送線路１０６上のデータの伝送は、差動信号で行なわれる。また、エンコーダ部１０３における符号化には、８Ｂ／１０Ｂ変換が適用される。これは、８ビットのデータから１０ビットのデータ（以下、「シンボルデータ」と称する。）に変換するものであり、８ビットのデータに、Ｋコード（あるいはＫキャラクタ）と呼ばれる制御用の1ビット（ＤｔｘＫ）を用いデータ以外の制御のための特殊符号を加える。この８Ｂ／１０Ｂ変換は、公知の技術であり、詳細は省略する。

ＰＬＬ部１１３は、供給される基準クロックＲｅｆＣＬＫを基に、データ転送のため、各規格に定められた転送クロックＢＣＬＫと、転送クロックＢＣＬＫを１０分周（本実施形態の８Ｂ／１０Ｂ変換の場合）した内部動作のためのクロックＰＣＬＫとを生成する。例えば、データ転送が２．５Ｇｂｐｓで行なわれる場合は、転送クロックＢＣＬＫは、２．５ＧＨｚで生成され、クロックＰＣＬＫは、周波数２５０ＭＨｚで生成される。そして、エンコーダ部１０３にはクロックＰＣＬＫを、シリアライザ１０４にはクロックＰＣＬＫと転送クロックＢＣＬＫとを供給し各部を動作させる。また、上位層とのデータの受け渡しも、クロックＰＣＬＫに同期させて行なわれる。

受信部１０２は、伝送路１０７により伝送された差動信号を二値化する受信入力部１０８と、受信入力部１０８で２値化されたデータを復元するデータリカバリ部１０９と、復元したデータを１０ビットのシンボルデータにパラレル変換するデシリアライザ１１０と、送信側と受信側のクロックとの周波数差を吸収するエラスティックバッファ１１１と、１０ビットのシンボルデータを８ビットのデータに変換（１０Ｂ／８Ｂ変換）するデコーダ部１１２とを備えている。

なお、対向する物理層部１２０も、送信部１２２は、供給される基準クロックＲｅｆＣＬＫ２に基づいてＰＬＬ１２３で生成される、周波数ｆ１の転送クロックにデータを同期させて送信する。

ここで、エラスティックバッファ１１１は、例えば特殊符号の追加、削除を行うことに
より、周波数差を吸収することができる。また、本実施形態においては、デコーダ１１２の前段に設けられているが、後段に設けることにしてもよい。なお、この周波数差の許容値はインタフェース規格毎に定められる。

本発明のデータリカバリ回路の第１の実施形態は、上述した受信部１０２のデータリカバリ部１０９に適用され、ここでは、デシリアライザ１１０の機能も併有するように構成されている。しかし、必ずしもこの構成に限定されない。また、物理層部１００のこれ以外の構成および機能は、データリカバリ回路の第１の実施形態との組み合わせにおいて任意に変更可能である。

また、本実施形態の物理層部１００は、データリカバリ部１０９に供給する多相クロックやエラスティックバッファ１１１などに供給するクロックＰＣＬＫをＰＬＬ１１３で生成するが、生成されたクロックは、送信部１０１にも供給され（シリアライザ１０４やエンコーダ部１０３にクロックＰＣＬＫや転送クロックＢＣＬＫを供給する）、ＰＬＬ１１３が共通化されている。

これは、対向する物理層部１００、１２０それぞれが、独立の基準クロックＲｅｆＣＬＫ１、ＲｅｆＣＬＫ２から生成されたクロックそれぞれにより動作するよう構成されているためである。

図４は、本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。

図４に示すように、第１の実施形態のデータリカバリ回路は、オーバーサンプリング部１と、多相クロック生成部２と、シンボルデータ復元部３とを備えている。

ここで、オーバーサンプリング部１およびシンボルデータ復元部３の一部により、図３に示すデータリカバリ部１０９を構成し、シンボルデータ復元部３の他の一部により、図３に示すデシリアライザ１１０を構成している。また、多相クロック生成部２により、図３に示すＰＬＬ１１３の一部を構成している。

ここで、本実施形態のデシリアライザ１１０は、本発明のパラレル変換部に相当する。ただし、パラレル変換部は、必ずしもデータリカバリ回路には備える必要はなく、別個に設けることもできる。

オーバーサンプリング部１は、多相クロック生成部２から供給される多相クロックＣＫ０〜ＣＫ１１により受信データＤａｔａを取り込み、オーバーサンプリングデータＯＶＳＤを出力する。

シンボルデータ復元部３は、オーバーサンプリングデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成するもので、データリカバリ機能とデシリアライザ機能とを有する。なお、シンボルデータ復元部３は、多相クロックのうちの1つのクロック(図ではＣＫ０が例示されている)で動作する。

多相クロック生成部２は、基準クロックＲｅｆＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相差を有する多相クロックを生成する。

本実施形態では、周期ＵＩが定められている転送クロックＢＣＬＫの約１／２の周波数ｆ２を有し、位相差が例えば１／６ＵＩの多相クロックＣＫ０〜ＣＫ１１を生成する。すなわち、データ転送速度が２．５Ｇｂｐｓ(ＵＩが４００ｐｓ)の場合には、周期が８００ｐｓ（周波数が１．２５ＧＨｚ）で位相差が６６．７ｐｓずつある１２個のクロックを生成する。
なお、多相クロックの周波数ｆ２は、転送クロックの１／２である必要はなく、例えば１／４にすることにより２４個のクロックを生成してもよいし、転送クロックと同一にしてもよい。さらに、多相クロックの位相差は、転送クロックの周期ＵＩの１／６ＵＩに限定する必要はない。また、本実施形態のデータリカバリ回路は、多相クロック生成部２を含んで構成されているが、多相クロック生成部２をデータリカバリ回路とは別個に構成してもよい。
このように、データリカバリ回路に、転送クロックの周波数ｆ１よりも低い周波数ｆ２に設定された多相クロックを用いれば、多相クロック生成部の発振周波数を下げることができるので、高速化に対応しやすい。
次に、各部の詳細について説明する。

オーバーサンプリング部１は、１２個のフリップフロップ（Ｆ／Ｆ０〜Ｆ／Ｆ１１）４
と、入力されたデータを１つのクロック（例えばＣＫ０）に同期させて出力する並列化部
５と、を備えている。

１２個のフリップフロップ４には、それぞれのデータ端子に受信データＤａｔａが共通
に入力し、多相クロックＣＫ０〜ＣＫ１１が立ち上がるタイミングで受信データＤａｔａを取り込み、Ｑ０〜Ｑ１１を出力する。

並列化部５は、例えば２段構成のフリップフロップを有し、Ｑ０〜Ｑ１１を、一旦出力Ｑ０〜Ｑ５と出力Ｑ６〜Ｑ１１と分けてラッチした後に、それらを合わせ、出力Ｑ０〜Ｑ１１を、例えば多相クロックの1つのクロック（ここではＣＫ０とする）に同期させてオーバーサンプルデータＯＶＳＤを出力する。

図５は、オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。

図５において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、データ転送クロック（実際にはオーバーサンプリング部には存在しないが、説明の都合上記載）、（ｃ）は、多相クロックＣＫ０〜ＣＫ１１、（ｄ）は、多相クロックによりＦＦに取り込まれ、各ＦＦから出力されるデータＱ０〜Ｑ１１、（ｅ）は、並列化部に一旦取り込まれたデータＱ０〜Ｑ５、データＱ６〜Ｑ１１、（ｆ）は、並列化部から出力されるオーバーサンプルデータＯＶＳＤを表している。

（ｃ）に示す多相クロックＣＫ０〜ＣＫ１１の周期は、（ｂ）に示すデータ転送クロックの周期（ＵＩ）の２倍（２ＵＩ）に設定され、隣接したクロック相互の位相差が等間隔になるように位相をシフトしたクロックである。（ａ）に示す受信データＤａｔａの黒丸は、多相クロックによるサンプリング点であり、この多相クロックにより取り込まれた（ｄ）に示す各ＦＦの出力Ｑ０〜Ｑ１１は、（ｄ−０）から（ｄ−１１）のように変化する。

並列化部においては、一旦、クロックＣＫ０でＱ０〜Ｑ５を取り込み、（ｅ−０）に示すようにＱＱ［０：５］を出力し、クロックＣＫ６でＱ６〜Ｑ１１を取り込み、（ｅ−６）に示すようにＱＱ［６：１１］を出力する。そして次のクロックＣＫ０でＱＱ［０：５］及びＱＱ［６：１１］を取り込んで並列同期化し、（ｆ）に示すように、オーバーサンプルデータＯＶＳＤ［０：１１］を出力する。なお、図において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。

このように並列化部において、クロックＣＫ０でＱ０〜Ｑ５を取り込み、クロックＣＫ６でＱ６〜Ｑ１１を取り込んだ後、次のクロックＣＫ０でＱ０〜Ｑ１１を取り込むのは、
一度にＱ０〜Ｑ１１を取り込むと、Ｑ１１やＱ１０に対するセットアップ時間が不足し、
それらのデータが正常に取り込まれなくなるためである。

ここで、本実施形態では、並列化部におけるデータの取り込みを、上述のように２段階
に設定しているが、より安定してデータが取り込めるよう段数をさらに増やしてもよい。

一般に、受信データＤａｔａが立ち上がり、あるいは立下がるタイミングは、ランダムに、あるいは多種多様な要因により斜線部（ア）のように変動する、いわゆるジッタが発
生する。このため、データが遷移するタイミング付近のサンプリングデータは、図の白丸のように変動し、データの正確な復元の妨げになることがある。しかし、本実施形態によれば、このような問題も解決することができる。

次に、オーバーサンプルデータＯＶＳＤから、受信データを復元するシンボルデータ復元部３の構成およびその作用について説明する。

シンボルデータ復元部３は、データ選択部６と、選択信号生成部７と、デシリアライザ
８と、コンマ検出部９とを備え、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元するとともに、位相状態を遷移させたシンボルクロックＳＹＭＣＬＫを生成する。

オーバーサンプルデータＯＶＳＤは、本実施形態においては、転送データ２ビットを６位相のクロックでサンプリングした、１２ビット構成のデータである。したがって、この１２ビットのオーバーサンプリングデータＯＶＳＤから、所定位相のクロックで取り込んだデータ（ビット）を選択出力すればよい。

ただし、対向する物理層部１２０の送信部１２２から送られるデータに含まれる転送クロックと、物理層部１００の受信部１０２でサンプリングに用いる多相クロック（クロックＣＫ０〜ＣＫ１１）とが全く同一の周波数（あるいは転送クロックの周波数の自然数分の１）であれば、取り込み位相は、固定されたままの状態でよい。しかし、通常はある範囲内の周波数差を有するので、取り込み位相を徐々にずらし、本実施形態の場合には、通常は２個で、時折１個、あるいは３個のデータを選択的に出力する必要がある。

例えば、０．１％（１０００ｐｐｍ）の周波数差があると、転送データ１０００ビットに対して１ビットのずれが生じ、オーバーサンプリングに用いられるクロックＣＫ０の５００サイクルに1回、１個、あるいは３個のデータが出力される。

選択信号生成部７は、オーバーサンプルデータＯＶＳＤの取り込み位相を指示する選択
信号Ｓｅｌと、データ有効数（１〜３）を示す状態信号Ｓ０、Ｓ１とを生成する。
ここで、Ｓ０が１のときは、データ数が１個有効であり、Ｓ１が１のときは、データ数
が３個有効であり、Ｓ０とＳ１とが共に０のときは、データ数が２個有効であることを示
し、Ｓ０とＳ１双方が１となることがないように設定されている。

データ選択部６は、選択信号生成部７から出力される選択信号Ｓｅｌ及び状態信号Ｓ０
、Ｓ１に従って、並列化部５から出力されるオーバーサンプルデータＯＶＳＤから１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を選択的に出力する。また、状態信号Ｓ０、Ｓ１を所定量遅延させた状態信号Ｓ０’、Ｓ１’も出力する。

コンマ検出部９は、転送データに所定間隔で挿入されたコンマ符号（コンマと呼ばれる特殊符号）を検出しコンマ検出信号Ｄｅｔを出力する。

デシリアライザ８は、コンマ検出信号Ｄｅｔを基に、データ選択部６から供給される１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を１０ビットのシンボルデータＳＹＭにパラレル変換する。また、シンボルクロックＳＹＭＣＬＫの生成も行なう。

図６は、選択信号生成部７の構成例を示す図であり、図７は、選択信号生成部７の各主要信号の波形例を示す図である。

図７の（ｂ）〜（ｈ−２）に示す信号名は、図６における同一信号名の波形を示し、下段の（ｂ）〜（ｇ−２）は、上段の破線期間における、（ｂ）〜（ｇ−２）を拡大したものである。なお、図中のビット列は、ＬＳＢからＭＳＢの順に記述され、ＬＳＢは、最初に受信したデータを示す。

（ａ）は、多相クロック生成部２から供給されるクロック（ＣＫ０）、（ｂ）は、オーバーサンプルデータＯＶＳＤ［０：１１］、（ｃ）は、オーバーサンプルデータＯＶＳＤのエッジ信号ＲｘＥｄｇｅ、（ｄ）は、転送データに合わせて、クロックパターンの位相を遷移させたときの遷移状態ｓｔａｔｅ、（ｅ）は、クロック（ＣＫ０）をオーバーサンプリングした１２個のビット列からなるクロックパターンＣＫＰ、（ｆ）は、クロックパターンＣＫＰの立下りエッジＣＫＥｄｇｅ［０：１１］、（ｇ）は、クロックパターンＣＫＰの位相遷移を示す信号（ＵＰ、ＤＮ）(図８参照）、（ｈ）は、位相遷移を示す信号（ＵＰ、ＤＮ）の回数が所定値（Ｎ）を超えたタイミングを表す。

図６において、選択信号生成部７は、両エッジ検出部２０と、比較部２１と、カウンタ
２２と、状態制御部２３と、ＣＫＰ変換部２４と、エッジ検出部２５と、選択信号変換部
２６とを備え、多相クロック生成部２から供給されるクロックＣＫ０（ａ）を基準にして
動作するように構成されている。

両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤ（ｂ）のビット列から立ち上がり及び立下りの両エッジを検出し、そのエッジ位置を示すエッジ信号ＲｘＥｄｇｅ（ｃ）を出力する。

これは、オーバーサンプルデータＯＶＳＤ［０：１１］と、オーバーサンプルデータＯＶＳＤを1位相分遅らせたデータｄＯＶＳＤ［０：１１］との排他的論理和を演算するものである。ｄＯＶＳＤ［０：１１］は、１クロック前のＯＶＳＤ［１１］をｐＯＶＳＤ［１１］と表せば、ｄＯＶＳＤ［０：１１］＝｛ｐＯＶＳＤ［１１］、ＯＶＳＤ［０：１０］｝で求めることができる。

例えば、図７に示すように、例えばＯＶＳＤ［０：１１］が「０１１１１１１０００
００」であるときは、ｄＯＶＳＤ［０：１１］は、「００１１１１１１００００」となり、ＲｘＥｄｇｅ［０：１１］は、「０１０００００１００００」となる。

比較部２１は、エッジ信号ＲｘＥｄｇｅ（ｃ）とクロック（ＣＫ０）の立下りエッジ信号ＣＫＥｄｇｅとを比較し、どちらの位相が進んでいるか検出し、エッジ信号ＲｘＥｄｇｅよりもＣＫＥｄｇｅの位相が進んでいるときはＤＮ信号（ｇ−２）を「Ｈ」に、遅れているときはＵＰ信号（ｇ−１）を「Ｈ」に、一致していれば双方を「Ｌ」にして出力する。

カウンタ２２は、比較部２１から出力されるＵＰ信号又はＤＮ信号をカウントし、ＬＰ
Ｆ設定信号により設定された所定値Ｎに達するとＳＵＰ信号又はＳＤＮ信号（ｈ−１、ｈ
−２）を出力する。

このようにカウンタ２２は、ＵＰ信号又はＤＮ信号を平均化するので、ＰＬＬにおけるループフィルタの役目を果たす。

これは、例えばアップダウンカウンタなどにより構成され、ＵＰ＝「Ｈ」ならばカウント値を1プラスし、ＤＮ＝「Ｈ」ならばカウント値を1マイナスする。そしてカウント値が正の所定値（例えば＋N）を超えればＳＵＰ信号を「H」に、負の所定値（例えば−Ｎ）を下回ればＳＤＮ信号を「H」にして出力し、カウント値を初期値（例えば０）にクリアすることにより実現可能である。

ここで、ＬＰＦ設定信号により正負の閾値を変更することにすれば、平均化の帯域を変えることができる。また、カウンタ２２で平均化することにより、受信データにジッタがあり、オーバーサンプルデータＯＶＳＤのデータ遷移タイミングが変動する場合であっても、その平均位置がクロックに対して進んでいるか遅れているかを検出することができる。

また、正負の閾値は、送信側との周波数差に対する応答性を考慮して選択すればよい。 例えば、周波数差が１０００ｐｐｍのとき、５００クロック（ＣＫ０）で６回のＳＵＰ（またはＳＤＮ)が出力されればよいので、Nは８３以下で、十分平均化の効果が得られる値（例えば１６や３２）に設定するとよい。

また、より簡単に構成するには、比較部２１において複数のエッジに対し位相進み、あるいは位相遅れが出た場合はＵＰ、ＤＮ双方とも「Ｈ」を出力し、次段のカウンタ２２でＵＰ＝Ｈ、ＤＮ＝Ｈの場合はカウントのアップ、ダウンを行わないようにしてもよい。

状態制御部２３は、クロックパターンＣＫＰの６つの位相状態（ｓｔ０〜ｓｔ５）を制御する。

状態制御部２３は、転送クロックを、それと等価な周波数を有し、１周期が１２等分される１２位相のクロックでオーバーサンプリングした、１２ビットのクロックパターンＣＫＰの６つの位相状態（ｓｔ０〜ｓｔ５）を制御する。

図８は、クロックパターンＣＫＰの位相遷移状態を模式的に示す図である。

図８に示すように、クロックパターンＣＫＰの遷移条件は、カウンタ２２からＳＵＰ信号「Ｈ」が出力されるたびに時計方向に１つずつクロックパターンＣＫＰ（ａ）の位相状態（Ｓｔ０〜Ｓｔ５）を遷移させ、カウンタ２２からＳＤＮ信号「Ｈ」が出力されるたびに反時計方向に１つずつクロックパターンＣＫＰ（ａ）の位相状態（Ｓｔ０〜Ｓｔ５）を遷移させる。初期状態は例えばＳｔ０とし、状態制御部２３は、この位相状態を示すｓｔａｔｅ信号と、状態信号Ｓ０、Ｓ１とを出力する。なお、状態信号Ｓ０はｓｔａｔｅ信号がＳｔ４からＳｔ３に遷移したとき、状態信号Ｓ1は、Ｓｔ３からＳｔ４に遷移したときに「H」となる。

ＣＫＰ変換部２４は、ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する。

図９は、ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する変換規則の一例を示す図である。

図９に示すクロックパターンＣＫＰは、転送クロックの１周期（１ＵＩ）を１２位相でオーバーサンプリングした１２ビットからなるもので、Ｓｔ０〜Ｓｔ５に遷移するにつれて位相が1位相ずつ進むように構成されている。

また、選択信号変換部２６は、ｓｔａｔｅ信号を選択信号Ｓｅｌに変換する。選択信号Ｓｅｌは、クロックパターンＣＫＰの立ち上がり時に「1」となる信号である。この変換規則も、クロックパターンＣＫＰの変換規則と同様に、図９に例示する。

なお、状態Ｓｔ４からＳｔ３に遷移したとき、及びＳｔ３からＳｔ４に遷移したときは、図の右側に示す、異なるパターンが出力される。
これは、先に示した状態信号Ｓ０、Ｓ１の「H」期間に対応して、状態信号Ｓ０、Ｓ１は、選択信号Ｓｅｌの「1」の数（つまりクロック立ち上がり数）を表わし、Ｓ０=１のときは「1」の数は1個、Ｓ１=１のときは「1」の数は３個、その他のときは「1」の数は２個をそれぞれ表わすものである。

すなわち、選択信号変換部２６から出力される選択信号Ｓｅｌのビット列における「１」の数は、位相状態がＳｔ４からＳｔ３に遷移したときには１箇所、位相状態がＳｔ３からＳｔ４に遷移したときには３箇所となり、その他の位相状態における箇所数とは相違する。

エッジ検出部２５は、クロックパターンＣＫＰのビット列における論理が反転し「１」から「０」に変わる箇所、すなわちクロックパターンＣＫＰの立ち下がり箇所を検出しクロック立下りエッジ信号ＣＫＥｄｇｅを出力する。
これはクロックパターン信号ＣＫＰと、クロックパターン信号ＣＫＰを1位相分遅らせたデータｄＣＫＰ［０：１１］と、により各ビットごとに（〜ＣＫＰ＆ｄＣＫＰ）なる演算を行えばよい。

ただし、〜ＣＫＰはＣＫＰの否定演算、＆は論理積を表す。なお、1クロック前のＣＫＰ［１１］をｐＣＫＰ１１とすると、ｄＣＫＰ［０:１１］=｛ｐＣＫＰ１１、ＣＫＰ[０：１０]｝なる関係がある。

再び図７に戻って説明する。図７に示す選択信号生成部の各主要信号の波形例において、（ｂ）オーバーサンプルデータＯＶＳＤは、転送データ「１０１０１０１０‥」がオーバーサンプリング部１でオーバーサンプリングされたものであり、「０１１１１１１０００００」のデータが連続している。また、（ｄ）ｓｔａｔｅは、ｓｔ０で始まり、図９に示した変換規則にしたがって（ｅ）クロックパターンＣＫＰは、「０００１１１０００１１１」が出力される。するとエッジ信号（ｃ）ＲｘＥｄｇｅは、「０１０００００１００００」となり、クロックパターンＣＫＰの立下り（ｆ）ＣＫＥｄｇｅは、「１０００００１０００００」となる。

拡大図１に示す期間（ｉ）においては、クロックパターンＣＫＰの立下り位置の方がオーバーサンプルデータＯＶＳＤのエッジ位置ＲｘＥｄｇｅよりも進んでいるので、（ｇ−２）ＤＮ信号が「Ｈ」となる。そしてカウンタ２２において、カウント値が−Nとなったとき、（ｈ−２）ＳＤＮ信号が「Ｈ」となり、（ｄ）遷移状態ｓｔａｔｅは、ｓｔ５に遷移する。その結果（ｅ）クロックパターンＣＫＰは、「１０００１１１０００１１」に変わり、拡大図２に示すように、（ｃ）ＲｘＥｄｇｅと（ｆ）ＣＫＥｄｇｅの位相が一致するようになる。すなわち、クロックパターンＣＫＰがオーバーサンプルデータＯＶＳＤに同期する。

図１０は、データ選択部６の構成例を示す図である。

図１０において、データ選択部６は、第1選択部３０と、第２選択部３１とを備えている。

第１選択部３０は、選択信号Ｓｅｌ［０：５］及び状態信号Ｓ０、Ｓ１に基づいて、オーバーサンプルデータＯＶＳＤ［０：５］からデータｄ０、ｄ１を復元する。

また、第２選択部３１は、選択信号生成部７から出力される選択信号Ｓｅｌ［６：１１］に基づいて、オーバーサンプルデータＯＶＳＤ［６：１１］からデータｄ２を復元する。

ここで、データｄ０、ｄ１、ｄ２は、次式により変換する。ただし、＆は論理積を表すものとする。

Ｓ０が「Ｈ」のときは、ｄ０、ｄ１は、ともに無視する。

Ｓ１が「Ｈ」のときは、ｄ０は、ＯＶＳＤ［０］に、ｄ１は、ＯＶＳＤ［５］にそれぞれ変換する。

Ｓ０、Ｓ１が「Ｌ」のときは、ｄ０は、ｋが０〜５まで変化させたときにおける（ＯＶＳＤ［ｋ］＆Ｓｅｌ「ｋ」)の論理和に変換し、ｄ１は、無視する。

一方、ｄ２は、Ｓ０、Ｓ１が「Ｈ」、「Ｌ」の如何に拘わらず、ｋが６〜１１まで変化させたときにおける（ＯＶＳＤ［ｋ］＆Ｓｅｌ「ｋ」)の論理和に変換する。

すなわち、Ｓ０が「Ｈ」のときは、ｄ２のみが有効データとなり、Ｓ１が「Ｈ」のときは、ｄ０、ｄ１、ｄ２の3つのデータが有効データとなる。そして、Ｓ０及びＳ１が共に「Ｌ」のときは、ｄ０、ｄ１の2つのデータが有効データとなる。

なお、有効データの出力と同時に、状態信号Ｓ０、Ｓ１を選択部における演算遅延時間だけ遅延させた状態信号Ｓ０’、Ｓ１’を出力し、復元データｄ０、ｄ１、ｄ２の有効状態を示す。

次に、受信データに含まれたクロックの周波数ｆ１と受信側のクロック（多相クロックＣＫ０〜１１の２逓倍のクロック）の周波数ｆ２とが一致していない場合における、クロックパターンＣＫＰとオーバーサンプリングデータＯＶＳＤとの同期動作について説明する。

図１１は、本実施形態のデータリカバリ回路におけるビット同期動作の説明図であり、図１１（ａ）は、ｆ１＞ｆ２の場合を示し、図１１（ｂ）は、ｆ１＜ｆ２の場合を示す。

図１１において、ΔΦは、受信データとクロックパターンＣＫＰとの位相差を表し、受信データの位相が進んでいるときが「正」であり、時刻ｔａ０、ｔｂ０においては、クロックパターンはＣＫ０に立下りエッジがあるとし（つまり位相状態ｓｔ０）、受信データと一致しているものとする。また、Ｃｏｕｎｔは、カウンタのカウント値を表す。
（１） ｆ１＞ｆ２の場合
位相差ΔΦは、徐々に増加していくが、受信データは、離散的なオーバーサンプリングデータＯＶＳＤであり、それとクロックパターンとの位相比較であるから、ΔΦが０〜π／３の間は一致していると見なすことができる。そして、位相差がπ／３を越えた時点ｔａ１から位相進み信号ＵＰが「Ｈ」となり、カウンタ６１のカウント値Ｃｏｕｎｔが増加する。時刻ｔａ２で、カウント値Ｃｏｕｎｔが所定値（＋Ｎ）に達すると、ＳＵＰ信号を「Ｈ」にして位相状態を進める。その結果、クロックパターンＣＫＰの位相は、π／３だけ進み、位相差ΔΦは、π/３だけ減少する。
（２） ｆ１＜ｆ２の場合
位相差ΔΦは、徐々に減少していき、ΔΦ＜０のときは位相遅れ信号ＤＮが検知されるので、カウント値Ｃｏｕｎｔが減少していく。そして時刻ｔｂ１で、所定値（−Ｎ）に達すると、ＳＤＮ信号を「Ｈ」にして位相状態を遅らせる。その結果、位相差ΔΦは、π／３だけ増加する。

以上の動作が繰り返されてビット同期状態となる。但し、図示するような定常位相誤差は発生する。

図１２は、位相誤差とジッタ許容値の関係を説明するための図であり、図１２（ａ）は、位相差ΔΦが０の場合のアイパターンを示し、図１２（ｂ）は、位相差ΔΦがπ/２の場合のアイパターンを示す。

図１２に一例を示すアイパターンにおいて、斜線部はジッタ部で、正確にデータを復元できない領域を表し、中央の白抜き部は、アイ開口部で、は正確にデータを復元できる領域を表している。

今、位相状態がＳｔ０であるときは、クロックパターンＣＫＰの立下りエッジは位相０にある。このとき選択信号Ｓｅｌは位相３が「１」となっており、この位相３でサンプルされたオーバーサンプリングデータＯＶＳＤ［３］（及びＯＶＳＤ［９］）がデータとして復元される。したがって、図示されたジッタ量であれば、（ａ）、（ｂ）共に位相３はアイ開口部にあるので、正確にデータが復元される。しかし、ジッタ量が増大すると、（ｂ）のように位相誤差がある場合には、正確な復元ができなくなることがあるので、多相クロックの相数を増やし、定常位相誤差が減少するようにすればよい。

図１３は、デシリアライザの構成例を示す図である。

図１３に示すように、デシリアライザ８は、復元データｄ０、ｄ１、ｄ２が入力されるシフトレジスタ３６と、シンボル変換部３７と、シンボル同期制御部３８とを備えている。シフトレジスタ３６は、復元データｄ０、ｄ１、ｄ２を状態信号Ｓ０’、Ｓ１’に従って逐次シフトして保持し、各レジスタ出力をパラレルデータＰＤａｔａとして出力する。

図１４は、デシリアライザのうちのシフトレジスタの詳細な構成例を示す図である。

図１４に示すシフトレジスタ３６は、フリップフロップ（レジスタ）４０（０）〜(１１)と、マルチプレクサ４１（１）〜(１１)とを備え、フリップフロップ（レジスタ）４０（０）〜(１１)は、縦列接続されてシフトレジスタを構成し、マルチプレクサ４１（１）〜(１１)は、状態信号Ｓ０’、Ｓ１’に従ってシフト量が変更され、各レジスタへ入力される復元データｄ０、ｄ１、ｄ２が選択される。

なお、図において、フリップフロップ４０（５）以降のものは省略されている。

マルチプレクサに入力される復元データｄ１、ｄ０、ｄ２の３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、Ｓ１’が「Ｈ」のときは一番上の入力が、Ｓ０’が「Ｈ」のときは一番下の入力が、その他のときは真中の入力が選択出力される。またフリップフロップ４０は、１２個設けるものとし、各レジスタ４０の出力Ｑ０〜Ｑ１１をパラレルデータＰＤａｔａ［０：１１］として出力する。

これにより、１〜３個ずつ復元されるデータがパラレル変換される。

コンマ検出部９は、デシリアライザ８から供給されるパラレルデータＰＤａｔａ中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果Ｄｅｔと、検出された場合の検出位置ＤｅｔＰｏｓ（例えば、検出されたコンマ符号のパターンのＬＳＢのビット数）をデシリアライザ８に供給する。

ここで、８Ｂ／１０Ｂ変換の場合におけるコンマ符号は、左側をＦＲＢ（Ｆｉｒｓｔ Ｒｅｃｉｅｖｅｄ Ｂｉｔ）とすると、「００１１１１１０１０」又は「１１０００００１０１」である。またシンボルの区切りを示す属性を有する他の符号として、「００１１１１１００１」や「１１０００００１１０」が検出される場合もある。

例えば、ＰＤａｔａ［１１：０］が「１００１１１１１０１０１」のときは、ＰＤａｔａ［１０：０］がコンマパターンと一致するので、Ｄｅｔとして「Ｈ」、検出位置ＤｅｔＰｏｓとして１が出力される。

図１５は、図１０に示したシンボル同期制御部とシンボル変換部とを説明する信号波形図である。

図１５において、ＰＤａｔａ［１１］は、最初に受信されたビット（ＦＲＢ）であり、
ＰＤａｔａ［０］は、最後に受信されたビット（ＬＲＢ）である。そして、（ａ）は、クロック（ＣＫ０）、（ｂ）は、ＰＤａｔａ［１１：０］、（ｃ）は、検出信号Ｄｅｔ、（ｄ）は、検出位置信号ＤｅｔＰｏｓ、（ｅ）は、状態信号Ｓ０’、Ｓ１’、（ｇ）は、パラレルデータＰＤａｔａを1クロック遅延させたｄＰＤａｔａ、（ｈ）は、シンボルクロックＳＹＭＣＬＫ（ラッチイネーブル信号ＬＥと同一信号）、（ｉ）は、パラレルデータＰＤａｔａのシンボル有効位置を示すシンボル位置信号ＬＥＰｏｓ、（ｊ）は、１０ビットのシンボルＳＹＭ信号を表している。

今、（ｂ）パラレルデータＰＤａｔａ中にコンマパターンＣＯＭが検出されると（拡大
図の下線部）、コンマ検出部９から（ｃ）検出信号Ｄｅｔと（ｄ）検出位置信号ＤｅｔＰ
ｏｓとが出力される。シンボル同期制御部３８は、カウンタを内蔵しており、この検出信号Ｄｅｔをスタート信号、検出位置信号ＤｅｔＰｏｓをカウント初期値とし、カウントが開始される。このカウンタは、デシリアライザ８に入力される１〜３個の復元データの個数分だけ進む。すなわち、状態信号Ｓ０’、Ｓ１’に基づいてカウントを行い、カウント値が１０ビット（１シンボル分）貯まる毎に、（ｈ）ラッチイネーブル信号ＬＥを出力（ＬＥを「Ｈ」に）し、カウント値を−１０にする。同時に、パラレルデータＰＤａｔａの有効位置を示す（ｉ）シンボル位置信号ＬＥＰｏｓとしてカウント値を出力する。なお、状態信号は、各ブロックでの処理時間分遅延（本例では２クロック分）させた（ｅ−１、ｅ−２）Ｓ０”、Ｓ１”を用いてカウントを行う。Ｓ０”が「Ｈ」のときは、カウントを１進め、Ｓ１”が「Ｈ」のときは、カウントを３進め、その他のときは、カウントを２進める。

シンボル変換部３７は、パラレルデータＰＤａｔａを1クロック分遅延させた（ｇ）ｄ
ＰＤａｔａから、ラッチイネーブル信号ＬＥが「Ｈ」のときにシンボル位置信号ＬＥＰｏ
ｓにしたがって（ｊ）１０ビットのシンボルＳＹＭ［０：９］が取り出される。したがっ
て、シンボル位置信号ＬＥＰｏｓが、０、１、２であればそれぞれ、ｄＰＤａｔａ［９：
０］［１０：１］［１１：２］が取り出される。なお、シンボル位置信号ＬＥＰｏｓが３以上であれば、それ以前のクロックで取り出されるので存在しない。また、ラッチイネーブル信号ＬＥと同一の信号がシンボルクロックＳＹＭＣＬＫとして出力される。
このようにすればシンボルクロックＳＹＭＣＬＫに同期させて１０ビットのシンボルＳＹＭが復元できる。なお、シンボルクロックＳＹＭＣＬＫの周期は、通常、クロック（Ｃ
Ｋ０）の５クロック分（転送用クロックの１０クロック分）であるが、送信側と受信側の
周波数差により、４クロック分または６クロック分になることがある。この差分は、図３
で説明したエラスティックバッファＥＢで吸収することができる。

図１６は、ＰＬＬの構成例を示す図である。

図１６に示すＰＬＬ１１３は、分周器５０と、位相周波比較器ＰＦＤ５１と、ローパスフィルタＬＰＦ５２と、電圧制御発振器ＶＣＯ５３と、分周器５５と、分周器５８とを備えており、基準クロックＲｅｆＣＬＫから、転送クロックＢＣＬＫと、内部動作用クロックＰＣＬＫと、多相クロックＣＫ０〜ＣＫ１１とを生成する。

電圧制御発振器ＶＣＯ５３は、３段の差動バッファ５４ａ〜５４ｃが接続されたリングオシレータで構成され、６位相のクロックｃ０〜ｃ５を生成し、そのうちの1つをデータ送信クロックＢＣＬＫとして出力する。

分周器５０は、転送クロックＢＣＬＫを１０分周し、位相周波比較器ＰＦＤ５１にフィードバックする。

位相周波比較器ＰＦＤ５１は、基準クロックＲｅｆＣＬＫと分周器５０の出力との位相
比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。

ローパスフィルタＬＰＦ５２は、チャージポンプ出力を平滑化し制御電圧Ｖｃを電圧制御発振器ＶＣＯ５３に供給する。

ＶＣＯ５３内の差動バッファ５４ａ〜５４ｃは、この制御電圧Ｖｃに従って遅延量が変
化し、位相同期制御が行われる。例えば基準クロックＲｅｆＣＬＫとして２５０ＭＨｚの
クロックを供給すると、２．５ＧＨｚの転送クロックＢＣＬＫを生成する。
分周器５８は、転送クロックＢＣＬＫを１０分周してクロックＰＣＬＫを生成する。
分周器５５は、クロックｃ０〜ｃ５が入力する６つの２分周器（トグルフリップフロッ
プなどにより構成）５６ａ〜５６ｆを備え、正転及び反転出力が出力される。また、これ
ら２分周器５６ａ〜５６ｆは、リセット回路５７の出力ＲＳＴＢによりリセットされ、位
相が、図５に示す（ｃ−０）ＣＫ０から（ｃ−１１）ＣＫ１１となるように調整される。すなわち、６位相クロックｃ０〜ｃ５が２分周されることにより、転送クロックＢＣＬＫの１／２の周波数で、１２位相のクロックＣＫ０〜ＣＫ１１が生成される。

図１７は、複数の物理層部とＰＬＬとの関係を示す図である。

図１７におけるＰＬＬは、多相クロック生成部を兼ね、複数の物理層部（ここでは第１及び第２レーン物理層部１５１、１５２を示し、他は図示が省略されている。）に、転送クロックＢＣＬＫとクロックＰＣＬＫと多相クロックＣＫ０〜ＣＫ１１とを共通に供給するように構成されている。

第１レーン物理層部１５１は、送信部１０１−１と、受信部１０２−１（本実施形態のデータリカバリ回路を有する）とを備え、第２レーン物理層部１５２も、第１レーン物理層部１５１と同様に送信部１０１−２と、受信部１０２−２（本実施形態のデータリカバリ回路を有する）とを備えている。ＰＬＬ１５０は、基準クロックＲｅｆＣＬＫを供給され、各送信部１０１−１、１０１−２に転送クロックＢＣＬＫ、クロックＰＣＬＫを供給し、各受信部１０２−１、１０２−２に多相クロックＣＫ０〜ＣＫ１１を供給し、ＰＬＬを共通化することもできる。
本実施形態のデータリカバリ回路は、以上の説明からわかるように、受信データに含まれるクロック（エンベデットクロック）を復元することなく、独立の基準クロックにより多相クロックを生成し、その多相クロックでオーバーサンプリングしたオーバーサンプルデータＯＶＳＤからデータを復元している。つまり、選択信号生成部７では、オーバーサンプルデータＯＶＳＤから受信データに含まれるクロックをクロックパターンＣＫＰとして仮想的に復元し、データ選択部６において、クロックパターンＣＫＰを徐々に変化させながらオーバーサンプルデータＯＶＳＤと対比し、データを取り込む位置を表す選択信号Ｓｅｌを出力することによりデータを復元する。さらに、オーバーサンプリング部を除く大部分は、単一周波数のクロックＣＫ０で動作し、多相クロック相互間やデータ間のスキューはほとんど気にする必要がないので、高速化も容易に対応できる。また、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり、設計の簡易化が図れる上、回路の再利用性も向上し、開発期間の短縮化が実現できる。さらに、パラレル処理化して、さらに動作周波数を低減することも容易であり、転送レートの高速化を容易に実現できる。

また、転送クロックの１／２の周波数で１２位相によるオーバーサンプリングから、例えば転送クロックの１／４の周波数で２４位相によるオーバーサンプリングに容易に変更し、動作周波数をさらに下げることにより、転送データのレートをさらに高くすることもできる。

また、受信データとは同期していないクロックによってデータを復元することができるので、多相クロックの生成は転送クロックの生成と共通化可能であり、チップサイズを抑えることができる。
（第２の実施形態）
第２の実施形態は、第１の実施形態と較べて、図４で説明したシンボルデータ復元部にうちの選択信号生成部およびデータ選択部が相違するが、それ以外は共通する。従って、相違する選択信号生成部およびデータ選択部について説明し、それ以外の重複する説明は省略する。

図１８は、本発明のデータリカバリ回路の第２実施形態に用いる選択信号生成部を示す図である。

第２実施形態に用いる選択信号生成部は、第１の実施形態に用いる選択信号生成部に較べて、カウンタ６１、状態制御部６２、選択信号変換部６３から出力される信号は相違するがそれ以外の構成要素である、両エッジ検出部２０、比較部２１、ＣＫＰ変換部２４、エッジ検出部２５は同じである。したがって、同一作用を果たす構成要素には同一の符号を付し、相違する部分について説明する。

図１８に示す選択信号生成部は、オーバーサンプルデータＯＶＳＤから取り込み位相を指示する２つの選択信号ＳｅｌＲとＳｅｌＦとを生成し、同時にデータ有効数を示す状態信号Ｓ０、Ｓ１も生成する。また２つの選択信号ＳｅｌＲ、ＳｅｌＦのうちどちらが有効であるかを示す信号ＦＲＳｅｌも生成する。
ここで、選択信号ＳｅｌＲは、第１の実施形態における選択信号Ｓｅｌと同様、クロックパターン信号ＣＫＰの立ち上がり時に「１」となる信号である。また、選択信号ＳｅｌＦは、選択信号ＳｅｌＲよりも1サンプル分前の信号（１／６周期位相が進んだ信号）である。

カウンタ６１は、比較部２１から出力されるＵＰ信号又はＤＮ信号をカウントし、その結果に基づいてＳＵＰ信号及びＳＤＮ信号を出力する。また、カウントされた値に応じて選択信号のいずれが有効であるかを示す信号ＦＲＳｅｌを生成する。

ここではカウンタ６１の現在値が正であればＦＲＳｅｌ＝「Ｈ」とし、選択信号ＳｅｌＦが有効であることを示す。また、逆にカウンタ６１の現在値が負であればＦＲＳｅｌ＝「Ｌ」とし、選択信号ＳｅｌＲが有効であることを示す。またカウンタ６１の現在値が０である時は（どちらの値としてもよいが）直前の値を引き継ぐものとする。

状態制御部６２は、カウンタ６１から供給されるＳＵＰ信号、ＳＤＮ信号に従ってクロックパターンＣＫＰの位相状態を表す６つの状態Ｓｔ０〜Ｓｔ５を制御する。そしてこの状態を示すｓｔａｔｅ信号と、状態信号Ｓ０、Ｓ１、Ｓ３とを出力する。状態信号Ｓ０、Ｓ１は、第１の実施形態と同様Ｓｔ４からＳｔ３、あるいはＳｔ３からＳｔ４への位相遷移をあらわすが、状態信号Ｓ３は、位相状態がＳｔ３であることをあらわす。
選択信号変換部６３は、ｓｔａｔｅ信号を、変換規則に従い選択信号ＳｅｌＦとＳｅｌＲとに変換する。
図１９は、ｓｔａｔｅ信号を、選択信号ＳｅｌＦとＳｅｌＲとに変換する変換規則の一例を示す図である。
図１９において、ｓｔａｔｅ信号は、第１の実施形態と同様に、ＳＵＰ信号によりＳｔ０からＳｔ５の方向に遷移し、ＳＤＮ信号によりＳｔ５からＳｔ０の方向に遷移する。また、選択信号ＳｅｌＦ［０：１１］及び選択信号ＳｅｌＲ［０：１１］における白四角□で囲んだビットは通常時は「１」であるが、状態がＳＤＮ方向に遷移した際に「０」となるビット、つまりＳｔ４からＳｔ３に遷移した直後は、ＳｅｌＲ［０:１１］＝００００００１０００００になり、Ｓｔ３からＳｔ２に遷移する直前は、ＳｅｌＦ［０:１１］＝０００００１００００００となる。
また白丸○で囲んだビットは、通常時は「０」であるが、状態がＳＵＰ方向に遷移した際に「１」となるビット、つまりＳｔ３からＳｔ４に遷移した直後は、ＳｅｌＲ［０:１１］＝１００００１０００００１となり、Ｓｔ２からＳｔ３に遷移する直前は、ＳｅｌＦ［０:１１］＝１０００００１００００１となる。

図２０は、本発明のデータリカバリ回路の第２実施形態に用いるデータ選択部を示す図であり、図２１は、データ選択部における各部から出力される信号のタイミングを示す図である。

図２０に示すデータ選択部は、選択部７１〜７４と、フリップフロップＦ／Ｆ７５と、選択部７６とを備えている。

選択部７１は、選択信号生成部から出力される選択信号ＳｅｌＲ［０:５］及び状態信号Ｓ０、Ｓ１に従い、オーバーサンプルデータＯＶＳＤ［０:５］からデータｄ０Ｒ、ｄ１Ｒを復元する。

選択部７２は、選択信号ＳｅｌＦ［０:４］及び状態信号Ｓ０、Ｓ１、Ｓ３に従い、オーバーサンプルデータＯＶＳＤ［０:４］と、ＯＶＳＤ［１１］をＦ／Ｆ７５で１クロック遅延させたデータｄＯＶＳＤ１１とから、データｄ０Ｆ、ｄ１Ｆを復元する。

選択部７３は、選択信号ＳｅｌＲ［６:１１］に従い、オーバーサンプルデータＯＶＳＤ［６:１１］からデータｄ２Ｒを復元する。

選択部７４は、選択信号ＳｅｌＦ［５:１０］に従い、オーバーサンプルデータＯＶＳＤ［５:１０］からデータｄ２Ｆを復元する。

選択部７６は、ＦＲＳｅｌ信号に従い、ｄ０Ｒ／ｄ０Ｆ、ｄ１Ｒ／ｄ１Ｆ、ｄ２Ｒ／ｄ２Ｆをそれぞれ選択して復元データｄ０、ｄ１、ｄ２を出力する。

このとき、ＦＲＳｅｌ＝「Ｈ」であれば末尾がＦのデータを、ＦＲＳｅｌ＝「Ｌ」であれば末尾がＲのデータをそれぞれ選択する。
ここでデータｄ０Ｒ、ｄ０Ｆ、ｄ１Ｒ、ｄ１Ｆ、ｄ２Ｒ、ｄ２Ｆは次式により変換する。
Ｓ０＝「Ｈ」のときは、ｄ０Ｒ、ｄ０Ｆ、ｄ１Ｒ、ｄ１Ｆともに無視する。
Ｓ１＝「Ｈ」のときは、ｄ０Ｒ＝ＯＶＳＤ［０］、ｄ０Ｆ＝ｄＯＶＳＤ１１、ｄ１Ｒ＝ＯＶＳＤ［５］、ｄ１Ｆ＝ＯＶＳＤ［４］に変換する。
Ｓ０＝Ｓ１＝「Ｌ」のときは、ｄ０Ｒを、ｋが０〜５まで変化させたときの（ＯＶＳＤ［ｋ］＆ＳｅｌＲ［ｋ］）の論理和に変換し、ｄ１Ｒは無視する。
またＳ３＝「Ｌ」のときはｄ０Ｆを、ｊが０〜４まで変化させたときの（ＯＶＳＤ［ｊ］＆ＳｅｌＦ［ｊ］）の論理和に変換する。
Ｓ３＝「Ｈ」のときは、ｄ０ＦをｄＯＶＳＤ１１に変換し、ｄ１Ｆは無視する。

一方、Ｓ０、Ｓ１、Ｓ３にかかわらず、ｄ２Ｒは、ｋを６〜１１まで変化させたときの（ＯＶＳＤ［ｋ］＆ＳｅｌＲ［ｋ］）の論理和に変換し、ｄ２Ｆはｊを５〜１０まで変化させたときの（ＯＶＳＤ［ｊ］＆ＳｅｌＦ［ｊ］）の論理和に変換する。

図２１において、（ａ）は位相状態信号ｓｔａｔｅ、（ｂ）〜（ｄ）は状態信号S０、Ｓ１、Ｓ３を表し、（ｅ）〜（ｇ）は（ａ）〜（ｄ）に従って変換された復元データｄ０、ｄ１、ｄ２を表している。

（ｅ）〜（ｇ）において、白抜き部分は、復元データｄ０、ｄ１、ｄ２が存在している状態、斜線及びハッチ部分は、復元データｄ０、ｄ１、ｄ２が存在していない状態を表している。つまり、Ｓ０=「Ｈ」のときは、1つのデータ「ｄ２」が、Ｓ１=「Ｈ」のときは、３つのデータ「ｄ０、ｄ１、ｄ２」が、それ以外のとき（Ｓ０＝Ｓ１＝「Ｌ」）は、２つのデータ「ｄ０、ｄ２」がそれぞれ有効データとして復元され、これは第１の実施形態におけるデータ選択部の作用と同様の結果になる。

また同時に、各々の状態信号Ｓ０、Ｓ１を選択部の演算遅延時間だけ遅延させた信号Ｓ０’、Ｓ１'を出力し、これにより復元データｄ０、ｄ１、ｄ２の有効状態が示されるので、第１の実施形態で説明したシンボルデータ復元部３におけるデシリアライザ８、コンマ検出部９がそのまま適用できる。

次に、受信データに含まれたクロックの周波数ｆ１と受信側のクロック（多相クロックＣＫ０〜１１の２逓倍のクロック）の周波数ｆ２とが一致していない場合における、クロックパターンＣＫＰとオーバーサンプリングデータＯＶＳＤとの同期動作について説明する。

なお、受信データとクロックパターンＣＫＰとの位相差ΔΦに対する、カウンタのカウント値との関係等は第１の実施形態で説明したものと同じであることから、ここではアイパターンに基づくジッタ許容値について説明する。

図２２は、第２の実施形態におけるジッタ許容値を説明する図である。

図２２において、横軸は時間t、縦軸は、受信データとクロックパターンＣＫＰとの位相差ΔΦを表す。図中の斜線部は、ジッタ領域（ｉｉ）、斜線部に挟まれた白抜き部は、アイ開口領域（ｉ）を表している。また、位相差ΔΦが「０」のときのアイパターン８１は、アイ開口が０．４１ＵＩであるものとする。

ここで、クロックパターンＣＫＰの立下りエッジは、位相が０であり、選択信号ＳｅｌＦが「１」となるのは、位相が２であり、選択信号ＳｅｌＲが「１」となるのは、位相が３である。よって、選択信号ＳｅｌＦ及びＳｅｌＲで選択されたデータが正確に復元される範囲は、それぞれ矢印Ａ８２及び矢印Ｂ８２となる。

上述したように、カウント値が「正」、つまり位相差ΔΦが「正」のときは、選択信号ＳｅｌＦに従って選択したデータを復元データとし、位相差ΔΦが「負」のときは、選択信号ＳｅｌＲに従って選択したデータを復元データとして採用すれば、位相誤差があってもデータを正確に復元可能な範囲が拡大することがわかる。

すなわち、多相クロックの相数を増加させて定常位相誤差の縮小を図らずとも、ジッタ許容値を拡大させることができる。

以上説明したように、本発明のデータリカバリ方法及びデータリカバリ回路は、受信データに含まれるクロックを復元することなく、受信データに含まれるクロックとは同期がとられていない独立のクロックを生成し、その多相クロックにより受信データをオーバーサンプリングしてサンプリングデータを取得している。そして、受信データに含まれるクロックと同じ周期のクロックをクロックパターンＣＫＰとし、そのクロックパターンＣＫＰとサンプリングデータとを対比すると共に、オーバーサンプリングデータから受信データを復元するための選択信号（Ｓｅｌ、またはＳｅｌＦ、ＳｅｌＲ）を生成している。そして、対比結果に応じて最適な選択信号を選び、その選択信号に基づいて受信データの復元を行っている。したがって、クロックパターンＣＫＰとオーバーサンプリングデータとが完全に一致せず位相誤差を持っていたとしても、正確にデータを復元できる範囲が拡大する、すなわちジッタ許容値を拡大させることができる。

また、オーバーサンプリング部を除く大部分の回路は、多相クロックのうちの１つのクロック（単一周波数）で動作するので、多相クロック相互などのスキューはほとんど気にすることなく設計ができる。したがって、高速化も容易に対応することができる。

さらに、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり設計の簡易化が図れ、また回路の再利用性も向上するので、開発期間の短縮化も図れる。

また、多相クロックの周波数ｆ２は、受信データに含まれるクロックの周波数ｆ１の数分の１に設定し、動作周波数を低減することが容易であり、データ転送速度が高速化しても容易に対応できる。

従来から用いられているＣＤＲ回路の構成図である。 等間隔でない場合の問題点の一例を示す図である。 本発明のデータリカバリ回路の第１の実施形態を適用したシリアル転送部の物理層部を示す概略構成図である。 本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。 オーバーサンプリング部の各主要信号の信号波形の一例を示す図である。 選択信号生成部の構成例を示す図であり、図７は、選択信号生成部の各主要信号の波形例を示す図である。 選択信号生成部の各主要信号の波形例を示す図である。 クロックパターンＣＫＰの位相遷移状態を模式的に示す図である。 ｓｔａｔｅ信号をクロックパターンＣＫＰに変換する変換規則の一例を示す図である。 データ選択部の構成例を示す図である。 本実施形態のデータリカバリ回路におけるビット同期動作の説明図である。 位相誤差とジッタ許容値の関係を説明するための図である。 デシリアライザの構成例を示す図である。 デシリアライザのうちのシフトレジスタの詳細な構成例を示す図である。 図１０に示したシンボル同期制御部とシンボル変換部とを説明する信号波形図である。 ＰＬＬの構成例を示す図である。 複数の物理層部とＰＬＬとの関係を示す図である。 本発明のデータリカバリ回路の第２実施形態に用いる選択信号生成部を示す図である。 ｓｔａｔｅ信号を、選択信号ＳｅｌＦとＳｅｌＲとに変換する変換規則の一例を示す図である。 本発明のデータリカバリ回路の第２実施形態に用いるデータ選択部を示す図である。 データ選択部における各部から出力される信号のタイミングを示す図である。 第２の実施形態におけるジッタ許容値を説明する図である。

符号の説明

１ オーバーサンプリング部
２ 多相クロック生成部
３ シンボルデータ復元部
４、７５ ＦＦ（フリップフロップ）
５ 並列化部
６ データ選択部
７ 選択信号生成部
８ デシリアライザ
９ コンマ検出部
２１ 比較部
２２、６１ カウンタ
２３、６２ 状態制御部
２４ ＣＫＰ変換部
２５ エッジ検出部
２６、６３ 選択信号変換部
３０ 第１選択部
３１ 第２選択部
３６ シフトレジスタ
３７ シンボル変換部
３８ シンボル同期制御部
４０、２０１ フリップフロップ
４１ マルチプレクサ
５０、５５、５８ 分周器
５１ 位相周波比較器ＰＦＤ
５２ ローパスフィルタ
５３ 電圧制御発振回路ＶＣＯ
５４ 差動バッファ
５６ ２分周器
５７ リセット回路
７１〜７４、７６ 選択部
８１ アイパターン
８２、８３ データが正確に復元される範囲
１００、１２０ 物理層部
１０１、１２２ 送信部
１０２、１２１ 受信部
１０３ エンコーダ部
１０４ シリアライザ部
１０５ 送信出力部
１０６、１０７ 伝送路
１０８ 受信入力部
１０９ データリカバリ部
１１０ デシリアライザ部
１１１ エラスティックバッファ部
１１２ デコーダ部
１１３、１５０ ＰＬＬ
１５１ 第１レーン物理層部
１５２ 第２レーン物理層部

Claims (23)

1. シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ方法であって、
   周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつシフトして生成された多相クロックでオーバーサンプリングすることにより、該多相クロックの周期を単位とするサンプリングデータを取得するサンプリング工程と、
   前記サンプリング工程で取得された前記サンプリングデータそれぞれから平均的にｆ１／ｆ２ビットを抽出し、前記データを復元するデータ復元工程と、を備えたことを特徴とするデータリカバリ方法。
2. シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ方法であって、
   周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつシフトして生成された多相クロックでオーバーサンプリングすることにより、該多相クロックの周期を単位とするサンプリングデータを取得するサンプリング工程と、
   前記サンプリング工程で取得された前記サンプリングデータそれぞれから平均的にｆ１／ｆ２ビットを抽出し、抽出された該ビットを所定数毎にパラレル変換することにより前記データを復元するデータ復元工程と、を備えたことを特徴とするデータリカバリ方法。
3. 前記サンプリング工程においてオーバーサンプリングされた前記サンプリングデータそれぞれは、複数の位相状態を有する前記多相クロックの、該複数の位相状態それぞれと対応した複数のビットで構成され、
   前記データ復元工程は、前記サンプリングデータそれぞれの、前記複数の位相状態それぞれと対応した複数のビットの中から、所定の位相状態と対応したビットを、少なくとも１つ抽出することにより前記データを復元することを特徴とする請求項１又は２記載のデータリカバリ方法。
4. 前記多相クロックは、前記データに含まれる、周波数がｆ１のクロックとは独立に生成されることを特徴とする請求項１又は２記載のデータリカバリ方法。
5. 前記多相クロックは、前記データに含まれるクロックの周波数ｆ１を、１を含む自然数で除することにより周波数がｆ２のクロックを生成し、生成された該クロックを所定位相ずつシフトして生成されることを特徴とする請求項１又は２記載のデータリカバリ方法。
6. 前記データ復元工程は、
   前記サンプリングデータそれぞれを構成する前記複数のビットの中から、前記所定の位相状態と対応したビットが選択される選択信号を生成する選択信号生成工程と、
   前記選択信号生成工程で生成された前記選択信号に基づいて、前記サンプリングデータそれぞれから平均的にｆ１／ｆ２ビットを抽出するデータ選択工程と、を含むことを特徴とする請求項３記載のデータリカバリ方法。
7. 前記選択信号生成工程は、前記データに含まれる、周波数がｆ１のクロックと等価な周波数を有する、該クロックとは独立の仮想クロックを生成し、該仮想クロックをオーバーサンプリングすることにより、ビット数が前記多相クロックの位相数と等しいビット列を取得し、取得された該ビット列をシフトさせることにより、互いに位相状態が異なる該ビット列により構成されたクロックパターンを生成し、生成された該クロックパターンそれぞれの該ビット列における論理の反転位置と前記サンプリングデータそれぞれの前記複数のビットにおける論理の反転位置とを対比し、該反転位置相互の関係に応じて前記選択信号を生成することを特徴とする請求項６記載のデータリカバリ方法。
8. 前記選択信号生成工程は、前記所定の位相状態に対応して前記サンプリングデータそれぞれの前記複数のビットから選択されるビットの有効数及び取り込み位相を含む選択信号を生成し、
   前記データ選択工程は、生成された前記選択信号に含まれる、所定の取り込み位相に基づいて固定的に所定ビットを選択し、前記有効数及び所定の取り込み位相に基づいて選択的に所定ビットを選択することを特徴とする請求項７記載のデータリカバリ方法。
9. 前記選択信号生成工程は、前記サンプリングデータそれぞれの前記複数のビットにおける前記反転位置の対比により判定された、該サンプリングデータそれぞれの位相進み及び位相遅れをカウントし、カウント結果を表わす信号を含む前記選択信号を生成することを特徴とする請求項７記載のデータリカバリ方法。
10. 前記データ選択工程は、前記選択信号生成工程において、前記反転位置相互が一致したときの前記クロックパターンを構成する前記ビット列の位相状態に応じて生成された前記選択信号に基づいて、前記サンプリングデータそれぞれから少なくとも１ビットを抽出することを特徴とする請求項７記載のデータリカバリ方法。
11. 前記データ選択工程は、前記選択信号生成工程において生成された前記選択信号に基づいて、前記サンプリングデータそれぞれから抽出するビット数及び抽出位置を決定することを特徴とする請求項８記載のデータリカバリ方法。
12. シリアル転送されたデータをオーバーサンプリングすることにより復元するデータリカバリ回路であって、
    周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつシフトして生成された多相クロックでオーバーサンプリングすることにより、該多相クロックの周期を単位とするサンプリングデータを取得するオーバーサンプリング部と、
    前記オーバーサンプリング部で取得された前記サンプリングデータそれぞれから平均的にｆ１／ｆ２ビットを抽出し、前記データを復元するデータ復元部と、を備えたことを特徴とするデータリカバリ回路。
13. 前記オーバーサンプリング部は、前記データを複数段階にわたって前記多相クロックでオーバーサンプリングする並列化部を有することを特徴とする請求項１２記載のデータリカバリ回路。
14. 前記データに含まれる、周波数がｆ１のクロックとは独立に前記多相クロックを生成する多相クロック生成部を備えたことを特徴とする請求項１２記載のデータリカバリ回路。
15. 前記多相クロック生成部は、前記データに含まれるクロックの周波数ｆ１を、１を含む自然数で除することにより周波数がｆ２のクロックを生成し、生成された該クロックを所定位相ずつシフトして前記多相クロックを生成することを特徴とする請求項１４記載のデータリカバリ回路。
16. 前記オーバーサンプリング部は、前記データをオーバーサンプリングすることにより、複数の位相状態を有する前記多相クロックの、該複数の位相状態それぞれと対応した複数のビットで構成された前記サンプリングデータそれぞれを取得し、
    前記データ復元部は、前記サンプリングデータそれぞれの、前記複数の位相状態それぞれと対応した複数のビットの中から、所定の位相状態と対応したビットを、少なくとも１つ抽出するデータ選択部を有することを特徴とする請求項１２記載のデータリカバリ回路。
17. 前記データ復元部は、
    前記サンプリングデータそれぞれの、前記複数のビットの中から、前記所定の位相状態と対応したビットを選択する選択信号を生成する選択信号生成部を有し、
    前記データ選択部は、前記選択信号に基づいて、前記所定の位相状態と対応したビットを、少なくとも１つ抽出することを特徴とする請求項１６記載のデータリカバリ回路。
18. 前記選択信号生成部は、前記データに含まれる、周波数がｆ１のクロックと等価な周波数を有する、該クロックとは独立の仮想クロックを生成し、生成された該仮想クロックをオーバーサンプリングすることにより、ビット数が前記多相クロックの位相数と等しいビット列を取得し、取得された該ビット列をシフトさせることにより、互いに位相状態が異なる該ビット列により構成されたクロックパターンを生成し、生成された該クロックパターンそれぞれの該ビット列における論理の反転位置と前記サンプリングデータそれぞれの前記複数のビットに置ける論理の反転位置とを対比し、該反転位置相互の関係に応じて前記選択信号を生成することを特徴とする請求項１７記載のデータリカバリ回路。
19. 前記選択信号生成部は、
    前記データに含まれる、周波数がｆ１のクロックと等価な周波数を有する、該クロックとは独立の仮想クロックを生成し、生成された該仮想クロックをオーバーサンプリングすることにより、ビット数が前記多相クロックの位相数と等しいビット列を取得し、取得された該ビット列をシフトさせることにより、互いに位相状態が異なる該ビット列により構成されたクロックパターンを生成するクロックパターン生成部と、
    前記クロックパターン生成部で生成された前記クロックパターンそれぞれの前記ビット列における論理の反転位置と前記サンプリングデータそれぞれの前記複数のビットにおける論理の反転位置とを対比する比較部と、
    前記比較部による比較結果に応じて前記サンプリングデータそれぞれから選択されるビットの有効数及び取り込み位相を含む前記選択信号を生成する位相状態制御部と、を有することを特徴とする請求項１８記載のデータリカバリ回路。
20. 前記選択信号生成部は、
    前記比較部による前記反転位置の対比により判定された、前記サンプリングデータそれぞれの位相進み及び位相遅れをカウントし、カウント結果に基づく信号を出力するカウンタを、更に有することを特徴とする請求項１９記載のデータリカバリ回路。
21. 前記データ選択部は、前記位相状態制御部により生成された前記選択信号に含まれる、所定の取り込み位相に基づいて固定的に所定ビットを選択し、前記有効数および所定の取り込み位相に基づいて選択的に所定ビットを選択することを特徴とする請求項１９記載のデータリカバリ回路。
22. 前記カウンタは、位相進み及び位相遅れ何れかのカウント値がしきい値を超えたときに、位相進み及び位相遅れ何れか一方を表す信号を出力し、
    前記位相状態制御部は、前記カウンタから出力された前記信号に基づいて、前記クロックパターンの位相状態を順次遷移させ、前記比較部による前記複数のビットの前記反転位置との対比の結果、該クロックパターンのビット列の前記反転位置と一致したときの該位相状態に応じて前記選択信号を生成することを特徴とする請求項２０記載のデータリカバリ回路。
23. 前記データ復元部は、
    前記データ選択部により抽出されたビットを、所定数毎にパラレル変換するパラレル変換部を備えたことを特徴とする請求項１６又は１７記載のデータリカバリ回路。

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